[go: up one dir, main page]

KR100572329B1 - 소자분리막 형성 방법 및 이를 이용한 반도체 소자 형성방법 - Google Patents

소자분리막 형성 방법 및 이를 이용한 반도체 소자 형성방법 Download PDF

Info

Publication number
KR100572329B1
KR100572329B1 KR1020040071389A KR20040071389A KR100572329B1 KR 100572329 B1 KR100572329 B1 KR 100572329B1 KR 1020040071389 A KR1020040071389 A KR 1020040071389A KR 20040071389 A KR20040071389 A KR 20040071389A KR 100572329 B1 KR100572329 B1 KR 100572329B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
oxide film
forming
oxidation process
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020040071389A
Other languages
English (en)
Other versions
KR20060022534A (ko
Inventor
정철
이욱형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040071389A priority Critical patent/KR100572329B1/ko
Priority to US11/216,661 priority patent/US7396729B2/en
Publication of KR20060022534A publication Critical patent/KR20060022534A/ko
Application granted granted Critical
Publication of KR100572329B1 publication Critical patent/KR100572329B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

신뢰성을 향상시킬 수 있는 소자 분리막을 구비하는 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 패드산화막 및 마스크막을 적층한다. 상기 마스크막 및 상기 패드 산화막을 패터닝하여 상기 반도체 기판 상에 차례로 적층된 패드산화막 패턴 및 마스크 패턴을 형성하고 상기 반도체 기판을 노출시킨다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 노출된 반도체 기판을 패터닝하여 트렌치를 형성한다. 상기 트렌치 상단부에서 상기 패드 산화막 패턴의 단부와 접하는 상기 반도체 기판의 모서리 부분을 일부 제거하여 완만한 포셋(facet) 영역을 형성한다. 상기 포셋 영역의 상기 반도체 기판에 이온 주입 공정을 진행하여 결함을 형성한다. 산화 공정을 진행하여 상기 포셋 영역에 산화막을 두껍게 형성한다. 그리고, 소자분리 물질로 상기 트렌치를 채운다.
소자 분리막

Description

소자분리막 형성 방법 및 이를 이용한 반도체 소자 형성 방법{Method of forming field isolation layer and method of forming semiconductor device using the method}
도 1 내지 도 9은 본 발명의 바람직한 일 실시예에 따라 소자 분리막을 구비하는 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 10 내지 도 12는 본 발명의 바람직한 다른 실시예에 따라 소자 분리막을 구비하는 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
100: 반도체 기판 102, 106, 110, 114, 120, 126: 산화막
104: 마스크막 128: 게이트막
본 발명은 반도체 소자의 제조 방법에 관한 것으로 더욱 상세하게는 소자 분리막을 구비하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자를 제조하는 과정에 있어서 활성영역을 정의하는 소자분리막의 형성은 필수적이다. 종래에는 소자분리막의 가장자리 부분이 거의 직각으로 형성된 다. 후속으로 게이트 패턴을 상기 소자분리막의 가장자리에 걸치도록 형성할 경우, 상기 소자분리막의 가장자리에서 누설전류등이 발생할 수 있다.
구체적으로, 노어(NOR) 플래쉬 메모리 소자와 같은 반도체 소자에 있어서, 소자 분리막을 형성하는 과정은 터널 산화막의 프로파일의 형성에 직접적으로 영향을 주게되어 소자의 프로그램, 소거등과 신뢰성 특성에 영향을 미친다. 예를 들어, 자기 정렬(Self-align) 방식으로 소자분리막과 부유 게이트 전극을 형성하는 방법은 다음과 같다. 반도체 기판 상에 차례로 적층된 패드 산화막 패턴과 마스크 패턴을 형성하고 이를 식각 마스크로 이용하여 반도체 기판을 패터닝하여 반도체 기판에 트렌치를 형성한다. 상기 트렌치를 소자 분리 물질로 채우고 평탄화하여 소자 분리막을 형성한다. 그리고 상기 마스크 패턴과 상기 패드 산화막 패턴을 차례대로 제거한다. 상기 패드 산화막 패턴을 제거할 때 일반적으로 습식 식각이 진행된다. 상기 습식 식각 공정에서 상기 소자 분리막과 상기 패드산화막의 경계 부분에서 식각액에 의해 다른 부분 보다 식각이 많이 되는 경향이 있다. 따라서 소자 분리막의 가장자리 부분이 패이게 된다. 상기 패드 산화막 패턴이 제거되어 노출된 반도체 기판 상에 일반적으로 열산화 공정을 진행하여 터널 산화막을 형성한다. 상기 열산화 공정에서 상기 소자 분리막의 가장자리의 패인 부분은 산소가 잘 전달되지 않아 터널 산화막의 형성이 원활하게 이루어지지 않아 터널 산화막이 얇게 형성된다. 폴리실리콘막을 적층하여 상기 소자 분리막 사이를 매립하고 평탄화하여 부유 게이트 전극을 형성한다. 후속으로 게이트 층간절연막 및 제어게이트 전극을 형성하여 플래쉬 메모리 소자를 완성한다. 상기 플래쉬 메모리 소자를 프로그램, 소거 또는 동 작시킬 때, 상기 소자 분리막의 가장 자리가 패이고 또한 터널 산화막이 얇게 형성되므로, 상기 소자 분리막의 가장자리에서 누설 전류등이 발생할 수 있다. 이는 반도체 소자의 신뢰성을 저하시킨다.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 누설 전류등을 방지하여 신뢰성을 향상시킬 수 있는 소자 분리막을 구비하는 반도체 소자의 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 소자 분리막을 구비하는 반도체 소자의 형성 방법은 다음과 같다. 먼저, 반도체 기판 상에 차례로 적층된 패드산화막 패턴 및 마스크 패턴을 형성하고 상기 반도체 기판을 노출시킨다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 노출된 반도체 기판을 패터닝하여 트렌치를 형성한다. 상기 트렌치 상단부에서 상기 패드 산화막 패턴의 단부와 접하는 상기 반도체 기판의 모서리 부분을 일부 제거하여 완만한 포셋(facet) 영역을 형성한다. 상기 포셋 영역의 상기 반도체 기판에 이온 주입 공정을 진행하여 결함을 형성한다. 산화 공정을 진행하여 상기 포셋 영역에 산화막을 두껍게 형성한다. 그리고, 소자분리 물질로 상기 트렌치를 채운다.
상기 방법에 있어서, 상기 포셋 영역에 산화막을 두껍게 형성하는 산화 공정은 바람직하게는 산소라디칼(O2-) 및 질산기(NOX -)를 포함하는 분위기에서 진행된다.
상기 방법에 있어서, 상기 포셋 영역은 상기 트렌치가 형성된 상기 반도체 기판에 대해 산화 공정을 진행하여 상기 패드 산화막 패턴의 단부와 접하는 상기 반도체 기판의 모서리 부분을 산화시키고, 식각 공정을 진행하여 상기 산화된 모서리 부분을 제거하여 형성될 수 있다. 상기 모서리 부분을 산화시키는 산화 공정은 바람직하게는 수증기(H2O), 산소라디칼(O2-), 및 히드록시기(OH-)를 포함하는 분위기에서 진행된다. 상기 모서리 부분을 산화시키는 산화공정의 분위기는 바람직하게는 수소(H2)와 산소(O2)를 공급하여 형성된다. 상기 포셋 영역에 산화막을 두껍게 형성하는 산화 공정은 바람직하게는 상기 모서리 부분을 산화시키는 산화 공정의 압력보다 낮은 압력에서 진행된다.
상기 트렌치를 형성하기 전에, 상기 노출된 반도체 기판에 대해 산화 공정을 진행하여 상기 노출된 반도체 기판 상에 산화막을 형성하는 동시에 상기 마스크 패턴의 측단부 아래의 상기 패드 산화막을 두껍게 형성할 수 있다. 그리고 상기 트렌치를 형성할 때, 상기 반도체 기판 상의 산화막도 패터닝된다. 상기 노출된 반도체 기판 상에 산화막을 형성하는 산화 공정은 바람직하게는 수증기(H2O), 산소라디칼(O2-), 및 히드록시기(OH-)를 포함하는 분위기에서 진행될 수 있다. 상기 노출된 반도체 기판 상에 산화막을 형성하는 산화 공정의 분위기는 수소(H2)와 산소(O2)를 공급하여 형성된다. 상기 포셋 영역에 산화막을 두껍게 형성하는 산화 공정은 바람직하게는 상기 노출된 반도체 기판에 산화막을 형성하는 산화 공정의 압력보다 낮은 압력에서 진행된다.
상기 방법에 있어서, 상기 산화된 모서리 부분을 제거하는 식각 공정은 불산을 이용하는 습식 식각으로 진행될 수 있다. 상기 이온 주입 공정은 바람직하게는 0~60°의 경사각(Tilt angle)으로 붕소(B), 불화붕소(BF2), 인(P) 및 비소(As)를 포함하는 그룹에서 선택되는 적어도 하나를 이용하여 진행될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1 내지 도 9은 본 발명의 바람직한 일 실시예에 따라 소자 분리막을 구비하는 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 패드 산화막(102), 마스크 질화막(104) 및 마스크 산화막(106)을 차례로 적층한다. 상기 마스크산화막(108)은 바람 직하게는 MTO(Medium temperature oxide)로 형성된다. 포토레지스트 패턴(미도시)을 이용하여 상기 마스크 산화막(106)을 패터닝한다. 상기 포토레지스트 패턴을 제거하고, 상기 마스크 산화막(106)을 식각 마스크로 이용하여 상기 마스크 질화막(104) 및 상기 패드 산화막(102)을 차례로 패터닝하여 상기 반도체 기판(100)을 노출시키고, 차례로 적층된 패드 산화막 패턴(102), 마스크 질화막 패턴(104) 및 마스크 산화막 패턴(106)을 형성한다. 상기 패터닝 공정에서 상기 반도체 기판(100)의 상부는 도 1과 같이 과식각될 수 있다.
도 2를 참조하면, 상기 차례로 적층된 패드 산화막 패턴(102), 마스크 질화막 패턴(104) 및 마스크 산화막 패턴(106)이 형성된 상기 반도체 기판(100)에 대해 제 1 산화 공정을 실시한다. 상기 제 1 산화 공정은 바람직하게는 ISSG(in-situ steam generation)일 수 있다. 상기 ISSG 공정은 수증기(H2O), 산소라디칼(O2-), 및 히드록시기(OH-)를 포함하는 분위기에서 진행되며, 상기 분위기는 수소와 산소를 공급하여 형성될 수 있다. 상기 ISSG 공정은 950~1050℃의 온도에서 7.5~20Torr의 압력에서 진행될 수 있다. 상기 제 1 산화 공정으로 상기 노출된 반도체 기판에 제 1 산화막(110a)이 두껍게 형성되고 상기 마스크 질화막 패턴(104)의 표면에도 제 1 산화막(110b)이 형성된다. 바람직하게는 상기 마스크 질화막 패턴(104)의 표면에 형성되는 제 1 산화막(110b)은 실리콘산화질화막(SiON)이며, 상기 반도체 기판(100)의 표면에 형성되는 제 1 산화막(110a, 110c)은 실리콘산화막(SiO2)이다. 상기 반도체 기판(100)의 표면에 형성되는 제 1 산화막(110a)은 버즈빅(bird's bick) 형상으로 매우 두껍게 형성되어 상기 패드 산화막(102)의 가장 자리 부분이 두터워지며, 이에 따라 상기 마스크 질화막 패턴(104)의 양측 하부의 상기 반도체 기판(100)의 모서리 부분이 라운드진다.
도 3을 참조하면, 상기 마스크 산화막 패턴(106)과 상기 마스크 질화막 패턴(104)을 식각 마스크로 이용하여 상기 제 1 산화막(110a, 110b) 및 상기 반도체 기판(100)을 이방성 식각하여 트렌치(112)를 형성한다. 이때, 상기 마스크 질화막 패턴(104)의 측면에 그리고 상기 패드 산화막(102)의 양 가장자리에 제 1 산화막(110a, 110b)이 잔존한다. 상기 이방성 식각 공정 동안 상기 마스크 산화막 패턴(106)의 상부도 일부 식각될 수 있다.
도 4를 참조하면, 상기 트렌치(112)가 형성된 상기 반도체 기판(100)에 대해 제 2 산화 공정을 실시한다. 상기 제 2 산화 공정은 바람직하게는 ISSG(in-situ steam generation)일 수 있다. 상기 ISSG 공정은 수증기(H2O), 산소라디칼(O2-), 및 히드록시기(OH-)를 포함하는 분위기에서 진행되며, 상기 분위기는 수소와 산소를 공급하여 형성될 수 있다. 상기 ISSG 공정은 950~1050℃의 온도에서 7.5~20Torr의 압력에서 진행될 수 있다. 상기 제 2 산화 공정으로 상기 트렌치(112)의 측벽과 바닥을 이루는 상기 반도체 기판(100)에 그리고, 상기 마스크 질화막 패턴(104)의 표면에 제 2 산화막 (114)이 형성된다. 상기 제 2 산화 공정으로 상기 마스크 질화막 패턴(104)의 양측 하단의 상기 반도체 기판(100)의 모서리 부분이 더욱 라운드지게 형성된다.
도 5를 참조하면, 상기 제 2 산화막(114)이 형성된 상기 반도체 기판(100)에 대해 예를 들면 불산을 포함하는 식각액을 이용하여 습식 식각 공정을 진행한다. 상기 습식 식각 공정으로 상기 제 2 산화막(114)이 제거되고 상기 패드산화막(102)의 양측 단부 및 상기 마스크 산화막 패턴(106)의 일부가 제거된다. 이로써, 상기 트렌치(112)의 상부에서 상기 마스크 질화막 패턴(104)의 양측 하단의 상기 반도체 기판의 모서리 부분이 완만하게 라운드지게 형성되는 포셋(facet) 영역(116)이 형성된다.
도 6을 참조하면, 상기 포셋 영역(116)이 형성된 상기 반도체 기판(100)에 대해 이온 주입 공정(118)을 진행하여 상기 포셋 영역(116)의 상기 반도체 기판(100)에 결함(Defect, D)들을 형성한다. 상기 이온 주입 공정(118)은 바람직하게는 0~60°의 경사각(Tilt angle)으로 붕소(B), 불화붕소(BF2), 인(P) 및 비소(As)를 포함하는 그룹에서 선택되는 적어도 하나를 이용하여 진행될 수 있다. 상기 이온 주입 공정(118)은 예를 들면 투사범위(Projected range, Rp)가 500Å이 되도록, 약 30KeV의 에너지를 공급하여 그리고 5.0x1012ions/cm2 도즈로 진행될 수 있다.
도 7을 참조하면, 이온 주입 공정이 진행된 상기 반도체 기판(100)에 대해 제 3 산화공정을 진행한다. 상기 제 3 산화 공정은 바람직하게는 LPRO(Low pressure radical oxidation) 공정이며, 산소라디칼(O2-) 및 질산기(NOX -)를 포함하 는 분위기에서 진행될 수 있다. 상기 제 3 산화 공정은 상기 제 1 산화 공정 및 제 2 산화 공정보다 낮은 압력에서 진행되며, 바람직하게는 0.4~9.0Torr의 압력에서 진행될 수 있다. 상기 제 3 산화 공정은 예를 들면 900~1000℃의 온도에서 진행된다. 상기 제 3 산화 공정으로 상기 트렌치(112)의 측벽과 바닥에, 상기 마스크 질화막 패턴(104)와 상기 마스크 산화막 패턴(106)의 표면에, 그리고 상기 포셋 영역의 상기 반도체 기판(100)에 제 3 산화막(120)이 형성된다. 도 6의 상기 이온 주입 공정에서 상기 포셋 영역(116)의 상기 반도체 기판(100)에 결함(D)들이 형성되므로, 상기 제 3 산화 공정에서 상기 포셋 영역(116)의 상기 반도체 기판(100)에 상기 제 3 산화막(120)이 두껍게 형성될 수 있다.
도 8을 참조하면, 상기 트렌치(112) 안에 소자분리물질을 채우고 평탄화하여 상기 마스크 질화막 패턴(104)을 노출시키는 동시에 갭필막(gap-fill layer, 122)을 형성한다. 상기 갭필막(122)은 실리콘질화막(Si3N4), HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glss), HDP(High Density Plasma) 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 평탄화 공정에서 상기 마스크 산화막 패턴(106)은 제거된다. 상기 갭필막(122)과 상기 제 3 산화막(120)은 후에 소자 분리막(125)을 이룬다.
도 9를 참조하면, 상기 마스크 질화막 패턴(104)을 인산을 포함하는 식각액을 이용하여 제거하고 평탄화 공정등을 진행하여 상기 제 3 산화막(120)과 상기 갭필막(122)으로 이루어지는 소자 분리막(125)을 완성할 수 있다. 그리고 상기 반도 체 기판(100)을 노출시킨다.
후속으로 상기 노출된 반도체 기판(100)에 이온주입 공정을 진행하여 문턱 전압 조절을 위한 불순물 주입 영역등을 형성한다. 그리고 열산화 공정을 진행하여 상기 노출된 반도체 기판(100) 상에 게이트 산화막을 형성하고 게이트 도전막을 적층하고 패터닝하여 일반적인 모스 트랜지스터의 게이트 패턴을 형성한다. 또는 상기 공정을 플래쉬 메모리 소자의 제조 공정에 적용할 경우, 상기 게이트 산화막이 터널 산화막이 되며, 상기 게이트 도전막은 부유 게이트막이 된다. 상기 트렌치(122)의 상부에서 상기 소자 분리막(125)의 가장자리 'E' 부분이 두껍게 형성되므로, 상기 모스 트랜지스터 또는 플래쉬 메모리 소자를 구동시 누설전류등이 발생하지 않는다.
상기 공정에서 제 1 산화 공정은 생략될 수 있다. 상기 제 1 산화 공정이 생략될 지라도, 상기 제 2 산화공정에 의해 포셋 영역(116)을 형성하고, 도 6의 이온 주입 공정을 진행하여 결함을 형성함으로써 제 3 산화막(120)을 트렌치(112) 상부에서 두껍게 형성할 수 있다.
<실시예 2>
도 10 내지 도 12은 본 발명의 바람직한 다른 실시예에 따라 소자 분리막을 구비하는 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다. 본 실시예에서는 플래쉬 메모리 소자에서 본 발명을 적용하여, 자기 정렬 방식으로 부유 게이트를 형성하는 과정을 기술한다.
도 10을 참조하면, 도 8의 상태에서, 상기 노출된 마스크 질화막 패턴(104) 를 제거하고 패드산화막(102) 및 상기 제 3 산화막(120)을 노출시킨다. 상기 마스크 질화막 패턴(104)은 예를 들면 인산을 포함하는 식각액을 이용하는 습식 식각 공정으로 제거될 수 있다. 상기 패드산화막(102)이 노출된 상태에서 상기 반도체 기판(100)에 대해 이온 주입 공정을 진행하여 불순물 주입 영역(124)을 형성한다. 상기 불순물 주입 영역(124)은 문턱전압 조절등을 위해 형성할 수 있다.
도 11을 참조하면, 불산을 포함하는 식각액을 이용하여 습식 식각 공정을 진행하여 상기 패드 산화막(102)을 제거하여 상기 불순물 주입 영역(124)이 형성된 상기 반도체 기판(100)을 노출시킨다. 이때, 상기 제 3 산화막(120)도 일부 제거될 수 있다. 상기 제 1 내지 제 3 산화 공정들과 도 6의 이온 주입 공정들에 의해 상기 트렌치(122)의 상부에서 상기 제 3 산화막(120) 두껍게 형성되므로, 상기 습식 식각 공정에서 상기 제 3 산화막(120)이 일부 제거되더라도 남겨진 상기 제 3 산화막(120)의 두께는 종래에 비해 두껍다.
도 12를 참조하면, 산소 분위기에서 열산화 공정을 진행하여 상기 노출된 반도체 기판(100)의 표면에 터널 산화막(126)을 형성한다. 상기 트렌치(122)의 상부에서 상기 반도체 기판(100)과 상기 갭필막(122)이 인접하는 부위 'E'에서, 산소가 잘 전달되지 않으므로, 상기 터널 산화막(126)의 형성이 원활하지 않다. 불순물이 도핑된 폴리실리콘막(128)을 적층하고 평탄화하여 자기 정렬된 부유 게이트 전극(128)을 형성한다. 후속으로 게이트 층간절연막(130)과 제어 게이트막(132)을 형성하고 패터닝하여 플래쉬 메모리 소자를 완성한다. 상기 트렌치(112)의 상부의 'E' 부분에서 상기 터널 산화막(126)이 얇게 형성될 지라도, 상기 소자 분리막(125)이 두껍게 형성되므로, 상기 플래쉬 메모리 소자를 프로그램, 소거 및 구동시 종래의 누설 전류등이 발생하지 않는다. 따라서 반도체 소자의 신뢰성을 향상시킬 수 있다.
따라서, 본 발명에 따른 소자 분리막을 구비하는 반도체 소자의 제조 방법에 의하면, 소자 분리막 형성을 위한 트렌치의 상부의 반도체 기판의 모서리 부분을 일부 제거하여 완만한 포셋 영역을 형성하고 상기 포셋 영역에 이온 주입 공정을 진행하여 결함(defect)을 형성함으로써 후속으로 상기 포셋 영역에 산화막을 두껍게 형성할 수 있다. 이로써 반도체 기판과 접하는 소자 분리막의 가장자리가 두꺼워져 누설 전류등을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (24)

  1. 반도체 기판 상에 차례로 적층된 패드산화막 패턴 및 마스크 패턴을 형성하여 상기 반도체 기판을 노출시키는 단계;
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 노출된 반도체 기판을 패터닝하여 트렌치를 형성하는 단계;
    상기 트렌치 상단부에서 상기 패드 산화막 패턴의 단부와 접하는 상기 반도체 기판의 모서리 부분을 일부 제거하여 완만한 포셋(facet) 영역을 형성하는 단계;
    상기 포셋 영역의 상기 반도체 기판에 이온 주입 공정을 진행하여 결함을 형성하는 단계;
    산화 공정을 진행하여 상기 포셋 영역에 산화막을 두껍게 형성하는 단계; 및
    소자분리 물질로 상기 트렌치를 채우는 단계를 구비하는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 포셋 영역에 산화막을 두껍게 형성하는 산화 공정은 산소라디칼(O2-) 및 질산기(NOX -)를 포함하는 분위기에서 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  3. 제 1 항에 있어서,
    상기 포셋 영역을 형성하는 단계는,
    상기 트렌치가 형성된 상기 반도체 기판에 대해 산화 공정을 진행하여 상기 패드 산화막 패턴의 단부와 접하는 상기 반도체 기판의 모서리 부분을 산화시키는 단계; 및
    식각 공정을 진행하여 상기 산화된 모서리 부분을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성 방법.
  4. 제 3 항에 있어서,
    상기 모서리 부분을 산화시키는 산화 공정은 수증기(H2O), 산소라디칼(O2-), 및 히드록시기(OH-)를 포함하는 분위기에서 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  5. 제 4 항에 있어서,
    상기 분위기는 수소(H2)와 산소(O2)를 공급하여 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
  6. 제 3 항에 있어서,
    상기 포셋 영역에 산화막을 두껍게 형성하는 산화 공정은 상기 모서리 부분을 산화시키는 산화 공정의 압력보다 낮은 압력에서 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  7. 제 3 항에 있어서,
    상기 트렌치를 형성하기 전에, 상기 노출된 반도체 기판에 대해 산화 공정을 진행하여 상기 노출된 반도체 기판 상에 산화막을 형성하는 단계를 더 구비하되, 상기 트렌치를 형성할 때, 상기 반도체 기판 상의 산화막도 패터닝되는 것을 특징으로 하는 반도체 소자 형성 방법.
  8. 제 7 항에 있어서,
    상기 노출된 반도체 기판 상에 산화막을 형성하는 산화 공정은 수증기(H2O), 산소라디칼(O2-), 및 히드록시기(OH-)를 포함하는 분위기에서 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  9. 제 8 항에 있어서,
    상기 분위기는 수소(H2)와 산소(O2)를 공급하여 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
  10. 제 7 항에 있어서,
    상기 포셋 영역에 산화막을 두껍게 형성하는 산화 공정은 상기 노출된 반도체 기판에 산화막을 형성하는 산화 공정의 압력보다 낮은 압력에서 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  11. 제 3 항에 있어서,
    상기 산화된 모서리 부분을 제거하는 식각 공정은 불산을 이용하여 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  12. 제 1 항에 있어서,
    상기 이온 주입 공정은 0~60°의 경사각(Tilt angle)으로 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  13. 제 1 항에 있어서,
    상기 이온 주입 공정은 붕소(B), 불화붕소(BF2), 인(P) 및 비소(As)를 포함하는 그룹에서 선택되는 적어도 하나를 이용하여 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  14. 반도체 기판 상에 패드산화막 및 마스크막을 적층하는 단계;
    상기 마스크막 및 상기 패드 산화막을 패터닝하여 상기 반도체 기판 상에 차례로 적층된 패드산화막 패턴 및 마스크 패턴을 형성하고 상기 반도체 기판을 노출시키는 단계;
    상기 노출된 반도체 기판에 대해 산화 공정을 진행하여 상기 노출된 반도체 기판 상에 산화막을 형성하는 동시에 상기 마스크 패턴의 측단부 아래의 상기 패드 산화막을 두껍게 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 산화막 및 상기 반도체 기판을 패터닝하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 상기 반도체 기판에 대해 산화 공정을 진행하여 상기 패드 산화막 패턴의 단부와 접하는 상기 반도체 기판의 모서리 부분을 산화시키는 단계; 및
    식각 공정을 진행하여 상기 산화된 모서리 부분을 제거하여 완만한 포셋(facet) 영역을 형성하는 단계;
    상기 포셋 영역의 상기 반도체 기판에 이온 주입 공정을 진행하여 결함을 형성하는 단계;
    산화 공정을 진행하여 상기 포셋 영역에 산화막을 두껍게 형성하는 단계; 및
    소자분리 물질로 상기 트렌치를 채우는 단계를 구비하는 반도체 소자 형성 방법.
  15. 제 14 항에 있어서,
    상기 포셋 영역에 산화막을 두껍게 형성하는 산화 공정은 산소라디칼(O2-) 및 질산기(NOX -)를 포함하는 분위기에서 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  16. 제 14 항에 있어서,
    상기 모서리 부분을 산화시키는 산화 공정은 수증기(H2O), 산소라디칼(O2-), 및 히드록시기(OH-)를 포함하는 분위기에서 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  17. 제 16 항에 있어서,
    상기 분위기는 수소(H2)와 산소(O2)를 공급하여 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
  18. 제 14 항에 있어서,
    상기 포셋 영역에 산화막을 두껍게 형성하는 산화 공정은 상기 모서리 부분을 산화시키는 산화 공정의 압력보다 낮은 압력에서 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  19. 제 14 항에 있어서,
    상기 노출된 반도체 기판 상에 산화막을 형성하는 산화 공정은 수증기(H2O), 산소라디칼(O2-), 및 히드록시기(OH-)를 포함하는 분위기에서 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  20. 제 19 항에 있어서,
    상기 분위기는 수소(H2)와 산소(O2)를 공급하여 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
  21. 제 14 항에 있어서,
    상기 포셋 영역에 산화막을 두껍게 형성하는 산화 공정은 상기 노출된 반도체 기판에 산화막을 형성하는 산화 공정의 압력보다 낮은 압력에서 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  22. 제 14 항에 있어서,
    상기 산화된 모서리 부분을 제거하는 식각 공정은 불산을 이용하여 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  23. 제 14 항에 있어서,
    상기 이온 주입 공정은 0~60°의 경사각(Tilt angle)으로 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  24. 제 14 항에 있어서,
    상기 이온 주입 공정은 붕소(B), 불화붕소(BF2), 인(P) 및 비소(As)를 포함하는 그룹에서 선택되는 적어도 하나를 이용하여 진행되는 것을 특징으로 하는 반도체 소자 형성 방법.
KR1020040071389A 2004-09-07 2004-09-07 소자분리막 형성 방법 및 이를 이용한 반도체 소자 형성방법 Expired - Fee Related KR100572329B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040071389A KR100572329B1 (ko) 2004-09-07 2004-09-07 소자분리막 형성 방법 및 이를 이용한 반도체 소자 형성방법
US11/216,661 US7396729B2 (en) 2004-09-07 2005-08-31 Methods of forming semiconductor devices having a trench with beveled corners

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040071389A KR100572329B1 (ko) 2004-09-07 2004-09-07 소자분리막 형성 방법 및 이를 이용한 반도체 소자 형성방법

Publications (2)

Publication Number Publication Date
KR20060022534A KR20060022534A (ko) 2006-03-10
KR100572329B1 true KR100572329B1 (ko) 2006-04-18

Family

ID=35996798

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040071389A Expired - Fee Related KR100572329B1 (ko) 2004-09-07 2004-09-07 소자분리막 형성 방법 및 이를 이용한 반도체 소자 형성방법

Country Status (2)

Country Link
US (1) US7396729B2 (ko)
KR (1) KR100572329B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI240989B (en) * 2005-01-17 2005-10-01 Powerchip Semiconductor Corp Method for forming trench gate dielectric layer
JP4528718B2 (ja) * 2005-12-27 2010-08-18 株式会社東芝 不揮発性半導体メモリの製造方法
JP4817984B2 (ja) * 2006-06-20 2011-11-16 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100801062B1 (ko) * 2006-07-07 2008-02-04 삼성전자주식회사 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법
KR100842483B1 (ko) * 2006-12-28 2008-07-01 동부일렉트로닉스 주식회사 반도체장치의 제조방법
US8435898B2 (en) * 2007-04-05 2013-05-07 Freescale Semiconductor, Inc. First inter-layer dielectric stack for non-volatile memory
US8110890B2 (en) 2007-06-05 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device isolation structure
US20100193879A1 (en) * 2009-02-05 2010-08-05 Ming-Han Liao Isolation Region Implant and Structure
US9006079B2 (en) * 2012-10-19 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor fins with reduced widths
CN103871950A (zh) * 2012-12-14 2014-06-18 中芯国际集成电路制造(上海)有限公司 一种浅沟槽隔离结构及其制作方法
KR102757527B1 (ko) 2018-09-05 2025-01-22 삼성전자주식회사 갭필막, 그 형성 방법, 및 그 형성 방법에 의해 제조된 반도체 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599810B1 (en) * 1998-11-05 2003-07-29 Advanced Micro Devices, Inc. Shallow trench isolation formation with ion implantation
US6825544B1 (en) * 1998-12-09 2004-11-30 Cypress Semiconductor Corporation Method for shallow trench isolation and shallow trench isolation structure
US20020182826A1 (en) * 2001-05-29 2002-12-05 Shui-Ming Cheng Fabrication method for a shallow trench isolation structure
US20030181049A1 (en) * 2002-03-25 2003-09-25 Weng-Hsing Huang Method for improving reliability of STI
KR20040003892A (ko) 2002-07-04 2004-01-13 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
KR20040008519A (ko) 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
US6709924B1 (en) * 2002-11-12 2004-03-23 Advanced Micro Devices, Inc. Fabrication of shallow trench isolation structures with rounded corner and self-aligned gate
US6734072B1 (en) * 2003-03-05 2004-05-11 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a MOSFET device using a spike rapid thermal oxidation procedure

Also Published As

Publication number Publication date
US20060051926A1 (en) 2006-03-09
KR20060022534A (ko) 2006-03-10
US7396729B2 (en) 2008-07-08

Similar Documents

Publication Publication Date Title
KR100616389B1 (ko) 반도체 장치 및 그 제조 방법
JP4813055B2 (ja) フラッシュメモリ素子の製造方法
KR100696382B1 (ko) 반도체 소자 및 그 제조방법
KR100338771B1 (ko) 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치소자분리방법
KR20040050789A (ko) 반도체소자의 소자분리막 형성방법
KR100363558B1 (ko) 반도체 장치의 트렌치 격리 형성 방법
KR101149012B1 (ko) 부유게이트를 갖는 비휘발성 메모리소자의 형성방법 및관련된 소자
US20070232019A1 (en) Method for forming isolation structure in nonvolatile memory device
KR100572329B1 (ko) 소자분리막 형성 방법 및 이를 이용한 반도체 소자 형성방법
JP4633554B2 (ja) フラッシュメモリ素子の製造方法
KR20010003086A (ko) 플로팅 게이트 형성 방법
KR100636031B1 (ko) 불휘발성 메모리 장치의 제조 방법.
KR100645195B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100305019B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR20010068644A (ko) 반도체장치의 소자격리방법
KR100700279B1 (ko) 플랫 노아 마스크롬의 제조 방법
KR100639182B1 (ko) 반도체장치의 소자격리방법
KR100598334B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100629694B1 (ko) 반도체 소자 제조 방법
JP3409134B2 (ja) 半導体装置の製造方法
KR100225953B1 (ko) 반도체 소자의 소자분리절연막 형성방법
KR100870303B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR19990066178A (ko) 반도체장치의 소자격리방법
KR20020003031A (ko) 반도체소자의 소자분리막 형성 방법
KR20060006334A (ko) 플래시 메모리 소자의 플로팅 게이트 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040907

PA0201 Request for examination
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060131

PG1501 Laying open of application
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060412

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060413

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090316

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100315

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20110405

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20110405

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee