KR100994891B1 - 반도체 메모리 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판을 식각하여 트렌치를 형성한 후, 소자 분리막을 갭필하는 PSZ막과 습식 식각률이 비슷한 DCS-HTO 물질로 라이너 절연막을 형성 한 후, PSZ막으로 트렌치를 매립함으로써, 후속 소자 분리막의 EFH 조절을 위한 식각 공정시 플로팅 게이트용 도전막의 측벽에 잔류물이 없도록 하여 소자의 전기적 특성을 개선할 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법을 개시한다.
소자 분리막, DCS-HTO, 라이너 절연막, PSZ막
Description
도 1은 종래 기술에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 6은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 버퍼 산화막
104 : 패드 질화막 105 : 트렌치
106 : 월 산화막 107 : 라이너 절연막
108 : PSZ막
본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 PSZ막으로 소자 분리막을 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 회로에서는 반도체 기판 상부에 형성된 단위소자 예컨대, 트랜지스터, 다이오드 또는 저항 등을 전기적으로 분리하는 것이 필요하다. 따라서, 이러한 소자 분리 공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자 분리를 형성하기 위한 방법으로 반도체 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 함)이 많이 사용되어 왔다. 그러나, 이러한 LOCOS 소자 분리에 의하면 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(Bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아지게 되어 문턱전압(Threshold voltage)이 증가하게 되므로 예컨대, 트랜지스터 등의 전기적 특성을 악화시키는 문제점이 발생하게 된다.
한편, 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI라 함) 공정은 반도체 소자의 설계규칙(Design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈 비크에 따른 액티브 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자 분리 공정으로 부각되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
종래 기술의 STI형 소자 분리막은 반도체 기판(10) 상에 터널 절연막(11)과 플로팅 게이트용 도전막(12)을 순차적으로 형성하고, 터널 절연막(11)과 플로팅 게이트용 도전막(12)과 반도체 기판(10)을 선택적으로 식각하여 트렌치(10a)를 형성한 후, 전체 구조 상에 라이너 절연막(13)을 형성한다. 이 후, 갭필 특성이 우수한 PSZ막(14)(Polysilazene)을 이용하여 소자 분리막을 형성한다. 이 후, 소자 분리막의 EFH(effective Field Height)를 조절하기 위하여 식각 공정을 실시하여 PSZ막(14)과 라이너 절연막(13)으로 형성된 소자 분리막의 상단부를 식각한다.
이때 PSZ막(14)과 라이너 절연막(13)은 서로 식각률이 달라 식각 공정시 플로팅 게이트용 도전막(12)의 측벽에 라이너 절연막(13)이 잔류할 수 있다. 이는 후속 ONO 유전체막 증착 공정시 플로팅 게이트용 도전막(12)과 ONO 유전체막의 계면 특성을 나쁘게 하여 소자의 전기적 특성을 열화시킨다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판을 식각하여 트렌치를 형성한 후, 소자 분리막을 갭필하는 PSZ막과 습식 식각률이 비슷한 DCS-HTO 물질로 라이너 절연막을 형성 한 후, PSZ막으로 트렌치를 매립함으로써, 후속 소자 분리막의 EFH 조절을 위한 식각 공정시 플로팅 게이트용 도전막의 측벽에 잔류물이 없도록 하여 소자의 전기적 특성을 개선할 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법은 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 및 하드 마스크막을 순차적으로 형성하는 단계와, 식각 공정을 실시하여 상기 하드 마스크막, 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전체 구조 상에 라이너 절연막을 형성하는 단계와, 상기 라이너 절연막을 포함한 전체 구조 상에 절연막을 증착하는 단계와, 상기 하드 마스크막의 상부가 노출되도록 평탄화 공정을 실시하는 단계, 및 상기 하드 마스크막을 제거한 후, 식각 공정을 실시하여 상기 라이너 절연막 및 상기 절연막의 상단부를 식각하여 소자 분리막의 EFH를 조절하는 단계를 포함하며, 상기 라이너 절연막은 DCS-HTO 물질로 형성한다.
상기 라이너 절연막은 라이너 절연막은 N2O : DCS 가스를 20 :1 내지 3000 : 1로 하여 형성한다. 상기 라이너 절연막은 700 내지 850℃의 온도 범위와 50 내지 500Torr의 압력 범위에서 형성한다.
상기 절연막은 PSZ막으로 형성하며, 상기 절연막은 스핀 코팅 방식을 이용하여 4000~6000Å의 두께로 형성한다.
상기 절연막 형성 단계 후, 상기 평탄화 공정 단계 이전에 상기 절연막 내부의 불순물을 제거하기 위하여 300 내지 600℃의 온도 범위와 200 내지 500Torr의 압력 범위에서 O2 및 H2를 이용한 큐어링 공정을 실시하는 단계를 더 포함한다.
상기 하드 마스크 제거 공정은 인산을 이용하여 10분 내지 30분 동안 식각 공정을 실시한다. 상기 소자 분리막의 EFH를 조절하는 단계는 H2O와 HF를 100 : 1로 하여 5분 내지 10분 동안 식각 공정을 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 6 본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 버퍼 산화막(103), 및 패드 질화막(104)을 순차적으로 형성한다. 터널 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 터널 절연막(101)은 습식 산화 공정을 이용하여 70~80Å 으로 증착하고, 후속 공정으로 N2O 어닐링 공정을 실시하여 터널 절연막(101) 내부의 질화물(nitrogen)을 결합(incorporation)시켜서 트랩 차지 밀도(trap density)를 줄이고 신뢰성을 향상시키는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막 과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 500~550℃ 온도 범위 내에서 SiH4 가스와 PH3 가스를 소스 가스로 하여 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 300~1500Å 두께로 증착하는 것이 바람직하다. 버퍼 산화막(103)은 플로팅 게이트용 도전막(102)과 패드 질화막(104)과의 스트레스 완화를 위해 30 내지 100Å 의 두께로 형성하는 것이 바람직하다. 버퍼 산화막(103)은 LP-CVD 방식을 이용하여 형성하는 것이 바람직하다. 패드 질화막(104)은 LP-CVD 방식을 이용하여 300~1000Å의 두께로 형성하는 것이 바람직하다.
도 3을 참조하면, 식각 공정을 진행하여 패드 질화막(104), 버퍼 산화막(103), 플로팅 게이트용 도전막(102), 터널 절연막(101), 및 반도체 기판(100)을 순차적으로 식각하여 트렌치(105)를 형성한다.
도 4를 참조하면, 산화 공정을 진행하여 트렌치(105)를 포함한 전체 구조 상에 월 산화막(106)을 형성한다. 월 산화막(106)은 트렌치 식각 공정시 발생하는 식각 데미지를 완화시키며 액티브 영역의 CD를 감소시키기 위하여 형성한다. 이 후, 산화 공정을 진행하여 트렌치(105)를 포함한 전체 구조 상에 라이너 절연막(107)을 형성한다. 라이너 절연막(107)은 DCS-HTO로 형성하는 것이 바람직하다. 라이너 절연막(107)은 N2O : DCS 가스를 20 :1 내지 3000 : 1로 하여 형성하는 것이 바람직하다. 라이너 절연막(107)은 700 내지 850℃의 온도 범위와 50 내지 500Torr의 압력 범위에서 형성하는 것이 바람직하다. DCS-HTO는 반사율이 1.4 내지 1.45로 열 산화 방식으로 형성한 산화막의 반사율인 1.46과 흡사한 산화막 물성을 가진다. 또 한 산소와 실리콘의 조성비도 1.9:1 내지 2.1:1로써 열 산화 방식으로 형성한 산화막과 비슷한 물성 특징을 갖는다. 반면 DCS-HTO의 밀도는 2.0g/cm3 으로 열 산화 방식으로 형성한 산화막의 밀도(2.3g/cm3)에 비해 낮아 습식 식각률이 커서 PSZ막과 비슷한 수준의 식각률을 갖는다, 이는 산소와 실리콘의 결합이 열산화막에 비해 약하고 결합에너지가 상대적으로 작기 때문이다.
이 후, 라이너 절연막(107)을 포함한 전체 구조 상에 PSZ막(108)을 증착하여 트렌치(105)를 갭필한다. PSZ막(108)은 스핀 코팅 방식을 이용하여 4000~6000Å의 두께로 형성하는 것이 바람직하다. 이 후 PSZ막(108) 내부의 불순물을 제거하기 위하여 300 내지 600℃의 온도 범위와 200 내지 500Torr의 압력 범위에서 O2 및 H2를 이용한 큐어링 공정을 실시하는 것이 바람직하다. 이때 O2 및 H2는 2 : 1의 비율로 사용하는 것이 바람직하다.
도 5를 참조하면, 패드 질화막의 상단부가 노출되도록 평탄화 공정을 실시한다. 이 후, 식각 공정을 실시하여 패드 질화막을 제거한다. 식각 공정은 인산을 이용하여 10분 내지 30분 동안 실시하는 것이 바람직하다. 이 후, 세정 공정을 실시하여 버퍼 산화막을 제거한다.
도 6을 참조하면, 이 후, 식각 공정을 실시하여 소자 분리막의 EFH가 원하는 수준이 되도록 타겟을 제어하여 소자 분리막(106, 107, 108)의 상단부를 식각한다. 식각 공정은 H2O와 HF를 100 : 1로 하여 5분 내지 10분 동안 실시하는 것이 바람직하다. 이때 라이너 절연막(107)과 PSZ막(108)의 식각률은 서로 비슷하여 플로팅 게이트용 도전막(102)의 측벽에 잔류물 없이 식각된다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
본 발명의 일실시 예에 따르면, 반도체 기판을 식각하여 트렌치를 형성한 후, 소자 분리막을 갭필하는 PSZ막과 습식 식각률이 비슷한 DCS-HTO 물질로 라이너 절연막을 형성 한 후, PSZ막으로 트렌치를 매립함으로써, 후속 소자 분리막의 EFH 조절을 위한 식각 공정시 플로팅 게이트용 도전막의 측벽에 잔류물이 없도록 하여 소자의 전기적 특성을 개선할 수 있다.
Claims (9)
- 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 및 하드 마스크막을 순차적으로 형성하는 단계;식각 공정을 실시하여 상기 하드 마스크막, 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 전체 구조 상에 DCS-HTO 물질로 라이너 절연막을 형성하는 단계;상기 라이너 절연막을 포함한 전체 구조 상에 PSZ막을 증착하는 단계;상기 하드 마스크막의 상부가 노출되도록 평탄화 공정을 실시하는 단계; 및상기 하드 마스크막을 제거한 후, 식각 공정을 실시하여 상기 라이너 절연막 및 상기 PSZ막의 상단부를 식각하여 소자 분리막의 EFH를 조절하는 단계를 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 라이너 절연막은 N2O : DCS 가스를 20 :1 내지 3000 : 1로 하여 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 라이너 절연막은 700 내지 850℃의 온도 범위와 50 내지 500Torr의 압력 범위에서 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 PSZ막은 스핀 코팅 방식을 이용하여 4000~6000Å의 두께로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 PSZ막 형성 단계 후, 상기 평탄화 공정 단계 이전에상기 PSZ막 내부의 불순물을 제거하기 위하여 300 내지 600℃의 온도 범위와 200 내지 500Torr의 압력 범위에서 O2 및 H2를 이용한 큐어링 공정을 실시하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 하드 마스크 제거 공정은 인산을 이용하여 10분 내지 30분 동안 식각 공정을 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 소자 분리막의 EFH를 조절하는 단계는 H2O와 HF를 100 : 1로 하여 5분 내지 10분 동안 식각 공정을 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.
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| CN104103507A (zh) * | 2013-04-15 | 2014-10-15 | 北京兆易创新科技股份有限公司 | 一种同步刻蚀浮栅的制作工艺 |
| CN114361027B (zh) * | 2021-12-14 | 2024-12-24 | 北京北方华创微电子装备有限公司 | 刻蚀方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040072429A1 (en) * | 2002-10-02 | 2004-04-15 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device |
| US20050233524A1 (en) | 2004-04-20 | 2005-10-20 | Hynix Semiconductor Inc. | Method for manufacturing flash memory device and flash memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100578656B1 (ko) * | 2003-06-30 | 2006-05-11 | 에스티마이크로일렉트로닉스 엔.브이. | 플래시 메모리 소자의 플로팅 게이트 형성방법 |
| TWI240989B (en) * | 2005-01-17 | 2005-10-01 | Powerchip Semiconductor Corp | Method for forming trench gate dielectric layer |
| KR100799151B1 (ko) * | 2006-06-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 소자 분리막 형성방법 |
-
2007
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Patent Citations (2)
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|---|---|---|---|---|
| US20040072429A1 (en) * | 2002-10-02 | 2004-04-15 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device |
| US20050233524A1 (en) | 2004-04-20 | 2005-10-20 | Hynix Semiconductor Inc. | Method for manufacturing flash memory device and flash memory device |
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