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KR101419413B1 - 광전자 반도체 몸체 그리고 광전자 반도체 몸체를 제조하기 위한 방법 - Google Patents

광전자 반도체 몸체 그리고 광전자 반도체 몸체를 제조하기 위한 방법 Download PDF

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KR101419413B1
KR101419413B1 KR1020127014596A KR20127014596A KR101419413B1 KR 101419413 B1 KR101419413 B1 KR 101419413B1 KR 1020127014596 A KR1020127014596 A KR 1020127014596A KR 20127014596 A KR20127014596 A KR 20127014596A KR 101419413 B1 KR101419413 B1 KR 101419413B1
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South Korea
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electrical connection
semiconductor body
connection layer
semiconductor
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파트리크 로데
루츠 회펠
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

본 발명은 전자기 방사선을 형성하기에 적합한 활성층을 포함하는 반도체 층 시퀀스 그리고 제 1 전기 접속 층 및 제 2 전기 접속 층을 포함하는 광전자 반도체 몸체에 관한 것으로서,
상기 반도체 몸체는 정면으로부터 전자기 방사선을 방출할 목적으로 제공되었으며,
상기 제 1 전기 접속 층 및 제 2 전기 접속 층은 정면 반대편 후면에 배치되어 있고 분리 층에 의해서 상호 전기적으로 절연되어 있으며,
상기 제 1 전기 접속 층, 제 2 전기 접속 층 및 분리 층은 가로 방향으로 중첩되며,
상기 제 2 전기 접속 층의 한 부분 영역은 후면으로부터 활성층의 관통부를 통과하여 정면 쪽 방향으로 연장된다. 본 발명은 또한 상기와 같은 광전자 반도체 몸체를 제조하기 위한 방법과도 관련이 있다.

Description

광전자 반도체 몸체 그리고 광전자 반도체 몸체를 제조하기 위한 방법 {OPTO-ELECTRONIC SEMICONDUCTOR BODY AND METHOD FOR THE PRODUCTION THEREOF}
본 발명은 독일 특허 출원서 102007019773.1호 및 102007022947.1호를 우선권으로 주장하고 있으며, 상기 특허 출원서들의 공개 내용은 인용에 의해서 본 명세서에 수용된다.
본 발명은 광전자 반도체 몸체 그리고 광전자 반도체 몸체를 제조하기 위한 방법과 관련이 있다.
본 발명의 과제는, 효율이 개선되고 그리고/또는 전기 특성들이 개선된 광전자 반도체 몸체를 제공하는 것이다.
상기 과제들은 독립 특허 청구항들에 따른 광전자 반도체 몸체에 의해서 그리고 광전자 반도체 몸체를 제조하기 위한 방법에 의해서 해결된다.
본 발명의 실시예들 및 개선예들은 각각의 종속항들에 제시되어 있으며, 상기 종속 청구항들의 공개 내용은 본 명세서에 명백하게 수용된다.
본 발명의 과제는, 효율이 개선되고 그리고/또는 전기 특성들이 개선된 광전자 반도체 몸체를 제공하는 것이다.
상기 과제들은 독립 특허 청구항들에 따른 광전자 반도체 몸체에 의해서 그리고 광전자 반도체 몸체를 제조하기 위한 방법에 의해서 해결된다.
본 발명의 실시예들 및 개선예들은 각각의 종속항들에 제시되어 있으며, 상기 종속 청구항들의 공개 내용은 본 명세서에 명백하게 수용된다.
본 발명에 의하면, 효율이 개선되고 전기 특성들이 개선된 광전자 반도체 몸체 및 그러한 광전자 반도체 몸체를 제조하기 위한 방법이 제공된다.
도 1a 내지 도 1g는 제 1 실시예에 따른 광전자 반도체 몸체를 제조하기 위한 방법의 다양한 단계들에서 광전자 반도체를 횡으로 절단하여 도시한 개략적인 횡단면도이며,
도 2는 제 2 실시예에 따른 광전자 반도체 몸체의 개략적인 횡단면도이고,
도 3은 제 3 실시예에 따른 광전자 반도체 몸체의 개략적인 횡단면도이며,
도 4는 제 4 실시예에 따른 광전자 반도체 몸체의 개략적인 횡단면도이고,
도 5a, 도 5b 및 도 6은 전기 접속 층들의 다양한 형상들을 도시한 개략적인 평면도이며,
도 7 및 도 8은 제 3 실시예에 따른 광전자 반도체 몸체의 부분 영역들을 횡으로 절단하여 도시한 개략적인 횡단면도이다.
본 발명에 따른 광전자 반도체 몸체는 반도체 층 시퀀스를 가지며, 상기 반도체 층 시퀀스는 전자기 방사선을 형성하기에 적합한 활성층을 포함한다.
상기 활성층은 pn-전이부, 이중 헤테로 구조물, 단일 양자 웰(SQW: Single Quantum Well) 또는 다중 양자 웰 구조물(MQW: Multi Quantum Well)을 포함한다. 이 경우 양자 웰 구조물이라는 명칭은 양자화의 차원(dimensionality)과 관련된 의미를 전혀 나타내지 않는다. 따라서, 상기 양자 웰 구조물이라는 명칭은 다른 무엇보다도 양자 트로프, 양자 와이어 및 양자 포인트 그리고 상기 구조물들의 각각의 조합을 포함한다. MQW-구조물에 대한 예들은 간행물 WO 01/39282호, US 5,831,277호, US 6,172,382 B1호 그리고 US 5,684,309호에 기술되어 있으며, 상기 간행물들의 공개 내용은 인용에 의해서 본 명세서에 수용된다.
반도체 몸체는 정면으로부터 전자기 방사선을 방출하기 위해서 제공되었다. 정면 반대편 후면에는 제 1 전기 접속 층 및 제 2 전기 접속 층이 배치되어 있다. 상기 제 1 전기 접속 층 및 제 2 전기 접속 층은 분리 층에 의해서 전기적으로 서로 절연되어 있다.
본 경우에 "정면 반대편 후면에 배치되어 있다."라는 표현이 의미하는 바는, 제 1 또는 제 2 전기 접속 층의 적어도 한 부분이 정면 방향으로부터 후면 방향 쪽으로 반도체 층 시퀀스에 후속한다는 것이다. 하지만, 반드시 전체 제 1 또는 제 2 전기 접속 층이 후면에 배치되어 있을 필요는 없다. 오히려 제 2 전기 접속 층의 한 부분 영역은 후면으로부터 활성층의 관통부(breakthrough)를 통과하여 정면 방향 쪽으로 연장된다. 하지만, 상기 제 1 전기 접속 층, 제 2 전기 접속 층 및 분리 층은 이 층들이 - 특히 후면에서 - 가로 방향으로 중첩하도록 형성되어 있다.
반도체 몸체의 한 실시예에서 제 1 전기 접속 층 및/또는 제 2 전기 접속 층은 활성 구역으로부터 후면 쪽 방향으로 방출되는 전자기 방사선의 한 부분을 정면 방향으로 반사한다.
반도체 층 시퀀스의 발광 정면은 바람직하게 본딩 패드와 같은 전기 접촉 장소들이 없다. 이와 같은 방식에 의해서는, 작동 중에 활성 구역으로부터 방출되는 전자기 방사선의 한 부분이 상기 전기 접촉 장소들에 의해서 차폐될 위험 그리고/또는 흡수될 위험이 줄어든다. 반도체 층 시퀀스의 정면에 상기와 같은 접촉 장소를 제조하는 것과 관련된 복잡한 방법 단계들, 다시 말해 반도체 층 시퀀스의 정면 표면을 폴리싱하는 단계 및/또는 두께는 두껍지만 가로 팽창은 적은 전류 확산용 금속 바를 제조하는 단계, 그리고/또는 전기 접촉 장소 아래에 있는 반도체 층 시퀀스의 영역 안으로 주입되는 전류를 제한하거나 저지하는 조치들, 다시 말해 접촉 장소 아래에 전기 절연 층, 쇼트키-배리어 및/또는 이온 주입된 영역을 형성하는 조치가 예를 들어 바람직하게는 생략될 수 있다.
추가의 한 실시예에서 반도체 몸체는 박막-발광 다이오드 칩이다. 특히 상기 박막-발광 다이오드 칩은 자신의 후면에 캐리어 기판을 갖는다. 한 실시예에서 제 1 및 제 2 접속 층은 적어도 국부적으로는 반도체 층 시퀀스와 캐리어 기판 사이에 배치되어 있다.
박막-발광 다이오드 칩은 다음과 같은 특징들 중에서 적어도 한 가지 특징을 특징으로 한다:
캐리어 소자, 특히 캐리어 기판 쪽으로 향하고 있는 방사선 발생 반도체 층 시퀀스, 특히 방사선 발생 에피택시-층 시퀀스의 주 표면에 반사 층이 제공되거나 또는 형성되고, 상기 반사 층은 반도체 층 시퀀스 안에서 발생하는 전자기 방사선의 적어도 일부분을 상기 반도체 층 시퀀스 안으로 역 반사하며;
상기 박막-발광 다이오드 칩이 캐리어 소자를 포함하고, 상기 캐리어 소자는 반도체 층 시퀀스가 그 위에서 에피택셜 방식으로 성장되는 성장 기판이 아니라, 오히려 추후에 반도체 층 시퀀스에 고정되는 별도의 캐리어 소자이며;
상기 반도체 층 시퀀스의 두께는 20㎛ 미만의 범위 안에, 특히 10㎛ 미만의 범위 안에 있으며;
상기 반도체 층 시퀀스는 성장 기판이 없다. 본 경우에 "성장 기판이 없다."라는 표현이 의미하는 바는, 경우에 따라 성장을 위해서 이용되는 성장 기판이 반도체 층 시퀀스로부터 제거되었거나 또는 적어도 심하게 얇아졌다는 것이다. 특별히, 단독으로 또는 에피택시-연속 층과 함께 만으로는 지지 작용을 할 수 없을 정도로 얇아졌다. 심하게 얇아진 성장 기판의 남아 있는 나머지는 특히 그 자체로서는 성장 기판으로서 기능을 하기에 적합하지 않으며; 그리고
상기 반도체 층 시퀀스는 완전 혼합 구조물을 포함하는 적어도 하나의 면을 갖는 적어도 하나의 반도체 층을 포함하며, 상기 완전 혼합 구조물에 의해서는 이상적인 경우에는 반도체 층 시퀀스 내부에서 광이 거의 에르고드적인(ergodic) 방식으로 분포되는데, 다시 말하자면 상기 완전 혼합 구조물은 가급적 에르고드적으로 확률론적인 분산 특성을 갖는다.
박막-발광 다이오드 칩의 기본 원리는 예를 들어 간행물 I. Schnitzer 등, Appl. Phys. Lett. 63 (16) 1993년 10월 18일, 2174-2176페이지에 기술되어 있으며, 상기 간행물의 공개 내용은 인용에 의해서 본 명세서에 수용된다. 박막-발광 다이오드 칩에 대한 예들은 간행물 EP 0905797 A2호 및 WO 02/13281 A1호에 기술되어 있으며, 상기 간행물들의 공개 내용도 마찬가지로 인용에 의해서 본 명세서에 수용된다.
박막-발광 다이오드 칩은 램버트식 표면 방사체와 매우 유사하기 때문에 예를 들어 전조등용으로, 말하자면 자동차 전조등용으로 사용하기에 매우 적합하다.
추가의 한 실시예에서 반도체 몸체는 반도체 층 시퀀스와, 제 1 전기 접속 층 및/또는 제 2 전기 접속 층 사이에 적어도 국부적으로 반도체 성질의 또는 전기 절연성의 미러 층을 구비한다. 상기 미러 층의 굴절율은 예를 들어 반도체 층 시퀀스의 하나의 층, 즉 정면 쪽 방향으로 미러 층에 후속하고 특히 상기 미러 층에 인접하는 하나의 층의 굴절율로부터 1 이상만큼 벗어난다. 한 실시예에서 미러 층은 SiO2와 같은 유전체를 함유한다. 추가의 한 실시예에서 분리 층은 적어도 국부적으로는 전기 절연성 미러 층으로 형성되었다.
한 개선예에서 반도체 성질의 또는 전기 절연성의 미러 층은 분포된 브래그-반사체(DBR; Distributed Bragg Reflector)를 포함하며, 상기 브래그-반사체는 높은 굴절율과 낮은 굴절율이 교대되는 적어도 한 쌍의 층을 포함한다.
상기 반도체 성질의 또는 전기 절연성의 미러 층은 한 실시예에서 반도체 층 스택의 후방 주 표면을 50% 이상 덮는다. 추가의 한 실시예에서 미러 층은 다수의 개구를 가지며, 상기 개구를 통해서는 반도체 층 시퀀스에 대한 제 1 전기 접속 층 및/또는 제 2 전기 접속 층의 부분 영역들이 연장된다.
반도체 성질의 또는 전기 절연성의 미러 층이 - 예를 들어 굴절율 변동으로 인해 - 특별히 높은 반사 계수를 가짐으로써, 결국 상기 미러 층은 활성 구역으로부터 후면 쪽 방향으로 방출되는 전자기 방사선을 정면의 방향으로 특히 효율적으로 반사하게 된다. 제 1 전기 접속 층 및/또는 제 2 전기 접속 층의 부분 영역들이 통과해서 연장되는 다수의 개구를 갖는 미러 층에 의해서는, 작동 전류가 특히 균일하게 반도체 층 시퀀스 안으로 인가된다.
추가의 한 실시예에서 반도체 층 시퀀스는 후면에 이웃하는 전류 확산 층을 갖는다. 상기 전류 확산 층은 예를 들어 투과성의 전도성 산화물(TCO; Transparent Conducting Oxide)을 함유한다. 상기 전류 확산 층에 의해서는 전류 인가의 균일성이 더욱 개선된다.
다른 한 실시예에서 제 1 전기 접속 층 및/또는 제 2 전기 접속 층은 다층 구조를 갖는다. 상기 제 1 전기 접속 층 및/또는 제 2 전기 접속 층은 예를 들어 접착 촉진 층, 반사체 층 및/또는 전류 확산 층을 갖는다.
접착 촉진 층은 바람직하게 반도체 층 시퀀스 쪽을 향하고 있다. 바람직하게 상기 접착 촉진 층은 1 nm 미만, 특히 0.5 nm 미만의 두께를 갖는다. 상기 접착 촉진 층은 예를 들어 원자 및/또는 분자들로 이루어진 단일 층 및/또는 폐쇄되지 않은 층일 수 있다. 반사 층은 특히 반도체 층 시퀀스로부터 떨어져서 마주한 측에서 상기 접착 촉진 층 다음에 배치되어 있고, 특히 상기 접착 촉진 층에 인접한다.
접착 촉진 층은 제 1 전기 접속 층 및 제 2 전기 접속 층 중 선행하는 하나의 층에서, 특히 반도체 층 시퀀스의 하나의 반도체 층, 말하자면 전류 확산 층, 또는 분리 층에서 반사체 층의 접착을 개선한다. 반사체 층의 특성들에 따라서는 상기 접착 촉진 층도 생략될 수 있다.
접착 촉진 층은 예를 들어 플래티늄 또는 티타늄을 갖는다. 반사체 층은 반사 계수가 높은 도전성 재료, 특히 금속, 예를 들어 은을 갖거나 또는 그와 같은 금속으로 이루어진다.
추가로 제 1 및/또는 제 2 전기 접속 층은 한 개선예에서 전류 확산 층을 가지며, 상기 전류 확산 층은 전기 전도성이 특히 우수한 재료, 말하자면 금을 함유한다.
광전자 반도체 몸체의 추가의 한 실시예에서 제 1 전기 접속 층은 반도체 몸체를 그 정면으로부터 전기적으로 콘택팅하기에 적합한 전기 접촉 영역 - 말하자면 본딩 패드 - 을 갖는다. 제 1 전기 접속 층은 추가로 또는 대안적으로 반도체 몸체를 그 후면으로부터 전기적으로 콘택팅하기에 적합한 전기 접촉 영역을 가질 수 있다. 그와 유사한 방식으로 제 2 전기 접속 층은 반도체 몸체를 그 정면으로부터 전기적으로 콘택팅하기에 적합한 접촉 영역 및/또는 반도체 몸체를 그 후면에서 전기적으로 콘택팅하기에 적합한 전기 접촉 영역을 가질 수 있다.
반도체 몸체를 그 정면으로부터 전기적으로 콘택팅하기에 적합한 전기 접촉 영역은 바람직하게 반도체 층 시퀀스 측면에 배치되어 있다. 상기 전기 콘택팅 영역들은 바람직하게 표면이 넓게 구현될 수 있는데, 그 이유는 상기 전기 콘택팅 영역들이 반도체 몸체로부터의 전자기 방사선의 방출에 악영향을 미치지 않기 때문이다. 그렇기 때문에 반도체 몸체는 높은 작동 전류를 사용하기에 특히 우수하게 적합하다. 달리 표현하자면, 반도체 몸체는 바람직하게 전류 지지 능력이 높다.
접촉 영역들의 배열 상태는 바람직하게 자유롭게 선택될 수 있다. 반도체 몸체는 그 정면으로부터 반도체 층 시퀀스의 p-측 콘택팅을 위해서 그리고 n-측 콘택팅을 위해서, 그 후면으로부터 p-측 및 n-측 콘택팅을 위해서, 그 정면으로부터 p-측 콘택팅을 위해서 그리고 그 후면으로부터 n-측 콘택팅을 위해서, 그 정면으로부터 n-측 콘택팅을 위해서 그리고 그 후면으로부터 p-측 콘택팅을 위해서, 그리고 그 정면으로부터 뿐만 아니라 그 후면으로부터도 n-측 및/또는 p-측 콘택팅을 위해서 제공될 수 있다. 이 경우 p-측 콘택팅은 제 1 전기 접속 층에 의해서 만들어지고, n-측 콘택팅은 제 2 전기 접속 층에 의해서 만들어지거나 또는 그와 반대 방식으로 만들어진다.
추가의 한 실시예에서 반도체 층 시퀀스는 정면에 이웃하는 버퍼 층을 가지며, 상기 버퍼 층은 특히 낮은 전기 전도성을 갖는다. 버퍼 층은 예컨대 도핑되지 않았거나 또는 약하게 n-도핑되었다. 한 개선예에서는 정전기 방전에 의해서 반도체 몸체의 파괴 위험을 줄여주는 ESD-보호 층(ESD; Electrostatic Discharge)이 버퍼 층으로서 사용된다.
본 경우에 전기 전도성이 낮은 버퍼 층이란 작동 전류를 활성 구역으로 유도하기에 적합하지 않은 버퍼 층으로 이해되며, 상기 층의 전기 전도성은 예를 들어 20 (Ωcm)-1보다 작거나 같다. 한 개선예에서 고유한 전도율로도 표기되는 전기 전도성은 1 (Ωcm)-1보다 작거나 같다. 본 경우에 약한 n-도핑이란 2 x 1017 원자/cm3 미만의 n-도핑을 의미한다.
광전자 반도체 몸체를 제조하기 위한 본 발명에 따른 방법은
전자기 방사선을 발생하기에 적합한 활성층을 갖고, 정면으로부터 전자기 방사선을 방출하기 위해서 제공된 반도체 층 시퀀스를 성장 기판상에서 에피택셜 성장시키는 단계;
정면 반대편 상기 반도체 층 시퀀스의 후면에 제 1 전기 접속 층을 제공하는 단계;
상기 활성층 안에 관통부를 형성하는 단계;
반도체 층 시퀀스의 후면에 분리 층을 형성하는 단계; 그리고
반도체 층 시퀀스의 후면에 제 2 전기 접속 층을 제공하는 단계를 포함하며, 이 경우 제 1 전기 접속 층, 제 2 전기 접속 층 및 분리 층은 가로 방향으로 중첩하도록 형성되고, 상기 제 2 전기 접속 층의 한 부분 영역은 관통부 안에 형성되며, 상기 제 2 전기 접속 층은 분리 층에 의해서 제 1 전기 접속 층으로부터 전기적으로 절연된다.
상기 방법의 한 실시예에서 제 1 전기 접속 층 및/또는 제 2 전기 접속 층은 반사 작용을 하도록 구현된다.
상기 방법의 추가의 한 실시예에서 반도체 층 시퀀스의 성장 후에는 성장 기판의 적어도 한 부분이 제거된다. 성장 기판의 제거는 제 1 또는 제 2 접속 층을 제공하기 전에 또는 제공한 후에 이루어질 수 있다. 예를 들면 성장 기판의 부분이 레이저-제거 방법에 의해서 파열된다.
다른 한 실시예에서 반도체 몸체의 후면에는 캐리어 기판이 배치되거나 또는 형성된다. 캐리어 기판으로서는 별도의 캐리어 소자가 사용될 수 있는데, 상기 별도의 캐리어 소자는 예를 들어 땜납 층 또는 접착제 층을 이용한 납땜 단계 또는 접착 단계에 의해서 반도체 층 시퀀스에 연결된다. 대안적으로는 제 1 전기 접속 층 및/또는 제 2 전기 접속 층이 캐리어 기판이 될 수 있다. 이 목적을 위하여 제 1 전기 접속 층 및/또는 제 2 전기 접속 층은 예를 들어 갈바닉 방식으로 보강된다.
상기 방법의 한 실시예에서 반도체 층 시퀀스의 후면에서는 반도체 성질의 또는 전기 절연성의 미러 층이 국부적으로 형성된다. 상기 실시예의 한 개선예에서 상기 반도체 성질의 또는 전기 절연성의 미러 층 안에는 개구들이 형성된다. 이와 같은 개구 형성 과정은 예를 들어 마스크에 의해서 미러 층을 제공할 때에 미리 이루어질 수 있다. 대안적으로 상기 개구들은 예를 들어 리소그래피-프로세스에 의해서 미러 층을 제공한 후에 상기 미러 층 안에서 형성될 수 있다. 제 1 및/또는 제 2 전기 접속 층은 바람직하게 상기 제 1 전기 접속 층 및/또는 제 2 전기 접속 층의 부분 영역들이 미러 층의 개구들을 통과해서 연장되도록 제공된다.
상기 방법의 다른 한 실시예에서 반도체 층 시퀀스의 후면에는 특히 투과성의 전도성 산화물을 함유하는 전류 확산 층이 제공된다.
추가의 한 실시예에서는 성장 기판상에서 이루어지는 반도체 층 시퀀스의 에피택셜 성장이 버퍼 층의 성장을 포함한다. 버퍼 층은 특히 활성 구역과 성장 기판 사이에 배치되어 있다. 상기 버퍼 층은 예를 들어 전기 전도성이 낮으며, 바람직하게는 도핑되지 않았거나 또는 약하게 n-도핑되었다. 상기 방법의 한 개선예에서 버퍼 층은 성장 기판을 제거할 때에 노출된다.
추가의 장점들 및 바람직한 구현예들은 도 1 내지 도 8과 연관하여 기술된 아래의 실시예들로부터 드러난다.
실시예들 및 도면들에서 동일한 또는 동일하게 작용하는 부품들에는 동일한 도면 부호들이 제공되었다. 도면들 및 각 도면들에 도시된 소자들의 크기 비율들은 기본적으로 척도에 맞는 것으로 간주되지 않는다. 오히려 개별 소자들, 말하자면 층들은 이해를 돕기 위하여 그리고/또는 개관을 명확하게 할 목적으로 과도하게 크거나 두껍게 도시될 수 있다.
도 1a 내지 도 1g는 제 1 실시예에 따른 광전자 반도체 몸체를 제조하기 위한 방법의 다양한 단계들에서 광전자 반도체를 절단하여 도시한 개략적인 단면도를 보여주고 있다.
제일 먼저 반도체 층 시퀀스(2)가 성장 기판(1) 상에서 애피택셜 방식으로 성장된다. (도 1a 참조). 반도체 층 시퀀스(2)는 예를 들어 Ⅲ/Ⅴ-화합물-반도체 재료에 기반을 두고 있거나 또는 Ⅱ/Ⅵ-화합물-반도체 재료에 기반을 두고 있다. 본 경우에 반도체 층 시퀀스(2)는 5 내지 7㎛의 두께를 갖는다.
Ⅲ/Ⅴ-화합물-반도체 재료는 예를 들어 Al, Ga, In과 같은 제 3 메인 그룹으로부터 선택된 적어도 하나의 원소 그리고 예를 들어 B, N, P, As와 같은 V-메인 그룹으로부터 선택된 적어도 하나의 원소를 갖는다. 특히 "Ⅲ/Ⅴ-화합물-반도체 재료"라는 용어는 제 3 메인 그룹으로부터 선택된 적어도 하나의 원소 및 제 5 메인 그룹으로부터 선택된 적어도 하나의 원소를 함유하는 2차, 3차 또는 4차 화합물 그룹, 특히 질화물- 및 인화물-화합물-반도체를 포함한다. 상기와 같은 2차, 3차 또는 4차 화합물은 또한 예를 들어 하나 또는 다수의 도펀트 그리고 추가의 성분을 포함할 수 있다. 상기 Ⅲ/Ⅴ-화합물-반도체 재료에는 예를 들어 질화물-Ⅲ-화합물-반도체 재료 및 인화물-Ⅲ-화합물-반도체 재료, 말하자면 GaN, GaAs 및 InGaAlP가 속한다.
그에 상응하게 Ⅱ/Ⅵ-화합물-반도체 재료는 예를 들어 Be, Mg, Ca, Sr과 같은 제 2 메인 그룹으로부터 선택된 적어도 하나의 원소 그리고 예를 들어 O, S, Se와 같은 제 6 메인 그룹으로부터 선택된 적어도 하나의 원소를 갖는다. 특히 Ⅱ/Ⅵ-화합물-반도체 재료는 제 2 메인 그룹으로부터 선택된 적어도 하나의 원소 및 제 6 메인 그룹으로부터 선택된 적어도 하나의 원소를 포함하는 2차, 3차 또는 4차 화합물을 포함한다. 상기와 같은 2차, 3차 또는 4차 화합물은 또한 예를 들어 하나 또는 다수의 도펀트 그리고 추가의 성분들을 가질 수 있다. Ⅱ/Ⅵ-화합물-반도체 재료에는 예컨대 ZnO, ZnMgO, CdS, CnCdS, MgBeO가 속한다.
반도체 층 시퀀스(2)는 n-도핑된 층(21) 및 p-도핑된 층(22)을 가지며, 본 경우에 상기 n-도핑된 층은 성장 기판(1)에 이웃한다. 상기 p-도핑된 층(22)은 본 경우에 성장 기판(1)으로부터 떨어져서 마주한 반도체 층 시퀀스(2)의 측에 배치되어 있다. 상기 n-도핑된 층(21)과 p-도핑된 층(22) 사이에 활성 구역(23)이 배치되어 있다.
한 실시예에서 반도체 층 시퀀스(2)는 npn-층 시퀀스로서 형성되었으며, 상기 npn-층 시퀀스의 경우에 상기 n-도핑된 층(21)으로부터 떨어져서 마주한 상기 p-도핑된 층의 측에는 n-도핑된 추가의 층이 형성되어 있다. 다른 한 실시예에서 p-도핑된 층(22)은 성장 기판(1)에 이웃하고, n-도핑된 층(21)은 성장 기판(1)으로부터 떨어져서 마주하고 있다.
본 발명에 따른 방법의 한 변형예에서는 반도체 층 시퀀스(2)의 성장 전에 성장 기판(1) 상에 버퍼 층이 제공되며, 특히 에피택셜 방식으로 성장이 이루어진다(도면에는 도시되지 않음). 상기 버퍼 층은 예를 들어 성장 기판(1)과 상기 버퍼 층 상에 후속적으로 성장되는 반도체 층 시퀀스(2)의 하나의 층 사이에서 격자 상수(lattice constant)의 적응을 야기한다. 한 바람직한 실시예에서 버퍼 층은 도핑되지 않았거나 약하게 n-도핑 되었다. 상기 버퍼 층의 하나 또는 다수의 n-도펀트의 농도는 예를 들어 2 x 1017 원자/cm3 미만에 달한다.
도핑되지 않았거나 또는 약하게 n-도핑된 버퍼 층은 반도체 몸체의 작동 전류를 유출시키기에 적합하지 않다. 하지만, 이와 같은 사실은 단점으로 작용하지 않는데, 그 이유는 반도체 몸체가 성장 기판(1)을 통해서 또는 상기 성장 기판(1) 쪽을 향하고 있는 반도체 층 스택(2)의 측으로부터 작동 전류를 공급받기 위해서 제공되지 않았기 때문이다. 오히려 버퍼 층은 완성된 상태의 반도체 몸체에서 상기 반도체 몸체가 정전기 방전에 의해 손상되거나 또는 파괴될 수 있는 위험을 줄여준다.
그 다음에 이어서 활성 구역(23) 안에 적어도 하나의 관통부가 형성된다(도 1b 참조). 이 목적을 위하여 예를 들어 마스크를 통과하는 에칭에 의해서는, 반도체 층 시퀀스(2)의 제 2 주 표면(202)으로부터 출발하는 하나의 홈(3)이 상기 반도체 층 시퀀스(2) 안에서 발생한다. 바람직하게는 다수의 별도의 관통부(3)가 형성됨으로써, 바람직하게 매우 균일한 가로 전류 분포에 도달하게 된다.
홈(3)은 제 2 주 표면(202)으로부터 상기 제 2 주 표면(202) 반대편 반도체 층 시퀀스(2)의 제 1 주 표면(201)의 방향으로 연장된다. 상기 홈(3)은 예를 들어 원통 또는 타원 실린더, 직육면체, 원뿔 또는 절두 원뿔, 피라미드 또는 절두 피라미드의 형태를 갖는다. 대안적으로 상기 홈(3)은 트렌치로 형성될 수도 있다. 바람직하게 트렌치는 실제로 평탄한 바닥면을 갖는다. 한 실시예에서 상기 트렌치의 횡단면은 바닥면으로부터 제 2 주 표면(202) 쪽으로 확대된다.
홈(3)을 형성하기 전에 또는 형성한 후에는 제 1 접촉 층(4)이 제 2 주 표면(202)에 제공되는데, 예를 들면 진공 증착된다. 상기 제 1 접촉 층(4)은 바람직하게 반사 계수가 높은 재료, 특히 금속, 말하자면 은을 갖는다. 제 1 접촉 층(4)은 제 1 및 제 2 부분 영역을 가질 수 있으며, 상기 부분 영역들의 층 두께는 서로 상이하다. 예를 들어 제 1 부분 영역의 층 두께는 제 2 부분 영역의 층 두께보다 얇다.
그 다음에 분리 층(5)이 홈(3)의 표면의 한 부분 상에 그리고 제 1 전기 접속 층(4)의 표면의 한 부분 상에 형성된다(도 1c를 참조하시오). 예를 들어 상기 분리 층(5)은 상기 홈(3)의 주변을 둘러싸는 측벽 또는 측벽들을 적어도 국부적으로, 하지만 바람직하게는 완전히 덮는다. 바람직하게 상기 분리 층(5)은 홈(3) 내에서 제 2 주 표면(202)으로부터 적어도 활성 구역(23)까지 그리고 바람직하게는 홈(3)의 바닥면까지 연장된다.
분리 층(5)은 또한 바람직하게 홈(3)에 이웃하는 그리고 특히 홈(3)에 인접하는 제 1 전기 접속 층(4)의 측면(403)을 덮는다. 또한, 분리 층(5)은 본 경우에 반도체 층 시퀀스(2)로부터 떨어져서 마주한 제 1 전기 접속 층(4)의 주 표면(402)을 국부적으로 덮는다. 예를 들어 분리 층(5)은 반도체 층 시퀀스(2)로부터 떨어져서 마주한, 상대적으로 더 얇은 상기 제 1 전기 접속 층(4)의 제 1 부분 영역들의 주 표면을 덮는다. 분리 층은 전기 절연 방식으로 형성되었고, 예를 들어 SiO2, SiNx 또는 Si-ON과 같은 절연체를 갖거나 또는 그와 같은 절연체로 이루어진다.
그 다음에 도 1d에 도시된 바와 같이 제 2 전기 접촉 층(6)이 제조된다. 상기 제 2 전기 접촉 층(6)의 한 부분 영역은 홈(3) 안에 배치되어 있고, 상기 홈을 바람직하게는 완전히 채운다. 상기 홈(3)의 측벽들이 분리 층(5)으로 코팅되어 있기 때문에, 홈(3) 안에 배치된 상기 제 2 전기 접속 층(6)의 부분 영역에 의해서는 활성 구역(23)의 단락이 전혀 발생하지 않는다.
제 2 전기 접속 층(6)은 반도체 층 시퀀스(2)의 제 2 주 표면(202)에 대한 평면도 상으로 볼 때 제 1 전기 접촉 층(4)을 국부적으로 덮는다. 예를 들어 제 2 전기 접촉 층은 홈(3)으로부터 출발하여 제 1 전기 접속 층(4)의 제 1 부분 영역 또는 제 1 부분 영역들을 거쳐서 가로 방향으로 반도체 층 시퀀스(2)의 에지 영역까지 연장된다. 이 경우에는 제 1 전기 접속 층(4)과 제 2 전기 접속 층(6) 사이에 분리 층(5)이 배치되어 있음으로써, 결과적으로 제 1 전기 접속 층(4)과 제 2 전기 접속 층(6) 사이에서는 전기적인 단락 현상이 전혀 발생하지 않게 된다.
도 1e에 도시된 바와 같이, 그 다음에는 성장 기판(1)으로부터 떨어져서 마주한 반도체 층 시퀀스(2)의 후면에서 캐리어 기판(7)이 땜납- 또는 접착제 층(8)에 의해 제 1 전기 접속 층 및 제 2 전기 접속 층(4, 6) 상에 고정된다. 본 경우에는 접착제 층(8)의 전기 전도성이 낮은데, 특히 상기 접착제 층은 전기적으로 절연된다. 캐리어 기판은 예를 들어 질화 알루미늄을 갖거나 또는 질화 알루미늄으로 이루어진다. 특히 절연 방식의 다른 캐리어 기판(7), 말하자면 유리 캐리어 기판도 생각할 수 있다.
상기 화합물을 접착제 층에 의해서 만드는 대신에 도전 땜납 층을 이용해서 만드는 것도 생각할 수 있다. 이와 같은 변형예에서는 바람직하게 분리 층(5)이 캐리어 기판(7) 쪽을 향하고 있는 상기 제 1 전기 접속 층 및/또는 제 2 전기 접속 층(4, 6)의 면에서도 형성된다.
그 다음의 방법 단계(도 1f 참조)에서는 성장 기판이 얇아지거나 또는 완전히 제거된다. 이와 같은 과정은 예를 들어 당업자에게 원리적으로 공지된 레이저-제거 방법에 의해서 이루어질 수 있다. 이 목적을 위하여 성장 기판(1) 또는 반도체 층 시퀀스(2)는 바람직하게 희생 층을 가지며, 레이저 광선을 방사할 때에 상기 희생 층이 분해됨으로써 결국에는 성장 기판(1)이 파괴된다. 레이저 광선의 방사는 예를 들어 성장 기판(1)을 관통하는 방식으로 이루어진다.
마지막으로, 제 1 또는 제 2 전기 접속 층(4, 6)의 전기 콘택 장소(41, 61)를 노출시키기 위하여, 반도체 층 시퀀스(2)가 국부적으로 제거된다. 반도체 층 시퀀스의 국부적인 제거는 예컨대 에칭 프로세스에 의해서 이루어지며, 이 경우에는 건식 에칭 프로세스뿐만 아니라 습식 에칭 프로세스도 적합하다.
본 발명에 따른 방법의 한 개선예에서는 반도체 층 시퀀스(2)의, 제 1 전기 접속 층(4)의 그리고/또는 제 2 전기 접속 층(6)의 측면 플랭크들도 마찬가지로 전기 절연 층(5)에 의해서 적어도 국부적으로, 하지만 바람직하게는 완전히 덮인다(도 1g를 참조하시오).
도 1g에 도시된 제 1 실시예에 따른 광전자 반도체 몸체는 작동 중에 활성 구역(23)으로부터 발생하는 전자기 방사선을 반도체 층 시퀀스(2)의 제 1 주 표면(201)을 통과시켜 캐리어 기판(7)으로부터 떨어져서 마주한 상기 반도체 몸체의 정면 방향으로 방출할 목적으로 제공되었다. 활성 구역(23)으로부터 후면 방향으로, 다시 말해 제 2 주 표면(202)의 방향으로 방출되는 전자기 방사선은 제 1 전기 접속 층(4), 제 2 전기 접속 층(6) 및/또는 분리 층(5)으로부터 정면의 방향으로 역으로 반사된다.
광전자 반도체 몸체를 작동시키기 위한 작동 전류는 제 1 전기 콘택 장소(41) 및 제 2 전기 콘택 장소(61)를 거쳐서 정면으로부터 반도체 층 시퀀스 안으로 유입된다. 상기 전기 콘택 장소들(41, 61)은 본 경우에 반도체 층 시퀀스(2)의 측면에 배치되어 있다.
상기 전기 콘택 장소들(41, 61)은 바람직하게 정면 방향으로 방출되는 전자기 방사선의 방출 경로 안에 있지 않다. 그와 동시에 전기 접속 층들(4, 6)에 의해서 캐리어 기판(7)에 대한 매우 우수한 열적 결합이 성취됨으로써, 결과적으로 반도체 몸체의 작동 중에 발생하는 손실 열은 반도체 층 시퀀스로부터 매우 효율적으로 방출된다.
본 경우에 반도체 층 시퀀스(2)는 제 1 전기 콘택 장소(41) 및 제 1 전기 접속 층(4)에 의해 p-측에서 콘택팅 되어 있다. 본 경우에 n-측 콘택팅은 제 2 전기 콘택 장소(61) 및 제 2 전기 접속 층(6)에 의해서 이루어진다. 그러나 반도체 층 시퀀스(2)의 n-측 및 p-측, 다시 말해 특히 n-도핑된 층(21) 및 p-도핑된 층(22)은 교환될 수도 있다.
도 5a 및 도 5b는 활성 구역(23)을 통과하는 관통부(3)의 형상을 위한 다양한 변형예를 도 1g에 따른 광전자 반도체 몸체의 정면에 대한 개략적인 평면도로 보여주고 있다. 이 경우 반도체 층 시퀀스(2)는 도면을 간단하게 할 목적으로 생략되었다.
도 5a에 도시된 변형예에서 홈(3)은 트렌치의 형상을 가지며, 도 1g에는 도면을 간단하게 할 목적으로 단 하나의 트렌치만 도시되어 있다. 활성 층(23)의 관통부(3)를 관통하여 연장되는 제 2 전기 접속 층(6)의 부분 영역들은 본 변형예에서 스트립 모양이다. 제 1 접촉 층(4)은 관통부(3)를 제외하고 반도체 층 시퀀스(2)와의 완전한 접촉을 만들어준다.
도 5b에 도시된 변형예에서 관통부(3)는 트렌치 형태를 갖지 않고 오히려 실린더 또는 절두 원뿔의 형태를 갖는다. 그에 상응하게 활성 층(23)의 관통부(3)를 관통하여 연장되는 제 2 전기 접속 층(6)의 부분 영역들도 원형의 횡단면을 갖는다.
도 5a의 실시예에서뿐만 아니라 도 5b의 실시예에서도 전기 접촉 장소(41, 61)는 스트립 모양으로 구현되었고, 실제로 반도체 몸체의 전체 측면 길이에 걸쳐서 연장된다.
도 2에 도시된 광전자 반도체 몸체의 제 2 실시예는 반도체 층 시퀀스(2)가 정면에 주름 또는 패터닝(patterning)을 갖는다는 점에서 제 1 실시예와 상이하다. 예를 들어 제 1 주 표면(201)은 말하자면 피라미드 형태의, 원뿔 형태의, 절두 피라미드- 및/또는 절두 원뿔 형태의 돌출부 및/또는 홈에 의해서 구조화되었다. 상기 주름 또는 패터닝은 바람직하게 활성 구역(23)으로부터 방출되는 전자기 방사선을 위한 확산체로서 작용을 한다. 이와 같은 주름은 주름이 전혀 도시되어 있지 않은 나머지 실시예들을 위해서도 적합하다.
제 1 실시예에 대한 추가의 차이점은, 본 실시예에서는 반도체 층 시퀀스(2)가 후면에 전류 분배 층(9)을 갖는다는 것이다. 전류 분배 층(9)은 바람직하게 투과성의 전도성 산화물, 예를 들어 인듐-주석-산화물(ITO; Indium-Tin-Oxide) 또는 인듐-아연-산화물(IZO; Indium-Zinc-Oxide)을 갖는다. 예를 들어 전류 확산 층은 에피택셜 방식으로 성장된 반도체 층들 상에 진공 증착된다.
바람직하게 - 재차 나머지 실시예들을 위해서도 적합한 - 전류 확산 층(9)에 의해서는 제 1 전기 접속 층(4)에 의해 작동 중에 반도체 층 시퀀스(2) 내부로 인가되는 작동 전류의 균일성을 더욱 상승시킨다. 이와 같은 사실은 예를 들어 p-도핑-층(22)이 충분한 가로 전도성을 갖지 않는 경우에 바람직할 수 있다. 일반적으로 n-도핑-층(21)의 가로 전도성은 상기 p-도핑-층(22)의 가로 전도성보다 더 높다. 그렇기 때문에 본 제 2 실시예에서는 제 2 전기 접속 층(6)에 인접하는 전류 확산 층이 생략되었다.
또한, 제 1 실시예와 달리 제 2 전기 접속 층(6)은 도 2에 따른 제 2 실시예에서는 국부적으로 제 1 전기 접속 층(4) 내부에서 연장된다. 달리 말하자면 광전자 반도체 몸체의 정면으로부터 후면 쪽으로 진행하는 방향으로는 제일 먼저 제 1 전기 접속 층(4)의 제 1 부분 영역이 연속으로 이어지고, 그 다음에는 제 2 전기 접속 층(6)의 한 부분 영역이 그리고 마지막으로는 제 1 전기 접속 층(4)의 추가의 한 부분 영역이 연속으로 이어진다.
제조를 위하여 예를 들어 우선 제 1 전기 접속 층(4)의 제 1 부분 영역이 반도체 층 시퀀스 상에 적층되고, 분리 층(5)이 제공된다. 그 다음에 이어서 제 2 전기 접속 층이 형성된다. 이와 같은 제 2 전기 접속 층의 형성 과정은 특히 제 1 실시예와 유사하게 이루어진다(도 1c 및 도 1d를 참조하시오). 그 다음에 이어서, 제 1 전기 접속 층(4)이 제 2 전기 접속 층(6)에 후속하는 부분 영역의 형성에 의해서 완성되기 전에 상기 분리 층(5)이 제 2 전기 접속 층(6) 상에도 제공된다.
상기와 같은 실시예에서는 바람직하게 반도체 층 시퀀스(2)로부터 후면 방향으로 분리 층(5)을 거쳐서 방출되는 전자기 방사선도 적어도 부분적으로는 반도체 층 시퀀스(2) 내부로 - 그리고 그와 더불어 정면 방향으로 - 역으로 반사된다. 이와 같은 방식에 의해 반도체 몸체의 효율은 더욱 상승한다.
마지막으로 도 2의 실시예에서 제 1 전기 접촉 장소(41)는 반도체 몸체를 정면으로부터 콘택팅 할 목적으로 제공되지 않았다. 오히려 제 2 실시예에 따른 광전자 반도체 몸체는 도전 캐리어 기판(7)을 가지며, 상기 캐리어 기판은 본 경우에는 AuZn과 같은 땜납 금속을 포함하는 납땜 층(8)에 의해서 제 1 전기 접속 층(4)에 기계적인 방식으로 그리고 도전 방식으로 고정되어 있다. 은으로 채워진 에폭시수지-접착제와 같은 도전 접착제도 상기 고정 층(8)을 위한 재료로서 적합하다. 캐리어 기판에 의해 반도체 몸체는 본 경우에는 p-측에서 제 1 전기 접속 층(4)을 통해 후면으로부터 콘택팅 될 수 있다. 제 2 전기 콘택 장소(61)는 제 1 실시예에서와 마찬가지로 정면으로부터의 콘택팅을 목적으로 제공되었다.
도 3에 도시된 제 3 실시예에서는 제 1 전기 접촉 층 대신에 제 2 전기 접촉 층(6)이 캐리어 기판(7)에 도전 접속되어 있다. 제 1 전기 접촉 층(4)은 분리 층(5)에 의해서 도전 캐리어 기판(7)으로부터 전기적으로 절연되어 있다.
제 3 실시예에 따라 제 1 및 제 2 전기 접촉 층(4, 6)은 반사체 층(410 또는 610) 그리고 전류 수송 층(420 또는 620)을 포함하며, 상기 반사체 층은 반도체 층 시퀀스(2)에 이웃하고, 반사 계수가 높은 금속, 예컨대 은을 함유하며, 상기 전류 수송 층은 예를 들어 금을 포함한다.
반사체 층(410, 610)에 의해서는 전자기 방사선의 특히 효율적인 반사에 도달된다. 전류 분배 층(420, 620)에 의해서는 작동 전류가 반도체 층 시퀀스(2)로 특히 손실 없이 공급된다.
반사체 층은 바람직하게 50 nm 내지 200 nm, 특히 바람직하게는 100 nm 내지 140 nm의 두께를 가지며, 이 경우 상기 한계들은 각각 포함되어 있다. 제 1 전기 접속 층 및/또는 제 2 전기 접속 층(4, 6)은 추가로 접착 촉진 층을 가질 수 있다(도면에는 도시되어 있지 않음). 상기 접착 촉진 층은 예를 들어 플래티늄 또는 티타늄을 포함하고, 예컨대 0.1 nm의 두께를 갖는다. 바람직하게는 반사체 층(410, 420) 및 전류 수송 층(420, 620)이 정면으로부터 후면 쪽 방향으로 상기 접착 촉진 층에 후속한다.
본 실시예에서는 별도의 캐리어 기판(7)이 도전성 납땜- 또는 접착 층(8)에 의해서 분리 층(5)의 한 부분 영역 상에 그리고 제 2 전기 접속 층(6) 상에 고정되어 있다. 하지만, 대안적으로는 제 2 전기 접속 층(6)도 캐리어 기판(7)으로서 형성될 수 있다. 그 경우에는 고정 층(8)이 생략될 수 있다. 예를 들어 제 2 전기 접속 층(6)은 갈바닉 방식의 분리 증착 공정에 의해서, 상기 제 2 전기 접속 층이 기계적으로 안정적인 그리고 특히 자유롭게 지지 작용을 하는 캐리어 기판(7)이 되도록 보강된다. 상기 실시예에서 광전자 반도체 몸체는 바람직하게 추가의 캐리어 기판(7)을 전혀 포함하지 않는다. 그와 유사한 방식으로 본 실시예 또는 다른 실시예들 중 한 실시예에서는 제 1 전기 접속 층(4)도 캐리어 기판(7)을 형성할 목적으로 보강될 수 있다.
제 1 전기 접속 층 및/또는 제 2 전기 접속 층(4, 6)이 보강된 반도체 몸체의 한 변형예에서는, 정면 쪽 접속 면을 제공하기 위하여 두 개의 접속 층들 중에 어떤 접속 층도 측면에서는 반도체 층 시퀀스를 초과해서 가이드 되지 않는다. 그 경우 반도체 몸체는 바람직하게 자신의 후면에 제 1 및 제 2 접촉 장소(41, 61)를 갖는다. 본 실시예에서 반도체 몸체는 대안적으로 또는 추가로 제 1 전기 접속 층 및/또는 제 2 전기 접속 층을 보강하기 위하여 자신의 후면에 또한 캐리어 기판(7)을 가지며, 상기 캐리어 기판은 후면에 제 1 및 제 2 전기 접촉 장소(41, 61)를 갖는다.
제 3 실시예에 따른 광전자 반도체 몸체와 처음 두 가지 실시예들에 따른 반도체 몸체들 간의 추가의 차이점은, 반도체 층 시퀀스(2)가 자신의 후면에 반도체 성질의 또는 전기 절연성의 미러 층(10)을 갖는다는 것이다. 미러 층(10)은 특히 제 2 주 표면(202)에 인접하거나 또는 상기 제 2 주 표면에 적어도 이웃한다.
상기 미러 층은 SiO2와 같은 유전체를 포함할 수 있다. 미러 층의 굴절율 및 제 2 주 표면(202)에 인접하는 또는 상기 제 2 주 표면에 적어도 이웃하는 상기 반도체 층 시퀀스의 한 층의 굴절율은 특히 1 이상만큼 차이가 난다. 본 경우에 미러 층(10)은 분포된 브래그-반사체(DBR; Distributed Bragg-Reflector)를 포함한다. 상기 분포된 브래그-반사체는 높은 굴절 지수와 낮은 굴절 지수가 교대하는 적어도 한 쌍의 층을 갖는다. 유전체 층들로 이루어진 브래그-반사체들은 당업자에게 원리적으로 공지되어 있기 때문에 본 명세서에서는 상세하게 설명되지 않는다. 유전체 층들로 이루어진 층 쌍들의 대안으로서 상기 브래그-반사체는 또한 ITO와 같은 투과성의 전도성 산화물로 이루어진 층들을 가질 수도 있다. 투과성의 전도성 산화물로 이루어진 층 쌍들을 갖는 브래그-반사체를 구비하는 미러 층(10)은 반도체 성질을 갖거나 또는 심지어 도전성을 가질 수도 있다. 상기 미러 층(10)에 의해서는 특히 높은 반사율에 도달하게 된다.
예를 들어 제 1 전기 접속 층(4), 제 2 전기 접속 층(6) 그리고 경우에 따라 미러 층(10)은 활성 층(23)으로부터 후면 방향으로 방출되는 전자기 방사선의 80% 이상, 바람직하게는 90% 이상, 특히 바람직하게는 95% 이상을 정면 방향으로 역으로 반사한다.
미러 층(10)은 바람직하게 반도체 층 시퀀스(2)의 제 2 주 표면(202)의 50% 이상을 덮는다. 상기 미러 층은 하나 또는 다수의 개구를 가지며, 상기 개구를 통해 제 1 전기 접속 층(4)이 연장된다. 개구(10) 영역에서는 제 1 전기 접속 층(4)이 반도체 층 시퀀스(2)에 도전 접속되어 있다. 바람직하게 미러 층(10)은 다수의 개구(110)를 가지며, 상기 개구들은 예를 들어 가상 격자의 격자 점들에 불규칙적으로 또는 규칙적으로 배치될 수 있다. 개구들의 치수는 바람직하게 상대적으로 작으며, 그 경우 개구들은 제 1 전기 접속 층(4)을 이용한 전기 콘택팅을 위하여 소위 매듭 콘택이 된다.
상기와 같은 실시예는 도 6에 반도체 몸체의 정면에 대한 평면도로 도시되어 있으며, 이 경우에는 전류 분배 층(9)을 갖는 반도체 층 시퀀스(2)가 생략되었다. 도 3과 달리 도 6의 제 2 전기 접촉 영역(61)은 반도체 몸체의 후면에 배치되어 있지 않고, 오히려 제 1 실시예와 유사하게 반도체 몸체를 정면으로부터 콘택팅 하기 위하여 제공되었다. 상기 전기 접촉 영역들(41, 61)은 본 경우에는 실제로 반도체 몸체의 전체 측면 길이에 걸쳐서 연장된다.
미러 층(10)은 다수의 개구(110)를 가지며, 상기 개구들은 본 경우에는 원형의 횡단면을 갖는다. 상기 개구들(110)은 가상의 직사각형 또는 정방형 격자의 격자 점들에 배치되어 있다. 제 1 개구(110) 내에는 제 1 전기 접속 층(4)의 부분 섹션들이 배치되어 있다. 제 2 개구(110)를 통해서는 제 2 전기 접속 층(6)의 부분 섹션들이 통과한다. 상기 제 1 및 제 2 개구(110)는 본 경우에 각각 열을 형성하여 배치되어 있다. 다른 배열 상태들도 또한 생각할 수 있다.
나머지 실시예들을 위해서 적합한 상기 실시예의 한 개선예에서는 분리 층(5)이 적어도 국부적으로 전기 절연 미러 층으로 형성되어 있으며, 상기 전기 절연 미러 층은 특히 분배된 브래그-반사체(DBR)를 갖는다. 예를 들어 홈(3) 안에 배치된 그리고/또는 상기 홈에 인접하는 상기 분리 층(5)의 적어도 하나의 부분 섹션은 상기와 같은 방식으로 형성되었다.
도 3의 광전자 반도체 몸체의 단면들은 도 7 및 도 8에 개략적으로 도시되어 있으며, 이 경우 전류 확산 층(9) 및 미러 층(10)은 도면을 간략하게 하기 위하여 생략되었다.
도 7은 제 1 전기 접촉 장소(41)를 갖는 반도체 몸체의 에지 영역을 보여주고 있다. 이 단면도가 도 3에 비해 180°만큼 회전되어 있음으로써, 제 1 전기 접촉 장소(41)는 도 7의 우측에 배치되어 있다. 제 1 전기 접촉 장소(41)는 본딩 패드로 형성되었다. 이 목적을 위하여 반도체 몸체를 제조하는 경우에는 예를 들어 반도체 층 시퀀스의 에지 영역을 제거한 후에 분리 층 내에서 개구가 형성되고, 그 다음에 이어서 본딩 패드(41)가 개구 내에서 분리 증착된다.
도 8은 트렌치 모양 홈(3)의 개략적인 횡단면을 보여주고 있으며, 상기 홈의 측벽은 분리 층(5)에 의해서 덮여 있다.
도 4는 광전자 반도체 몸체의 제 4 실시예를 보여주고 있다. 선행 실시예들과 달리 본 실시예에서 활성 구역(23)을 통과하는 관통부는 반도체 층 시퀀스(2)의 전체 두께에 걸쳐서 연장되는 관통부로 구현되었다. 다시 말해, 본 경우에 관통부(3)는 제 1 주 표면(201)으로부터 제 2 주 표면(202)까지 연장된다. 그럼으로써, 상기 관통부는 반도체 층 시퀀스(2) 내에서 홀이 되거나 또는 슬롯이 된다.
본 경우에 주름이 잡힌 제 1 주 표면(201)에는 추가의 전류 확산 층(9')이 본 경우에는 반도체 층 시퀀스(2)의 후면에 배치된 전류 확산 층(9)에 추가로 배치되어 있다. 상기 추가의 전류 확산 층(9')은 예를 들어 마찬가지로 ITO와 같은 투과성의 전도성 산화물을 포함한다. 상기 추가의 전류 확산 층(9')에 의해서는 제 2 전기 접속 층(6)을 이용해서 활성 구역(23)으로 작동 전류가 매우 균일하게 공급된다.
제 3 실시예에서와 마찬가지로 제 4 실시예에 따른 반도체 몸체도 미러 층(10)을 갖는다. 본 경우에 미러 층(10)은 분리 층(5)에 대안적으로 또는 추가로 반도체 층 시퀀스(2)의 제 2 주 표면(202)과 제 2 전기 접속 층(6) 사이에 배치되어 있다.
처음 세 가지 실시예들에서는 제 2 전기 접속 층(6)이 후면으로부터 정면 쪽 방향으로는 적어도 제 1 전기 접속 층(4)의 한 부분 영역을 통과하는 한편, 제 4 실시예에서는 경우가 그렇지 않다. 제 4 실시예에서는 제 1 접속 층(4)이 반도체 몸체의 후면에 대한 평면도로 볼 때 제 2 접속 층(6) 위를 적어도 국부적으로 덮는다.
본 발명은 실시예들을 참조하는 설명에 의해서 상기 실시예들에만 한정되지 않고, 오히려 각각의 새로운 특징 그리고 상기 특징들의 각각의 조합을 포함하며, 특히 상기 특징 또는 상기 조합 자체가 특허 청구범위 또는 실시예들에 명시적으로 제시되어 있지 않더라도 각각의 특징 조합은 특허 청구범위에 포함되어 있는 것이다.

Claims (15)

  1. 전자기 방사선을 발생시키기 위한 활성층을 갖는 반도체 층 시퀀스 그리고 제 1 전기 접속 층 및 제 2 전기 접속 층을 포함하는 광전자 반도체 몸체로서,
    상기 반도체 몸체는 정면으로부터 전자기 방사선을 방출하기 위해 제공되며,
    상기 제 1 전기 접속 층 및 상기 제 2 전기 접속 층은 상기 정면 반대편 후면에 배치되어 있고 분리 층에 의해서 서로 전기적으로 절연되어 있으며,
    상기 제 1 전기 접속 층, 상기 제 2 전기 접속 층 및 상기 분리 층은 가로방향으로(laterally) 중첩되며,
    상기 제 2 전기 접속 층의 한 부분 영역은 상기 후면으로부터 상기 활성층의 관통부를 통과하여 상기 정면 쪽 방향으로 연장되는,
    광전자 반도체 몸체.
  2. 제 1 항에 있어서,
    상기 제 1 전기 접속 층 및 상기 제 2 전기 접속 층 중 적어도 하나는 상기 활성층에 의해 상기 후면 쪽 방향으로 방출되는 상기 전자기 방사선의 일부를 상기 정면 방향으로 반사하는,
    광전자 반도체 몸체.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 층 시퀀스는 성장 기판이 없는,
    광전자 반도체 몸체.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 후면에 캐리어 기판을 더 포함하는,
    광전자 반도체 몸체.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 층 시퀀스와, 상기 제 1 전기 접속 층 및 상기 제 2 전기 접속 층 중 적어도 하나 사이에 적어도 국부적으로 배치된 반도체 성질의 또는 전기 절연성의 미러 층을 더 포함하고, 상기 반도체 성질의 또는 전기 절연성의 미러 층은 복수의 개구들을 가지며, 상기 제 1 전기 접속 층 및 상기 제 2 전기 접속 층 중 적어도 하나는 상기 개구들을 통해 상기 반도체 층 시퀀스까지 연장되는,
    광전자 반도체 몸체.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 층 시퀀스는 상기 후면에 이웃하는 전류 확산 층을 가지며, 상기 전류 확산 층은 투과성의 전도성 산화물을 포함하는,
    광전자 반도체 몸체.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전기 접속 층 및 상기 제 2 전기 접속 층 중 적어도 하나는 접착 촉진 층, 반사체 층 및 전류 분배 층 중 적어도 하나를 갖는 다층 구조물을 갖는,
    광전자 반도체 몸체.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전기 접속 층은 상기 반도체 몸체를 상기 정면으로부터 전기적으로 콘택팅하기 위한 전기 접촉 영역을 갖는,
    광전자 반도체 몸체.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 전기 접속 층은 상기 반도체 몸체를 상기 정면으로부터 전기적으로 콘택팅하기 위한 전기 접촉 영역을 갖는,
    광전자 반도체 몸체.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전기 접속 층 및 상기 제 2 전기 접속 층 중 적어도 하나는 상기 반도체 몸체를 상기 후면으로부터 전기적으로 콘택팅하기 위한 전기 접촉 영역을 갖는,
    광전자 반도체 몸체.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 층 시퀀스는 상기 정면에 배치된 버퍼 층을 가지며, 상기 버퍼 층은 낮은 전기 전도성을 갖고, 도핑되지 않았거나 또는 약하게 n-도핑된,
    광전자 반도체 몸체.
  12. 광전자 반도체 몸체를 제조하기 위한 방법으로서,
    전자기 방사선을 발생시키기 위한 활성층을 갖는, 정면으로부터 전자기 방사선을 방출하기 위해서 제공된 반도체 층 시퀀스를 성장 기판상에서 에피택셜 성장시키는 단계;
    상기 반도체 층 시퀀스의 후면 위에 제 1 전기 접속 층을 형성하는 단계;
    상기 활성층 안에 관통부를 형성하는 단계;
    상기 반도체 층 시퀀스의 후면 위에 분리 층을 형성하는 단계; 및
    상기 반도체 층 시퀀스의 후면 위에 제 2 전기 접속 층을 형성하는 단계를 포함하며,
    상기 제 1 전기 접속 층, 상기 제 2 전기 접속 층 및 상기 분리 층은 가로 방향으로 중첩하는 방식으로 형성되며, 상기 제 2 전기 접속 층의 한 부분 영역은 상기 관통부 안에 형성되며, 그리고 상기 제 2 전기 접속 층은 상기 분리 층에 의해서 상기 제 1 전기 접속 층으로부터 전기적으로 절연되는,
    광전자 반도체 몸체를 제조하기 위한 방법.
  13. 제 12 항에 있어서,
    상기 성장 기판의 적어도 일부를 제거하고, 상기 후면에 캐리어 기판을 배치하거나 또는 형성하는 단계를 더 포함하는,
    광전자 반도체 몸체를 제조하기 위한 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 반도체 층 시퀀스의 후면 상에 반도체 성질의 또는 전기 절연성의 미러 층을 국부적으로 형성하는 단계, 및
    상기 반도체 성질의 또는 전기 절연성의 미러 층 안에 복수의 개구들을 형성하는 단계를 더 포함하며,
    상기 제 1 전기 접속 층 및 상기 제 2 전기 접속 층 중 적어도 하나는, 상기 제 1 전기 접속 층 및 상기 제 2 전기 접속 층 중 적어도 하나가 상기 개구들을 통과해서 연장되는 방식으로 형성되는,
    광전자 반도체 몸체를 제조하기 위한 방법.
  15. 제 12 항 또는 제 13 항에 있어서,
    상기 반도체 층 시퀀스의 에피택셜 성장은 낮은 전기 전도성을 갖는 버퍼 층을 성장시키는 것을 포함하고,
    상기 방법은, 상기 성장 기판이 제거될 때 상기 버퍼 층이 노출되도록, 상기 성장 기판의 적어도 일부를 제거하는 단계를 더 포함하는,
    광전자 반도체 몸체를 제조하기 위한 방법.
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