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KR100944886B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR100944886B1
KR100944886B1 KR1020020066205A KR20020066205A KR100944886B1 KR 100944886 B1 KR100944886 B1 KR 100944886B1 KR 1020020066205 A KR1020020066205 A KR 1020020066205A KR 20020066205 A KR20020066205 A KR 20020066205A KR 100944886 B1 KR100944886 B1 KR 100944886B1
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다카야마토루
고토유고
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

경량이고, 유연한(벤딩 가능한) 전체적으로 얇은 반도체 소자(박막 트랜지스터, 박막 다이오드, 실리콘 PIN 접합의 광전 변환 소자, 또는 실리콘 저항 소자)를 구비하는 반도체 장치와, 그 반도체 장치를 제조하는 방법이 제공된다. 본 발명에서, 소자는 플라스틱 막에 형성되지 않는다. 대신에, 기판과 같은 평평한 보드, 폼(form)으로 사용되고, 기판(제 3 기판(17))과 소자를 포함하는 층(박리된 층(13))간의 공간은, 제 2 접착제(16)로서 작용하는 응고제(통상적으로, 접착제)로 충전되고, 응고 접착제(제 2 접착제(16))만으로 소자를 포함하는 층(박리된 층(13))을 유지하기 위해 접착제를 응고한 후, 폼으로 사용되는 기판(제 3 기판(17))을 박리한다. 이러한 방법으로, 본 발명은 박막화와 경량화를 달성할 수 있다.
Figure 112002035673112-pat00001
반도체 장치, 막, 기판, 박리, 박막

Description

반도체 장치의 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1a 내지 1g는 실시 형태 1을 나타내는 공정도들.
도 2a 내지 2g는 실시 형태 2를 나타내는 공정도들.
도 3a 내지 3g는 실시 형태 3을 나타내는 공정도들.
도 4는 소자들을 구비하는 제 1 기판의 단면도.
도 5는 OLED를 구비하는 발광 장치의 단면도.
도 6a 및 6b는 OLED를 각각 구비하는 발광 장치의 상면도 및 그의 단면도.
도 7은 OLED를 구비하는 발광 장치의 단면도.
도 8은 액티브 매트릭스형 액정 표시 장치의 단면도.
도 9는 박리전의 n-채널 TFT의 V-I 특성을 나타내는 그래프.
도 10은 박리전의 p-채널 TFT의 V-I 특성을 나타내는 그래프.
도 11은 박리후의 n-채널 TFT의 V-I 특성을 나타내는 그래프.
도 12는 박리후의 p-채널 TFT의 V-I 특성을 나타내는 그래프.
도 13a 내지 13f는 전기 장비의 예들을 나타내는 도면들.
도 14는 전기 장비의 예들을 나타내는 도면들.
도 15a 내지 15c는 전기 장비의 예들을 나타내는 도면들.
도 16a 내지 16g는 본 발명을 나타내는 공정도의 예를 도시하는 도면.
도 17은 외부에서 본 패널을 도시하는 사진 도면.
도 18은 광을 방출하는 패널을 도시하는 사진 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제 1 기판
11 : 제 1 재료 층
12 : 제 2 재료 층
13 : 박리된 층
14 : 제 1 접착제
15 : 제 2 기판
16 : 제 2 접착제
17 : 제 3 기판
18 : 보호막
(발명의 분야)
본 발명은 박막 트랜지스터(이후, TFT로 칭해짐)로 구성되는 회로를 구비하는 반도체 장치 및 그 반도체 장치의 제조 방법에 관한 것이다. 예를 들면, 본 발명은 액정 모듈로 대표되는 전기-광학 장치, 전기 발광(electroluminescence) 표시 장치에 의해 표시되는 발광 장치, 이러한 장치가 일부로서 장착되는 전기 장치에 관한 것이다.
본 명세서에서, 용어 "반도체 장치"는 대개 반도체 특성들을 이용하여 기능을 행할 수 있는 장치를 가리키고, 전자-광학 장치, 발광 장치, 반도체 회로 및 전기 장비는 모두 반도체 장치들임을 알아야 한다.
(관련된 기술)
최근, 절연 표면을 갖는 기판상에 형성되는 반도체 박막(두께가 약 수 nm에서 수백 nm의 범위에 있는)을 이용하는 박막 트랜지스터(TFT)를 구성하는 기술이 관심을 끌고 있다. 박막 트랜지스터는 IC, 전기-광학 장치 등과 같은 전자 장치들에 광범위하게 적용되고 있으며, 특히 이미지 표시 장치의 스위칭 소자로서 개발될 필요성이 급하다.
이러한 이미지 표시 장치를 이용하는 어플리케이션에 관하여 다양한 어플리케이션이 기대되지만, 특히 휴대용 장치들의 그 이용이 관심을 끌고 있다. 현재, 수많은 유리 기판들 및 석영 기판들이 이용되고 있지만, 쉽게 균열되고 무겁다는 결점들이 있다. 또한, 유리 기판들 및 석영 기판들은 대량 생산하기가 어렵기 때문에, 대량 생산에는 부적합하다. 따라서, TFT 소자를 유연성있는 기판에, 대표적으로는 유연한 플라스틱 막에 형성하는 시도가 실행되어 왔다.
그러나, 플라스틱 막의 내열성이 낮기 때문에, 공정의 최고 온도를 저하시키지 않을 수 없다. 따라서, 현재, 전기 특성들이 유리 기판에 형성될 때와 비교하여 매우 양호하지 못한 TFT가 형성된다. 그러므로, 플라스틱 막을 사용함으로써 높은 성능을 갖는 발광 소자 및 액정 표시 장치는 아직 실현되고 있지 않다.
유기 발광 장치(OLED)를 구비하는 액정 표시 장치 또는 발광 장치가 플라스틱 등의 유연성 기판 상에 형성될 수 있으면, 얇은 경량 장치로서 얻어질 수 있으며, 곡면을 가진 디스플레이, 쇼 윈도우 등에서 사용될 수 있다. 이러한 장치의 사용은 휴대용 장치로서 사용하는 것에 한정되지 않고, 이러한 장치의 사용 범위는 현저하게 광범위하다.
또한, 광에 대한 플라스틱 막의 투과성은 유리 기판보다 더 낮기 때문에, 광을 통과시키는 플라스틱 막의 두께 및 재료의 품질에 기초하지 않지만, 또한 투과성을 다소 악화시키는 문제점이 있다.
(발명의 요약)
본 발명의 목적은 박막 두께를 가지며, 경량이고 유연성(만곡이 가능함) 있는 반도체 소자들(박막 트랜지스터, 메모리 소자, 박막 다이오드, 광전 변환 소자 및 실리콘의 PIN 접합으로 구성되는 실리콘 저항 소자)로 형성되는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에서, 소자는 플라스틱 막 상에 형성되지 않는다. 대신에, 본 발명은, 평평한 보드형 기판을 폼으로서 사용하고, 상기 기판과 소자를 포함하는 층 사이의 공간을 응고제(통상적으로 접착제)로 충전하며, 응고된 접착제(접착제)만으로 소자를 포함하는 층을 유지하기 위해 접착제를 응고한 후 폼으로 사용되는 상기 기판을 박리하는 것에 특징이 있다. 상기 접착제는 소자를 포함하는 층에 강력하게 부착한다.
본 명세서에 개시된 본 발명의 구조에 따르면, 접착제가 지지체로서 제공되고 소자는 접착제와 접촉하는 절연막 상에 형성되는 것에 특징이 있는 반도체 장치가 제공된다.
전술된 구조에서, 소자는 박막 트랜지스터, OLED를 가진 발광 소자, 액정을 갖는 소자, 메모리 소자, 박막 다이오드, 실리콘 PIN 접합의 광전 변환 소자, 또는 실리콘 저항 소자이다.
접착제의 두께는 적절하게 설정될 수 있다. 접착제가 플라스틱 막보다 더 얇은 경우, 반도체 장치는 더 얇아질 수 있고, 더 경량일 수 있고, 더 유연성 있게 된다. 접착제만이 소자를 포함하는 층을 유지하는 경우, 총 두께는 예를 들면, 0.5mm 또는 그 보다 작을 수 있고, 바람직하게는 0.1mm 내지 0.3 mm 또는 그 보다 작을 수 있다.
접착제의 재료는 적절하게 선택될 수 있다. 예를 들면, 열경화형 재료, 감광성 재료, 또는 투광성 재료는 접착제에 사용될 수 있다. 발광 표시 장치의 발광 소자로부터의 광이 접착제를 통과하는 경우, 통과하는 광의 양을 크게 할 수 있어 발광이 상승될 수 있다. 외부로부터의 습기 및 산소의 침투를 저지함으로써 장벽으로 제공될 수 있는 접착제는 OLED를 구비하는 발광 장치에 바람직한데, 이는 발광 장치가 습기 및 산소에 대하여 약하기 때문이다.
후광(backlight)으로부터의 광이 접착제를 통과하는 경우 투과성 액정 표시 장치의 광이 잘 투과하는 접착제를 선택하는 것이 바람직하다. 통과하는 광의 양은 접착제를 플라스틱 막보다 더 얇게 함으로써 증가될 수 있다.
접착제에 의해 접착되는 플라스틱 막들이 사용되는 경우와 비교할 때, 본 발명은 광의 유용성을 증가시켜서 휘도를 향상시키고 통과하는 광의 양을 증가시킬 수 있다. 왜냐하면, 본 발명은, (비록 재료에도 의존하지만) 상이한 굴절률로 인해 대기와 플라스틱 막간의 계면(interface)과 플라스틱과 접착제간의 계면 모두에서 광 회절을 야기하는 대신, 접착제만으로 구성되는 지지체를 사용함으로써 공기와 접착제간의 계면에서만 광을 회절시킬 수 있기 때문이다.
전술된 구조에서, 보호막은 접착제와 접촉하여 형성될 수 있다.
전술된 구조에서, 반도체 장치는 접착제가 평면 또는 곡면 베이스 부재에 부착되고, 얇고 경량의 반도체 장치가 얻어질 수 있다는 것에 특징이 있다. 이러한 반도체 장치의 예들에는 비디오 카메라들, 디지털 카메라들, 고글형 디스플레이들, 자동차들 및 머신들의 인디케이터(예를 들면, 자동차 네비게이션 시스템 및 속도계), 개인용 컴퓨터 및 휴대 정보 단말들이 있다. 접착제와 베이스 부재를 함께 부착하기 위해, 접착제와 동일한 재료가 사용될 수 있거나 또는 상이한 접착제가 사용될 수 있다. 접착제는 접착제를 플라스틱 막에 부착하고 그 플라스틱 막을 베이스 부재에 부착함으로써 베이스 부재에 부착될 수 있다.
전술 구조를 얻는 공정은 또한 본 발명의 한 양상이다. 이 공정은 반도체 소자를 포함하는 박리된 층을 제 1 기판에 형성하는 단계와, 제 1 접착제를 이용하여 박리된 상기 층에 제 2 기판을 접착하는 단계와, 상기 제 1 기판을 박리하는 단계와, 상기 제 2 기판과 제 3 기판 사이에 그 박리된 층을 개재하기 위해 제 2 접착제를 사용하여 상기 박리된 층을 제 3 기판을 접착하는 단계와, 상기 제 1 접착제를 용제를 제거하거나 또는 광(자외선, 레이저광 등)으로 상기 제 1 접착제의 접착을 저하시킴으로써 상기 제 2 기판을 박리하는 단계와, 상기 제 3 기판을 박리하는 단계를 포함하는 것에 특징이 있다. 즉, 본 명세서에 기술되는 본 발명의 양상은 반도체 장치의 제조 방법에 관한 것이며, 그 방법은 반도체 소자를 포함하는 박리된 층을 제 1 기판에 형성하는 제 1 단계와, 상기 제 1 기판과 제 2 기판 사이에 박리될 상기 층을 개재하기 위해 제 1 접착제를 사용하여 박리된 상기 층에 제 2 기판을 접착하는 제 2 단계와, 박리된 상기 층으로부터 상기 제 1 기판을 분리시키는 제 3 단계와, 상기 제 2 기판과 제 3 기판 사이에 상기 박리된 층을 개재하기 위해 제 2 접착제를 사용하여 상기 박리된 층에 제 3 기판을 접착하는 제 4 단계와, 지지체로서 상기 제 2 접착제를 사용하는 상기 박리된 층을 형성하기 위해 상기 박리된 층으로부터 제 2 기판을 분리하고 상기 제 3 기판을 상기 제 2 접착제로부터 분리하는 제 5 단계를 포함한다.
전술된 제 5 단계에서, 상기 제 2 기판 및 제 3 기판은 모두 동일 단계에서 상기 박리된 층으로부터 분리된다. 명백하게, 제 2 기판과 제 3 기판은 상이한 단계들에서 분리될 수 있으며, 이들 중 어느 것이 먼저 분리되는 가는 정해져 있지 않다.
제 1 접착제는 용제 또는 광에 의해 접착이 제거 또는 저하될 수 있는 재료로 제조된다. 제 2 접착제는 제 1 접착제와 상이한 조성물을 가질 수 있다.
본 발명은 제 3 기판을 박리하기 위하여 제 3 기판의 접착력보다 더 강한 접착력으로 박리된 층에 제 2 접착제를 부착하는 것에 특징이 있다. 따라서, 제 3 기판에 대한 제 2 접착제의 접착력을 저하시키기 위해, 유리 기판, 석영 기판, 또는 금속 기판은 제 1 기판 및 제 2 기판에 사용되고, 플라스틱 기판은 제 3 기판에 사용된다. 대안적으로, 제 3 기판은 제 3 기판에 대한 제 2 접착제의 접착력을 저하시키기 위해 그 표면상에 ALNXOY 막이 형성되는 플라스틱 막일 수 있다. 제 2 접착제는 제 3 기판과 접촉하고 있는 동안에 고체화된다. 따라서, 제 2 접착제의 일 측은 평평하고, 제 2 접착제의 다른 한 측은 박리된 층에 근접하게 배치된다.
따라서, 제 2 접착제는 결국 지지체로서 제공된다. 그러므로, 본 발명에서 장치의 총 두께 및 총 무게는 플라스틱 기판이 지지체로서 사용되는 경우보다도 더 작을 수 있다.
박리된 층은 반도체 소자를 포함하는 층을 가리킨다. 박리된 층은, 박막 트랜지스터, OLED를 구비하는 발광 소자, 액정을 구비하는 소자, 메모리 소자, 박막 다이오드, 실리콘 PIN 접합의 광전 변환 소자, 및 실리콘 저항 소자로 구성되는 그룹에서 선택되는 1개 또는 그 이상의 소자들을 포함하는 층이다.
광이 제 2 접착제를 통과하는 경우, 광 투과성이 높은 재료는 제 2 접착제에 바람직하다. 예를 들면, OLED로부터 방사되는 광 또는 후광으로부터의 광이 제 2 접착제를 통과하는 경우, 투광률은 제 2 접착제의 두께를 조절함으로써 향상될 수 있다.
또한, 제 2 접착제의 두께를 조절함으로써 전체 장치에 유연성을 부여하는 것이 가능하다. 따라서, 제 2 접착제는 다양한 종류의 베이스 부재들에 접착될 수 있다. 베이스 부재는 평면 또는 곡면을 가지거나, 또는 벤딩 가능하거나, 또는 막형일 수 있다. 베이스 부재의 재료는 플라스틱, 유리, 금속 또는 세라믹과 같은 임의 조성물을 가질 수 있다. 접착제가 곡면의 베이스 부재에 부착되는 경우, 곡면 디스플레이가 얻어지고, 대쉬 보드, 쇼 윈도우 등에서 표시기로서 사용된다.
제 2 접착제만이 전술된 공정에서 지지체로서 사용되고 있지만, 제 1 접착제만이 지지체로서 제공될 수 있다. 이 경우에, 제 1 접착제 및 제 2 접착제의 재료들은 요구에 따라 선택되며, 예를 들면 용제에 용해 가능한 재료는 제 1 접착제에 사용되고, 이 용제에 용해 가능한 재료는 제 2 접착제에 사용된다. 접착제들은 접착된 후에, 제 2 기판 및 제 3 기판을 박리하기 위해 용제에 침지되며, 제 1 접착제 자체가 지지체로서만 제공되게 한다. 지지체가 제 1 접착제만인 경우, 접착제는 박리된 층의 최상부 층과 접촉한다. 제 2 접착제만이 전술된 제조 공정에서 지지체로서 사용되고 있지만, 제 1 접착제 또는 제 2 접착제만이 지지체로서 제공될 수 있다. 이 경우에, 제 1 접착제 및 제 2 접착제의 재료들은 적절하게 선택된다. 본 명세서에 기술되는 본 발명의 또 다른 양상은 반도체 장치 제조 방법에 관한 것이며, 이 방법은: 반도체 소자를 포함하는 박리된 층을 제 1 기판에 형성하는 제 1 단계와, 상기 제 1 기판과 제 2 기판 사이에 박리된 상기 층을 개재하기 위해 제 1 접착제를 사용하여 박리된 층에 제 2 기판을 접착하는 제 2 단계와, 박리된 상기 층으로부터 제 1 기판을 분리시키는 제 3 단계와, 상기 제 2 기판과 제 3 기판 사이에 상기 박리된 층을 개재하기 위해 제 2 접착제를 이용하여 상기 박리된 층에 제 3 기판을 접착하는 제 4 단계와, 지지체로서 상기 제 1 접착제와 제 2 접착제를 사용하는 상기 박리된 층을 형성하기 위해 상기 박리된 층으로부터 상기 제 3 기판을 분리시키고, 상기 박리된 층으로부터 상기 제 2 기판을 분리시키는 단계를 포함한다.
전술된 제 5 단계에서, 상기 제 2 기판과 제 3 기판은 모두 동일 단계에서 박리된 층으로부터 분리된다. 상기 제 2 기판 및 제 3 기판은 상이한 단계들에서 분리될 수도 있으며, 이들 중 어느 것이 먼저 분리되는 가는 정해져 있지 않다.
본 발명의 전술된 공정에서, 제 1 접착제 및 제 2 접착제는 재료들이 용제 또는 광에 의해 제거될 수 있는 한은 동일 재료 또는 상이한 재료들로 구성될 수 있다. 박리된 층에 대한 제 1 접착제의 접착력은 제 2 기판의 접착력보다 더 강하게 하고, 박리된 층에 대한 제 2 접착제의 접착력은 제 3 기판의 접착력 보다 더 강하게 하는 것이 바람직하다.
예를 들면, 제 1 접착제가 감광성 접착제로 제조되는 경우, 제 3 기판은 제 5 단계에서 광으로 제 2 접착제를 조사(照射)함으로써 제 2 접착제로부터 분리될 수 있다. 제 1 접착제가 감광성 접착제로 제조되는 경우, 제 2 기판은 제 5 단계에서 광으로 제 1 접착제를 조사함으로써 제 1 접착제로부터 분리될 수 있다. 따라서, 동일한 감광성 접착제가 제 1 접착제 및 제 2 접착제에 사용되는 경우에, 제 2 기판 및 제 3 기판 모두는 동일 단계에서 박리된 층으로부터 분리될 수 있다.
감광성 접착제를 사용하는 경우, 제 1 기판은 투광성 기판, 예를 들면 유리 기판 또는 석영 기판이 바람직하다.
감광성 접착제가 선택되지 않은 경우, 제 2 기판 또는 제 3 기판은, 제 2 기판 또는 제 3 기판으로 그 표면에 A1NXOY 막이 형성되는 플라스틱 막을 사용하여 기판에 대한 접착제의 접착력을 저하시킴으로써 박리된 층으로부터 분리될 수 있다.
본 발명의 전술된 공정을 통해서, 제 1 접착제와 제 2 접착제 사이에 개재되는 박리된 층이 얻어진다.
플라스틱 막이 제 2 기판으로 사용되고, 제 1 기판에 형성되는 소자가 플라스틱 막에 전달되는 경우, 다시 말하면, 소자를 포함하는 층이 접착제를 사용하여 막에 접착되고 막이 남게 되는 경우, 막은 벤딩될 수 있고, 소자를 포함하는 층은 벤딩 때문에 균열될 수도 있다. 균열 가능성은 이하의 절차에서 플라스틱 막에 소자를 전달함으로써 저하된다. 기판에 형성되는 소자는 기판을 박리하기 전에 접착제를 이용하여 매우 단단한 제 2 기판상에 부착된다. 이하의 플라스틱 막(제 3 기판)은 접착제를 이용하여 소자를 포함하는 층에 부착되고, 제 2 기판은 소자를 포함하는 층으로부터 분리된다.
본 명세서에 기술되는 본 발명의 다른 양상은 반도체 장치의 제조 방법에 관한 것이며, 이 방법은: 반도체 소자를 포함하는 박리된 층을 제 1 기판에 형성하는 제 1 단계와, 상기 제 1 기판과 제 2 기판 사이에 박리된 상기 층을 개재하기 위해 제 1 접착제를 이용하여 박리된 층에 제 2 기판을 접착하는 단계와, 박리된 상기 층으로부터 상기 제 1 기판을 분리시키는 제 3 단계와, 상기 제 2 기판과 제 3 기판 사이에 상기 박리된 층을 개재하기 위해 제 2 접착제를 이용하여 상기 박리된 층에 제 3 기판을 접착하는 제 4 단계와, 제 2 접착제 및 제 3 기판을 지지체로서 사용하는 상기 박리된 층을 형성하기 위해 상기 박리된 층으로부터 상기 제 2 기판을 분리하는 제 5 단계를 포함한다.
전술된 구성에서, 상기 제조 방법은, 제 1 기판 및 제 2 기판의 재료는 제 3 기판보다 매우 높은 강도(rigidity)를 가지는데 특징이 있다. 본 명세서에서, 강도는 벤딩 또는 비틀림에 의한 파손을 견디는 물체의 능력을 가리킨다.
상기 구성에서, 제 5 단계는, 제 1 접착제를 제거하고 박리된 층으로부터 제 2 기판을 분리하기 위해 용제에 제 1 접착제를 용해시키는 단계, 또는 감광성 접착제로 제조된 제 1 접착제를 광으로 조사함으로써 박리된 층으로부터 제 2 기판을 분리하는 단계이다.
상기와 같이 박리시키지 않고도 접착되는 플라스틱 막(제 3 기판)을 유지함으로써, 제 3 기판 및 제 2 접착제로 구성되는 지지체를 구비하는 반도체 장치가 얻어진다.
본 명세서에 기술되는 본 발명의 또다른 구성은 플라스틱 기판 및 접착제는 지지체를 이루고 소자는 접착제와 접촉하는 절연막에 형성되는 것에 특징이 있는 반도체 장치이다.
상기 구성에서, 소자는 박막 트랜지스터, OLED를 가진 발광 소자, 액정을 구비하는 소자, 메모리 소자, 박막 다이오드, 실리콘 PIN 접합의 광전 변환 소자, 또는 실리콘 저항 소자이다.
상기 구성에서, 상기 반도체 장치는 플라스틱 기판이 평평한 표면 또는 만곡 표면의 베이스 부재에 부착되고, 박막이면서 경량인 반도체 장치가 얻어질 수 있는 것에 특징이 있다. 이러한 반도체 장치의 예들에는, 비디오 카메라들, 디지털 카메라들, 고글형 디스플레이들, 자동차 및 머신들에 대한 인디케이터들(예를 들면, 차량 네비게이션 시스템 및 속도계), 개인용 컴퓨터들, 및 휴대 정보 단말들이 있다.
상기 공정들에서, 제 3 단계는 박리 방법에 의해 박리된 층으로부터 제 1 기판을 분리하는 것이며, 여기서 2개 층들은 이 2개 층들 간에 기계적인 힘을 가하고 막 스트레스(film stress)를 이용함으로써 박리된다. 제 1 기판이 분리되는 방법은 특히 한정되지 않으며, 박리된 층과 제 1 기판 사이에 분리 층을 제공하고 화학제(에칭제)로 그 분리 층을 제거함으로써 박리된 층으로부터 기판을 분리하는 방법, 또는 박리된 층과 제 1 기판 사이에 비결정질 실리콘(또는 폴리실리콘)으로부터 분리 층을 형성하고 제 1 기판을 통과하는 레이저 광으로 그 분리 층을 조사하여, 비결정질 실리콘에 포함된 수소를 방출하고 갭(gap)을 생성함으로써 박리된 층으로부터 제 1 기판을 분리하는 방법, 또는 다른 방법들이 사용될 수 있다. 제 1 기판이 레이저 광을 이용하여 박리된 경우, 박리하기 전에 수소를 방출하지 않도록, 박리된 층에 포함되는 소자를 형성하기 위해 열처리 온도를 410℃ 또는 그 이하로 설정하는 것이 바람직하다.
2개의 층들 간에 막 스트레스를 이용하는 박리 방법은 박리된 층을 손상시키지 않고 박리된 층은 작은 영역 또는 큰 영역을 차지하는 것에 상관없이 실패없이 전체 표면에 걸쳐 박리할 수 있기 때문에 가장 바람직하다. 특히, 금속 층 또는 질화물 층인 제 1 재료 층은 제 1 기판에 형성되고, 산화물 층인 제 2 재료 층은 스퍼터링에 의해 형성되며, 소자는 제 2 재료 층에 형성되고, 제 1 재료층 및 제 2 재료청을 계면에서 서로로부터 분리하도록 기계적인 힘이 인가된다. 제 1 재료 층 및 제 2 재료 층의 적층물은 박리 또는 다른 공정의 방해가 없지만, 물리적인 처리, 통상적으로는 기계적인 힘의 인가에 의해, 예를 들면 손으로 끌어당김으로써 제 2 재료 층의 한 지점에서 또는 계면에서 용이하고 분명하게 분리될 수 있다.
다시 말하면, 제 1 재료 층과 제 2 재료 층간의 접착은 열 에너지를 견디기에 충분하지만, 박리를 야기하는 동적 에너지에 약한데, 이는 층들이 박리되기 직전에 장력을 가지는 제 1 재료 층과 압축력을 가지는 제 2 재료 층 사이에 응력 왜곡이 존재하기 때문이다. 본 발명의 발명자들은 박리 현상이 막 내부 응력과 깊이 관련되고, 응력 박리 공정으로서 막 내부 응력을 이용하는 박리 공정을 호출한다는 것을 알게 되었다.
제 1 재료 층과 제 2 재료 층을 이용하는 상기 박리 방법이 지지체로서 플라스틱 기판과 접착제를 사용하고 접착제와 접촉하고 있는 절연막 상에 소자를 형성하는 것에 특징이 있는 반도체 장치에 사용되는 경우, 접착제와 접촉하고 있는 절연막은 제 2 재료 층로서 제공된다. 절연막은 스퍼터링에 의해 형성되는 산화물 막이 바람직하며, 희가스 소자를 포함하는 산화물 층로서 제공된다. 희가스 소자는, He, Ne, Ar, Kr, Xe로 구성되는 그룹에서 선택되는 1개 또는 그 이상 종류의 소자들이다. 포함되는 희가스 소자에 있어서, 제 2 재료 층은 반도체 장치를 유연하게 할 수 있다.
또한, 본 명세서에서 사용되는 용어 플라스틱 기판은 특히 가소성(plasticity)을 가지는 플라스틱 기판인 한 제한되지 않는다; 예를 들면, 폴리에틸렌 테레프탈레이트(PET), 폴리에테르술폰(PES), 폴리에틸렌 나플탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 또는 폴리이미드로 구성되는 기판을 일컫는다.
플라스틱 기판(PC 막)과 접착제 사이에 형성될 때, 실리콘 질화물 막, AIN 막, AINO 막 각각에 대한 접착력을 조사하기 위해 실험이 행해지고 있다. 실리콘 질화물 막은 접착제에 부착되게 유지되면서 플라스틱 기판으로부터 분리된다. 한편, AIN 막 및 AINO 막은 그 플라스틱 기판에 부착되게 유지되면서 접착제로부터만 분리된다.
도 16a 내지 16g에 도시된 바와 같이, 본 발명의 또다른 양상은 반도체 장치 제조 방법에 관한 것이며, 그 방법은: 반도체 소자를 포함하는 박리된 층(13)을 제 1 기판(10)에 형성하는 제 1 단계와, 상기 제 1 기판과 제 2 기판 사이에 박리된 상기 층을 개재하기 위해 제 1 접착제(14)를 이용하여 박리된 상기 층(13)에 제 2 기판(15)을 접착하는 제 2 단계와, 상기 박리된 층(13)로부터 상기 제 1 기판(10)을 분리하는 제 3 단계와, 상기 제 2 기판과 제 3 기판 사이에 상기 박리된 층을 개재하기 위해, 제 2 접착제를 이용하여 상기 박리된 층에 보호막(18)이 형성되는 제 3 기판을 접착하는 제 4 단계와, 상기 제 2 접착제(16)와 상기 보호막(18)을 지지체로서 사용하는 상기 박리된 층을 형성하기 위해, 상기 박리된 층으로부터 상기 제 2 기판을 분리하고 상기 제 2 접착제로부터 상기 제 3 기판을 분리하는 제 5 단계를 포함한다.
상기 구성에서, 상기 제조 방법은 보호막이 실리콘 질화물 막 또는 실리콘 산화질화물 막인 것에 특징이 있다. 보호막을 형성함으로써, 외부로부터의 습기 및 불순물들을 효과적으로 저지하여 오염되는 것을 피할 수 있다.
본 발명의 실시 모드들은 이하에서 기술된다.
[실시 모드 1]
본 발명을 이용하는 통상적인 박리 절차 및 반도체 장치 제조 방법에 대하여 이하에서 간단하게 기술되며, 도 1a 내지 도 1g를 참조한다.
도 1a에서, 참조 번호 10은 제 1 기판을, 11은 질화물 층 또는 금속 층인 제 1 재료 층을, 12는 산화물 층인 제 2 재료 층을, 13은 박리된 층을 나타낸다.
도 1a의 제 1 기판(10)은 유리 기판, 석영 기판, 세라믹 기판 등일 수 있다. 반도체 기판, 통상적으로는 실리콘 기판, 또는 금속 기판, 통상적으로는 스테인레스 스틸 기판이 또한 사용될 수 있다.
우선, 제 1 재료 층(11)은 도 1a에 도시되는 바와 같이 기판(10)에 형성된다. 제 1 재료 층(11)은 형성된 직후에 압축 응력 또는 인장 응력을 가질 수 있다. 그러나, 박리된 층을 형성하기 위한 열처리 또는 레이저광 조사에 의해 야기되는 박리 또는 다른 방해(disturbance)들이 없으며, 박리된 층이 형성된 후에 1 내지 1×1010 dyne/㎠의 인장 응력을 부여하는 재료를 제 1 재료 층(11)을 위해 사용하는 것이 중요하다. 그 통상적인 예는, W, WN, TiN, TiW로 구성되는 그룹에서 선택되는 소자, 또는 합금 재료 또는 상기 소자들을 주로 포함하는 혼합 재료, 또는 상기 소자들의 적층물의 단일 층이다. 제 1 재료 층(11)는 스퍼터링에 의해 형성된다.
다음, 제 2 재료(12)는 제 1 재료 층(11)에 형성된다. 박리된 층을 형성하기 위한 열처리 또는 레이저광 조사에 의해 야기되는 박리 또는 다른 방해들이 없으며, 박리된 층은 형성된 후에 1 내지 1×1010 dyne/㎠의 장력을 부여하는 재료를 제 2 재료 층(12)을 위해 사용하는 것이 중요하다. 제 2 재료 층(12)의 통상적인 예는, 실리콘 산화물, 실리콘 산화질화물 및 금속 산화물의 단층 또는 적층물이다. 제 2 재료 층(12)이 스퍼터링에 의해 형성하는 경우, 희가스, 통상적으로 아르곤 가스는 적응 양의 희가스 소자가 제 2 재료층(12)에 포함되도록 챔버에 도입된다.
제 1 재료 층(11) 및 제 2 재료 층(12)은 각각 제 1 재료 층(11)의 내부 응력 및 제 2 재료 층(12)의 내부 응력을 조절하기 위해 1nm 내지 100nm 사이의 범위에서 적절한 두께를 가지도록 설정된다.
도 1a 내지 1g는 제 1 재료 층(11)이 공정을 간단하게 하기 위하여 기판(10)과 접촉하여 형성되는 예를 도시하고 있다. 그러나, 버퍼 층으로서 제공되는 절연 층 또는 금속 층은 기판(10)에 대한 제 1 재료 층(11)의 접착력을 증가시키기 위해 기판(10)과 제 1 재료 층(11) 사이에 형성될 수 있다.
다음, 박리된 층(13)은 제 2 재료 층(12)에 형성된다(도 1a). 박리된 층(13)는 다양한 소자들(박막 트랜지스터, OLED를 갖는 발광 소자, 액정을 구비하는 소자, 메모리 소자, 박막 다이오드, 실리콘 PIN 접합의 광전 변환 소자, 실리콘 저항 소자)를 포함하는 층이다. 소자가 액정을 갖는 것인 경우, 박리된 층(13)는 대향 기판을 포함한다. 박리된 층(13)은 제 1 기판(10)이 견딜수 있는 온도에서 열처리에 의해 형성될 수 있다. 본 발명에서, 비록 제 2 재료 층(12)의 내부 응력이 제 1 재료 층(11)의 내부 응력과 상이할 지라도, 막은 박리된 층(13)를 형성하는 열처리에 의해 박리되지 않는다.
다음 공정은 제 1 재료 층(11)와 제 2 재료 층(12)간의 접착력을 부분적으로 저하시키기 위한 것이다. 접착력을 부분적으로 저하시키는 공정은 제 2 재료 층 또는 제 1 재료 층이 박리된 영역의 주변을 따라 광으로 부분 조사되는 레이저 조사, 또는 제 2 재료 층 내부의 일부 또는 계면의 일부를 손상시키도록 박리된 영역 주변을 따라 외부에서 인가되는 국부적인 가압이다. 특히, 다이아몬드 펜 등은 층들이 제거되는 동안에 하드 니들(hard needle)을 수직으로 내리 누르고 하중을 인가하는데 사용된다. 바람직하게는, 스크라이버 장치가 사용되고, 저하량은 층들을 이동시키는 동안 압력을 인가하기 위해 0.1 내지 2mm로 설정된다. 박리 현상을 용이하게 하는 부분, 즉 이니시에이터(initiator)를 박리 이전의 방법으로 제공하는 것이 중요하다. 접착력을 선택적으로(부분적으로) 저하시키는 사전 공정 때문에, 박리 실패를 방지하여 양품(良品)률이 향상된다.
다음, 제 2 기판(15)은 제 1 접착제(14)를 사용하여 박리된 층(13)에 접착된다(도 1b). 반응-경화형 접착제들, 열경화형 접착제들, UV-경화형 접착제들과 같은 광-경화형 접착제들, 혐기형 접착제들 및 다른 다양한 종류의 경화형 접착제들은 제 1 접착제(14)로 사용될 수 있다. 이러한 접착제들은 용제들에 용해 가능하거나 또는 감광성일 수 있고, 광으로 조사되는 경우 접착력이 감소될 수 있다. 이러한 접착제들은 임의 합성물을 가질 수 있고, 예를 들면 에폭시계, 아크릴레이트계, 또는 실리콘계일 수 있다. 상기 접착제들은 예를 들면, 도포에 의해 접착제에 형성될 수 있다. 제 1 접착제는 이후의 단계에서 제거된다. 여기서, 용제에 용해 가능한 접착제 재료는 제 1 접착제로 선택된다.
제 2 기판(15)은 유리 기판, 석영 기판, 세라믹 기판, 플라스틱 기판 등일 수 있다. 반도체 기판, 통상적으로 실리콘 기판, 또는 금속 기판, 통상적으로 스테인레스 스틸 기판이 또한 사용될 수 있다. 덧붙여 말하자면, 감광성 접착제가 제 1 접착제 또는 제 2 접착제로 사용되는 경우에, 제 1 기판 및 제 2 기판 중 하나로서 광 투과성 기판을 사용하는 것이 바람직하다.
다음에, 제 1 재료 층(11)가 그 위에 형성되는 제 1 기판(10)은, 접착력이 부분적으로 저하되는 영역의 측면에서 시작하는 도 1c의 화살표로 표시되는 방향으로 물리적인 처리에 의해 박리된다(도 1c). 제 2 재료 층(12)이 압축 응력을 가지며 제 1 재료 층(11)가 장력을 가지기 때문에, 제 1 기판은 비교적 적은 힘(예를 들면, 손, 노즐을 통해 뿌려지는 기체의 압력, 초음파 등에 의해)으로 박리될 수 있다.
이런 방식으로, 제 2 재료 층(12)에 형성되는 박리된 층(13)는 제 1 기판(10)으로부터 분리될 수 있다. 박리 이후의 상태는 도 1d에 도시된다.
다음, 제 3 기판(17)은 제 1 접착제(14)의 재료와 상이한 재료로 형성되는 제 2 접착제(16)를 사용하여 제 2 재료 층(12)(및 박리된 층(13))에 접착된다(도 1e). 제 2 재료 층(12)(및 박리된 층(13))에 대한 제 2 접착제(16)의 접착력이 제 3 기판(17)에 대한 접착력보다 더 강하다는 것이 중요하다.
반응-경화형 접착제들, 열경화형 접착제들, UV-경화형 접착제들과 같은 광경화형 접착제들, 혐기형 접착제들 및 다른 다양한 종류의 경화형 접착제들은 제 2 접착제(16)를 위해 사용될 수 있다. 이러한 접착제들은 용제에 용해 가능하거나 또는 감광성일 수 있으며 광으로 조사되는 경우 접착력이 감소될 수 있다. 이들 접착제들은 임의 합성물을 가질 수 있고, 에폭시계, 아클리레이트계, 또는 실리콘계일 수 있다. 또, 상기 접착제들은 예를 들면, 도포에 의해 접착제에 형성된다. 제 2 접착제는 이후의 단계에서 박리된 층의 지지체가 된다. 여기서, UV-경화형 접착제들은 제 2 접착제(16)를 위해 사용된다.
제 3 기판(17)은 유리 기판, 석영 기판, 세라믹 기판, 플라스틱 기판 등일 수 있다. 반도체 기판, 통상적으로 실리콘 기판, 또는 금속 기판, 통상적으로 스테인레스 스틸 기판이 또한 사용될 수 있다. 여기서, 제 3 기판에 대한 제 2 접착제의 접착력을 저하시키기 위해, 그 표면에 AINXOY 막이 형성되는 플라스틱 막이 제 3 기판(17)으로 사용된다.
플라스틱 막의 A1NXOY 막은 예를 들면, 아르곤 기체, 질소 기체 및 산소 기체를 혼합하여 얻어진 분위기에 알루미늄 질화물(AIN) 타겟을 이용하여 스퍼터링에 의해 형성된다. 상기는 A1NXOY 막이 수개 또는 그 이상의 atm%의 질소, 바람직하게는 2.5 내지 47.5atm%의 질소를 포함하면 충분하다. 질소 농도는 필요에 따라 스퍼터링 조건들(기판 온도, 재료 기체의 타입 및 흐름 속도, 막 성형 압력 등)을 조절함으로써 조절될 수 있다.
다음에, 층들은 제 2 기판(15)과 제 2 기판(17)을 분리하기 위해 용제에 침지된다(도 1f). 제 1 접착제는, 용제에 용해 가능한 접착 재료로 구성되기 때문에 용이하게 제거되며, 이것에 의해 박리된 층(13)로부터 제 2 기판(15)을 분리하게 된다. 한편, 용제는 제 3 기판(17)과 제 3 접착제(16) 사이의 계면에 침투하고 계면의 접착력을 약화시켜서, 제 2 재료 층(12)로부터 제 3 기판(17)을 분리한다. 제 2 기판(15)과 제 3 기판(17)이 도시되는 예의 동일 단계에서 분리되지만, 이것에 어떠한 제한도 없다. 기판들은 상이한 단계들에서 분리될 수 있으며, 그것들 중 처음에 분리되는 것이 정해지지 않는다.
박리된 층(13)에 포함되는 소자는, 그 입력/출력 단자가 박리된 층의 최상부 층(즉, 제 2 기판 측에 가장 가까운 층)에 노출되도록 형성된다. 따라서, 입력/출력 단자부분이 노출되도록 제 2 기판을 분리하는 단계 이후에 박리된 층 표면의 제 1 접착제를 완전하게 제거하는 것이 바람직하다.
상기 단계들을 통해서, 지지체로서 제 2 접착제를 갖는 박리된 층(13)를 가지는 반도체 장치가 제조된다(도 1g). 따라서, 얻어진 반도체 장치는, 얇고, 경량이며, 유연한데, 이는 지지체가 제 2 접착제(16)만으로 구성되기 때문이다.
도시되는 예에서, 반도체 장치는 상기 단계들을 통해서 완성된다. 상기 단계들은 반도체 장치를 다소라도 완성하는데 사용될 수 있다. 예를 들면, 소자 형성 단계들은, TFT들로 구성되는 회로를 포함하는 박리된 층이 상기 단계들을 수행함으로써 형성되도록 상기 단계들에 부가되고, 따라서 그 후 지지체로서 제 2 접착제를 사용하는 얻어진 박리된 층은 소자 형성 단계들에 사용되어 다양한 종류의 반도체 장치들, 통상적으로 OLED 또는 액정 표시 장치를 구비하는 발광 장치를 완성하게 한다.
예를 들면, 액티브 매트릭스형 발광 장치는 매트릭스 패턴을 형성하도록 픽셀 전극들을 배열하고, 상기 단계들을 통해서 픽셀 전극들에 접속되는 TFT들을 가지는 제 2 접착제를 형성하며, 그 후 캐소드들 또는 애노드들로서 픽셀 전극들을 사용하는 OLED들을 형성함으로써 제조될 수 있다. 따라서, 얻어진 발광 장치는 얇고 경량인데, 이는 지지체가 제 2 접착제만으로 구성되기 때문이다.
또한, OLED를 가지는 수동 발광 장치를 제조하는 것이 가능하다.
또한, 액티브 매트릭스형 액정 표시 장치는 매트릭스 패턴을 형성하도록 픽셀 전극들을 배열하고, 상기 단계들, 다음의 대향 기판 부착(pasting) 단계 및 액정 주입 단계를 통해서 픽셀 전극들에 접속되는 TFT들을 가지는 제 2 접착제를 형성함으로써 제조될 수 있다. 특히, 시일 부재(seal member) 등은, 스페이서와 같은 갭 홀딩 부재로 대향 기판과 접착제 사이에서 특정 거리를 유지하면서 픽셀 전극들에 접속되는 TFT들이 제공되는 접착제에 대향 기판을 부착하는데 사용된다. 액정 재료는 대향 기판과 픽셀 전극들 사이에 홀딩되어 액정 표시 장치를 완성한다. 따라서, 얻어진 액정 표시 장치는 얇고 경량인데, 이는 지지체가 제 2 접착제 및 대향 기판만으로 구성되기 때문이다.
[실시 모드 2]
실시예 모드 1은 제 2 접착제만이 지지체로서 제공되는 예를 도시하고 있다. 이 실시예에 모드에서, 지지체로서 제 1 접착제와 제 2 접착제를 사용하는 예가 도시된다. 도 2a 내지 2e는 도 1a 내지 1e와 대략 동일하다. 따라서, 상세한 기술은 생략되며, 실시예 모드 1과 실시예 모드 2와의 차이만을 기술하기로 한다.
도 2a 내지 2g에서, 참조 번호 20은 제 1 기판을, 21은 질화물 층 또는 금속 층인 제 1 재료 층을, 22는 산화물 층인 제 2 재료 층을, 23은 박리된 층을, 24는 제 1 접착제를, 25는 제 2 기판을, 26은 제 2 접착제를, 27은 제 3 기판을 나타낸다.
우선, 실시예 모드 1에 따르면, 동일한 절차에서 도 2e의 상태가 얻어진다.
여기서, 반응-경화형 접착제들, 열경화형 접착제들, UV-경화형 접착제들과 같은 광경화형 접착제들, 혐기형 접착제들 및 다른 종류의 경화형 접착제들이 제 1 접착제(24)로 사용될 수 있다. 이러한 접착제들은 용제들에 용해 가능하거나, 또는 감광성이며, 광으로 조사될 때 접착력이 감소될 수 있다. 이러한 접착제들은 임의 합성물을 가질 수 있으며, 에폭시계, 아크릴레이트계 또는 실리콘계일 수 있다. 접착제들은 예를 들면, 도포에 의해 접착제에 형성된다. 제 1 접착제는 이후 단계에서 지지체가 된다. 여기서, 초음파 광선들로 조사되는 경우 접착력이 감소되는 열경화형 접착제들이 제 1 접착제를 위해 사용된다. 중요한 것은 박리된 층(23)에 대한 제 1 접착제(24)의 접착력이 제 2 기판(25)에 대한 접착력 보다 더 강하다는 것이다.
제 2 기판에 대한 제 1 접착제의 접착력을 저하시키기 위해, 그 표면에 A1NXOY 막이 형성되는 플라스틱 막이 제 2 기판으로서 사용될 수 있다.
제 2 접착제(26)의 재료는 제 1 접착제(24)의 재료와 동일할 수 있다. 여기서, 초음파 광선들에 조사되는 경우 그 접착력이 저하되는 열경화형 접착제가 제 2 접착제를 위해 사용된다. 제 2 접착제는 또한 이후 단계에서 박리된 층의 지지체로서 제공된다. 중요한 것은, 제 2 재료 층(22)(및 박리된 층(23))에 대한 제 2 접착제(26)의 접착력이 제 3 기판(27)에 대한 접착력보다 더 강하다는 것이다.
제 3 기판에 대한 제 2 접착제의 접착력을 저하시키기 위해, 그 표면에 A1NXOY 막이 형성되는 플라스틱 막이 제 3 기판으로 사용될 수 있다.
도 2e의 상태는 실시예 모드 1의 절차를 수행함으로써 얻어진다. 그 후 접착제들은 제 2 기판(25)에 대한 제 1 접착제(24)의 접착력 및 제 3 기판(27)에 대한 제 2 접착제(26)의 접착력을 저하시키도록 초음파 광선들로 조사되며, 이것에 의해 제 2 기판과 제 3 기판이 분리된다(도 2f). 제 2 기판(25)과 제 3 기판(27)이 도시된 예에서는 동일 단계에서 분리되지만, 이에 특별하게 한정되지 않는다. 기판들은 상이한 단계들에서 분리될 수 있으며, 그것들 중 처음에 분리되는 것이 정해져 있지 않다. 또한, 이 실시예 모드는 실시예 모드 1과 결합될 수 있다.
초음파 조사에 의해 접착력이 저하되는 열경화형 접착제가 도시된 예에 사용되지만, 다른 접착제 재료들이 사용될 수도 있다. 예를 들면, UV-경화형 접착제가 제 1 접착제 및 제 2 접착제로 사용될 수 있다. 이 경우에, 그 표면에 AINXOY 막이 형성되는 플라스틱 막은 제 2 기판으로 사용되고 UV-경화형 접착제로 구성되는 제 1 접착제에 의해 접착되며, 그 표면에 AINXOY 막이 형성되는 플라스틱 막이 제 3 기판으로서 사용되고 UV-경화형 접착제로 구성되는 제 2 접착제에 의해 접착된다. 그 후, 층들은 용제에 침지되고, 용제는 제 3 기판과 제 2 접착제 사이의 계면에 침투하여, 그 계면의 접착력을 약화시키고, 그에 의해 제 2 재료 층으로부터 제 3 기판을 분리시킨다. 동일하게는, 제 2 기판은 제 1 접착제로부터 분리된다.
박리된 층(23)에 포함되는 소자는 박리된 층의 최상부 층(즉, 제 2 기판 측에 가장 가까운 층)에 노출되도록 형성된다. 따라서, 입력/출력 단자 부분이 노출되도록, 제 2 기판을 분리하는 단계 이후에 입력/출력 단자 부분을 커버링하는 제 1 접착제를 선택적으로 제거하는 것이 바람직하다.
도 2g에 도시되는 상기 단계들을 통해서, 제 1 접착제(24)와 제 2 접착제(26)가 지지체로서 제공되는 박리된 층(23)를 갖는 반도체 장치가 제조된다. 박리된 층(23)은 제 1 접착제(24)와 제 2 접착제(26) 사이에 배치된다. 따라서, 얻어지는 반도체 장치는 얇고, 경량이며, 유연한데, 이는 지지체가 제 1 접착제(24) 및 제 2 접착제(26)만으로 구성되기 때문이다.
여기서 도시되는 예에서, 반도체 장치는 상기 단계들을 통해서 완성된다. 상기 단계들은 반도체 장치를 다소라도 완성하는데 사용될 수 있다. 예를 들면, 소자 형성 단계들은 TFT들로 구성되는 회로를 포함하는 박리된 층은 다음의 상기 단계들에 의해 형성되도록 상기 단계들에 부가될 수 있으며, 그 후 지지체로서 제 1 접착제와 제 2 접착제를 사용하는 얻어진 박리된 층은 소자 형성 단계들에 사용되어 다양한 종류의 반도체 장치, 통상적으로 OLED를 갖는 발광 장치, 또는 액정 표시 장치를 완성하게 된다.
이 실시예 모드는 실시예 모드 1과 자유롭게 결합될 수 있다.
[실시 모드 3]
실시예 모드 1은 지지체로서 제 2 접착제만이 제공되는 예를 도시하고 있다. 이 실시예 모드에서, 지지체로서 제 2 접착제 및 제 3 기판을 사용하는 예가 도시되고 있다. 도 3a 내지 3e는 도 1a 내지 1e와 대략 동일하다. 따라서, 상세한 기술은 여기서 생략되며, 실시예 모드 1과 실시예 모드 2와의 차이만을 기술한다.
도 3a 내지 3g에서, 참조 번호 30은 제 1 기판을, 31은 질화물 층 또는 금속 층인 제 1 재료 층을, 32는 산화물 층인 제 2 재료 층을, 33은 박리된 층을, 34는 제 1 접착제를, 35는 제 2 기판을, 36은 제 2 접착제를, 37은 제 3 기판을 나타낸다.
우선, 실시예 모드 1에 따르면, 동일 절차에서 도 3e의 상태가 얻어진다.
제 1 기판(30)은 유리 기판, 석영 기판, 세라믹 기판 등일 수 있다. 반도체 장치, 통상적으로 실리콘 기판, 또는 금속 기판, 통상적으로 스테인레스 스틸 기판이 또한 사용될 수 있다. 여기서, 두께가 0.7mm인 유리 기판(#1737)이 사용된다.
여기서, 제 1 기판(30)보다 더 두껍고 강도가 더 높은 석영 기판(1.1mm 두께)이 제 2 기판(35)으로 사용된다. 플라스틱 막이 제 2 기판으로 사용되는 경우, 제 1 기판에 형성되는 소자가 플라스틱 막에 전송될 때, 즉 박리된 층(33)이 제 1 접착제(34)를 사용하여 막에 접착되고 그 막이 제거될 때, 막은 벤딩되고 박리된 층(33)은 그 벤딩에 의해 균열될 수 있다고 하는 우려가 있다. 따라서, 균열 가능성은 다음의 절차에 의해 저하된다: 제 1 기판(30)에 형성되는 박리된 층(33)은 제 1 접착제(34)를 이용하여 강도가 매우 높은 제 2 기판(35)에 부착되고, 제 1 기판(30)은 박리되고, 플라스틱 막(제 3 기판(37))은 제 2 접착제(36)를 이용하여 소자를 포함하는 층에 부착되고, 제 2 기판(35)을 분리한다.
제 3 기판(37)은 여기서 플라스틱 막이다.
여기서, 용제에 용해 가능한 접착제 재료는 제 1 접착제(34)를 위해 선택된다.
여기서 제 2 접착제(36)를 위해 사용되는 재료는 제 3 기판 및 박리된 층 모두에 대해 접착력이 높다.
도 3e의 상태는 실시예 모드 1의 절차를 수행함으로서 얻어진다. 그런 다음, 층들은 제 2 기판(35)만을 분리하기 위해 용제에 침지된다(도 3f). 용제에 용해 가능한 접착제 재료로 형성되는 경우, 제 1 접착제는 용이하게 제거되어 박리된 층(33)로부터 제 2 기판(35)을 분리시킨다.
박리된 층(33)에 포함되는 소자는 그 입력/출력 단자가 박리된 층의 최상부 층(즉, 제 2 기판 측에 가장 가까운 층)에 노출되도록 형성된다. 따라서, 입력/출력 단자 부분이 노출되도록 제 2 기판을 분리시킨 후에 박리된 층 표면의 제 1 접착제를 완전히 제거하는 것이 바람직하다.
여기서 도시되는 예에서, 제 1 접착제(34)는 용제에 용해 가능한 접착제로 구성되며, 제 2 기판을 분리하도록 용제에 침지된다. 그러나, 특별히 한정되지 않으며, 예를 들면 제 2 기판은 실시예 모드 2에 도시되는 열경화형 접착제(그 접착력은 초음파 조사에 의해 저하됨)로 구성되는 제 1 접착제를 초음파 광선으로 조사함으로써 분리될 수 있다.
상기 단계를 통해서, 제 2 접착제(36)와 제 3 기판(37)이 지지체로서 제공되며 박리된 층(33)을 갖는 반도체 장치가 도 3g에 도시된 바와 같이 제조된다. 제 2 재료 층인 산화물 층(32)은 제 2 접착제(36)와 박리 층(33) 사이에 삽입된다. 따라서, 얻어진 반도체 장치는 전체적으로 유연한데, 이는 제 2 재료 층(32) 이 스퍼터링에 의해 형성되고 소량의 희가스 소자가 제 2 재료 층(32)에 포함되기 때문이다.
여기석, 도시되는 예에서, 반도체 장치는 상기 단계들을 통해서 완성된다. 상기 단계들은 다소라도 반도체 장치를 완성하는데 사용될 수 있다. 예를 들면, 소자 형성 단계들은 TFT들로 구성되는 회로를 포함하는 박리된 층이 상기 단계들을 수행함으로써 형성되도록 상기 단계들에 부가되며, 그 후 제 2 접착제와 제 3 기판을 지지체로서 사용하는 얻어진 박리된 층이 상기 소자 형성 단계들에 사용되어 다양한 종류의 반도체 장치, 통상적으로 OLED를 갖는 발광 장치 또는 액정 표시 장치를 완성한다.
이 실시 모드는 실시 모드 1 또는 실시 모드 2와 자유롭게 결합될 수 있다.
이하의 실시예들을 통해 상기와 같이 구성되는 본 발명에 대하여 보다 상세 하게 기술한다.
[실시예 1]
여기서, 픽셀 부분(n-채널 TFTs 및 p-채널 TFTs)과 그 픽셀 부분 주변에 배치되는 구동 회로의 TFT들(n-채널 TFTs 및 p-채널 TFTs)이 동시에 동일한 기판에 형성되는 OLED를 구비하는 발광 장치를 제조하는 방법에 대하여 상세히 기술한다.
우선, 실리콘 산화질화물 막(도시되지 않음)은 두께가 100nm가 되도록 플라즈마 CVD에 의해 두께가 0.7mm인 내열 유리 기판(제 1 기판(101)) 상에 형성된다. 실리콘 산화질화물 막은 이후의 드라이 에칭으로부터 기판을 보호하기 위한 것이고, 에칭 챔버의 오염을 방지하기 위한 것이며, 특별히 필요하지는 않다.
이 실시예에서 유리 기판이 제 1 기판(101)으로 사용되고 있지만, 이것에 특별히 한정되지 않으며, 석영 기판, 반도체 기판, 세라믹 기판 또는 금속 기판일 수 있다.
다음, 텅스텐 막은 50nm의 두께를 가지도록 스퍼터링에 의해 실리콘 산화질화물 상에 제 1 재료 층(102)으로 형성된다. 스퍼터링에 의해 형성되는 텅스텐 막은 기판의 주변에 대하여 두께가 변동된다. 따라서, 텅스텐 막은 기판 주변만을 드라이 에칭하기 위해 레지스트를 형성함으로써 패터닝된다. 여기에서는 패터닝이 행해지고 있지만, 특별히 필요하지는 않다. 제 1 재료 층(102)은 텅스텐 막에 한정되지 않으며, 예를 들면 다른 재료들, 텅스텐 질화물 또는 티타늄 질화물이 사용될 수 있다. 제 1 재료 층(102)의 두께는 필요에 따라 10 내지 200nm 범위 내에서 설정될 수 있다.
텅스텐 막에서 200nm의 두께를 가지도록 실리콘 산화물 막이 제 2 재료 층(103)로서 스퍼터링에 의해 형성된다. 여기에서는 스퍼터링에 의해 형성되는 실리콘 산화물 막이 사용되고 있지만, 다른 재료들, 예를 들면 산화물이 대신 사용될 수 있다. 제 2 재료 층(103)의 두께는 50 내지 400nm 범위 내에서 필요에 따라 설정될 수 있다. 제 1 재료 층(102)(텅스텐 막) 및 제 2 재료 층(103)(실리콘 산화물 막)은 상기와 같이 제 1 기판에 형성되며, 소자는 이후 단계에서 제 2 재료 층에 형성되고, 그 후 기계적인 힘을 가하여 계면에서 제 1 재료 층과 제 2 재료 층을 서로 분리시킨다. 소량의 희가스 소자가 제 2 재료 층(103)에 포함되도록 제 2 재료 층(103)를 형성하는 동안에 스퍼터링에 의해 아르곤과 같은 희가스의 흐름을 생성하는 것이 바람직하다.
다음, 실리콘 산화질화물 막은 재료 기체(실리콘 산화질화물 막의 합성 비율: Si=32%, O=27%, N=24%, H=17%)로서 SiH4, NH3, N2O를 사용하여 온도 400℃에서 플라즈마 CVD에 의해 실리콘 산화물 막에 베이스 절연막의 하부 층으로 형성된다. 실리콘 산화질화물 막은 두께가 50nm(바람직하게는 10 내지 200nm)이다. 그 막의 표면은 오존 워터로 워싱되고, 그 표면의 산화물 막은 희석된 플루오르 산(1/100로 희석됨)에 의해 제거된다. 다음, 실리콘 산화 질화물 막은 재료 기체(실리콘 산화질화물 막의 합성 비율: Si=32%, O=59%, N=7%, H=2%)로서 SiH4, N2O를 사용하여 온도 400℃에서 플라즈마 CVD에 의해 베이스 절연막의 상부 층으로 형성된다. 실리콘 산화 질화물 막은 두께가 100nm(바람직하게는 50 내지 200nm)이고, 하부 층에 배치되어 적층물을 형성한다. 그 적층물을 대기에 노출시키지 않고도, 비결정 구조(여기서, 비결정 실리콘 막)를 가지는 반도체 막은 재료 기체로서 SiH4를 사용하여 온도 300℃에서 플라즈마 CVD에 의해 그 적층물에 형성된다. 반도체 막은 두께가 54nm(바람직하게는 25 내지 80nm)이다.
이 실시예에서 베이스 절연막(104)은 2-층 구조를 가진다. 그러나, 베이스 절연막은 주로 실리콘을 포함하는 절연막들의 단일 층 또는 2개 층 이상일 수 있다. 반도체 막의 재료는 한정되지 않지만, 알려진 방법(스퍼터링, LPCVD, 플라즈마 CVD 등)에 의해 실리콘 또는 실리콘 게르마늄 합금(SiXGe1-X (X=0.0001 내지 0.02))으로부터 반도체 막을 형성하는 것이 바람직하다. 사용되는 플라즈마 CVD 장치는 웨이퍼 단위로 처리하는 것 또는 일괄로 처리하는 것일 수 있다. 베이스 절연막 및 반도체 막은 공기와의 접촉을 피하기 위해 동일 챔버에 연속적으로 형성될 수 있다.
비결정 구조를 가지는 반도체 막의 표면은 워싱되고, 그 후, 약 2nm 두께를 갖는 매우 얇은 산화물 막이 오존 워터를 사용하여 그 표면에 형성된다. 다음에, 반도체 막은 TFT들의 임계치를 제어하기 위해 소량의 불순물 소자(붕소 또는 인)로 도핑된다. 여기서, 비결정 실리콘 막은 이온 도핑에 의해 붕소로 도핑되며, 디보란(B2H6)은 질량 분리없이 플라즈마에 의해 여기된다. 도핑 조건들은, 가속 전압을 15kV로, 1%의 디보란과 수소를 희석하여 얻어지는 기체의 흐름 속도는 30sccm으로, 1회 분량(dose)을 2×1012/㎠로 설정하는 것을 포함한다.
다음, 10ppm의 니켈 중량를 포함하는 니켈 아세테이트 용액은 스피너에 의해 도포된다. 도포하지 않고, 니겔은 스퍼터링에 의해 전체 표면에 뿌려질 수 있다.
반도체 막은 결정하고 결정 구조를 가지는 반도체 막을 얻기 위해 열처리된다. 열처리는 전기로(furnace)에서 또는 강한 광을 조사함으로써 이루어진다. 전기로의 열처리를 사용하는 경우, 온도는 500 내지 650℃로 설정되고, 공정은 4 내지 24시간 동안 지속된다. 여기서, 결정 구조를 갖는 실리콘 막은 탈 수소화를 위한 열처리 (임의 시간동안 500℃에서)후에 결정화를 위한 열처리(4시간동안 550℃에서)에 의해 얻어진다. 반도체 막이 전기로를 이용하여 열처리에 의해 결정화되지만, 짧은 시간에 결정화를 달성할 수 있는 램프 어닐링 장치에 의해 결정화될 수 있다. 이 실시예에서는 실리콘 결정화를 가속화하기 위해 금속 소자로서 니켈을 사용하는 결정화 기술이 사용된다. 그러나, 다른 알려진 결정화 기술들, 예를 들면 고체상 성장 및 레이저 결정화가 사용될 수 있다.
결정 구조를 가지는 실리콘 막의 표면의 산화물 막은 희석된 플루오르 산 등에 의해 제거된다. 결정화 속도를 증가시키고 결정 그레인으로 남아있는 결함을 복구하기 위해, 실리콘 막은 대기 또는 산소 분위기에서 레이저 광(XeCl, 파장:308nm)으로 조사된다. 레이저 광은 파장이 400nm 또는 그 이하인 엑시머 레이저 광, 또는 YAG 레이저의 제 2 고조파 또는 제 3 고조파일 수 있다. 반복 주파수가 10 내지 1000Hz인 펄스 레이저 광이 사용된다. 레이저 광은 100 내지 500mJ/㎠의 에너지 밀도를 가지도록 광학 시스템에 의해 수집되고, 90 내지 95%의 오버랩핑 비율로 실리콘 막 표면을 스캐닝한다. 여기서, 막은 대기 중에서 30Hz의 반복 주파수 및 470mJ/㎠의 에너지 밀도로 레이저 광으로 조사된다. 레이저 광 조사가 대기 또는 산소 분위기에서 행해지기 때문에, 따라서 산화물 막이 그 표면에 형성된다. 펄스 레이저는 여기서 도시되는 일례에서 사용되고 있지만, 연속파 레이저가 대신 사용될 수 있다. 비결정 반도체 막을 결정화하는 경우 대형 그레인 크기의 결정들을 얻기 위하여 연속파 고체 레이저 및 기본파의 제 2 내지 제 4 고조파를 이용하는 것이 바람직하다. 통상적으로, Nd:YVO4 레이저(기본 웨이브:1064nm)의 제 2 고조파(532nm) 또는 제 3 고조파(355nm)가 사용된다. 연속파 레이저를 사용하는 경우, 10W 전력 연속파 YVO4 레이저로부터 방출되는 레이저 광은 비선형 광학 소자에 의해 고조파로 변환된다. 대안적으로, 고조파는 YVO4 결정 및 비선형 광학 소자를 공진기에 넣음으로써 얻어진다. 고조파는 바람직하게는 광학 시스템에 의해 조사 표면 상에 직사각형 또는 타원형 레이저 광으로 형성되어, 그 후 조사 대상 물체를 조사한다. 이 점에서 요구되는 에너지 밀도는 약 0.01 내지 100MW/㎠(바람직하게는 0.1 내지 10MW/㎠)이다. 조사 동안에, 반도체 막은 10 내지 2000cm/s 속도로 레이저 광에 대하여 이동된다.
레이저 광 조사에 의해 형성되는 산화물 막은 희석된 플루오르산에 의해 제거되며, 그 후 그 표면은 총 두께가 1 내지 5nm인 산화물 막을 장벽 층로서 형성하도록 120초 동안에 오존 워터로 처리된다. 여기서, 장벽 층은 오존 워터를 사용하여 형성되지만, 산소 분위기에서 초음파 조사를 통해 결정 구조를 가지는 반도체 막의 표면을 산화시킴으로써 형성되거나, 또는 약 1 내지 10nm 두께의 산화물 막을 형성하도록 산소 플라즈마 처리를 통해 결정 구조를 가지는 반도체 막의 표면을 산화시키거나 또는 플라즈마 CVD, 스퍼터링, 증발을 이용함으로써 형성될 수 있다. 이 상세에서, 장벽 층은 금속 소자가 게터링 단계를 통과할 수 있도록 허용하는 품질 및 두께를 가지고, 게터링 사이트로서 제공되는 층을 제거하는 단계에서 에칭 스토퍼(etching stopper)로 제공되는 층을 말한다.
다음, 아르곤을 포함하는 비결정 실리콘 막은 게터링 사이트로서 제공되도록 스퍼터링에 의해 장벽 층에 형성된다. 비결정 실리콘 막의 두께는 50 내지 400nm이며, 여기서는 150nm이다. 여기서, 비결정 실리콘 막을 형성하는 조건은 막 형성 압력을 0.3Pa로, 가스(Ar) 흐름 속도는 50sccm으로, 막 형성 전력을 3kW로, 기판 온도를 150℃로 설정하는 것이다. 상기 조건하에서 형성되는 비결정 실리콘 막에 포함되는 아르곤의 원자 농도는 3×1020 내지 6×1020/㎤이고, 그 산소의 원자 농도는 1×1019 내지 3×1019/㎤이다. 그 후에, 열처리는 결정 구조를 가지는 반도체 막의 니켈 농도를 줄이도록 게터링하기 위해 4시간동안 550℃로 전기로에서 행해진다. 램프 어닐링 장치가 전기로 대신에 사용될 수 있다.
에칭 스토퍼로서 장벽 층을 사용하는 경우, 게터링 사이트, 즉 아르곤을 포함하는 비결정 실리콘 막이 선택적으로 제거된다. 그 후, 장벽 층은 희석된 플루오르산에 의해 선택적으로 제거된다. 니켈은 게터링 동안에 높은 산소 농도를 가지는 영역으로 이동하는 경향이 있어, 게터링 후에 산화물 막인 장벽 층을 제거하는 것이 바람직하다.
다음, 얇은 산화물 막은 오존 워터를 사용하여 결정 구조(폴리실리콘 막으로도 칭해짐)를 포함하는 얻어진 실리콘 막의 표면상에 형성된다. 그런 다음, 레지스트 마스크가 형성되고, 실리콘 막은 서로 이격되어 있고 원하는 형태들을 가지는 아일랜드형 반도체 층들을 형성하도록 에칭된다. 반도체 층들이 형성된 후, 레지스트 마스크가 제거된다.
산화물 막은 플루오르산을 포함하는 에칭제에 의해 제거되는 동시에, 실리콘 막의 표면은 워싱된다. 그런 다음, 실리콘을 주로 포함하고 있는 절연막은 게이트 절연막(105)으로 제공되도록 형성된다. 게이트 절연막은 여기서 115nm의 두께를 가지도록 플라즈마 CVD에 의해 형성되는 실리콘 산화질화물 막(합성 비율:Si=32%, O=59%, N=7%, H=2%)이다.
다음, 20 내지 100nm의 두께를 가지는 제 1 도전성 막과 100 내지 400nm의 두께를 가지는 제 2 도전성 막의 적층물은 그 게이트 절연막 상에 형성된다. 이 실시예에서, 50nm의 두께를 가지는 탄탈 질화물 막은 게이트 절연막(105)에 형성되고, 그 후 370nm의 두께를 가지는 텅스텐 막이 그 위에 배치된다. 도전성 막들은 게이트 전극들 및 와이어들을 형성하도록 이하에서 도시되는 절차에 의해 패터닝된다.
제 1 도전성 막 및 제 2 도전성 막의 도전성 재료들은 Ta, W, Ti, Mo, Al, 및 Cu, 또는 합금들 또는 상기 소자들을 주로 포함하는 화합물들로 구성된 그룹으로부털 선택되는 소자들이다. 제 1 도전성 막 및 제 2 도전성 막은 반도체 막들, 통상적으로 인 또는 다른 불순물 소자들로 도핑되는 다결정 실리콘 막들, 또는 Ag-Pd-Cu 합금 막들일 수 있다. 본 발명은 2-층 구조 도전성 막에 한정되지 않는다. 예를 들면, 50nm 두께 텅스텐 막, 500nm 두께 알루미늄-실리콘 합금(Al-Si) 막, 30nm 두께 티타늄 질화물 막으로 구성되고, 이 순서로 적층되는 3-층 구조가 사용될 수 있다. 3-층 구조가 사용되는 경우, 제 1 도전성 막의 텅스텐은 텅스텐 질화물로 대체될 수 있고, 제 2 도전성 막의 알루미늄-실리콘 합금(Al-Si) 막은 알루미늄-티타늄(Al-Ti) 막으로 대체될 수 있고, 제 3 도전성 막의 티타늄 질화물 막은 티타늄 막으로 대체될 수 있다. 대안적으로, 단일-층 도전성 막이 사용될 수도 있다.
ICP(유도성 결합 플라즈마) 에칭은 제 1 도전성 막 및 제 2 도전성 막의 에칭(제 1 에칭 처리 및 제 2 에칭 처리)을 위해 선호된다. ICP 에칭을 사용하고 에칭 조건들(코일 전극에 인가되는 전력량, 기판측 전극에 인가되는 전력량, 기판측 전극의 온도 등)을 조절함으로써, 막들은 에칭될 수 있고 소망하는대로 점점 작아지게 된다. 제 1 에칭 처리는 레지스트 마스크가 형성된 후에 행해진다. 제 1 에칭 조건은, 1Pa의 압력에서 700W의 RF(13.56MHz) 전력을 코일 전극에 인가하는 것과, 에칭 기체로서 CF4, Cl2, 및 O2를 사용하는 것과, 그 가스 흐름 속도 비율을 25:25:10(sccm)으로 설정하는 것을 포함한다. 또한, 기판 측면(샘플 단)은 실질적으로 네거티브 자기 바이어스 전압을 인가하도록 150W(13.56MHz)의 RF 전력을 수신한다. 기판 측면 전극의 영역(크기)은 12.5cm×12.5cm이고, 코일 전극은 직경이 디스크 25cm이다(여기서는, 코일이 제공되는 석영 디스크). W 막은 상기 제 1 에칭 조건들하에서 에칭되어 그 에지들 주변에서 그것을 테이퍼링한다.. 그 후에, 제 1 에칭 조건들은 레지스트 마스크를 제거하지 않는 제 2 에칭 조건들로 전환된다. 제 2 에칭 조건들에는, 에칭 기체로 CF4, Cl2을 사용하는 것, 그 기체의 흐름 속도 비율을 30:30(sccm)으로 설정하는 것, 약 30초 동안에 에칭하기 위해 플라즈마를 생성하도록 1Pa의 압력으로 코일 전극에 500W의 RF(13.56MHz)을 부여하는 것을 포함한다. 또한, 기판 측면(샘플 단)은 실질적으로 네거티브 자기 바이어스 전압을 인가하도록 20W의 RF 전력(13.56MHz)를 수신한다. CF4, Cl2의 혼합이 사용되는 제 2 에칭 조건들 하에서, W 막 및 TaN 막은 거의 동일 수준으로 에칭된다. 제 1 에칭 조건들 및 제 2 에칭 조건들은 제 1 에칭 처리를 구성한다.
다음, 제 1 도핑 처리는 레지스트 마스크를 제거하지 않고도 행해진다. 제 1 도핑 처리는 이온 도핑 또는 이온 주입을 사용한다. 통상적으로, 인(P) 또는 아르세닉(As)은 n형 도전율을 제공하는 불순물 소자이다. 여기서, 이온 도핑이 사용되며, 인화수소(PH3)를 5%의 수소로 희석하여 얻어지는 기체의 흐름 속도는 40sccm으로 설정되고, 1회 분량은 2×1015atoms/㎠으로 설정되고, 가속 전압은 80keV로 설정된다. 이 경우에, 제 1 도전성 층은 n형 도전율을 제공하는 불순물 소자에 대하여 마스크로서 제공되고, 제 1 불순물 영역은 자기-정렬 방법으로 형성된다. 제 1 불순물 영역은 1×1020 내지 1×1021/㎤의 농도로 n형 도전율을 제공하는 불순물 소자로 도핑된다. 여기서, 제 1 불순물 영역과 동일한 농도 영역을 가지는 영역은 n+ 영역으로 칭해진다.
다음은, 적소에 유지되는 레지스트 마스크로 제 2 에칭 처리를 수행한다. 제 3 에칭 조건들은 에칭 기체로 CF4, Cl2를 사용하는 것과, 그 기체 흐름 속도 비율을 30:30(sccm)으로 설정하는 것과, 60초동안 에칭하기 위해 플라즈마를 생성하도록 1Pa의 압력으로 코일 전극에 500W의 RF(13.56MHz) 전력을 제공하는 것을 포함한다. 또한, 기판 측면(샘플 단)은 실질적으로 네거티브 자기 바이어스 전압을 인가하도록 20W의 RF 전력(13.56MHz)을 수신한다. 그런 다음, 제 3 에칭 조건들은 레지스트 마스크를 제거하지 않고도 제 4 에칭 조건들로 전환된다. 제 4 에칭 조건들은 에칭 기체로 CF4, Cl2, 및 O2를 사용하는 것과, 그 기체 흐름 속도 비율을 20:20:20(sccm)으로 설정하는 것과, 약 20초 동안에 에칭하기 위해 플라즈마를 생성하도록 1Pa의 압력으로 코일 전극에 500W의 RF 전력(13.56MHz)을 제공하는 것을 포함한다. 또한, 기판 측면(샘플 단)은 실질적으로 네거티브 자기 바이어스 전압을 인가하도록 20W의 RF 전력(13.56MHz)을 수신한다. 제 3 에칭 조건들 및 제 4 에칭 조건들은 제 2 에칭 처리를 구성한다. 이 단계에서, 게이트 전극들(106 내지 109) 및 하부 층로서의 제 1 도전성 층과 상부 층로서의 제 2 도전성 층을 갖는 와이어들이 형성된다.
다음, 레지스트 마스크는 제 2 도핑 처리를 위해 제거된다. 제 2 도핑 처리는 도핑 이온 또는 이온 주입을 사용한다. 여기서, 이온 도핑이 사용되며, 인화수소(PH3)를 5%의 수소로 희석하여 얻어지는 기체의 흐름 속도는 30sccm으로 설정되며, 1회 분량은 1.5×1014atoms/㎠으로 설정되고, 가속 전압은 90keV로 설정된다. 이 경우에, 제 1 도전성 층 및 제 2 도전성 층은, n형 도전율을 제공하는 불순물 소자에 대하여 마스크들로 제공되고, 제 2 불순물 영역은 자기-정렬 방법으로 형성된다. 제 2 불순물 영역은 1×1016 ~1×1017/㎤의 농도로 n형 도전율을 제공하는 불순물 소자로 도핑된다. 여기서, 제 2 불순물 영역과 동일한 농도 범위를 갖는 영역은 n- 영역으로 칭해진다.
이 실시예에서, 제 1 에칭 처리가 우선 행해지고 그 후 제 1 도핑 처리를 행하며, 제 2 도핑 처리 및 제 2 도핑 처리가 순서대로 실행된다. 그러나, 명백하게, 처리 순서는 이에 한정되지 않는다. 예를 들면, 제 1 에칭 처리는 제 2 에칭 처리, 제 2 도핑 처리 및 제 1 도핑 처리 순으로 다음에 행해질 수 있거나, 또는 제 1 에칭 처리는 제 2 에칭 처리, 제 1 도핑 처리 및 제 2 도핑 처리 순으로 다음에 행해질 수 있다.
다음, 레지스트 마스크는 제 3 도핑 처리를 위해 형성된다. 레지스트 마스크는 n-채널 TFT들을 형성하는 반도체 층들을 커버링한다. 제 3 도핑 처리를 통해서, p형 도전율을 제공하는 불순물 소자로 도핑되는 제 3 불순물 영역은 p-채널 TFT들을 형성하기 위해 반도체 층들에 형성되고, 픽셀 부분 및 구동 회로의 커패시터 기억 장치를 형성하기 위해 반도체 층들에 형성된다. 제 3 불순물 영역들에 p형 도전율을 제공하는 불순물 농도는 1×1018~ 1×1020/㎤이다. 제 3 불순물 영역들은 이전의 단계에서 인(P)으로 이미 도핑되어 있지만, p-형 도전율을 얻기에 충분히 큰 농도로 p형 도전율을 제공하는 불순물 소자로 도핑된다. 여기서, 제 3 불순물 영역들과 동일한 농도 범위를 갖는 영역은 p-영역으로 칭해진다.
전술된 레지스트 마스크를 제거하지 않고도, 제 4 도핑 처리가 행해진다. 제 4 도핑 처리를 통해서, p형 도전율을 제공하는 불순물 소자로 도핑되는 제 4 불순물 영역은 p-채널 TFT들을 형성하기 위해 반도체 층들에 형성되고, 픽셀 부분 및 구동 회로의 저장 커패시터를 형성하기 위해 반도체 층들에 형성된다. 제 4 불순물 영역에 p형 도전율을 제공하는 불순물 소자의 농도는 1×1020~1×1021/㎤이다. 제 4 불순물 영역들은 이전 단계에서 이미 인(P)으로 도핑되어 있지만, p형 도전율을 얻기 위해 인 농도의 1.5 내지 3배의 농도로 p형 도전율을 제공하는 불순물 소자로 도핑된다. 여기서, 제 4 불순물 영역들과 동일한 농도 범위를 갖는 영역은 p+영역으로 칭해진다.
상기 단계들을 통해서, n형 또는 p형 도전율을 가지는 불순물 영역이 각각의 반도체 층에 형성된다. 픽셀 부분 및 구동 회로에서, p _영역들(112) 및 p+영역들(113)은 p-채널 TFT를 형성하는 반도체 층에 형성되는 반면, n _ 영역들(111) 및 n+ 영역(110)은 n-채널 TFT를 형성하는 반도체 층에 형성된다.
다음 단계는 반도체 층들을 도핑하는데 사용되는 불순물 소자의 활성화(activation) 처리이다. 활성화 단계는 램프 광원을 사용하는 고속 열 어닐링(RTA), 뒷 측으로부터의 YAG 레이저 또는 엑시머 레이저의 조사, 또는 노(furnace)를 사용하는 열처리, 또는 이들 방법들의 결합을 사용한다. 여기서, 전기로가 사용되며, 열처리는 활성화 처리에서 4시간 동안 550℃로 질소 분위기에서 행해진다.
다음, 제 1 층간 절연막(114)은 거의 전체 표면을 커버링하는데 사용된다. 이 실시예에서 제 1 층간 절연막은 50nm의 두께를 가지도록 플라즈마 CVD에 의해 형성되는 실리콘 산화물 막이다. 제 1 층간 절연막은 실리콘 산화물 막에 한정되지 않고, 단일 층, 또는 실리콘을 포함하는 다른 절연막들의 적층이 사용될 수 있다.
이 실시예에서 도시되는 예에서, 제 1 층간 절연막은 전술된 활성화 이후에 형성된다. 그러나, 절연막은 활성화 이전에 형성될 수도 있다.
수소를 포함하는 실리콘 질화물 막은 100nm의 두께를 가지도록 제 2 층간 절연막(도시되지 않음)으로서 제 1 층간 절연막에 형성된다. 그 후, 반도체 층들은 반도체 층들을 수소화하도록 열처리(1~12시간동안 300~550℃에서)된다. 이 단계는 제 2 층간 절연막에 포함되는 수소를 사용하여 반도체 층들의 댕글링 결합들을 종료하기 위한 것이다. 반도체 층들은 실리콘 산화물 막인 제 1 층간 절연막의 출현에 상관없이 수소화된다. 사용 가능한 다른 수소화 방법들에는 플라즈마 수소화(플라즈마에 의해 여기되는 수소를 이용)가 있다.
다음, 제 3 층간 절연막(115)은 유기 절연 재료로부터 제 2 층간 절연막에 형성된다. 이 실시예에서, 아크릴 수지 막은 1.05㎛의 두께를 가지도록 형성된다. 다음에는, 게이트 전극들 또는 게이트 와이어들로 작용하는 도전성 층들에 달하는 콘택트 홀들과 불순물 영역들에 달하는 콘택트 홀들이 형성된다. 이 실시예에서, 에칭 처리는 연속적으로 수회 행해진다. 또한, 이 실시예에서, 제 2 층간 절연막은 제 3 층간 절연막을 에칭하기 위해 에칭 스토퍼로서 사용되고, 그 후 제 1 층간 절연막은 제 2 층간 절연막을 에칭하기 위해 에칭 스토퍼로서 사용되며, 그 후 제 1 층간 절연막이 에칭된다.
그 후에, 전극들(116~122), 구체적으로 소스 와이어, 전력 공급선, 리드-아웃 전극, 접속 전극 등은 Al, Ti, Mo 또는 W로부터 형성된다. 여기서, 전극들 및 와이어들은 Ti 막(100nm 두께), 실리콘을 포함하는 Al 막(350nm 두께), 또다른 Ti 막(50nm 두께)의 적층물을 패터닝함으로써 얻어진다. 따라서, 소스 전극, 소스 와이어, 접속 전극, 리드 아웃 전극, 전력 공급선 등은 요구에 따라 형성된다. 층간 절연막으로 커버링되는 게이트 와이어와의 접촉을 위한 리드 아웃 전극은 게이트 와이어의 단부에 제공되고, 다른 와이어들은 또한 외부 회로들 및 외부 전력 공급들에 접속하기 위해 그 단부에 복수의 전극을 가지는 입력/출력 단자 부분을 구비한다.
n-채널 TFT(205)와 p-채널 TFT(206)가 상보적으로 결합되는 CMOS 회로를 갖는 구동 회로(202)와, 복수의 픽셀들 각각이 n-채널 TFT(203) 또는 p-채널 TFT(204)를 갖는 픽셀 부분은 전술된 방법으로 형성된다.
구동 회로에서, n-채널 TFT(제 1 n-채널 TFT)(205)의 반도체 층은, 채널 형성 영역, 상기 영역과 상기 층사이에 개재되는 절연막으로 게이트 전극을 형성하는 도전성 층을 부분적으로 오버랩핑하는 제 2 불순물 영역들(n- 영역들)(111), 하나는 소스 영역으로 기능하고 다른 하나는 드레인 영역으로 기능하는 제 1 불순물 영역들(n+ 영역)(110)을 가진다.
구동 회로에서, p-채널 TFT(제 1 p-채널 TFT)(206)의 반도체 층은, 채널 형성 영역, 상기 영역과 상기 층사이에 개재되는 절연막으로 게이트 전극을 형성하는 도전성 층을 부분적으로 오버랩핑하는 제 3 불순물 영역들(p- 영역들)(112), 하나는 소스 영역으로 기능하고 다른 하나는 드레인 영역으로 기능하는 제 4 불순물 영역들(p+ 영역)(113)을 가진다.
이들 TFT들(제 1 n-채널 TFT 및 제 1 p-채널 TFT)들의 결합들은 시프트 레지스터 회로, 버퍼 회로, 레벨 시프터 회로, 래치 회로 등을 형성하는데 적절하게 사용되어 구동 회로를 구성한다.
픽셀 부분(201), 즉 대다수의 픽셀들이 매트릭스를 형성하도록 배열되는 전체 영역에서, 각각의 픽셀은 다수의 n-채널 TFT들 또는 p-채널 TFT들을 가진다. 이들 TFT들은 나중 단계에서 형성되는 OLED들에 전기적으로 접속되는 TFT들 및 다른 TFT들로 대략 분할될 수 있다. 나중 단계에서 형성되는 OLED들에 전기적으로 접속되는 TFT들은 OLED들로 유입되는 전류를 제어하고 n-채널 TFT들 또는 p-채널 TFT들일 수 있다. 이 실시예에서 나중 단계에서 형성되는 OLED에 전기적으로 접속되는 TFT들은 p-채널 TFT(제 2 p-채널 TFT)(204)이다. 이 실시예에서, 각각의 픽셀은 제 2 p-채널 TFT가 아닌 1개의 TFT를 가지며, 스위칭 TFT로서 n-채널 TFT(제 2 n-채널 TFT)(203)를 가진다. 제 2 n-채널 TFT의 드레인 영역은 접속 전극을 통해 제 2 p-채널 TFT의 게이트 전극에 접속된다. 나중에 형성되는 OLED의 애노드 또는 캐소드에 전기적으로 접속되는 접속 전극(122)은 제 2 p-채널 TFT의 드레인 영역에 형성된다.
전극들은 패터닝되고 그 후 12분 동안 150℃의 열처리를 위해 제거된다. 다음, 픽셀 전극(123)은 제 2 p-채널 TFT의 드레인 영역과 접촉하는 접속 전극과 접촉하고 그 접속 전극을 오버랩핑하도록 형성된다. 이 실시예에서, 픽셀 전극은 OLED의 애노드로서 기능하고, OLED로부터 발광되는 광은 픽셀 전극을 통과한다. 따라서, 투명한 도전성 막은 픽셀 전극에 사용된다. 큰 동작 기능을 가지는 도전성 막, 통상적으로 도전성 산화물 막은 애노드를 위해 사용된다. 도전성 산화물 막은 인듐 산화물, 주석 산화물, 또는 아연 산화물, 또는 이들의 혼합물로 형성된다. 이 실시예에서 픽셀 전극은 110nm의 두께를 가지도록 스퍼터링에 의해 투명 도전성 막인 ITO(인듐 산화물과 주석 산화물의 합금)을 형성하고, 매트릭스 패턴을 형성하도록 그 픽셀 부분에서 패터닝함으로써 얻어지며, 원하는 형태를 가진다. 사용될 수 있는 다른 투명 도전성 막들의 예들에는 인듐 산화물-아연 산화물 합금(In2O3-ZnO) 막과 아연 산화물(ZnO) 막을 들 수 있다. 픽셀 전극이 형성되는 동시에, 전극 패드들은 입력/출력 단자 부분들의 전극들과 접촉하고 그 전극들을 오버랩핑하도록 투명 도전성 막으로 형성되고 패터닝될 수 있다.
픽셀 전극 패터닝을 완료한 후에, 레지스트는 1시간동안 250℃의 열처리를 위해 제거된다.
도 4는 전술된 단계들까지의 제조 공정을 완료한 장치를 도시하고 있다. 제 1 기판(101)에 형성되는 TFT들의 전기 처리는 이 시점에서 행해진다. 50㎛:50㎛로 설정된 채널 폭 W 대 채널 길이 L의 비를 갖는 n-채널 TFT의 V-I 특성 그래프가 도 9에 도시된다. 도 10은 50㎛:50㎛으로 설정된 채널 폭 W 대 채널 길이 L의 비를 갖는 p-채널 TFT의 V-I 특성 그래프를 도시하고 있다
다음, 뱅크로 칭해지는 절연체는 123의 각 단부를 커버링하도록 픽셀 전극(123)의 각 단부에 형성된다. 뱅크는 실리콘을 포함하는 절연막 또는 수지 막으로부터 형성된다. 이 실시예에서, 감광성 아크릴 수지 막은 1㎛의 두께를 가지도록 형성되고 원하는 형태로 패터닝된다. 그런 다음, 열처리는 1시간동안 250℃에서 행해진다.
강도가 높은 기판(제 2 기판), 여기서는 두께가 1.1mm인 석영 기판은 다음에 제공되고, 용제에 용해 가능한 접착제(제 1 접착제,) 또는 광(초음파 광선들)을 조사할 경우 접착력이 저하되는 감광성 접착제(제 1 접착제)를 사용하여 TFT들이 형성되는 측에 접착된다. 따라서, TFT들은 석영 기판(제 2 기판)과 유리 기판(제 1 기판) 사이에 개재된다. 강도가 높은 기판을 사용함으로써 나중의 박리 단계동안에 TFT들을 포함하는 층의 균열을 방지할 수 있다. 이 실시예에서, 워터에 용해 가능한 접착제는 제 1 접착제로서 사용된다. 다른 사용 가능한 접착제의 예들에는, 알콜계 유기 용제에 용해 가능한 접착제 및 감광성 접착제가 있다. 기판을 접착하기 전에, 나중의 박리 단계 동안 박리 현상을 용이하게 하는 이니시에이터를 제공하는 것이 중요하다. 사전 처리로 접착력을 선택적으로(부분적으로) 저하시킴으로써 박리 실패가 방지되고 양품률이 향상된다. 사전 처리는, 니들이 박막을 수직으로 내리눌려 하중을 인가하고 그 막이 박리된 영역 주변을 따라 이동되는 동안에 예를 들면, 박막의 레이저 광 스캐닝 또는 스크래칭으로 구성된다. 이 실시예에서, 스크라이버 장치가 사용되며, 내리 누름의 크기는 0.5kg/㎠의 압력으로 박막을 스크래칭하도록 0.1 내지 2mm로 설정된다.
바람직하게는, 박리는 사전 처리가 행해지는 영역 부근의 영역에서 시작된다.
다음, 제 1 재료 층(텅스텐 막)이 그 위에 형성되는 제 1 기판은 물리적인 처리에 의해 박리된다. 따라서, TFT들을 포함하는 층은 제 2 기판에 전달되고, 노출되는 표면은 제 2 재료 층(스퍼터링에 의해 형성되는 실리콘 산화물 막)이다. 제 1 재료 층과 제 2 재료 층 간의 접착력은 열처리 온도를 견딜 정도로 충분히 강하지만, 기계적인 힘에 대해서는 매우 약하다. 따라서, 제 1 기판은 비교적 적은 힘(예를 들면 손으로, 노즐을 통해 뿌려지는 기체의 압력, 초음파 등)으로 박리될 수 있다. 접착력이 전술된 사전 처리에 의해 부분적으로 약화되므로, 제 1 기판을 벗기는 데에 훨씬 더 적은 힘을 필요로 한다.
제 1 기판 및 제 2 기판을 제공하는 경우, 동일 크기는 작업을 어렵게 하고, 제 2 기판의 크기는 제 1 기판보다 다소 작게 할 수 있다. 다수의 픽셀 부분들이 제 1 기판의 한 시트에 형성되는 경우, 제 1 기판은 각각의 조각이 한 픽셀 부분을 가지도록 조각들로 절단될 수 있다.
다음, 제 3 기판은 석영 기판(제 2 기판) 및 제 3 기판 사이에 TFT들을 개재하도록 제 2 접착제를 이용하여 노출되는 제 2 재료 층에 결합된다. 임의 기판이 제 3 기판으로 사용될 수 있다.
제 2 접착제는 워터에 용해 가능하지 않은 UV-경화형 에폭시 수지로 구성되는 접착제이다. 표면에 AlNxOy 막이 형성되는 (0.3 mm 두께의) 폴리카보네이트(PC) 막은 제 3 기판으로 사용된다. 제 2 재료 층에 대한 접착력이 적어도 AlNxOy 막에 대한 접착력 보다 더 강한 재료를 제 2 접착제로 선택하는 것이 바람직하다. 이 방법에서, 제 3 기판은 제 2 접착제만이 지지체로서 제공되도록 나중 단계에서 박리될 수 있다.
장치가 상기 단계들까지의 제조 공정을 완료할 때, 마이크로미터는 제 2 기판(1.1mm)과 제 3 기판(0.3mm) 사이에 개재되는 층의 총 두께(총 두께에는 한 쌍의 기판들의 두께가 포함됨)를 측정하는데 사용된다. 그 측정된 두께는 1.6 내지 1.9mm이다.
TFT들을 개재하는 한 쌍의 기판들은 워터로 채워진 탱크에 완전히 침지되어, 워터에 용해 가능한 접착제(제 1 접착제)를 용해하고 제 2 기판을 박리한다. 워터 용해 가능한 접착제(제 1 접착제)의 용해 속도는 레이저 광의 조사 또는 초음파에 의해 증가될 수 있다. 동시에, 워터에 침지됨으로써 제 3 기판을 박리하도록 계면에서 제 2 접착제로부터 제 3 기판이 분리된다. 제 2 기판 및 제 3 기판이 동일 단계에서 박리되지만, 상이한 단계들에서 박리될 수도 있다.
박리는 습기를 증발시키는 열처리 다음에 행해진다. 워터 용해 가능한 접착제를 완전히 제거하는 처리는 제 2 기판이 박리된 후에 행해질 수 있다.
따라서, 지지체로서 제공되는 제 2 접착제만을 갖는 TFT들을 포함하는 층은 얻어진다. 이 단계에서, TFT들의 전기 측정이 다시 행해진다. 50㎛:50㎛로 설정된 채널 폭 W 대 채널 길이 L의 비를 갖는 n-채널 TFT의 V-I 특성 그래프가 도 11에 도시된다. 도 12는 50㎛:50㎛로 설정되는, 채널 폭 W 대 채널 길이 L의 비를 갖는 p-채널 TFT의 특성 그래프를 도시한다.
도 9 내지 도 12로부터 알 수 있듯이, TFT 특성에는 거의 변화가 없다. 따라서, 상기 절차들을 행함으로써 행해지는 전송 및 부착은 TFT들에 영향을 미치지 않는다라고 말할 수 있다. TFT들이 플라스틱 기판에 직접 형성되지만, 기판의 낮은 내열로 인해, 300℃ 또는 그 이상의 열처리가 도 9 내지 도 12에서와 같은 양호한 특성을 가지는 TFT들을 형성할 뿐만 아니라 수행하는 것을 어렵게 한다. 이 실시예에서 도시되는 바와 같이, 내열 기판에 TFT들을 형성하고 내열 기판을 박리함으로써, 도 9 내지 도 12에서와 같은 양호한 특성을 가지는 TFT들을 얻을 수 있다.
장치가 상기 단계들까지의 제조 공정을 완료할 때, 마이크로미터는 지지체로서 제 2 접착제만을 사용하고 TFT들을 포함하는 층의 총 두께(제 2 접착제의 두께를 포함)를 측정하는데 사용된다. 측정된 그것의 두께는 140 내지 230㎛이다. 상기에 의해 증명되는 바와 같이, 총 두께는 PC 막(0.3mm)보다 더 얇을 수 있다. TFT 특성이 얇은데도 불구하고 측정되므로, 제 2 접착제는 그 자체로 충분한 지지체를 이루고, 장치는 반도체 장치로 구동될 수 있다는 것을 알 수 있다.
다음, EL 층은 단부들이 뱅크로 커버링되는 픽셀 전극에 형성되고, OLED의 캐소드가 그 위에 형성된다.
EL 층(발광하고, 발광을 야기하도록 캐리어들을 이동시키는 층)는 발광 층을 가지며, 전하 수송 층들 및 전하 주입 층들의 자유로운 결합을 가진다. 예를 들면, 저분자 중량 유기 EL 재료 또는 고분자 중량 유기 EL 재료가 EL 층을 형성하는데 사용된다. EL 층은 싱글렛 여기(형광)(싱글렛 혼합)에 의해 광을 방출하는 발광 재료로 형성된 박막, 또는 트리플렛 여기(발광)(트리플렛 혼합)에 의해 발광하는 발광 재료로 형성되는 박막일 수 있다. 실리콘 카바이드와 같은 무기 재료들은 전하 수송 층들 및 전하 주입 층들에 사용될 수 있다. 알려진 유기 EL 재료들 및 무기 재료들이 사용될 수도 있다.
캐소드의 바람직한 재료는 작은 동작 기능을 가지는 금속(통상적으로, 주기 테이블에서 그룹 1 또는 2에 속하는 금속 소자) 또는 이러한 금속의 합금이다. 발광 효율은 동작 기능이 작을 수록 향상된다. 따라서, 알칼리 금속들 중 하나인 Li(리튬)을 포함하는 합금 재료는 특히 캐소드 재료로 바람직하다. 또한, 캐소드는 모든 픽셀들에 공통인 와이어로 기능하고 접속 와이어를 통해 입력 단자부에 단말 전극을 구비한다.
다음, 적어도 캐소드, 유기 혼합 층, 및 애노드를 가지는 OLED는, 외부로부터 완전히 OLED를 절단하고 EL 층의 산화로 인해 열화를 가속하는 습기 및 산소와 같은 외부 물질의 침투를 방지하도록, 유기 수지, 보호막, 시일링 기판, 또는 시일링 캔에 의해 시일링되는 것이 바람직하다. 그러나, FPC가 후에 접속될 필요가 있는 입력/출력 단자 부분에 보호막 등을 제공할 필요는 없다.
FPC(가요성 인쇄 회로)는 이방성 도전성 재료를 사용하여 입력/출력 단자 부분들의 전극들에 부착된다. 이방성 도전성 재료는 그 표면이 Au 등으로 도금되는 지름이 수 십 내지 수백 ㎛인 도전성 입자들 및 수지로 구성된다. 도전성 입자들은 FPC에 형성되는 와이어들과 입력/출력 단자 부분들의 전극들을 전기적으로 접속한다.
필요한 경우, 편광판 및 위상 차분(phase difference) 판으로 구성되는 원형 편광판과 같은 광학 막이 제공될 수 있으며, IC 칩이 장착될 수도 있다.
상기 단계들을 통해서, FPC가 접속되는 모듈 타입 발광 장치가 완성된다. 이 실시예의 발광 장치에서, OLED로부터 방출되는 광은 제 2 접착제만을 통과하여 관찰자의 눈에 도달한다. 따라서, 제 2 접착제는 광투과성 재료로로부터 형성되는 것이 바람직하다.
대안으로, 이 실시예에서, 픽셀 전극은 캐소드로 제공되고 EL 층 및 애노드는 그 캐소드에 적층되므로, 광은 발광 방향과 반대 방향으로 방출된다. 이 경우에, 애노드는 광투과성 재료로 형성된다.
이 실시예에서 도시되는 예에서, OLED는 제 2 접착제만이 지지체로서 제공되는 시점으로 제조가 처리된 후에 형성된다. 그러나, 제 1 기판을 박리하기전에 OLED를 시일하고, 그 후 제 2 기판을 접착하고, 제 1 기판을 박리하고, 제 3 기판을 접착하고, 제 2 기판 및 제 3 기판을 박리할 수 있다. OLED를 형성한 후에 기판을 박리하는 경우에, 용제로 유기 용제를 사용하고, 용제로서 워터를 사용하고, 워터 용해 가능한 접착제를 이용하는 대신 유기 용제에 용해 가능한 접착제를 이용하는 것이 바람직하다.
OLED 형성이 기판 박리보다 우선하는 경우 제 2 접착제를 적절하게 선택하면, 제 3 기판이 제자리에 남는 동안 제 2 기판만을 박리하는 것은 가능하다. 이 경우에, OLED를 구비하는 발광 장치가 플라스틱 기판에 형성될 수 있다.
[실시예 2]
이 실시예에서, 실시예 1과 부분적으로 상이한 단계에 의해 OLED를 구비하는 발광 장치를 제조하는 예가 기술된다.
실시예 1에 따르면, 제 1 에칭 처리를 완료한 상태가 얻어진다. 실시예 1과는 달리, 제 1 도핑 처리, 제 2 도핑 처리, 제 2 도핑 처리는 제 1 에칭 처리가 실행된 후에 순서대로 실행된다. 그러나, 이 실시예에서, 제 2 에칭 처리는 제 1 에칭 처리가 실행된 후에 실행된다. 레지스트 마스크를 제거한 후에, 저농도 도핑은 제 5 불순물 영역(n-- 영역)을 형성하기 위해 새로운 도핑 처리에 의해 실행된다. 이어서, 새로운 레지스트 마스크가 형성되고, 도핑은 제 2 도핑 처리와 동일한 분량을 사용하여 선택적으로 실행되며, 이것에 의해 도핑은 제 1 도핑 처리와 동일한 분량을 사용하여 실행된다.
이 실시예의 단계들에 의해 형성되는 TFT는 도 5를 참조하여 기술된다.
이 실시예에서, 제 5 불순물 영역(n--영역)은 새로운 도핑 처리에 의해 저 농도로 실행함으로써 형성된다. 게이트 전극(305 내지 308)은 전체 표면으로 도핑을 실행하도록 마스크로서 사용된다. 도핑 처리가 이온 도핑 또는 이온 주입에 사용될 수 있다. 이온 도핑 처리의 조건은, 1회 분량이 1.5×1014atoms/㎤이고, 가속 전압은 60 내지 100keV이다는 것이다. n형 도전율을 제공하는 불순물 소자들에는 인(P) 또는 아르센(As)이 사용될 수 있다. 제 5 불순물 소자 영역은 자기 정렬 방법으로 형성된다. n-형 불순물 소자는 1×1016 내지 1×1017/㎤로 제 5 불순물 영역에 부가된다. 이 실시예에서, 제 5 불순물 영역과 동일한 농도 영역은 n'' 영역으로 칭해진다.
이어서, 새로운 레지스트 마스크가 형성된다. 이 경우에, 스위칭 TFT(403)의 OFF 전류치가 저하되므로, 마스크는 픽셀 부분(401)의 스위칭 TFT(403) 또는 그 일부를 형성하는 반도체 층의 채널 형성 영역을 커버링하도록 형성된다. 또한, 마스크는 구동 회로의 p-채널 TFT(406) 또는 그 주변 영역을 형성하는 반도체 층의 채널 형성 영역을 보호하도록 형성된다. 또한, 마스크는 픽셀 부분(401)의 전류 제어 TFT(404) 및 그 주변 영역을 형성하는 반도체 층의 채널 형성 영역을 커버링하도록 형성된다.
제 2 불순물 영역(311)은, 전술된 레지스트 마스크들을 사용하는 제 2 도핑 처리와 동일한 분량을 사용하여 선택적으로 도핑함으로써 게이트 전극(305)의 일부와 오버랩핑한다.
전술된 레지스트 마스크들을 제거하지 않고, 도핑은 제 1 불순물 영역(312, 315)을 형성하도록 제 1 도핑 처리와 동일한 분량을 사용하여 선택적으로 실행된다. 스위칭 TFT(403)에서, 레지스트로 커버링되는 영역은 제 5 불순물 영역(316)이 된다.
전술된 단계들에서, 도핑은 n-채널 TFT의 활성화 층은 되는 반도체 층에 대하여 실행된다.
다음, 실시예 1과 같이, 전술된 레지스트 마스크들을 제거한 후에, 레지스트 마스크가 형성되고, 제 3 및 제 4 도핑 처리들을 연속적으로 실행한다.
전술된 단계들에서, n-형 또는 p-형 도전형 불순물 영역은 각각의 반도체 층에 형성된다. 픽셀 부분(401)과 구동 회로(402)에서, p_영역들(314, 318), p+ 영역ㄷ들13, 317)은 p_채널형 TFT를 형성하는 반도체 층에 형성되고, n- 영역(311) 및 n+ 영역(312)은 구동 회로(402)의 n-채널 TFT를 형성하는 반도체 층에 형성되고, n+ 영역(315) 및 n--영역(316)은 픽셀 부분(401)의 n-채널형 TFT를 형성하는 반도체 층에 각각 형성된다.
실시예 1에 따라, 각 반도체 층에 부가되는 불순물 소자들의 활성화 공정이 실행된다. 다음, 제 1 층간 절연막(309)의 형성 공정, 제 2 층간 절연 공정(도시되지 않음)의 형성 공정, 반도체 층의 수소화 공정, 및 제 3 층간 절연막(310)의 형성 공정이 실시예 1에 따라 실행된다.
접속 전극(326)과 오버랩핑하도록 접촉하는 픽셀 전극(319)은 나중에 형성된다. 접속 전극은 p-채널 TFT로 구성되는 전류 제어 TFT의 드레인 영역에 접촉한다. 이 실시예에서, 픽셀 전극은 OLED의 애노드로 기능하고, OLED에서부터 픽셀 전극으로 광을 전달하는 투명 도전성 막이다.
다음, 콘택트 홀은 게이트 와이어링이 되는 게이트 전극 또는 도전성 층에 도달하고, 그 콘택트 홀은 각각의 불순물 영역에 도달한다. 다수의 에칭 공정들은 이 실시예에서 순차적으로 실행된다. 제 3 층간 절연막이 에칭 스토퍼로서 제 2 층간 절연막을 사용함으로서 에칭된 후에, 제 2 층간 절연막은 에칭 스토퍼로서 제 1 층간 절연막을 사용함으로써 에칭되며, 이것에 의해 제 1 층간 절연막이 에칭된다.
그 후에, 전극들(320 내지 326), 특히 소스 와이어링, 전류 공급선, 드로우잉 전극, 접속 전극은 Al, Ti, Mo, W 등을 사용하여 형성된다. 이 실시예에서, 이러한 전극들 및 와이어링들의 재료로서, Ti 막(두께가 100nm), 실리콘을 포함하는 Al 막(두께가 350nm), Ti 막(두께가 50nm)으로 구성된 적층 구조가 사용될 수 있고, 패터닝이 실행된다. 따라서, 소스 전극 또는 소스 와이어링, 접속 전극, 드로잉 전극, 전력원 공급 라인 등이 적절하게 형성된다. 층간 절연막에 의해 커버링되는 게이트 와이어링을 접촉하기 위한 드로잉 전극은 게이트 와이어링의 주변에 형성된다. 외부 회로 또는 외부 전력원을 접속하는 전극이 형성되는 입력-출력 단자 부분은 각각의 와이어링의 또 다른 주변에 형성된다. 이전에 형성된 픽셀 전극(319)을 접촉하고 그와 오버랩핑하도록 형성되는 접속 전극(326)은 전류 제어 TFT(404)의 드레인 영역을 접촉한다.
전술된 바와 같이, n-채널 TFT(405), p-채널 TFT(406), 이들 TFT들을 상보적으로 결합함으로써 형성되는 CMOS 회로를 구비하는 구동 회로와, 한 픽셀에 다수개인 n-채널 TFT(403) 또는 p-채널 TFT(404)를 갖는 픽셀 부분(401)이 형성된다.
패터닝이 완성된 경우, 열처리는 실시예 1과 같이 레지스트를 제거함으로써 실행되고, 이어서, 뱅크로 칭해지는 절연체(327)는 양 단부측의 픽셀 전극(319)의 엣지 부분을 커버링하도록 형성된다. 뱅크는 절연막 또는 수지 막에 의해 형성될 수 있다.
실시예 모드 1 또는 2에 따르면, 제 2 재료 층(310)을 접촉하는 접착제(300)가 지지체로서 사용되는 TFT를 포함하는 층은 얻어질 수 있다.
다음, EL 층(328) 및 OLED의 캐소드(329)는 그 엣지 부분이 실시예 1에 따라 뱅크에 의해 커버링되는 픽셀 전극에 형성된다.
이 단계까지의 상태는 도 5에 도시된다.
이하의 단계들은 OLED가 유기 수지, 보호막, 시일링 기판, 또는 시일링 캔을 사용하여 적어도 캐소드, 유기 혼합 층 및 애노드를 갖는 OLED를 시일링함으로써 외부로부터 절단된다. 이것에 의해, 외부로부터 OLED를 완전히 절단함으로써 EL 층을 열화시키는 워터 및 산소와 같은 재료가 OLED에 침투하는 것을 방지한다.
다음, FPC(가요성 인쇄 회로)는 이방성 전도성 재료들을 사용함으로써 입력-출력 단자 부분들의 각 전극에 고정된다.
전술된 단계들을 통해서, FPC를 접속하는 모듈형 발광 장치가 완성된다. 이 실시예의 발광 장치에서, 제 2 접착제만을 통과하는 OLED로부터 방출되는 광을 뷰어가 볼수 있다. 따라서, 광 투과 특성을 갖는 재료가 제 2 접착제로 사용되는 것이 바람직하다.
[실시예 3]
실시예 1 또는 2에 의해 얻어지는 모듈형 발광 장치(또한 EL 모드로 칭해짐)의 상면도 및 단면도가 도시된다.
도 6A는 EL 모듈의 상면도이고, 도 6B는 도 6A의 A-A'의 라인을 따라 취해진 단면도이다. 도 6A는 베이스 절연막(501)이 접착제(500)(예를 들면, 제 2 접착제 등)에 형성되고, 픽셀 부분(502), 소스 측 구동 회로(504) 및 게이트 측 구동 회로(503)가 그 위에 형성되는 것을 보여준다. 이 픽셀 부분 및 구동 회로는 전술된 실시예 1 또는 2에 따라 얻어질 수 있다.
참조 번호 518은 유기 수지이고, 519는 보호막이다. 픽셀 부분 및 구동 회로 부분은 이 유기 수지(518)로 커버링되고, 유기 수지(518)는 보호막(519)에 의해 커버링된다. 또한, 유기 수지는 접착제를 사용하여 커버 재료에 의해 시일링될 수 있다. 커버 재료는 박리가 행해지기전에 지지 매체로서 부착될 수 있다.
또한, 참조 번호 508은 소스 측 구동 회로(504) 및 게이트 측 구동 회로(503)로 입력되는 신호들을 전송하는 와이어링을 나타내고, 외부 입력 단자가 되는 FPC(가요성 인쇄 회로)로부터 비디오 신호 및 클럭 신호를 수신한다. 또, 여기서 FPC만이 도면에 도시되고 있지만, 인쇄 와이어링 보드(PWB)는 이 FPC에 부착될 수 있다. 본 상세에서의 발광 장치는 발광 장치 자체를 포함할 뿐만 아니라 거기에 FPC 또는 PWB가 부착되는 상태를 포함하는 것으로 가정된다.
도 6B에 도시되는 단면 구조가 기술된다. 베이스 절연막(501)은 접착제(500)에 형성된다. 픽셀 부분(502) 및 게이트 구동 회로(503)는 절연막(501) 상에 형성된다. 픽셀 부분(502)은 전류 제어 TFT(511) 및 이 전류 제어 TFT(511)의 드레인에 전기적으로 접속되는 픽셀 전극(512)을 포함하는 다수의 픽셀들로 구성된다. 또한, 게이트 구동 회로(503)는 n-채널 TFT(513) 및 p-채널 TFT(514)와 결합되는 CMOS 회로를 사용함으로써 형성된다.
TFT들(511, 513, 514를 포함함)은 실시예 1의 n-채널 TFT 및 실시예 1의 p-채널 TFT에 따라 제조될 수 있다.
픽셀 부분(502), 소스 측 구동 회로(504) 및 게이트 측 구동 회로(503)가 실시예 2에 따라 동일 기판에 형성된 후에, 접착제(500)만이 실시예 모드 1 또는 2에 따라 지지 매체로서 사용된다.
픽셀 전극(512)은 발광 소자(OLED)의 애노드로 기능한다. 뱅크(515)는 픽셀 전극(512)의 양 단부에 형성된다. 발광 소자의 유기 혼합 층(516) 및 캐소드( 517)는 픽셀 전극(512)에 형성된다.
유기 혼합 층(516)으로서, 유기 혼합 층(발광을 실행하고 그 캐리어를 이동하는 층)은 발광 층, 전하 수송 층 또는 전하 주입 층을 자유롭게 결합함으로써 형성될 수 있다. 예를 들면, 낮은 분자 시리즈 유기 혼합 재료 및 고분자 시리즈 유기 혼합 재료가 사용될 수 있다. 또한, 유기 혼합 층(516)로서, 싱글렛 여기에 의해 광을 방출하는 발광 재료(싱글렛 혼합물)를 포함하는 박막, 또는 트리플렛 여기에 의해 광(인광)을 방출하는 발광 재료(트리플렛 혼합물)를 포함하는 박막이 사용될 수 있다. 또한, 전하 수송 층 및 전하 주입 층으로서 실리콘 카바이드와 같은 유기 재료를 사용하는 것이 가능하다. 이러한 유기 및 무기 재료들과 같이, 알려진 재료들이 사용될 수 있다.
캐소드(517)는 모든 픽셀들에 대한 공통 와이어링으로 기능하고, 접속 와이어링(508)을 통해 FPC(509)에 전기적으로 접속된다. 또한, 픽셀 부분(502) 및 게이트 측 구동 회로(503)에 포함되는 소자들은 캐소드(517), 유기 수지(518) 및 보호막(519)에 의해 모두 커버링된다.
또한, 유기 수지(518)로서 가능한 범위까지 가시광에 대하여 투명하거나 또는 반투명한 재료를 사용하는 것이 바람직하다. 또한, 유기 수지(518)는 가능한 범위까지 습기 또는 산소와 같은 불순물들을 전송하지 않는 재료인 것이 바람직하다.
또한, 발광 소자를 유기 수지(518)로 완전히 커버링한 후에, 보호막(519)은 도 6A 및 도 6B에 도시된 바와 같이 유기 수지(518)의 표면(노출 표면)에 적어도 형성되는 것이 바람직하다. 보호막은 기판의 후면을 포함하는 전체 표면에 형성될 수 있다. 이러한 경우에, 어떠한 보호막 부분도 외부 입력 단자(FPC)가 제공되는 위치에 형성되지 않도록 보호막을 주의 있게 형성할 필요가 있다. 마스크는 막이 이 위치에 보호막을 형성하는 것을 방지하는데 사용된다. 외부 입력 단자 부분은 막이 보호막을 형성하지 못하도록 CVD 장치의 마스킹 테이프로서 사용되는 Teflon(등록 상표명)으로 제조된 테이프와 같은 테이프로 커버링될 수 있다. 실리콘 질화물 막, DLC 막, 또는 ALNXOY 막은 보호막(519)으로서 사용될 수 있다.
전술된 바와 같이 구성되는 발광 소자는 외부로부터 발광 소자를 완전히 격리시키도록 보호막(519)으로 둘러싸여지며, 따라서 산화에 의해 유기 혼합 층의 열화를 가속화하는 워터 및 산소와 같은 재료들이 외부에서 유입되지 못하게 된다. 또한, 열 도전율을 가지는 막은 생성되는 열의 손실을 가능하게 한다. 따라서, 향상된 신뢰도를 갖는 발광 장치가 얻어진다.
픽셀 전극이 캐소드로서 사용되는 또다른 배열이 고려될 수 있으며, 유기 혼합 층 및 애노드는 도 6B에 나타나는 방향과 반대 방향으로 광을 방출하도록 결합하여 형성된다. 도 7은 이러한 배열의 예를 도시하고 있다. 그 상면도는 도 6A에 도시된 상면도와 동일하고, 따라서 단면도만을 참조하여 기술된다.
도 7의 단면도에 도시되는 구조가 기술된다. 절연막(610)은 접착제(600)에 형성되고, 픽셀 부분(602) 및 게이트-측 구동 회로(603)는 그 절연막(610) 위에 형성된다. 픽셀 부분(602)은 전류 제어 TFT(611) 및 그 전류 제어 TFT(611)의 드레인에 전기적으로 접속되는 픽셀 전극(612)을 포함하는 다수의 픽셀들에 의해 형성된다. 또한, 접착제(600)만이 실시예 모드에 따라 지지 매체로서 사용된다. 게이트측 구동 회로(603)는 n-채널 TFT(613) 및 p-채널 TFT(614)가 결합된 CMOS 회로를 사용함으로써 형성된다.
이러한 TFT들(611, 613, 614 등)은 실시예 1의 n-채널 TFT 및 실시예 1의 p-채널 TFT와 동일한 방법으로 제조될 수 있다.
픽셀 전극(612)은 발광 소자(OLED)의 캐소드로 기능한다. 뱅크들(615)은 픽셀 전극(612)의 대향 단부들에 형성되고, 유기 혼합 층(616) 및 발광 소자의 애노 드(617)가 픽셀 전극(612) 위에 형성된다.
또한, 애노드(617)는 모든 픽셀들에 접속되는 공통 와이어링 소자로 기능하고, 접속 와이어링(608)을 통해 FPC(609)에 전기적으로 접속된다. 픽셀 부분(602) 및 게이트측 구동 회로(603)에 포함되는 모든 소자들은 애노드(617), 유기 수지(618) 및 보호막(619)으로 커버링된다. 커버 부재(620)는 접착제에 의해 소자 층에 접착된다. 리세스가 커버 부재에 형성되고 건조제(621)가 그 내부에 설정된다.
도 7에 도시된 장치에서, 픽셀 전극은 캐소드로 사용되고, 유기 혼합 층 및 애노드는 결합하여 형성되어, 광은 도 7의 화살표 방향으로 발광된다.
상부 게이트 TFT들이 예로서 기술되고 있지만, 본 발명은 TFT 구조와 상관없이 적용될 수 있다. 예를 들면, 본 발명은 하부 게이트(반전되는 스태거형 구조) TFT들 및 스태거형 구조 TFT들에 적용될 수 있다.
[실시예 4]
이 실시예는 도 8에 도시되는 바와 같이, 픽셀 전극들이 광투과 특성을 가지는 도전성 막 및 반사 특성을 갖는 금속성 재료로 형성되는 반투과형 표시 장치의 예이다.
액정 표시 장치에서, 픽셀 전극들로 기능하는 n-채널 TFT은 실시예 1 또는 2에 따라 형성될 수 있다. TFT들을 커버링하는 층간 절연 층을 형성하는 단계와 이 단계이전에 실행되는 단계들은 실시예 1에서와 같으며, 그에 대한 기술은 반복되지 않을 것이다. TFT의 소스 영역 또는 드레인 영역과 접촉하는 2개의 전극들 중 하나는, 픽셀 전극(반사 부분)(702)을 형성하도록 반사 특성을 갖는 금속성 재료로 형성된다. 이어서, 광 투과 특성을 가지는 도전성 막으로 이루어진 픽셀 전극(투과 부분)(701)은 픽셀 전극(반사 부분)(702)을 오버랩핑하도록 형성된다. 광 투과 특성을 가지는 도전성 막으로서, 예를 들면 인듐-주석 산화물(ITO), 인듐-아연 산화물(In2O2-ZnO) 또는 아연 산화물(ZnO)이 사용될 수 있다.
픽셀 TFT는 전술된 단계들과 같이 제 1 기판에 형성된다. 제 1 기판이 실시예 모드 1 또는 2에 따라 박리된 후에, 층은 접착제(700)만이 지지 매체로서 기능한다.
정렬 막이 형성되고 러빙(rubbing) 처리가 행해진다. 이 실시예에서, 정렬 막이 형성되기 전에, 유기 수지 막, 예를 들면 아크릴 수지 막은 기판들을 이격되게 유지하도록 원하는 위치들에 주상(columnar) 스페이서들(도시되지 않음)을 형성하도록 패터닝된다. 주상 스페이서들은 기판의 전체 표면상에 뿌려지는 구형 스페이서들로 대체될 수 있다.
지지 매체로 기능하는 대향 기판이 다음에 제공된다. 대향 기판은 착색 층 및 광 차폐 층들이 픽셀들에 대하여 정렬되는 컬러 필터(도시되지 않음)를 구비한다. 광 차폐 층은 또한 구동 회로 부부에 배치된다. 평탄화 막은 컬러 필터 및 광 차폐 층을 커버링하도록 형성된다. 평탄화 막에, 대향 전극이 픽셀 부분의 투명 도전성 막으로부터 형성된다. 정렬 막은 대향 기판의 전체 표면상에 형성되며, 러빙 처리가 행해진다.
픽셀 부분 및 구동 회로가 형성되는 접착제(700)와 대향 기판은 시일링 재료에 의해 함께 부착된다. 시일링 재료로 충전재가 혼합되고, 기판들의 2개 시트는 열 형태로 상기 충전재 및 스페이서에 의한 균일 간격으로 함께 부착된다. 그런 다음, 양 기판들 사이에서 액정 재료가 주입되고 시일링 혼합물(도시되지 않음)로 완전히 시일링된다. 후광(704) 및 광 가이드 판(705)은 얻어진 액정 모듈에 제공된다. 액정 모듈은 그 후에 커버(706)로 커버링된다. 이것에 의해, 도 8의 단면에 부분적으로 도시되는 바와 같은 액티브 매트릭스형 액정 표시 장치가 완성된다. 커버 및 액정 모듈은 접착제 및 유기 수지를 사용함으로써 서로 접착된다. 플라스틱 기판과 대향 기판이 서로 접착되는 경우, 그 대향 기판과 대향 기판을 에워싸도록 배치되는 프레임 사이의 공간은 접착용 유기 수지로 충전된다. 표시 장치가 반투과 형태로 이루어지므로, 편광판(703)은 접착제(700)와 대향 기판 모두에 부착된다.
충분한 양의 외부 광이 공급되는 경우, 표시 장치는, 후광이 오프 상태로 유지되는 동안에 대향 기판에 제공되는 카운터 전극과 픽셀 전극(반사 부분)(702) 사이의 액정을 제어함으로써 표시가 실행되는 방법으로 반사 형태로 구동된다. 외부 광의 양이 충분하지 못하는 경우, 후광은 턴온되며, 대향 기판에 제공되는 카운터 전극과 픽셀 전극(투과 부분)(701) 사이의 액정을 제어함으로써 표시가 실행된다.
그러나, 사용되는 액정이 TN 액정 또는 STN 액정인 경우에, 액정의 꼬임각은 반사 형태와 투과 형태 사이에서 변환된다. 따라서, 편광판 및 위상 차분 판을 최적화할 필요가 있다. 예를 들면, 액정(예를 들면, 고분자 중량의 액정을 사용하는 편광판)의 꼬임각을 조절하는 광 회전 보상 메커니즘을 별개로 제공할 필요가 발생한다.
[실시예 5]
본 발명을 실행함으로써 형성되는 구동 회로 및 픽셀 부분은 다양한 모듈들(액티브 매트릭스형 액정 모듈, 액티브 매트릭스형 EL 모듈 및 액티브 매트릭스형 EC 모듈)에 사용될 수 있다. 즉, 전기 장비들의 모두는 본 발명을 실행함으로써 완성된다.
이러한 전기 장치들로서 다음과 같은 것이 제공된다: 비디오 카메라들, 디지털 카메라들, 헤드 장착형 표시 장치(고글형 표시 장치), 차량 내비게이션 시스템들, 투광기들, 차량 스테레오들, 개인용 컴퓨터들, 휴대용 정보 단말기들(차량 컴퓨터들, 이동 전화들 또는 전자 북 등) 등. 이러한 예들은 도 13 내지 도 15에 도시된다.
도 13a는 본체(2001), 이미지 입력부(2002), 표시부(2003), 키보드(2004) 등을 포함하는 개인용 컴퓨터이다.
도 13b는 본체(2101), 표시부(2102), 음성 입력부(2103), 동작 스위치들(2104), 배터리(2105) 및 이미지 수신부(2106) 등을 포함하는 비디오 카메라이다.
도 13c는 본체(2201), 카메라 부분(2202), 이미지 수신부(2203), 동작 스위치들(2204) 및 표시부(2205)등을 포함하는 이동 컴퓨터이다.
도 13d는 본체(2301), 표시부(2302), 암 부분(2303) 등을 포함하는 고글형 표시 장치이다.
도 13e는, 본체(2401), 표시부(2402), 스피커부(2403), 기록 매체(2404), 동작 스위치들(2405) 등을 포함하는, 프로그램이 기록된 기록 매체를 사용하는 플레이어(이후 기록 매체로 칭해짐)이다. 이 장치는 기록 매체로 DVD(디지털 다기능 디스크), CD 등을 사용하고, 음악 감상, 영화 감상, 게임들을 실행할 수 있고 인터넷에 사용할 수 있다.
도 13f는 본체(2501), 표시부(2502), 뷰 파인더(2503), 동작 스위치들(2504), 이미지 수신부(도시되지 않음) 등을 포함하는 디지털 카메라이다.
도 14는 운전자의 좌석 영역을 도시하는 도면이다. 사운드 재생 장치, 구체적으로, 차량 오디오 및 차량 네비게이션은 대쉬보드에 제공된다. 차량 오디오의 본체(2701)는 표시부(2702), 동작 스위치들(2703, 2704)을 포함한다. 본 발명을 표시 부분(2702)에 적용함으로서, 얇고 경량인 차량 오디오가 얻어질 수 있다. 본 발명을 차량 네비게이션 시스템의 표시부(2801)에 적용함으로써, 얇고 경량인 차량 네비게이션 시스템이 얻어질 수 있다.
동작 핸들부(2602)에서. 속도 미터 계기들을 디지털 표시하는 표시 부(2603)이 대쉬보드(2601)에 형성된다. 본 발명을 표시부(2702)에 적용함으로써, 얇고 경량인 머신들의 표시 장치가 얻어질 수 있다.
또한, 대쉬보드부(2601)의 곡면에 부착된 표시부(2605)가 형성될 수 있다. 본 발명을 표시부(2605)에 적용함으로써, 얇고 경량인 머신들 또는 이미지 표시 장치의 표시부가 얻어질 수 있다.
또한, 프론트 유리(2604)의 만곡 면에 부착되는 표시부(2600)가 형성될 수 있다. 본 발명이 그 표시부(2600)에 적용하는 경우, 투광성을 가지는 재가 사용될 수 있다. 얇고 경량인 머신들 또는 이미지 표시 장치의 표시 장치가 얻어질 수 있다. 이 실시예에서, 프론트 유리가 사용되지만, 또 다른 윈도우 유리가 얻어질 수 있다.
이 실시예에서, 차량 장착형 오디오 및 차량 네게이션이 도시되지만, 이 실시예는 또다른 표시 장치 또는 고정형 오디오 및 네비게이션 장치에 사용될 수 있다.
도 15A는 본체(2901), 음성 출력부(2902), 음성 입력부(2903), 표시 부(2904), 동작 스위치들(2905), 안테나(2906), 이미지 출력부(CCD, 이미지 센서, 등)(2907) 등을 포함하는 이동 전화이다.
도 15B는, 본체(3001), 표시부들(3002, 3003), 기록 매체(3904), 동작 스위치들(3005) 및 안테나(3006) 등을 포함하는 휴대용 북(전자 북)이다.
도 15C는 본체(3101), 지지부(3102), 표시부(3103) 등을 포함하는 표시 장치이다.
또한, 도 15C에 도시되는 표시 장치는 소형이고, 중간 크기 또는 대형 크기 스크린, 예를 들면 5 내지 20인치 크기이다. 또한, 이러한 크기들을 갖는 표시 부분을 제조하기 위해, 한 측면에 1미터 기판을 사용하여 집단 프린트함으로써 대량 생산하는 것이 바람직하다.
전술된 바와 같이, 본 발명의 적용 가능 범위는 극히 크며, 본 발명은 다양한 영역들의 전기 장비들에 적용될 수 있다. 이러한 실시예의 전자 장치들은 실시예 1 내지 4의 구성들의 임의 결합을 이용함으로써 달성될 수 있다.
[실시예 6]
이 실시예에서, 실시예 5에 도시되는 표시 부분들로 전기 이동(electrophoresis) 표시 장치를 사용하는 예이다. 통상적으로, 전기 이동 표시 장치는 도 15B에 도시되는 휴대용 북(전기 북)의 표시 부분(3002) 또는 표시 부분(3003)에 적용된다.
전기 이동 표시 장치는 또한 전자 페이퍼로 칭해지기도 한다. 페이퍼들과 동일한 판독 가능성을 가지며, 다른 표시 장치들과 비교하여 전력 소비가 낮고, 얇고 경량인 형태를 가지는 이점이 있다.
전기 이동 표시 장치는 플러스 전하를 갖는 제 1 입자와 마이너스 전하를 갖는 제 2 입자를 포함하는 다수의 마이크로 캡슐들이 용제 또는 용질에 분산되는 다양한 형태들을 취할 수 있다. 마이크로 캡슐에 전계를 인가함으로서, 마이크로 캡슐의 입자들은 한 측에 모아지는 입자들의 컬러가 방출되도록 서로 반전되는 방향으로 제거된다. 또한, 제 1 입자 및 제 2 입자는 염료들을 포함한다. 이 입자들은 전계없이 제거되지 않는다. 또한, 제 1 입자 및 제 2 입자의 컬러는 서로 상이하다(무색 포함)
따라서, 전기 이동 표시 장치는, 높은 유전체 불변 재료들이 높은 전계 영역으로 이동하는 소위 말하는 유전체 이동 효과를 사용한다. 전기 이동 표시 장치는 두께 및 중량을 반으로 감소시키기 위해 액정 표시 장치에 필요한 반사판 및 대향 기판을 필요로 하지 않는다.
용질에 분산되는 마이크로 캡슐들은 전자 잉크로 칭해지다. 전자 잉크는 유리, 플라스틱, 옷감 및 페이퍼의 표면에 인쇄될 수 있다. 또한, 컬러 표시는 컬러 필터 및 안료를 가지는 입자들을 사용함으로써 가능하다.
액티브 매트릭스형 표시 장치는 2개 전극들간의 전술된 다수의 마이크로 캡슐들을 적절하게 제공함으로써 완성될 수 있다. 전계가 마이크로 캡슐에 인가되는 경우, 장치는 이미지들을 표시할 수 있다.
마이크로 캡슐의 제 1 입자 및 제 2 입자는 이하의 재료: 도전성 재료들, 절연 재료들, 반도체 재료들, 자기성 재료들, 액정 재료들, 강유전성 재료들, 전기 발광성 재료들, 전기 화학 재료들 및 자기 전기 이동 재료들 중에서 선택되는 한 종류의 재료들 또는 혼합물 재료들에 의해 형성될 수 있다.
이 실시예는 실시예 모드 1 내지 3 및 실시예 1 내지 5와 자유롭게 결합될 수 있다.
[실시예 7]
도 17 및 도 18은 본 발명을 사용함으로써 형성된는 액티브 매트릭스형의 유기 발광 소자의 사진 도면이다.
도 17은 실시예 모드 3에 따라 형성되는 얇은 유기 발광 모듈의 벤딩 상태를 외부에서 본 사진 도면이다. 도 17에 도시되는 모듈은 폴리카보네이트 플라스틱 기판들에 의해 사이에 개재되는 구조를 가진다. 한 쌍의 플라스틱 기판들 사이에는, 캐소드, 애노드, 캐소드 및 애노드에 의해 유기 혼합물을 개재하는 층들을 가지는 다수의 발광 소자들, 발광 소자드을 구동하는 TFT가 형성된다. 다른 기판은 접착제에 의해 TFT의 베이스 막(스퍼터링에 의해 형성되는 실리콘 산화물 막)에 고정되고, 또다른 기판은 접착제에 의해 발광 소자의 캐소드에 고정된다.
표시 영역은 다수 발광 소자들의 매트릭스를 제공함으로써 구성된다. 이 발광 소자들을 구동하는 구동 회로는 표시 장치의 주변에 제공된다. 이 실시예에서, 그린 발광성 발광 소자는 발광을 표시하기 위해 제조된다. 도 18은 발광의 표시 도면이다.
이 실시예에서, 한 쌍의 플라스틱 기판들은 발광 소자를 고정하는데 사용하지만, 그것에 한정되지는 않는다. 발광 소자의 기계적인 세기 및 시일링이 충분한 경우, 기판 또는 양 기판들이 요구되지 않는다.
이 실시예는 실시에 모드 1 내지 3 및 실시예 1 내지 6 중 임의 것과 자유롭게 결합될 수 있다.
본 발명에 따르면, 경량이고, 유연한(벤딩 가능한) 전체적으로 얇은 소자(박막 트랜지스터, OLED를 구비하는 발광 장치, 액정을 구비하는 소자, 메모리 소자, 박막 다이오드, 실리콘 PIN 접합의 광전 변환 소자, 또는 실리콘 저항 소자)를 구비하는 반도체 장치와 그 반도체 장치를 제조하는 방법이 얻어진다.

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  8. 반도체 장치의 제조 방법에 있어서,
    제 1 기판 위에 반도체 소자를 포함하는 박리된 층을 형성하는 단계;
    상기 제 1 기판과 제 2 기판 사이에 상기 박리된 층을 개재하기 위해 제 1 접착제를 사용하여 상기 박리된 층에 상기 제 2 기판을 접착시키는 단계;
    상기 박리된 층으로부터 상기 제 1 기판을 분리하는 단계;
    상기 제 2 기판과 제 3 기판 사이에 상기 박리된 층을 개재하기 위해 제 2 접착제를 사용하여 상기 박리된 층에 상기 제 3 기판을 접착시키는 단계; 및
    상기 제 2 접착제를 지지체로서 사용하는 상기 박리된 층을 형성하기 위해, 상기 박리된 층으로부터 상기 제 2 기판을 분리하고, 상기 제 2 접착제로부터 상기 제 3 기판을 분리하는 단계를 포함하는, 반도체 장치의 제조 방법.
  9. 반도체 장치의 제조 방법에 있어서,
    제 1 기판 위에 반도체 소자를 포함하는 박리된 층을 형성하는 단계;
    상기 제 1 기판과 제 2 기판 사이에 상기 박리된 층을 개재하기 위해 제 1 접착제를 사용하여 상기 박리된 층에 상기 제 2 기판을 접착시키는 단계;
    상기 박리된 층으로부터 상기 제 1 기판을 분리하는 단계;
    상기 제 2 기판과 제 3 기판 사이에 상기 박리된 층을 개재하기 위해 제 2 접착제를 사용하여 상기 박리된 층에 상기 제 3 기판을 접착시키는 단계; 및
    상기 제 1 및 제 2 접착제들을 지지체로서 사용하는 상기 박리된 층을 형성하기 위해, 상기 박리된 층으로부터 상기 제 3 기판을 분리하고, 상기 박리된 층으로부터 상기 제 2 기판을 분리하는 단계를 포함하는, 반도체 장치의 제조 방법.
  10. 반도체 장치의 제조 방법에 있어서,
    제 1 기판 위에 반도체 소자를 포함하는 박리된 층을 형성하는 단계;
    상기 제 1 기판과 제 2 기판 사이에 상기 박리된 층을 개재하기 위해 제 1 접착제를 사용하여 상기 박리된 층에 상기 제 2 기판을 접착시키는 단계;
    상기 박리된 층으로부터 상기 제 1 기판을 분리하는 단계;
    상기 제 2 기판과 제 3 기판 사이에 상기 박리된 층을 개재하기 위해 제 2 접착제를 사용하여 상기 박리된 층에 상기 제 3 기판을 접착시키는 단계; 및
    상기 제 2 접착제 및 상기 제 3 기판을 지지체로서 사용하는 상기 박리된 층을 형성하기 위해 상기 박리된 층으로부터 상기 제 2 기판을 분리하는 단계를 포함하는, 반도체 장치의 제조 방법.
  11. 반도체 장치의 제조 방법에 있어서,
    제 1 기판 위에 반도체 소자를 포함하는 박리된 층을 형성하는 단계;
    상기 제 1 기판과 제 2 기판 사이에 상기 박리된 층을 개재하기 위해 제 1 접착제를 사용하여 상기 박리된 층에 상기 제 2 기판을 접착시키는 단계;
    상기 박리된 층으로부터 상기 제 1 기판을 분리하는 단계;
    상기 제 2 기판과 제 3 기판 사이에 상기 박리된 층을 개재하기 위해 제 2 접착제를 사용하여 상기 박리된 층에 보호막이 형성되는 상기 제 3 기판을 접착시키는 단계; 및
    상기 제 2 접착제 및 상기 보호막을 지지체로서 사용하는 상기 박리된 층을 형성하기 위해, 상기 박리된 층으로부터 상기 제 2 기판을 분리하고, 상기 제 2 접착제로부터 상기 제 3 기판을 분리하는 단계를 포함하는, 반도체 장치의 제조 방법.
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 기판은 용매에 상기 제 1 접착제를 용해시킴으로써 상기 박리된 층으로부터 분리되는, 반도체 장치의 제조 방법.
  13. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 2 접착제는 상기 제 3 기판에 대한 접착력보다 강한 접착력으로 상기 박리된 층에 접착되는, 반도체 장치의 제조 방법.
  14. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 접착제는 감광성 접착제이고, 상기 제 2 기판은 상기 제 1 접착제에 광을 조사함으로써 상기 박리된 층으로부터 분리되는, 반도체 장치의 제조 방법.
  15. 제 8 항, 제 9 항, 또는 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 접착제는 감광성 접착제이고, 상기 제 3 기판은 상기 제 2 접착제에 광을 조사함으로써 상기 제 2 접착제로부터 분리되는, 반도체 장치의 제조 방법.
  16. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 기판은 유리 기판, 석영 기판, 및 금속 기판 중 하나이고, 상기 제 3 기판은 플라스틱 기판인, 반도체 장치의 제조 방법.
  17. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 3 기판은 표면 상에 질화 산화 알루미늄 막이 형성된 플라스틱 막인, 반도체 장치의 제조 방법.
  18. 제 9 항에 있어서,
    상기 제 1 접착제는 상기 제 2 기판에 대한 접착력보다 강한 접착력으로 상기 박리된 층에 접착되는, 반도체 장치의 제조 방법.
  19. 삭제
  20. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 기판은 유리 기판, 석영 기판, 및 금속 기판 중 하나인, 반도체 장치의 제조 방법.
  21. 제 9 항에 있어서,
    상기 제 2 기판은 표면 상에 질화 산화 알루미늄 막이 형성된 플라스틱 막인, 반도체 장치의 제조 방법.
  22. 제 10 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판의 각각의 재료는 상기 제 3 기판의 강도보다 높은 강도를 갖는, 반도체 장치의 제조 방법.
  23. 삭제
  24. 제 11 항에 있어서,
    상기 보호막은 실리콘 질화물 막 또는 실리콘 산화질화물 막인, 반도체 장치의 제조 방법.
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