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KR100508008B1 - 전기광학소자의제조방법 - Google Patents

전기광학소자의제조방법 Download PDF

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KR100508008B1
KR100508008B1 KR10-1998-0009960A KR19980009960A KR100508008B1 KR 100508008 B1 KR100508008 B1 KR 100508008B1 KR 19980009960 A KR19980009960 A KR 19980009960A KR 100508008 B1 KR100508008 B1 KR 100508008B1
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thin film
gate
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유키오 엔도
노부히로 나카무라
이쿠오 오고
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가부시키가이샤 아드반스트 디스프레이
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Abstract

본 발명의 전기광학소자의 제법은, 절연성 기판상에 제 1금속박막을 성막하고, (1) 게이트 전극을 형성하여 제 1절연막과 반도체 능동막과 오믹콘택막을 성막하며, (2) 소스배선 및 TFT부분보다도 큰 연속형상으로 반도체 능동막과 오믹콘택막을 패터닝하여 제 2금속박막을 성막하고, (3) 소스배선 및 드레인 전극을 형성하여 제 2절연막을 성막하며, (4) 제 2절연막 및 제 1절연막을 패터닝해서 두 개의 콘택홀을 형성하여 도전성 박막을 성막하고, (5) 도전성 박막을 패터닝해서 화소전극을 형성하는, 각각 포토리소공정을 포함하는 5공정으로 전기광학소자를 제조하는 방법이다.

Description

전기광학소자의 제조방법
본 발명은 박막 트랜지스터(thin film transistor, 이하, 간단히 TFT라 칭한다)를 스위칭소자에 사용한 액티브 매트릭스형의 액정표시장치(liquid crystal display 이하, 간단히 LCD라 칭한다)의 제조방법에 관한 것이다. 특히, 점결함 및 선결함이 적은 TFT 어레이 기판을 5회의 포토리소그래피 프로세스로 형성하여, 표시특성 및 생산성이 개선된 TFT를 사용한 액티브매트릭스형 액정표시장치(TFT-LCD)를 제조하는 방법에 관한 것이다.
액정을 사용한 전기광학소자인 액정표시장치는 디스플레이에의 응용이 활발하게 이루어지고 있다. 일반적으로, 액정을 이용한 전기광학소자는, 각각의 상면 및 하면에 전극을 구비한 2매의 기판 사이에 액정으로 이루어진 액정층이 삽입되고, 2개의 기판의 상하에 편광판이 설치되며, 투과형의 것에서는 배면에 백라이트가 설치된 구조를 갖고 있다. 상하 기판의 전극을 갖는 표면은 소위 배향처리가 어어, 액정분자의 방향을 평균적으로 표시하는 다이렉터(director)가 원하는 초기상태에 제어된다.
액정에는 복굴절성이 있어, 백라이트에서 편광판을 통해 입사된 빛은, 복굴절에 의해 타원 편광으로 변화하여, 반대측의 편광판에 입사된다. 이 상태에서, 상하의 전극 사이에 전압을 인가하면, 다이렉터의 배열상태가 변화하여 액정층의 복굴절율이 변화하며, 반대측의 편광판에 입사되는 타원편광 상태가 변화하고, 이에따라, 전기광학소자를 투과하는 빛의 강도 및 스펙트럼이 변화한다고 하는 전기광학효과가 얻어진다. 이 전기광학효과는, 사용하는 액정상의 종류(네마틱(nematic)상, 스메틱(smectic)상, 콜레스테릭(cholesteric)상 등), 초기 배향상태, 편광판의 편광축의 방향, 액정층의 두께, 또는 빛이 투과하는 경로 상에 설치되는 칼라필터나 각종 간섭필름에 따라 다르지만, 공지의 문헌 등에 의해 상세히 보고되어 있다. 일반적으로는 네마틱 액정상을 사용하여 TN(twisted nematic), STN(super twisted nematic)으로 불리는 구조의 것이 사용된다.
액정을 사용한 디스플레이용 전기광학소자에는, 단순 매트릭스형 액정표시장치와, TFT를 스위칭 소자로서 사용하는 TFT-LCD가 있다. 휴대성, 표시품위의 점에서 CRT나 단순 매트릭스형 액정표시장치보다 뛰어난 특징을 갖는 TFT-LCD가 노트북 형 퍼스널컴퓨터 등에 널리 실용화되어 있다. TFT-LCD에서는, 일반적으로 TFT 어레이 기판과 대향기판 사이에 액정층이 삽입되어 있다. TFT 어레이 기판 상에는 TFT가 어레이 형태로 형성되어 있다. 대향기판 상에는 공통전극 및 칼라필터가 설치되어 있다. 이와 같은 TFT 어레이 기판 및 대향기판의 외측에는 각각 편광판이 설치되고, 다시 한쪽 측면에서 백라이트가 설치되어 있다. 이러한 구조에 의해 양호한 칼라표시가 얻어진다.
그렇지만, TFT-LCD에서는 반도체 기술을 사용하여 TFT를 유리기판상에 어레이 형태로 형성한 TFT 어레이 기판을 제작할 필요가 있고, 많은 공정수를 필요로 함과 동시에, 각종의 결함이 발생하기 쉽다고 하는 문제가 있다. 예를 들면, VGA(video graphics array) 규격의 TFT-LCD의 제조에는, 유리기판 상에 적어도 864000개의 TFT와, 각 TFT를 선(線) 순차적으로 주사 선택하는 게이트 배선 480개와, 화소전극에 기록할 신호전위를 주는 소스 배선 1800개의 제작이 필요하고, 또한 게이트 배선과 소스 배선이 거의 직교상태로 제작된다. 따라서, 게이트 배선의 단선, 소스 배선의 단선, 게이트 배선과 소스 배선의 단락, TFT의 불량에 의한 결함 등 여러가지 표시결함이 발생하기 쉽다고 하는 문제가 있다. 또한, TFT를 제작하기 위해 공정수가 많이 필요한 것은, 결함을 유발하는 원인이 됨과 동시에, 제조에 필요한 장치수가 많아져 제조비용이 높아진다고 하는 문제가 있다.
또한, TFT-LCD에서는, 사용하는 게이트 배선과 소스 배선은 일반적으로는 금속 박막을 패터닝하여 제작하기 때문에, 배선부분은 빛을 투과하지 않는다. 이 때문에, TFT-LCD 표면 중에서 전기광학효과를 이용할 수 있는 영역의 비율, 소위 개구율이 작아져, 백라이트의 광 이용효율이 낮다고 하는 문제가 있다.
또한, TFT-LCD에서는, 스위칭에 사용하는 TFT에 기생용량이 존재하기 때문에, TFT가 ON(온)상태로부터 OFF(오프)상태로 변화할 때, 소스 배선으로부터 표시신호가 인가되어 화소전극에 기록된 전위가 변화하는 현상이 발생한다. 이것은 피드스루로 불리는 현상으로, 전위의 변화량 dVgd는 TFT에 인가되는 게이트 선택신호 전위를 Vgh, 비선택전위를 Vgl, TFT의 게이트 전극과 드레인 전극 사이의 기생용량을 Cgd, 화소전극의 부하용량을 Cpix로 하면, dVgd＝(Vg1-Vgh)×Cgd/(Cgd + Cpix)로 표시된다. 액정층에 큰 직류전압을 인가한 경우, 배향처리에 사용한 폴리이미드막에 액정중의 불순물이 흡착되거나, 폴리이미드막이 폴링되거나 하는 것에 의해, 전기광학소자의 전압-투과율 특성이 변화되어 표시의 스틱킹(sticking)을 일으킨다. 이 때문에, 액정을 사용한 전기광학소자는, 선순차적으로 주사선택 표시할 때,모든 게이트 배선을 선택주사하는 플레임마다 액정에 인가하는 전압극성을 반대로 하는 교류로 구동되고 있고, 대향기판의 공통전극전위의 DC 전위는 화소전위의 DC 전위와 거의 같게 하는 것이 바람직하다. 그런데, Cpix는 액정용량을 포함하고 있고, Cpix는 인가되는 실효전압에 의해 변화되기 때문에, dVgd가 표시신호에 따라 다르고, 표시신호에 의해 화소전위의 DC 전위가 다르게 된다.
이것에 대해, 대향기판의 공통전극은 모든 화소에 공통되는 전극이며, 필연적으로 일정한 DC 전위밖에 취해지지 않아, 표시신호에 의존하여 액정에 다른 DC 전위가 인가되게 된다. 이 화소전위의 DC 전위의 표시신호에 의한 차이 d(dVgd)는, 액정의 유전율이 가장 작은 상태와 가장 큰 상태 사이에서 최대가 되며, 액정의 배향상태로서 TN, STN이 사용된 경우에는, 표시신호 중 가장 작은 실효전압이 인가되는 표시신호와, 가장 큰 실효전압이 인가되는 표시신호 사이에서 최대가 된다.
d(dVgd)를 작게 하여, 표시의 스틱킹이 없는 디스플레이를 제조하는 방법으로서는, ① Cgd가 작은 TFT로 하는 방법, 또는 ② Cpix를 액정용량과 병렬로 보조용량 Cs를 부가함으로써 표시신호 사이에서의 Cpix의 변화량을 작게 하는 방법 등이 있다. Cgd가 작은 TFT를 실현하기 위해서는, TFT의 게이트 전극과 화소전극에 접속되는 드레인 전극 사이의 중첩을 작게 할 필요가 있고, 포토리소그래피 기술을 사용한 패터닝 공정(이하, 간단히 포토리소그래피 공정이라 칭한다)에서의 층간의 중첩 정밀도를 높게 하는 것 등이 필요하게 된다고 하는 문제가 있다. 또한, 보조용량을 부가하기 위해서는 TFT 어레이 기판에 새로 보조용량 전극을 설치하여 절연막을 삽입하고 화소전극과 대향시키거나, 또는, 전단의 게이트 배선, 즉, 어떤 박막 트랜지스터를 주사선택하는 게이트 배선보다도 1 주사기간 전에 주사선택된 게이트 배선에 절연막을 삽입하여 화소전극을 대향시키거나의 하는 하나의 대책이 필요하게 된다. 전자의 경우에는, 새로 보조용량 전극을 설치하기 때문에, 보조용량 전극이 금속 박막으로 형성된 경우에는 개구율이 작아진다고 하는 문제가 있다. 후자의 경우에는, 게이트 배선에 부하가 걸리는 용량이 커져 게이트 선택신호의 지연이 발생하여, 실효적인 선택시간이 짧아짐으로써 표시신호가 화소전극에 충분히 기록되지 않게 되는 등의 원인 때문에, 표시품위가 저하한다고 하는 문제가 있다.
또한, TFT-LCD의 TFT 어레이를, 일반적으로 사용되는 스텝퍼로 분할노광하여 제조하는 경우에는, 분할노광 영역 사이에서 층간의 중첩의 상태가 다르기 때문에, TFT의 기생용량 Cgd가 다르고, 이에 따라, dVgd가 분할노광 영역 사이에서 다르다. 그 결과, 분할노광 영역 사이에서 화소전극의 DC 전위가 다르기 때문에, 액정에 인가되는 실효전압에 차이가 발생하여, 분할노광 영역 사이에서 액정을 사용한 전기 광학소자의 투과율이 다른 소위 숏 변동(variation in shots)이 발생한다고 하는 문제가 있다.
분할노광영역 사이에서의 투과율의 차이를 작게 하는 방법으로서는, ① 분할노광영역 사이에서의 층간중첩 정밀도를 향상시켜 Cgd의 분할노광영역 사이에서의 차이를 작게 하는 방법, ② Cgd를 크게 하여 분할노광영역 사이에서의 층간의 중첩 차이가 발생한 경우의 Cgd의 상대적인 변화량을 작게 하는 방법, ③ 액정용량과 병렬로 보조용량 Cs를 부가하여 Cpix를 크게 하는 것에 의해, 분할노광영역 사이에서의 층간의 중첩차가 생겨 Cgd가 변화된 경우의 dVgd의 변화를 작게 하는 방법 등이 있다. 분할노광영역 사이에서의 층간의 중첩 정밀도를 향상하기 위해서는, 노광장치의 위치정밀도나 포토마스크의 정밀도를 높게 할 필요가 있다고 하는 문제가 있다. 여기에서, Cgd를 크게 하는 것은, TFT의 게이트 전극과 화소전극에 접속되는 드레인 전극 사이의 중복을 크게 하는 것으로 가능하지만, 전술한 d(dVgd)가 커지기 때문에 표시의 스틱킹이 생기기 쉽다고 하는 문제가 있다. 보조용량을 부가하기 위해서는, ① TFT 어레이 기판에 새로 보조용량 전극을 설치하여 절연막을 삽입하고 화소전극과 대향시키거나, 또는 ② 전에 주사선택된 게이트 배선에 절연막을 삽입하여 화소전극을 대향시키는 방법 중에서 어느 하나의 대책이 필요하게 된다. ①의 대책의 경우에는, 새로 보조용량 전극을 설치하는 것이기 때문에, 보조전극용량이 금속 박막을 사용하여 형성된 경우에는 개구율이 작아지는 하는 문제가 있다. ②의 대책의 경우에는, 게이트 배선에 부가되는 용량이 커져 게이트 선택신호의 지연이 발생하여, 실효적인 선택시간이 짧아지는 것에 의해 표시신호가 화소전극에 충분히 기록되지 않는 등의 원인 때문에, 표시품위가 저하한다고 하는 문제가 있다.
또한, TFT-LCD에서는 비선택 시간 중에 TFT의 OFF 상태에서의 리이크전류나 액정을 개재한 대향전극으로의 리이크전류에 의해 화소전위가 변화한다고 하는 현상 때문에, 표시소자 면내에서 휘도분포가 커진다고 하는 문제가 있다. 이 비선택시간중의 화소전위의 변화를 작게 하는 기술로서는, ① TFT의 OFF 저항을 크게 하는 것, ② 액정의 전기저항을 크게 하는 것, ③ Cpix를 액정용량과 병렬로 보조용량 Cs를 부가함으로써 리이크전류에 의한 화소전위의 변화량을 작게 하는 것 등의 방법이 있다. 단 OFF 저항은, 게이트신호가 TFT의 경계치 전압보다 낮은 경우(TFT가 비선택 상태에 있는 경우)의, 소스 전극과 드레인 전극간의 저항을 말한다. TFT의 OFF 저항을 크게 하기 위한 대책으로는, ① TFT의 소스 및 드레인 단에서의 전계집중을 완화할 목적으로 오프셋 구조나 LDD(lightly doped dorain)영역을 설치하는 것, ② 비정질 실리콘막(a-Si 막)의 밴드(energy band)내 준위밀도를 작게 하는것, ③ a-Si 막의 채널 계면 및 채널과 반대측의 백채널 계면의 준위밀도를 작게 하는 것, ④ 채널폭 W과 채널길이 L의 비 W/L를 작게 한다하는 등의 대책이 있다. 오프셋 구조나 LDD 영역을 설치하기 위해서는 미세가공기술이나 a-Si에의 불순물 농도분포를 정확하게 제어하는 기술이 필요하게 되어, 프로세스나 구조를 복잡하게 한다고 하는 문제가 있다.
a-Si 막의 밴드내 준위밀도를 작게 하기 위해서는, 막형성 조건의 최적화, 또는 막형성후에 실리콘의 댕그링 본드(dangling bond)에 수소나 불소를 부가하는 종단처리에 의해 가능하다. 전자는 일반적으로 사용되는 플라즈마 CVD법에서의 막형성 조건으로 최적화가 가능하지만, 공지의 기술에서는, 현재의 막형성 조건 이상으로 막형성 레이트를 작게 한 경우에는, 미결정화를 일으켜, 오히려 OFF 저항이 작아져, 거의 물리적 한계에 있다고 생각된다. 후자는 실리콘의 댕그링본드에 수소나 불소를 부가하는 종단처리를 하는 공정이 필요해지기 때문에, 프로세스가 복잡하게 된다고 하는 문제가 있다. a-Si막의 채널계면 및 채널과 반대측의 백채널 계면의 준위밀도를 작게 하기 위해서는, ① 게이트 절연막 재료조성이나 막형성방법을 최적화거나, 또는 ② 패시베이션막 재료조성이나 막형성방법을 최적화하는 등의 대책이 행해진다.
TFT의 OFF 특성을 개선하는 이들 방법은, 공지의 문헌등에 의해서 상세하게 보고되어 있지만, 어느 것이나 프로세스를 복잡하게 하는 등의 문제가 있다. 채널폭 W과 채널길이의 비율 W/L을 작게 하는 것은, 동시에 ON 전류도 감소하기 때문에, 표시신호가 충분히 화소전극에 기록되지 않게 되는 등의 원인에 의해 표시품위가 저하한다고 하는 문제가 있다. 액정층의 저항을 크게 하는 것은, 액정재료의 불순물농도의 감소나 수분등의 불순물이 들어올 때에 저항의 감소가 작은 재료를 선택함으로써 달성할 수 있지만, TFT의 OFF 상태에서 리이크전류에 의해 화소전위가 변화된다고 하는 문제는 남겨진다. 보조용량을 부가하기 위해서는, ① TFT 어레이 기판에 새로 보조용량 전극을 설치하여 절연막을 끼우고 화소전극과 대향시키거나, 또는 ② 전에 주사선택된 게이트 배선에 절연막을 끼우고 화소전극을 대향시키는 것 중 어느 하나의 대책이 필요해진다. 전자의 경우에는, 새로 보조용량 전극을 설치하기 위해서 보조용량 전극이 금속 박막으로 형성된 경우에는, 개구율이 작아진다고 하는 문제가 있다. 후자의 경우에는, 게이트 배선에 부가되는 용량이 커져서 게이트 선택신호의 지연이 발생하여, 실효적인 선택시간이 짧아짐으로써 표시신호가 화소전극에 충분히 기록되지 않게 되는 등의 원인 때문에 표시품위가 저하한다고 하는 문제가 있다.
또한, TFT-LCD에서는 게이트 배선, 소스 배선, 보조용량 배선등에 전기적인 신호를 입력할 필요가 있으며, 표시부의 주변에서 이들 배선을 인출하여 신호출력과의 접속단자를 형성할 필요가 있다. 일반적으로는 구동용 IC가 탑재된 TCP(tape carrier package)를, TFT 어레이 기판 상에 형성된 접속단자에 이방성 도전필름을 사용하여 접속한다. 표시부의 TFT 어레이 기판 표면은 표시부의 주위를 에폭시수지등의 접착제로 대향기판과 맞붙임으로써 대기로부터 차단되지만, TCP와의 접속단자인 TCP 접속단자부는 대기중에 노출되게 된다. 이 때문에, 도전성 박막으로 이루어 진 TCP 접속단자부가 대기중의 수분 등에 의해 부식한다고 하는 문제가 있다.
이들 문제에 대하여, 소스 배선의 단선의 발생이 저감되고, 또한 게이트 배선과 소스 배선간의 단락을 감소시킬 수 있는 TFT 어레이의 제조방법이 특개소 60-97386호 공보에 개시되어 있다. 또한, 공정수를 감소시켜, 5회 포토리소그래피 공정으로 이루어진 TFT 어레이의 제조방법이 특개평 8-50308호 공보에 개시되어 있다. 또한, TCP와 접속단자의 접속부분에서의 내습성을 향상시킬 수 있는 TFT 어레이의 제조방법이 특개평 7-92496호 공보에 개시되어 있다.
도 16 및 도 17에, 특개소 60-97386호 공보에 개시된 종래의 TFT 어레이 기판 주요부의 단면 설명도 및 표시화소의 평면설명도를 각각 나타냈다. 도 16 및 도 17에서, 45는 게이트 전극이며, 46은 보조용량 전극이고, 47은 게이트 절연막이며, 48은 반도체 층이며, 49는 화소전극이고, 50은 소스 전극이며, 51은 드레인 전극이고, 52는 게이트 배선, 54는 채널부이고, 56은 소스 배선이다.
본 종래예에서는 제조 프로세스에 대하여는 상세히 개시되어 있지 않지만, 개시된 도면에 의하면, 이하에 설명하는 방법으로 제조되는 것으로 생각된다. 우선, 절연기판 상에 제 1 도전성 박막을 형성한다. 다음에, 제 1 포토리소그래피 공정으로 제 1 도전성 박막을 패터닝하여 게이트 전극(45) 및 보조용량 전극(46)을 형성한다. 다음에, 게이트 절연막(47), 반도체 층(48)을 적층한다. 다음에 제 2 포토리소그래피 공정으로 반도체 층을 소스 전극(50)이 형성될 부분으로부터 TFT의 채널이 형성될 부분까지가 연속한 형상가 되도록 패터닝하여 원하는 형상의 반도체 층(48)을 형성한다. 다음에 제 2 도전성 박막을 형성한다. 다음에, 제 3 포토리소그래피 공정으로 제 2 도전성 박막을 패터닝하여 화소전극(49)을 형성한다. 다음에, 알루미늄과 실리콘의 합금 등으로 이루어진 제 3 도전성 박막을 형성한다. 다음에, 제 4의 포토리소그래피 공정으로 제 3 도전성 박막을 패터닝하여 소스 전극(50), 드레인 전극(51)을 형성한다. 다음에, 특개소 60-97386호 공보에 첨부된 도면에서는 명확하지 않지만, 제 5 포토리소그래피 공정으로 게이트 절연막을 패터닝하여, 게이트 배선과 게이트측 구동용 IC와의 접속용 콘택홀을 형성한다.
본 종래예에서는, 이와 같이 각각 포토리소그래피 공정을 포함하는 5개의 공정으로 이루어진 TFT 어레이를 제조하는 방법이 개시되어 있다. 그 효과로서, 반도체 층을 소스 전극(50)이 형성될 부분으로부터 TFT의 채널이 형성될 부분까지가 연속된 형상의 반도체 층(48)으로 하는 것으로, 소스 배선의 단선의 발생을 저감할 수 있고, 또한 게이트 배선과 소스 배선 사이의 단락을 감소시킬 수 있으며, 또한 TFT에서의 소스 전극과 반도체 층의 콘택저항을 감소시킬 수 있는 것이 설명되고 있다.
도 18에 특개평 8-50308호 공보의 제 7실시예에 개시된 5회의 포토리소그래피 공정에서 제조되는 TFT 어레이 기판의 주요부분의 단면설명도를 나타내었다. 도 18(a)은 소스 TCP 접속 전극의 주요부분이고, 도 18(b)는 표시화소의 주요부분이며, 도 18(c)는 게이트 배선의 부분이다. 도 18에서, 57은 채널부이고, 58은 게이트 전극이며, 59는 게이트 배선이고, 60는 게이트 절연막이며, 61은 반도체 능동막이고, 62는 오믹 콘택막이며, 63은 소스 전극이고, 64는 소스 배선, 65는 드레인 전극이고, 66은 패시베이션막이며, 67, 68 및 69는 콘택홀이며, 70은 투명화소전극이며, 71은 소스 TCP 접속 전극이다.
본 종래예에서는, 우선 투명기판 상에 100 nm 정도의 두께로 크롬, 몰리브덴, 알루미늄 등의 제 1 도전성 금속 박막이 형성된다. 다음에, 제 1 포토리소그래피 공정으로 제 1 도전성 금속 박막을 패터닝하여 게이트 전극(58)과 게이트 배선(59)을 형성한다. 이때, 제 1 도전성 금속 박막이 크롬일 경우에는, 예를 들면 (NH4)2 [Ce(NH3)6]과 HNO3와 H2O로 이루어진 에칭액을 사용하여 웨트에칭처리된다. 다음에 제 1 절연막으로서 SiNx막, 반도체 능동막(61)으로서 a-Si막, 오믹 콘택막(62)으로서 n+ a-Si막을 각각 300nm, 100nm, 20nm 정도의 막두께로 적층한다.
다음에, 제 2의 포토리소그래피 공정에서, 반도체 능동막(61)과 오믹 콘택막(62)을 게이트 전극 윗쪽에 반도체 부분을 다른 부분과 분리상태로 하여 섬(island) 위에 패터닝한다. 이 때, 예를 들면 HF와 HNO3로 이루어진 에칭액으로 반도체 능동막과 오믹 콘택막이 웨트에칭처리된다. 다음에, 300nm 정도의 두께로 티타늄 등으로 이루어진 제 2 금속 박막을 형성한다.
다음에, 제 3 포토리소그래피 공정에서 제 2 금속 박막과 오믹 콘택막을 패터닝하여 소스 전극(63), 소스 배선(64), 드레인 전극(65) 및 채널부(57)가 형성된다. 이 때, 예를 들면 HF와 H2O로 이루어진 에칭액으로 제 2 금속박막과 오믹 콘택막이 웨트에칭처리된다. 다음에, 플라즈마 CVD법 등의 방법으로 400 nm 정도의 두께로 패시베이션막(66)이 형성된다.
다음에, 제 4 포토리소그래피 공정으로 패시베이션막을 패터닝하여 드레인 전극(65)에 통하는 콘택홀(67), 게이트 배선(59)에 통하는 콘택홀(67), 소스 배선(64)에 통하는 콘택홀(69)을 형성한다. 이때, 예를 들면 SF6과 O2로 이루어진 에칭가스 등을 사용한 드라이에칭에 의해 패시베이션막은 에칭처리된다. 다음에, 150nm 정도의 두께로 ITO(indium tin oxide)로 이루어진 투명도전막이 형성된다.
다음에, 제 5 포토리소그래피 공정으로 투명도전막을 패터닝하여 투명화소전극(70)과 소스 배선의 접속용의 단자를 형성한다. 이때, 예를 들면 HCl과 HNO3와 H2O로 이루어진 에칭액을 사용하여 ITO 막이 웨트에칭처리된다.
본 종래예에서는 이와 같이, 각각 포토리소그래피 공정을 포함하는 5개의 공정으로 TFT 어레이를 제조하는 방법이 개시되어 있고, 그것의 효과로서, 각각 포토리소그래피 공정을 포함하는 5개의 공정으로 단축할 수 있기 때문에 수율이 향상되고 제조비용을 삭감할 수 있고, 또한 투명화소전극 상에 패시베이션막이 없기 때문에 액정층에 효율적으로 전압이 인가할 수 있으며, 또한 투명화소전극과 소스 배선 및 게이트 배선이 각각 절연막으로 분리되어 형성되기 때문에, 투명화소전극 형성불량에 의한 소스 배선 또는 게이트 배선끼리의 단락이 생길 우려가 없는다는 것이 설명되고 있다.
또한, 본 종래예의 효과로서, ① 금속 박막과, 산화되기 어려운 재료 또는 투명도전막에 대하여 도전성 산화물로서 고용(固溶)하는 재료로 이루어진 배리어막의 적층막을 사용하여 제 1 도전성 금속 박막을 구성한 경우에는, 배리어막이 더욱 산화방지효과를 발휘하여 이들 막과 다른 도전막과의 콘택성을 확보할 수 있기 때문에, 신호지연의 문제가 잘 생기지 않는 것과, ② 금속 박막으로서 도전성이 양호한 알루미늄이나 탄탈륨(tantalum)을 사용함으로써 금속 박막의 막두께를 얇게 하여 TFT 소자 전체의 스텝 커버리지(step coverage)를 향상하여 수율을 향상할 수 있다는 것이 설명되어 있다.
도 19에 특개평 7-92496호 공보에 개시된 종래의 TFT 어레이 기판의 TCP와의 접속단자부의 주요부의 단면설명도를 나타내었다. 도 19에서, 72는 언더코트(undercoat)막이고, 73은 인출전극이며, 74는 게이트 절연막이고, 75는 투명도전막이며, 76은 절연보호막이고, 77은 TCP 접속범위이다.
본 종래예에서는, 우선 절연성 기판 상부 전면에 산화규소(SiO2) 또는 산화탄탈륨(TaOx)으로 이루어진 언더코트막(72)이 형성된다. 다음에, 알루미늄 또는 알루미늄 합금으로 이루어진 제 1 금속 박막을 형성하고, 제 1 포토리소그래피 공정으로 패터닝하여 인출전극(73)을 형성한다. 다음에, 전체면에 게이트 절연막(74)을 형성한다. 다음에, 표시화소에 설정되는 TFT 부의 제 1 금속 박막으로 이루어진 게이트 전극의 상부에 실리콘 반도체층 및 채널보호막용의 층간절연막을 형성한다.
다음에, 제 2 포토리소그래피 공정으로 게이트 전극의 상부에 채널보호막을 패터닝한다. 다음에, n+ 실리콘막을 막형성한다.
또한, 제 3 포토리소그래피 공정으로 TFT부의 n+ 실리콘막 및 실리콘 반도체 층을 패터닝한다. 이어서, 투명도전막을 형성한다.
다음에, 제 4 포토리소그래피 공정으로 화소부의 표시전극 및 인출전극의 외주부에 잔존하도록 투명도전막(75)을 패터닝한다. 다음에, 표시화소에 설정될 TFT부의 소스 전극 및 드레인 전극용으로 티타늄 또는 알루미늄으로 된 제 2 금속 박막을 형성하고, 제 5 포토리소그래피 공정으로 패터닝한다. 다음에, 절연보호막(76)을 형성하여, 제 6 포토리소그래피 공정으로 드라이에칭에 의해 인출전극부에 개구부를 형성한다. TCP는 개시된 도면에 따라면 인출전극부의 개구부에서 표시부와 반대측으로 약간 어긋난 위치에 접속된다.
본 종래예에서는, 이와 같이 6개의 포토리소그래피 공정을 포함하는 제조공정에서 TCP 접속단자부를 형성하는 TFT 어레이 기판의 제조방법이 개시되어 있고, 그 효과로서, 습도의 영향에 의해 인출전극의 개구부에서 발생하는 제 1 금속 박막 의 부식의 진행이, 인출전극의 외주부에 설치한 게이트 절연막과 투명도전막에 의해 멈추어짐으로써 인출전극의 단선이 없어지는 것이 설명되어 있다.
특개소 60-97386호 공보에 개시된 종래기술을 사용하여 TFT 어레이를 제조한 는 경우, 반도체 막(48)과 화소전극(49)과 소스 전극(50)이 게이트 절연막 상에 동일 층이 되도록 형성할 필요가 있다. 실제의 제조공정에서 발생하는 패턴불량에 의하여, 화소전극과 소스 배선 사이의 단락, 반도체 층과 화소전극의 단락이 생기기 때문에 결함이 발생하기 쉽다고 하는 문제점을 발생하고 있었다. 화소전극과 소스배선간의 단락은 표시시의 점결함이 되어 표시되고, 반도체 층과 화소전극과의 단락은, 빛이 조사된 경우에 점결함이 되어 나타난다.
또한, 본 종래기술에서는 TFT의 채널부가 노출되어 있기 때문에, TFT의 오프전류가 커져서 표시품위가 저하한다고 하는 문제점도 발생하고 있었다. 더구나, 본 종래기술에서 개시된 상세한 설명의 범위에서는 보조용량 전극의 배선이 불분명하며, 공통전극으로서 공지의 기술로 형성된 경우에는, 표시부 주변에서 제 3 도전성 박막과의 접속용 콘택홀을 형성할 필요가 있다. 이때, 포토리소그래피 공정이 1 공정 추가되어 6개 공정의 포토리소그래피 공정이 필요하게 되는 것이다.
특개평 8-50308호 공보에 개시된 종래기술에서는, 예시된 프로세스로 TFT 어레이를 제조한 경우, 제 2 포토리소그래피 공정으로 반도체 능동막(61)과 오믹 콘택막(62)을 게이트 전극의 윗쪽에, 반도체 부분이 다른 부분과 분리된 상태로 섬 모양으로 패터닝할 때, HF와 HNO3로 이루어진 에칭액으로 웨트에칭처리하면, 반도체 능동막과 오믹 콘택막이 남겨지지 않은 영역의 하층부 제 1 절연막인 질화규소(SiNx)막도 에칭액에 노출되기 때문에, 핀홀(pin hole)이 생긴다고 하는 문제가 발생하고 있었다. 또한, 남겨진 반도체 능동막과 오믹 콘택막의 패턴 주위의 하층부의 제 1 절연막 SiNx막이 에칭되어, 반도체 능동막과 오믹 콘택막의 형상이 바이저(visor) 형태가 되어, 제 2 금속 박막이 반도체 능동막과 오믹 콘택막 패턴의 주위에서 단차 끊어짐(단차가 있는 부분에서, 단차를 경계로 하여 제 2 금속 박막이 패턴 절단을 일으키는 것)을 일으킨다고 하는 문제가 생긴다.
또한, 제 2 포토리소그래피 공정으로 반도체 능동막(61)과 오믹 콘택(62)을 게이트 전극 윗쪽에, 또한 반도체 부분을 다른 부분과 분리된 상태에서 섬 형태로 패터닝할 때, 드라이에칭처리한 경우에도, 제 2 금속 박막을 웨트에칭처리로 패터닝할 때, 에칭액이 반도체 능동막과 오믹 콘택막 패턴 주위의 단차부분에 스며들기 쉬운 상태가 발생한다는 문제점에 있었다. 특히 제 2 금속 박막을 막형성으로부터 포토리소그래피 공정까지의 방치시간을 단축하지 않는 경우에, 소위 단차 끊어짐이 현저하게 생긴다고 하는 문제점이 있었따.
또한, 제 3 포토리소그래피 공정에서는 제 2 금속 박막과 오믹 콘택막을 패터닝하여 소스 전극(63), 소스 배선(64), 드레인 전극(65)과 채널부(57)를 형성할 때에, HF와 H2O로 이루어진 에칭액으로 제 2 금속 박막과 오믹 콘택막을 웨트에칭처리한 경우, 반도체 능동막과 오믹 콘택막을 웨트에칭처리하는 공정이 필요하다. 이 공정에서, 반도체 능동막과 오믹 콘택막이 남겨져 있지 않은 영역의 하층부의 제 1 절연막 SiNx막도 에칭액에 노출되기 때문에 핀홀이 생기는 경우가 있다. 또한, 남겨진 반도체 능동막과 오믹 콘택막 패턴의 주위 중에서 소스 전극(63), 드레인 전극(65)이 남겨져 있지 않은 부분의 하층부의, 제 1 절연막 SiNx막이 에칭되어 반도체 능동막과 오믹 콘택막의 형상이 바이저 형태로 되고, 이 바이저 형태의 부분을 패시베이션막으로 충분히 덮을 수 없기 때문에, TFT의 오프전류가 커지 표시품위가 저하하는 일이 있다. 또한, 화소투명전극이 반도체 능동막과 오믹 콘택막 패턴 주위에서 단차 끊어짐이 생겨 결함을 발생시키거나, 반도체 능동막과 오믹 콘택막 패턴 주위의 바이저 형태 부분에서의 에칭액 잔류액에 의해 TFT 어레이에 소정의 신호전압을 인가하여 구동한 경우에 전기화학반응이 급속히 진행하여 제 2 금속 박막이 용해되어 소스 배선 및 소스 전극의 단선을 발생시키거나, 투명전극이 용해하여 결함이 발생하거나 하는 등의 문제점이 발생하고 있었다.
또한, 특개평 8-50308호 공보의 제 7의 실시예에 개시된 제조방법을 사용하여 제조되는 TFT 어레이 기판에는, 액정용량(표시화소전극과 대향전극 사이에 액정재료를 끼우고 형성되는 용량)과 병렬로 보조용량을 구비하지 않고 있기 때문에, 표시가 스틱킹을 일으키커가, 표시가 휘도분포를 생기게 하는 등의 표시품위 상의 문제가 발생하고 있었다.
또한, 특개평 7-92496호 공보에 개시된 종래기술을 사용하여 TFT 어레이 기판을 제조한 경우, 개시된 도면에 따르면, TCP가 인출전극부의 개구부보다도 표시부와 반대쪽으로 약간 어긋난 위치에 접속되기 때문에, 습도의 영향에 의하여 인출전극의 개구부 중의 TCP로 덮여져 않은 부분으로부터 제 1 금속 박막의 부식이 진행하기 쉽다. 단기적으로는, 이 부식은 인출전극의 외주부에 설치한 게이트 절연막과 투명도전막에 의해 멈춰지는 일이 있더라도, 장기적으로는 단선에 이르거나, 단선에 이르지 않더라도 TCP와 표시부 배선 사이의 접속저항이 높아져 신호의 왜곡에 의한 표시특성의 변화를 일으키는 문제점이 발생하고 있었다.
또한, 본 종래기술에서는 TCP 접속단자부에 전기적 프로빙(probing)에 대한 신뢰성이 높은 투명도전막을 형성하기 위해서는, 도 19에 개시된 구조를 제작한 후에, 다시 투명도전막의 막형성과, 이것을 패터닝하는 포토리소그래피 공정을 추가할 필요가 있다. 따라서, 개시된 기술의 범위에서는, TFT 어레이 기판 제조후에 검사장치로 TCP 접속단자부에 전기적 프로빙을 취하여, 표시부의 TFT 특성을 검사하여 불량기판을 선별제외함으로써 사용하는 대향기판의 수량을 줄이는 공정을 적용하는 경우에, 제 1 금속 박막에 직접 프로빙할 필요가 있고, 그릇된 판정을 내리기 쉽다고 하는 상태가 발생하고 있었다. 또한, 본 종래예에서도 6개의 포토리소그래피 공정이 필요하였다.
전술할 과제를 해결하기 위해, 본 발명에 관한 전기광학소자의 제조방법은, 박막 트랜지스터가 전기적으로 접속된 화소전극을 갖는 표시화소가 제 1 절연성 기판 상에 어레이 형태으로 형성되고, 또한 각 상기 박막 트랜지스터를 선순차적으로 주사선택하는 게이트 배선과 화소전극에 기록할 신호전위를 제공하는 소스 배선이 직교상태로 매트릭스 형태로 형성되어 이루어지는 TFT 어레이 기판과, 제 2 절연성 기판 상에 칼라필터 및 공통전극이 형성되어 이루어진 대향기판의 사이에 액정층이 삽입되어 상기 TFT 어레이 기판과 대향기판이 맞붙여져 있고, 또한, 상기 TFT 어레이 기판의 상측과 상기 대향기판의 하측에 각각 편광판이 설치되어 이루어진 전기광학소자의 제조방법에 있어서,
(a) 상기 제 1 절연성 기판 상에 제 1 금속 박막을 막형성한 후에, 제 1 회째의 포토리소그래피 프로세스로 상기 제 1 금속 박막을 패터닝하여 상기 게이트 배선 및 상기 박막 트랜지스터의 게이트 전극을 형성하는 공정과,
(b) 제 1 절연막과 반도체 능동막과 오믹 콘택막을 막형성한 후에, 제 2 회째의 포토리소그래피 프로세스로 상기 반도체 능동막과 상기 오믹 콘택막을, 상기 소스 배선 및 상기 박막 트랜지스터가 형성되는 부분보다 크고 연속된 형상으로 드라이에칭에 의해 패터닝하는 공정과
(c) 제 2 금속 박막을 막형성한 후에 제 3회째의 포토리소그래피 프로세스로 상기 제 2 금속 박막을 패터닝하여, 상기 소스 배선과 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하며, 상기 소스 배선, 상기 소스 전극 및 상기 드레인 전극으로부터 돌출된 부분의 상기 오믹 콘택막을 드라이에칭에 의해 에칭제거하는 공정과,
(d) 제 2 절연막을 막형성한 후에, 제 4회째의 포토리소그래피 프로세스로 상기 제 2 절연막 및 상기 제 1 절연막을 패터닝하여, 적어도, 상기 드레인 전극 표면에까지 관통하는 화소 콘택홀과 상기 제 1 금속 박막 표면에까지 관통하는 제 1 콘택홀과, 상기 제 2 금속 박막 표면에까지 관통하는 제 2 콘택홀을 형성하는 공정과,
(e) 도전성 박막을 막형성한 후에 제 5회째의 포토리소그래피 프로세스로 상기 도전성 박막을 패터닝하여 화소전극을 형성하는 공정을 적어도 포함하고 있다.
상기 소스 전극이, 소스 배선 중에서, 상기 게이트 배선과 소스 배선의 교차부 이외의 부분으로부터, 게이트 배선 상에 연장되어 형성되는 것이, 표시화소의 TFT에 결함이 발생한 경우에, 소스전극을 레이저 조사에 의해 절단하여, 표시화소의 TFT부의 결함에 의한 다른 표시화소에의 영향을 없앨 수 있기 때문에 바람직하다.
상기 소스 전극이, 소스 배선 중에서, 상기 게이트 배선과 소스 배선의 교차부로부터, 게이트 배선 상으로 연장되어 형성되는 것이, 게이트 배선 패턴 단부를넘는 일이 없고, 게이트 배선 패턴 단부에서의 소스 전극과 게이트 배선의 단락을 없애는 것이 가능하고, TFT부의 소스 전극의 루팅(routing)에 필요한 면적을 최소화할 수 있기 때문에, 개구율이 큰 전기광학소자가 제조가능하므로 바람직하다.
상기 표시전극의 각각에는, 상기 화소전극과 상기 공통전극 사이에 액정층을 통해 형성되는 용량과 병렬로, 한 쪽의 전극과 다른 쪽의 전극 사이에 유전체를 통해 형성되는 보조용량이 설치되고, 이 한 쪽의 전극이 상기 화소전극이며, 이 유전체가 제 1 절연막 및 제 2 절연막으로 이루어진 적층막인 것이, 어느 한 쪽의 절연막에 핀홀이 발생하였다고 하더라고, 보조용량의 단락이 발생하지 않기 때문에 바람직하다.
상기 다른 쪽의 전극이, 상기 제 1 금속 박막으로 이루어진 보조용량 전극 및 보조용량 배선이고, 또한, 상기 보조용량 전극 및 상기 보조용량 배선을 상기 게이트 전극 및 상기 게이트 배선과 동시에 형성하는 것이, 포토리소그래피 공정을 늘리지 않고서 게이트 배선과 독립된 보조용량 배선을 형성할 수 있어, 보조용량 배선에 입력된 신호의 왜곡을 작게 할 수 있어, 표시품위가 높은 전기광학소자를 얻을 수 있으므로 바람직하다.
상기 다른 쪽의 전극이, 상기 게이트 배선 중에서, 상기 한 쪽의 전극인 화소전극에 접속된 박막 트랜지스터를 주사선택하는 게이트 배선보다도 1 주사기간 전에 주사선택되는 게이트 배선의 일부인 것이, 전용의 보조용량 배선을 필요로 하지 않기 때문에, 개구율이 큰 전기광학소자가 얻어지므로 바람직하다.
상기 표시화소가 어레이 형태로 형성된 표시영역의 외측에 표시부 인출 배선이 형성되고, 상기 표시부 인출 배선이 게이트측 인출 배선 및 소스측 인출 배선으로 이루어지고, 상기 게이트측 인출전극이, 상기 게이트 배선에 신호전위를 입력하기 위해 설치되는 드라이버 IC를 탑재한 TCP로 이루어진 드라이버 출력 접속단자와, 상기 게이트 배선을 접속하고, 상기 소스측 인출전극이, 상기 소스 배선에 신호전위를 입력하기 위해 설치되는 드라이버 IC를 탑재한 TCP의 드라이버 출력 접속단자와, 상기 소스 배선을 접속하며, 상기 게이트측 인출전극을 제 1 금속 박막을 패터닝하여 상기 게이트 배선으로부터 연속된 형상으로 형성하고, 또한, 상기 소스측 인출전극을 제 2 금속 박막을 패터닝하여 상기 소스 배선으로부터 연속된 형상으로 형성하는 것이, 게이트 배선 및 소스 배선이 층간의 콘택없이 드라이버 출력 접속단자부까지 형성가능하기 때문에, 드라이버 출력 단자부에서 TFT부까지의 전기저항을 작게 할 수 있는 동시에, 신뢰성이 높은 구조가 얻어지기 바람직하다.
(a) 상기 게이트측 인출 배선에 접속된 드라이버 출력 접속단자의 구조가, 상기 제 1 금속 박막 상에 상기 제 1 절연막과 상기 제 2 절연막과 상기 도전성 박막이 적층되고, 상기 제 1 금속 박막 및 상기 도전성 박막이 상기 제 1 콘택홀로 전기적으로 접속된 구조이며, 또한, 상기 제 1 콘택홀이, 상기 TCP를 상기 게이트 배선측의 드라이버출력 접속단자에 접속하는 이방성 도전막으로 덮어져 이루어지고, (b) 상기 소스측 인출 배선에 접속된 드라이버 출력 접속단자의 구조가, 상기 제 1 절연막과 상기 제 2 금속 박막과 상기 제 2 절연막과 상기 도전성 박막이 적층되고, 상기 제 2 금속 박막 및 상기 도전성 박막이, 상기 제 2 콘택홀로 전기적으로 접속된 구조이며, 또한, 상기 제 2 콘택홀이, 상기 이방성 도전막으로 덮어져이루어지는 것이, 드라이버 출력 접속단자부에 형성된 콘택홀이 이방성 도전막의 수지에 의해서 완전히 덮어져 있기 때문에, 습도에 대한 신뢰성을 높게 할 수 있으므로 바람직하다.
(a) 상기 제 2 금속 박막 및 상기 반도체 능동막 및 상기 오믹 콘택막이 패터닝되어 이루어진 적층구조체인 게이트측 예비 배선을 상기 게이트측 인출 배선과 교차하여 형성하고, (b) 상기 표시영역 중에서, 상기 게이트측 인출 배선을 형성한 측과 반대측에, 상기 제 2 금속 박막 및 상기 반도체 능동막과 상기 오믹 콘택막이 패터닝되어 이루어진 적층구조체인 반게이트측 예비 배선을 형성하며, (c) 상기 제 1 금속 박막이 패터닝되어 이루어진 소스측 예비 배선을 상기 소스측 인출 배선과 교차하여 형성하고, (d) 상기 제 1 금속 박막이 패터닝되어 이루어진 반소스측 예비 배선을, 상기 표시영역의 상기 소스측 인출 배선을 형성한 측과 반대측에 연장되어 이루어진 상기 소스 배선과 교차하여 형성하며, 상기 게이트측 예비 배선, 상기 소스측 예비 배선, 상기 반소스측 예비 배선 및 반게이트측 예비 배선이, 서로 각각의 일부분끼리가 겹치는 중첩부를 가지고 있고, 해당 중첩부의 근방에 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 형성하며, 또한 제 1 콘택홀과 제 2 콘택홀을 전기적으로 접속하도록 상기 도전성 박막을 패터닝하여 형성하는 것이, 소스단선이 발생한 경우에 예비 배선을 사용하여 복구할 수 있기 때문에 바람직하다.
(실시예)
이하 첨부도면을 참조하면서, 본 발명의 실시예에 관한 전자광학소자의 제조방법에 관해서 상세히 설명한다.
(실시예 1)
도 1 및 도 2는, 각각, 본 발명의 실시예 1에 관한 전기광학소자의 제조방법에 의해 제작되는 표시화소 주요부분의 단면설명도(절연성 기판 상의 요소를 나타낸다) 및 평면설명도로서, 도 1의 단면설명도는 도 2에 나타낸 X-X 절단선에서의 단면구조를 나타내고 있다. 또한, 도 3 및 도 4는, 표시영역의 외측에 설치되는 TCP 단자부의 단면을 각각 나타낸 단면설명도이다. TCP는, 게이트 배선, 소스 배선, 보조용량 배선 및 대향기판의 공통전극에 입력하는 신호전위를 공급하는 신호전위원과, 게이트 배선, 소스 배선, 보조용량 배선 및 공통전극을 접속하고 있다.
도 1 및 도 2에 있어서, 1은 게이트 전극, 2는 보조용량 전극이고, 3은 게이트 절연막이며, 4는 반도체 능동막, 5는 오믹 콘택막, 7은 소스 전극, 8은 패시베이션막, 10은 보조용량을 갖는 부분(이하, 「보조용량」이라 칭한다), 11은 게이트 배선, 12는 보조용량 배선, 13은 반도체 능동막 및 오믹 콘택막, 14는 소스 배선, 15는 드레인 전극, 16은 화소 콘택홀, 17은 화소전극이다. 종래의 기술에서 나타낸 구조와 마찬가지로, 게이트 전극은 게이트 배선의 일부이거나 또는 게이트 배선으로부터 분기되어 각 박막 트랜지스터에 접속되는 단자로 되어 있는 전극이다. 또한, 보조용량 전극은 보조용량 배선으로부터 분기되어 그 일부가 화소전극과 오버랩하는 위치로 연장되는 전극이다. 보조용량 전극과 화소전극 사이에는, 제 1 절연막 및 제 2 절연막으로 이루어진 적층막을 유전체로 하여 보조용량이 형성된다. 보조용량은 전기회로적으로는, 화소전극과 공통전극 사이에 액정을 통해 형성되는 액정용량과 병렬로 형성된다. 도 2에 부호 13으로 나타낸 반도체 능동막 및 오믹 콘택막은, 각각 도 1에 부호4 및 5로 나타낸 것과 같이 상하 2층으로 되어 있다. 따라서, 도 2의 도면 위는 오믹 콘택막만이 표시되어 있지만, 설명을 위해 양자의 명칭에 의하여 표현하고 있다. 단, 도 1에 도시된 바와 같이, 소스 전극과 소스 배선 및 드레인 전극으로부터 돌출한 오믹 콘택막은, 후술하는 바와 같이 드라이에칭에 의해 제거되고 있다.
또한, 도 3 및 도 4에서는, 제 1 게이트측 인출 배선인 표시부 인출 배선(20)이고, 제 1 TCP 접속 전극(21)이며, 제 1 TCP 단자 콘택(22)이고, 제 1 TCP 접속범위(23)이며, 제 2 소스측 인출 배선인 표시부 인출 배선(24)이고, 제 2 TCP 접속 전극(25)이며, 제 2 TCP 단자 콘택(26)이고, 제 2 TCP 접속범위(27)이다.
본 발명에 관한 전기광학소자의 전체 구성은, 종래예에 나타낸 것과 마찬가지이다. 즉, 박막 트랜지스터가 전기적으로 접속되어 이루어진 화소전극을 갓는 표시화소가 제 1 절연성 기판 상에 어레이 형태로 형성되고, 또한 게이트 배선과 소스 배선이 거의 직교상태로 매트릭스 형태로 형성되어 이루어지는 TFT 어레이 기판과, 제 2 절연성 기판 상에 칼라필터 및 공통전극이 형성되어 이루어진 대향기판과의 사이에 액정층이 삽입되어, TFT 어레이 기판과 대향기판이 맞붙여져 있다. 더구나, 서로 맞붙여진 TFT 어레이 기판과 대향기판의 외측, 즉 TFT 어레이 기판의 상측과 대향기판의 하측에 각각 편광판이 설치되어 있다. 게이트 배선이 박막 트랜지스터를 선순차적으로 주사선택하는 것이고, 소스 배선이 화소전극에 기록할 신호전위를 제공하는 것도 종래예와 마찬가지이다. 또한, TFT 어레이 기판에는, 표시영역의 외측에 표시부 인출 배선이 형성되어 있다. 표시부 인출 배선은 표시영역 내의 게이트 배선과 소스 배선과 게이트 배선 및 소스배선에 신호전위를 입력하기 위해 설치되는 드라이버 IC를 탑재한 TCP의 드라이버 출력 접속단자를 접속하는 것이다.
다음에, 본 실시예 1의 제조방법을 이하에서 상세히 설명한다.
우선, 제 1 절연성 기판으로서 두께가 0.7mm인 유리기판을 세정하여 표면을 청정화한다. 투과형의 전기광학소자를 형성하는 경우에는, 절연성 기판으로서는 유리기판 등의 투명한 절연성 기판을 사용한다. 또한, 반사형의 전기광학소자를 형성하는 경우에는, 유리기판 정도의 절연성을 갖는 절연성 기판을 사용하는 것이 가능하다. 또한, 절연성 기판의 두께는 임의로 해도 되지만, 전기광학소자의 두께를 얇게 하기 위해, 절연성 기판의 두께가 0.7mm 내지 1.1mm 정도인 것이 바람직하다. 절연성 기판이 지나치게 얇은 경우에는 제조공정중의 막형성이나 열처리에 의해 기 판의 왜곡이 생기기 때문에 패터닝 정밀도가 저하하는 등의 상태가 발생하기 때문에, 절연성 기판의 두께는 제조공정 중에 행해지는 처리를 고려하여 선택할 필요가 있다. 또한, 절연성 기판이 유리 등의 파괴 취약성 재료로 이루어진 경우, 기판의 단부면은 모따기를 실시해 두는 것이, 단부면으로부터의 칩핑(chipping)에 의한 이물질의 혼입을 방지하는데 바람직하다. 또한, 절연성 기판의 일부에 노치(notch)를 설치하여 기판의 방향이 특정할 수 있도록 하는 것은, 각 제조공정에서 기판처리의 방향을 특정할 수 있기 때문에 프로세스 관리를 하기가 용이해지므로 바람직하다.
다음에, 스퍼터링법 등의 방법으로 유리기판 상에 제 1 금속 박막을 막형성한다. 제 1 금속 박막으로서는, 예를 들면 크롬, 몰리브덴, 탄탈륨, 티타늄, 알루미늄 및 구리 중에서 적어도 한가지, 또는 이들 금속 단체 중에서 적어도 한가지에 다른 물질이 미량으로 첨가되어 이루어진 합금 등으로 이루어지는 100 nm 내지 500 nm 정도인 막두께의 박막을 사용할 수가 있다. 제 1 금속 박막 상에는 후술하는 공정으로 드라이 에칭에 의해 콘택홀이 형성되고, 더구나 도전성 박막이 형성되기 때문에, 표면산화가 발생하기 어려운 금속 박막이나, 산화되더라도 여전히 도전성을 갖는 금속 박막을 제 1 금속 박막으로 사용하는 것이 바람직하고, 적어도 표면이 크롬, 티타늄, 탄탈륨, 몰리브덴으로 덮여 있는 것이 바람직하다. 또한, 제 1 금속박막으로서, 다른 종류의 금속 박막을 적층한 금속 박막이나 막두께 방향으로 조성이 다른 금속 박막을 사용하는 것도 가능하다.
다음에, 제 1 포토리소그래피 공정으로 제 1 금속 박막을 패터닝하여, 박막트랜지스터의 게이트 전극(1)과 게이트 배선(11), 보조용량 전극(2) 및 보조용량 배선(12)과, 제 1 표시부 인출 배선(20)의 형상으로 각각 형성한다. 포토리소그래피 공정은 다음의 ①～④의 순서로 행해진다. 즉, ① TFT 어레이 기판을 세정한 후, ② 감광성 레지스트(photoresist)를 도포하고, 건조된 후에, 소정의 패턴이 형성된 마스크 패턴을 통해 노광하고, 현상함으로써, 사진제판적으로 TFT 어레이 기판상에 마스크 패턴을 전사한 감광성 레지스트를 형성하고, ③ 감광성 레지스트를 가열에 의해 경화시킨 후에 에칭을 행하며, ④ 감광성 레지스트를 박리한다는 순서로 행해진다. 감광성 레지스트와 TFT 어레이 기판과의 젖음성이 적합하지 않아, 튕김이 생기는 경우에는, 도포 전에 UV 세정을 실시하거나, 젖음성 개선을 위해 헥사메틸 디실라잔(hexamethyl disilazan, HMDS, (CH3)3Si-N＝N-Si(CH3)3)을 증기 도포하는 등의 대책을 행한다. 또한, 감광성 레지스트와 TFT 어레이 기판과의 밀착성이 나쁘 박리가 생기는 경우에는, 가열에 의해 경화온도를 높이거나, 시간을 길게 하는 등의 처리를 행한다. 제 1 금속 박막의 에칭은 공지의 에쳔트(예를 들면, 제 1 금속 박막이 크롬으로 이루어진 경우에는, 제 2 질산 셀륨암모늄 및 질산이 혼합되 된 에칭액)을 사용하여 웨트에칭으로 행한다. 또한, 제 1 금속막의 에칭은 패턴 엣지가 테이퍼 형상이 되도록 에칭하는 것이, 다른 배선과의 단차에서의 단락을 방지하는데 바람직하다. 여기에서, 테이퍼 형상이란, 도 1에 나타낸 게이트 전극(1)의 단면 형상 중의 좌우 경사 부분에 나타내고 있는 바와 같이, 단면이 사다리꼴 형상이 되도록 패턴 엣지가 에칭되는 것을 말한다. 또한, 이 공정에서 게이트 전극(1), 보조용량 전극(2), 제 1 표시부 인출 배선(21)을 형성하는 것을 나타내었지만, 그 외에 TFT 어레이 기판을 제조하는데 필요한 각종의 마크류나 배선이 형성된다.
다음에, 플라즈마 CVD법에 의해 제 1 절연막, 반도체 능동막 및 오믹 콘택막을 연속하여 유리기판 상에 막형성한다. 게이트 절연막(3)이 되는 제 1 절연막으로서는 SiNx막, SiOy막, SiOzNw막(이때, x, y, z, w는 각각 정수이다)이나, 또는 이들의 적층막이 사용된다. 제 1 절연막의 막두께는 300nm 내지 600nm 정도로 한다. 막두께가 얇은 경우에는 게이트 배선과 소스 배선의 교차부에서 단락이 생기기 쉬워, 제 1 금속 박막의 두께 이상으로 하는 것이 바람직하다. 막두께가 지나치게 크면, TFT의 ON전류가 작아져서 표시특성이 악화되기 때문에, 가능하면 막두께를 작게 하는 것이 바람직하다.
반도체 능동막으로서는 비정질 실리콘(a-Si)막, 폴리실리콘(p-Si)막이 사용된다. 반도체 능동막의 막두께는 100nm 내지 300nm 정도로 한다. 막두께가 작은 경우에는, 후술하는 오믹 콘택막의 드라이에치때의 소실이 발생하고, 막두께가 큰 경우에는 TFT의 ON 전류가 작아지는 때문에, 오믹 콘택막의 드라이에칭시의 에칭 깊이의 제어성을 필요로 하는 TFT의 ON 전류에 따라 막두께를 선택한다. 반도체 능동막으로서 a-Si 막을 사용하는 경우에는, 게이트 절연막의 a-Si 막과의 계면은 SiNx 막 또는 SiOzNw 막으로 하는 것이, TFT의 Vth의 제어성을 좋게 하는 점 및 신뢰성을 향상시키는 점에서 바람직하다. 반도체 능동막으로서 p-Si 막을 사용하는 경우에는, 게이트 절연막의 p-Si막과의 계면은 SiOy 막 또는 SiOzNw 막으로 하는 것이 TFT의 Vth 제어성을 좋게 하는 점 및 신뢰성을 향상시키는 점에서 바람직하다. 또한, 반도체 능동막으로서 a-Si 막을 사용하는 경우에는, 게이트 절연막과의 계면 부근을 막형성 레이트가 작은 조건에서 막형성하고, 상층부를 막형성 레이트가 큰 조건에서 막형성하는 것이, 짧은 막형성 시간에 이동도가 큰 TFT 특성이 얻어지는 것과, TFT의 오프시의 리이크 전류를 작게 할 수 있다고 하는 이유에 의해 바람직하다.
오믹 콘택막으로서는, a-Si나 p-Si에 인을 미량으로 도핑한 n+a-Si막, n+p-Si막이 사용된다. 오믹 콘택막의 막두께는 20 nm 내지 70 nm으로 할 수 있다. 이 들 SiNx막, SiOy막, SiOzNw막, a-Si막, p-Si막, n+a-Si막, n+p-Si막은 공지된 가스 (예를들면, SiH4, NH3, H2, NO2, PH3, 및 N2와 이들의 혼합가스)를 사용하여 막형성 하는 것이 가능하다.
다음에, 제 2 포토리소그래피 공정에서 반도체 능동막 및 오믹 콘택막을, 표시화소의 TFT가 형성될 부분(이하, TFT부라 한다) 및 소스 배선이 형성될 부분(이하, 소스 배선부분이라 한다)에, 소스 배선(14) 및 TFT가 형성될 부분보다도 큰 패턴으로, 또한 연속한 형상이며 반도체 능동막 및 오믹 콘택막(13)의 형상으로 패터닝하여 형성한다. 반도체 능동막 및 오믹 콘택막의 에칭은, 공지된 가스(예를 들면, SF6과 O2의 혼합가스 또는 CF4과 O2의 혼합가스)를 사용한 드라이에칭에 의해 행한다. 또한 이 공정에 있어서, 표시화소의 TFT부 및 소스 배선이 형성될 부분에 연속한 형상으로 반도체 능동막 및 오믹 콘택막(13)을 형성하는 것을 설명하였다. 더구나, 이 공정에 있어서는, 소스 배선이 인출된 제 2 표시부 인출 배선의 반도체 능동막 및 오믹 콘택막은 에칭제거할 필요가 있고, 소스 배선 부분에 형성된 반도체 능동막 및 오믹 콘택막은 표시부 밖에서 소스측 인출 배선을 가로지르는 형상으로 형성된다. 이 반도체 능동막 및 오믹 콘택막의 소스측 인출 배선을 가로지르는 부분의 형상은, 단면길이가 길어지도록 하는 형상인 것이, 표시부로부터 TCP 단자가 형성되는 부분(드라이버 출력 접속단자, 이하, 「TCP 단자부」라고 한다)까지에 대해 소스 배선 아래에 유일하게 존재하는 반도체 능동막 및 오믹 콘택막의 패턴 단차 부분에서의 소스 배선의 단선을 방지하는데 바람직하다. 이때, 어떤 형상 패턴을 갖는 제 1 막을 덮어 제 2 막을 형성할 때, 제 2 막 안에서, 제 1 막 패턴의 끝부분에는 단차가 생긴다. 이 단차를 패턴 단차라고 한다. 또한, 반도체 능동막 및 오믹 콘택막의 엣지가 테이퍼 형상으로 에칭되는 것이, 표시부에서 TCP 단자부에 대해 소스 배선 아래로 유일하게 존재하는 반도체 능동막 및 오믹 콘택막 패턴단차에서의 소스 배선의 단선을 방지할 수 있기 때문에 바람직하다.
다음에, 스퍼터링법 등의 방법으로 제 2 금속 박막을 유리기판의 전체면에 걸쳐 막형성한다. 제 2 금속 박막으로서는, 예를 들면 크롬, 몰리브덴, 탄탈륨, 티타늄, 알루미늄 및 구리 중의 적어도 하나 또는 이들 금속단체 중의 적어도 하나에 다른 물질이 미량으로 첨가되어 이루어진 합금 등으로 구성된 100nm 내지 500nm 정도의 막두께의 박막을 사용할 수 있다. 제 2 금속 박막 상에는 후술하는 공정으로 드라이에칭에 의해 콘택홀이 형성되고, 다시 도전성 박막이 형성되기 때문에, 표면산화가 생기지 어려운 금속 박막이나, 산화되더라도 여전히 도전성을 갖는 금속 박막을 제 1 금속 박막으로 이용하는 것이 바람직하며, 적어도 표면이 크롬, 티타늄, 탄탈륨 및 몰리브덴 중의 어느 하나인 것이 바람직하다. 또한, 제 2 금속 박막 중 에서, 적어도 오믹 콘택막과 제 2 금속 박막의 계면이 크롬, 티타늄, 탄탈륨 또는 몰리브덴으로 이루어진 것이, 오믹 콘택막과의 양호한 콘택 특성을 얻을 수 있기 때문에 바람직하다. 또한, 제 2 금속 박막으로서, 다른 종류의 금속 박막을 적층한 금속 박막이나, 막두께 방향으로 조성이 다른 금속 박막을 사용할 수도 있다.
다음에, 제 3 포토리소그래피 공정에서 제 2 금속 박막을 박막 트랜지스터의 소스 전극(7), 소스 배선(14), 드레인 전극(15) 및 제 2 표시부 인출 배선(24)의 형상으로 패터닝하고, 더구나, 오믹 콘택막 중에서 소스 배선, 소스 전극 및 드레인 전극으로부터 솟아 나온 부분을 에칭제거하여, 화소부의 TFT 채널을 형성한다. 제 2 금속막의 에칭은, 공지의 에쳔트(예를 들면, 제 2 금속 박막이 크롬으로 이루어진 경우에는 제 2 질산 세륨 암모늄 및 질산이 혼합되어 이루어진 수용액)을 이용하여 웨트에칭을 행한다. 또한, 제 2 금속막의 에칭에서는, 패턴 엣지가 테이퍼형상이 되도록 에칭하면, 상층에 형성하는 도전성 박막으로 이루어진 전극패턴의 단선을 방지할 수 있기 때문에 바람직하다. 오믹 콘택막의 에칭은 공지된 가스(예를 들면, SF6과 O2의 혼합가스 또는 CF4와 O2의 혼합가스)를 사용한 드라이에칭에 의해 행한다. 오믹 콘택막의 에칭에서는, 적어도 오믹 콘택막이 제거되고, 하층의 반도체 능동막이 소실하지 않는 깊이로 에칭이 제어된다. 하층의 반도체 능동막은 가능한한 두껍게 남기는 것이 이동도가 큰 TFT가 얻어지는 점에서 바람직하다.
다음에, 플라즈마 CVD법 등에 의해, 패시베이션막이 되는 제 2의 절연막을 막형성한다. 제 2 절연막으로서는 SiNx막, SiOy막, SiOzNw 막이 이용된다. 제 2 절연막의 막두께는 200nm 정도 이상이면 되며, 지나치게 두꺼운 경우에는 후술하는 콘택홀의 드라이에칭시에 감광성 레지스트가 없어져 버린다고 하는 상태가 발생하기 때문에, 콘택홀을 드라이에칭할 때의 레지스트와 제 2 절연막의 선택성에 의해 막두께를 선택한다. 또한, 지나치게 두꺼운 경우에는, 콘택홀 상에 형성되는 도전성 박막에 의한 전극에 단차 끊어짐을 일으키기 때문에, 도전성 박막의 스텝 커버리지성에 의해 막두께의 상한이 정해진다. 이때, 스텝 커버리지성이란 표면에 있어서 미세한 단차부에서의 막의 피착상태의 양호 및 불량을 말한다. 생산성, 도전성 박막의 스텝 커버리지성, 레지스트와 제 2 절연막에 콘택홀을 형성하기 위한 드라이에칭과의 조합의 선택성 등의 점에서 막두께는 200nm 내지 600nm 정도로 하는 것이 바람직하다.
다음에, 제 4 포토리소그래피 공정에서 제 2 절연막 및 제 1 절연막을 패터닝하여 콘택홀을 형성한다. 형성하는 콘택홀은, 드레인 전극 표면에까지 관통하는 콘택홀인 화소 콘택홀(16), 제 1 금속 박막 표면에까지 관통하는 제 1 콘택홀인 제 1 TCP 단자 콘택(22) 및, 제 2 금속 박막 표면에까지 관통하는 제 2 콘택홀인 제 2 TCP부 단자 콘택(26)이다. 제 2 절연막 및 제 1 절연막의 에칭은, 공지된 가스(예를 들면, SF6과 O2의 혼합가스 또는 CF4과 O2의 혼합가스)를 사용한 드라이에칭에 의해 행한다. 또한, 이 공정에서 화소 콘택홀(16), 제 1 TCP 단자 콘택(22), 제 2 TCP 단자 콘택(26)을 형성하는 것을 설명하였지만, 그 이외에, 예를 들면 대향기판과 TFT 어레이 기판과의 사이를 도전성 입자를 포함하는 수지를 사용하여 전기적으로 접속하기 위한, 트랜스퍼(Transfer) 단자를 형성할 부분(이하, 트랜스퍼 단자부라 한다)의 콘택홀 등과 같은, TFT 어레이 기판을 제조하는데에 필요한 각종의 콘택홀이 형성된다.
이 콘택홀의 에칭에서는, 화소 콘택홀(16), 제 2 TCP 단자 콘택(26)에서는 제 2 절연막을, 제 1 TCP 단자 콘택(22)에서는 제 2 절연막과 제 1 절연막이 에칭제거되기 때문에, 특히 화소 콘택홀(16), 제 2 TCP 단자 콘택(26)의 제 2 금속 박막 표면은 드라이에칭의 플라즈마에 장시간 노출되게 된다. 금속 박막 표면이 드라이에칭의 플라즈마에 장시간 노출되는 경우에, 플라즈마 중에 금속 박막을 에칭하거나 산화하거나 하는 플라즈마종이 존재하면, 콘택홀에서의 상부의 도전성 박막과의 전기저항이 커지지 때문에, 제 2 금속 박막의 재료 종류와 드라이에칭에서의 가스 종류를 선택할 필요가 있다. 제 2 금속 박막 표면이 크롬으로 이루어진 경우에는, CF4가스 및 O2 가스, 또는 SF6가스 및 O2가스를 사용할 수가 있다. 또한, 금속 박막 표면이 드라이에칭중의 플라즈마 상태에 장시간 노출된 경우에는 가스종의 중합반응에 의해 생성하는 퇴적물(이하, 디포짓 물질이라 한다)이 부착하는 경우가 있다. 이 경우에는 O2 가스를 사용한 플라즈마에 의한 애싱에 의해서 디포짓 물질을제거하는 것에 의해, 콘택홀에서의 상부 도전성 박막과의 양호한 콘택특성을 얻을수 있다. 이상에서 설명한 에칭에서의 가스종의 조건은, 제 1 TCP 단자 콘택(22)에 대해서도 정도의 차는 있지만 마찬가지로 적용된다. 또한, 이들 콘택홀의 에칭을 할 때는 패턴 엣지를 테이퍼 형상으로 하기 때문에, 상층에 형성되는 도전성 박막으로 이루어진 전극패턴의 콘택홀 단차에서의 단선을 방지하는 점에서 바람직하다.
다음에, 스퍼터링법 등의 방법으로 화소전극 및 TCP 접속 전극으로 되는 도전성 박막을 막형성한다. 도전성 박막으로서는, 투과형의 전기광학소자에 의해 구성하는 경우에는, 투명 도전막인 ITO(indium tin oxide), SnO2등을 사용할 수 있지만, 화학적 안정성면에서 ITO가 특히 바람직하다. 또한, 반사형의 전기광학소자에 의해 구성하는 경우에는, 도전성 박막으로서는 시이트(sheet) 저항이 500Ω/□ 정도의 이하이고, 또한, 액정재료와 반응하여 액정재료의 열화를 일으키지 않은 것이면, 어떠한 것을 사용하더라도 상관없다. 도전성 박막의 막두께는 투과형의 전기광학소자에서는 50nm 내지 200nm 정도로 하고, 반사형의 전기광학소자의 경우에는 50nm 내지 500nm 정도로 할 수 있다. 투과형 전기광학 소자에서의 투명 도전성 박막의 두께는 대향기판을 포함하여 빛이 투과할 때의 간섭에 의한 착색이 생기지 않도록 50nm 내지 200nm 정도의 범위에서 선택된다.
다음에, 제 5 포토리소그래피 공정에서 도전성 박막을 화소전극(17), 제 1 TCP 접속 전극(21) 및 제 2 TCP 접속 전극의 형상으로 패터닝한다. 도전성 박막의 에칭은 사용하는 재료에 의해 공지된 웨트에칭(예를 들면, 도전성 박막이 ITO로 이루어진 경우에는 염산 및 질산이 혼합되어 이루어진 수용액) 등을 사용하여 행한다. 도전성 박막이 ITO인 경우, 공지된 가스(예를 들면, CH4)를 사용하여 드라이에칭에 의해 에칭하는 것도 가능하다. 또한, 이 공정에서 화소 콘택홀(16), 제 1 TCP 단자 콘택(22) 및 제 2 TCP 단자 콘택(26)을 형성하는 것을 설명하였다. 그 외에, 예를 들면, 트랜스퍼 단자부(대향기판과 TFT 어레이 기판 사이를 도전성 입자를 포함한 수지를 사용하여 전기적으로 접속하는 부분)에, 도전성 박막으로 이루어진 전극이 형성된다.
이상의 공정에 의해, 도 1, 도 2, 도 3 및 도 4에 나타낸 TFT 어레이 기판이 각각 포토리소그래피 공정을 포함하는 5공정으로 제조된다.
여기서, TFT 어레이 기판은 TCP 단자부에 전기적으로 프로빙하는 (프로브(prove)를 접속시켜 신호를 얻는다) 것에 의해 표시화소의 TFT 특성을 검사하여, 소정의 특성이 얻어지지 않은 TFT 어레이 기판을 폐기한다. 이렇게 함으로써, 이후의 공정의 효율화와 사용하는 재료의 절약이 가능하다. 이때, 본 실시예에서는, 제 1 TCP 접속전극(21), 제 2 TCP 접속 전극(25)을 갖고 있기 때문에, 도전성 박막으로서 ITO를 사용한 경우에는, 종래의 기술로 신뢰성이 높은 프로빙이 가능하다.
이어서, 공지된 기술로 TFT 어레이 기판과 대향기판을 짜맞추어, TFT 어레이 기판과 대향기판의 사이에 액정을 봉입한 액정패널을 형성한다. 이하에서 간단히 액정패널의 제조방법을 설명한다.
우선, 공지된 기술로 TFT 어레이 기판과 대향기판의 표면에 액정의 배향제어막을 형성한다. 배향제어막으로서 예를 들면 폴리이미드막을 사용할 수 있다. 예를 들면, 폴리이미드액을 도포하여 건조시켜 폴리이미드막을 형성한 후에, 그 표면을 천을 사용하여 러빙(rubbing)처리하여 배향제어막으로서 사용한다. 배향제어막의 두께는 배향제어막을 구성하는 1 분자 상당의 극박막으로부터 100 nm 정도로 한다. 배향제어막의 두께가 큰 경우에는, TFT 어레이 기판의 화소전극과 대향기판의 공통전극의 사이에 인가되는 실효전압 중에서, 액정층에 인가되는 실효전압이 작아지기 때문에, 프로세스상 가능한 범위에서 박막화하는 것이 바람직하다. 또한, 배향제어막은 러빙 등에 의해 액정의 다이렉터를 기판면내 방향으로 배향하는 것 뿐만 아니라, 소위 프리틸트(pretilt)각(액정분자와 기판이 이루는 각)으로서, 기판에 대하여 3°내지 15°정도의 기울기를 갖고 배향하도록 형성된다. 프리틸트각은 지나치게 작으면 TFT 어레이 기판 상의 화소전극의 주위와 소스 배선, 게이트 배선, 보조용량 배선 사이에 발생하는 전계에 의해, 액정의 배향 즉, 다이렉터가 불연속으로 되어 있는 경계부 또는 불연속 구조를 의미하는 디스크리네이션(disclination)을 따라 소위 도메인(배향상태의 분역)을 발생하는 경우가 있다. 이 도메인이 빛의 투과 부분에서 발생한 경우에 콘트라스트의 저하 등으로 표시특성의 저하가 생기기 때문에, 사용하는 액정재료 종류마다 도메인의 발생하기 쉬움에 따라 적절한 각도로 제어된다. 이 프리틸트각의 제어는, 사용하는 배향제어막 재료와 러빙 등의 배향처리 강도 등의 조건에 의해 제어할 수 있다. 또한, 프리틸트각이 큰 경우에, 안정되게 배향을 제어하는 것이 어렵게 되는 경향이 있고, 전술한 범위, 즉 3°내지 15°정도로 제어하는 것이 바람직하다.
또한, 배향제어막은 표시신호에 의한 dVgd의 차이에 의하여, TFT 어레이 기판과 대향기판의 공통전극 사이에 발생하는 DC 전위에 의한 폴링이나 액정 중의 불순물의 흡착이 생기지 어려운 재료로 하면, 표시의 스틱킹이 발생하기 어려워지기 때문에 바람직하다. 이것들은, 공지된 기술로서 배향제어막을 박막화하거나, 배향제어막의 면방향의 저항을 저하시키는 것 등에 의해 얻을 수 있다는 것이 알려져 있다. 또한, 배향제어막 재료의 기판에의 도포는, 전사, 스피너(spinner)(스핀(spin)을 사용하는 도포(스핀코팅(spin coating)) 등에 의해 행할 수 있다.
다음에, TFT 어레이 기판 또는 대향기판 중의 적어도 어느 한쪽의 기판 상에, TFT 어레이 기판과 대향기판을 소정의 간격을 유지하여 맞붙이기 위해 스페이서가 되는 재료를 살포한다. 스페이서(spacer)의 재질은 TFT 어레이 기판과 대향기판을 소정의 간격으로 맞붙일 때에, 경도가 높거나 형상이 예각(銳角)이거나 하는 경우에, TFT 어레이 기판 상의 TFT나 배선에 손상을 주기 때문에, 이것들을 고려하여 선택된다. 스페이서에는 예를 들면 폴리스티렌 입자, SiO2 입자 등을 사용할 수 있다. 또한, 스페이서의 살포밀도에 관해서는, 살포밀도가 지나치게 높으면 스페이서 주위의 액정의 배향상태를 흩뜨리기 때문에 콘트라스트(contrast)의 저하가 생기거나, 저온으로 액정 체적이 작아진 경우에 표시부에 기포를 발생시키는 경우가 있다. 또한, 스페이서의 살포밀도가 지나치게 작으면, TFT 어레이 기판과 대향기판의 간격이 표시부에 있어서 면내에서의 분포가 생기는 것에 의해 휘도 변동(variation)이 발생한다. 이들 제약에 의해, 사용하는 스페이서의 경도에 따라 스페이서의 살포밀도가 선택된다. 스페이서의 살포는 휘발성 용매(예를 들면, 에탄올) 중에 스페이서를 분산시킨 용액을 살포하여 도포하는 것으로 행할 수 있다.
다음에, TFT 어레이 기판 또는 대향기판 중의 어느 한쪽의 기판 상에, 표시부의 주위에, 예를 들면 에폭시 수지로 이루어진 실(seal)재를 실 형상으로 형성한다. 실재에도 전술한 스페이서를 균일하게 분산시켜 포함시키는 것으로, TFT 어레이 기판과 대향기판의 간격을 정밀하게 제어할 수 있다. 이때, 실재 중에 함유시키는 스페이서는, 기판면 내에 살포되는 실재와는 다른 재료, 입경이 다른 것을 사용하는 것도 가능하다. 또한, TFT 어레이 기판과 대향기판 사이의 틈새에, 후술하는 진공주입법으로 액정을 주입하기 위해, 어느 하나의 기판 상에 실재를 형성하지만, 형성하는 영역을 나타낸 형상패턴 중에는 적어도 한 장소에 액정의 주입구가 되는 노치를 설치해 둘 필요가 있다. 액정을 공지된 기술로 진공주입법 이외의 방법으로 도입하는 경우에는, 실 형상의 노치는 불필요하다. 실 형상을 형성하기 위해서는 스크린 인쇄나 실린지(syringe)에 의한 묘화(描畵)(실린지로부터 실재를 토출하여, 실 형상에 맞추어 묘화하는 방법) 등을 사용할 수 있다.
다음에, TFT 어레이 기판 또는 대향기판 중의 적어도 어느 한쪽의 기판 상에, TFT 어레이 기판 상에 형성된 트랜스퍼 전극의 위치에 도전성을 갖는 트랜스퍼 재료를 도포한다. 이 트랜스퍼 전극은, 대향기판의 공통전극에의 공통전극 전위를 도입하는 전극단자이다. 트랜스퍼 재료로는, 예를 들면 에폭시 수지에 도전성 입자를 분산시킨 재료를 사용할 수 있다. 트랜스퍼 재료의 도포에는 스크린인쇄나 실린지에 의한 묘화 등을 사용할 수 있다. 또한, 트랜스퍼 전극은 적어도 1개소는 필요하지만, 대형의 전기광학소자에서는, 공통전극 전위의 신호원으로부터 대향기판의 공통전극에 대한 임피던스를 작게 하는 것이 균일한 표시를 얻기 위해 바람직하기 때문에, 표시부의 4 모서리에 형성하거나, 게이트측 인출 배선 및 소스측 인출 배선을 피하여, 표시부의 주위에 복수개 형성하는 것이 바람직하다.
다음에, TFT 어레이 기판과 대향기판을 맞붙인다. 맞붙일 때, 실재나 트랜스퍼재를 가압 및 가열하여 경화시키기 전에, 먼저, 소정의 정밀도로 TFT 어레이 기판과 대향기판을 서로 포갠다. 다음에, 중첩시킨 양 기판의 단부면에 UV 경화성의 수지를 도포하거나, 표시부 이외에 실린지 등으로 도포한다. 그후, 소정의 정밀도로 TFT 어레이 기판과 대향기판을 중첩시킨 후에 UV 경화재를 UV 조사 경화시키는 것 등으로 하여, TFT 어레이 기판과 대향기판의 중첩에 대해서 소정의 정밀도가 유지되도록 하는 것이 바람직하다. 이와 같이 처리된 후에, TFT 어레이 기판과 대향기판 사이를 가압한 상태로 실재나 트랜스퍼재를 가열에 의해 경화시킨다.
다음에, 중첩된 TFT 어레이 기판과 대향기판 중에서, 전기광학소자로서는 불필요한 부분을 절단하여, TCP의 접속단자부를 표면에 내놓거나, 액정의 주입구를 형성하거나 하여 공백 셀로 한다.
다음에, 공백 셀을 진공 중으로 도입하고, 공백 셀 내부를 진공으로 한 후에 주입구를 액정에 담근 상태에서 대기로 개방하여 액정을 공백 셀 내에 주입한다. 이때, 공백 셀이 놓여진 분위기를 진공으로 하는 속도가 지나치게 빠르면, 공백 셀내부에 남은 공기에 의해 공백 셀이 부풀어, 실 터짐(seal blowout)이 생기는 일이 있기 때문에, 적절한 속도로 진공으로 하는 것이 바람직하다. 또한, 주입구에 액정을 담근 후에 급속히 공백 셀이 놓인 분위기를 대기로 개방한 경우, 공백 셀에 대기압이 걸려, 스페이서가 변형하거나, 스페이서에 의해 기판면이 손상되거나 하는 일이 있기 때문에, 적절한 속도로 대기 개방하는 것이 바람직하다.
다음에, 주입구에 에폭시 수지나 UV 경화수지 등으로 이루어진 봉지재를 도포하고, 이것을 경화시키는 것에 의해 액정표시장치를 형성한다. 이때, 봉지재를 도포하기 전에 액정이 주입된 상태의 셀을 가압하여 TFT 어레이 기판과 대향기판 사이의 간격이 일정하게 되도록 할 수도 있다.
다음에, 봉지된 셀의 상하에 소정의 각도로 편광축을 정하고 편광판을 붙인다. 이 소정의 각도는, 예를 들면 TN을 사용하여 액정층에 커다란 실효전압을 인가하였을 때에 투과율이 작아지는 노멀리 화이트 모드(normally white mode)에서 표시를 행하는 경우에는, 상하의 편광판의 편광축을 직교시키고, 또한, 각각의 편광축은 근접하는 기판 상의 액정 다이렉터 방향으로 평행 또는 직교시킨 각도이다. 특히, 시야각에 의한 표시특성 변화를 작게 할 수 있기 때문에, 근접하는 기판 상의 다이렉터에 편광축을 직교시킨 각도가 바람직하다.
또한, 전기광학소자의 시야각 의존성을 개선할 수 있는 공지의 필름을 편광판에 적층하는 것이 가능하거나, 또는 이와 같은 필름이 적층된 편광판을 사용할 수 있다. 액정으로서 TN형 액정을 사용하는 경우에는, 상하의 기판에서 액정의 다이렉터가 직교하도록 배향처리되지만, 편광판의 편광축은 근접하는 기판 표면의 다이렉터 방향에 병행 또는 직교하는 방향으로 한다. 콘트라스트가 높은 표시를 얻기위해서는, 액정에 전압이 인가된 상태에서 빛이 투과하지 않도록, 상하의 편광축이 직교하는 배치로 하는 것이 바람직하다.
여기서, 액정표시패널은 TCP 단자부에 전기적으로 프로빙하여 표시를 행하는것에 의해, 표시 특성을 검사하고, 소정의 특성이 얻어지지 않는 액정패널을 폐기한다. 이렇게 함으로써, 이후의 공정의 효율화와 사용하는 재료의 절약이 가능하다.
이때, 액정표시패널의 제조공정을, 물리적으로 가능한 범위에서, 동일 기판상에 복수의 표시소자를 형성한 상태로 행하는 것에 의해, 액정표시패널의 제조를 효율적으로 행할 수 있다. 또한, 액정표시패널의 표시특성의 검사는 편광판 등을 붙이기 전에 행하는 것도 가능하다. 이 경우에는, 검사시에 봉지된 셀의 상하에 편광판을 별도로 설치함으로써 검사가 실시가능하며, 소정의 특성이 얻어지지 않는 경우에는 이후의 공정으로는 흘러가지 않도록 하여, 사용될 편광판 등의 절약이 가능하다. 또한, 액정표시패널의 제조공정은 물리적으로 가능한 범위에서 전술한 공정의 순서를 바꾸는 것이 가능하다.
이어서, 액정패널의 TCP 출력단자 접속부에 이방성 도전막(ACF, anisotropic conductive film)을 사용하여 TCP를 접착한다. TCP의 드라이버 출력단자의 구조는, ① 제 1 금속 박막에 제 1 절연막과 제 2 절연막과 도전성 박막이 적층되어 있고, 제 1 금속 박막과 도전성 박막은, 제 4 포토리소그래피 공정에서 제 1 절연막 내부와 제 2 절연막 내부에 형성되고, 또한 제 1 금속 박막에까지 관통하는 콘택홀로 전기적으로 접속된 구조, ② 제 1 절연막과 제 2 금속 박막과, 제 2 절연막과 도전성 박막이 적층되어 있으며, 제 2 금속 박막과 도전성 박막은, 제 4 포토리소그래피 공정에서 제 2 절연막 내부에 형성되고, 또한 제 2 금속 박막 표면에까지 관통하는 콘택홀로 전기적으로 접속된 구조 중의 어느 한 쪽인 것과 동시에, TCP의 드라이버 출력 접속단자부의 콘택홀이 ACF로 덮여져 있다. ACF는 TCP를 TCP의 드라이버 출력 접속단자에 접속하는 것이다. ACF로서는 열경화형 또는 열가소성형의 수지중에 도전성 입자를 분산시킨 것이 사용된다. 이때, 도 3 및 도 4에 나타낸 것과 같이, ACF는 제 1 TCP 단자 콘택(22) 및 제 2 TCP 단자 콘택(26)을 완전히 덮는 위치, 즉 제 1 TCP 접속 범위(23) 및 제 2 TCP 접속 범위(27)에 배치된다. 이와 같이 함으로써, TCP 단자부의 콘택홀 단차부를 ACF로 덮는 것에 의해, 단차부에서 도전성 박막에 크랙 등이 발생한 경우에도 표시부 인출전극이 대기중의 습도에 노출되는 일이 없어지기 때문에, 습도에 의한 부식을 방지할 수 있다.
또한, TCP 단자부의 제 1 TCP 접속 전극(21), 제 2 TCP 접속 전극(25)은 전기광학장치로서는 필수적인 것은 아니다. 검사가 불필요한 경우나, 제 1 금속 박막표면, 제 2 금속 박막 표면을 전기적으로 신뢰성이 높은 프로빙 기술을 사용하여 검사하면, 제 1 TCP 접속 전극 및 제 2 TCP 접속 전극을 생략하는 것도 가능하다. 이 경우에는, 제 1 TCP 단자 콘택(22) 및 제 2 TCP 단자 콘택(26)은 ACF를 배치하는 범위 내에서 최대한으로 크게 함으로써, TCP와의 접속저항이 작아지고, 또한 대기 노출이 되지 않으므로 바람직하다.
다음에, 공지의 기술에 의해, 예를 들면 ACF나 땜납에 의해 TCP를 구동회로기판과 접속하고, 또한, 기타 필요한 제어회로 기판, 외부신호와의 커넥터(connector), 백라이트 시스템, 케이싱을 장치하는 것에 의해 전기광학소자가 제조된다.
본 실시예에서는, 반도체 능동막 및 오믹 콘택막(13)을 TFT부로부터 소스 전극(7) 및 소스 배선(14)의 하층으로, 소스 전극 및 소스 배선(14)의 패턴보다도 크고, 또한 연속된 형상으로 형성하였다. 따라서, 소스 배선이 소스 전극의 반도체 능동막 및 오믹 콘택막 패턴 주위의 단차를 표시영역 내에서 넘을 일이 없고, 이 단차에서의 소스 배선 단선이 없는 TFT 어레이 기판을 각각 포토리소그래피 공정을 포함하는 5 공정으로 형성할 수 있다. 또한, 반도체 능동막 및 오믹 콘택막이 프로세스 중의 이물질 등에 의해 화소전극과 소스 배선 사이에 잔존한 경우에도, 화소전극과, 반도체 능동막 및 오믹 콘택막은 제 2 절연막으로 분리되어 있어, 전기적으로는 접촉하지 않기 때문에 결함의 발생까지는 이르지 않는다.
또한, TCP 단자부의 콘택홀을 ACF에서 완전히 덮음으로써 TCP 단자부의 내습성이 높은 전기광학소자를 제조하는 것이 가능하다. 더구나, 본 실시예에서는, 도전성 박막이 TFT 어레이 기판의 가장 표면에 형성되어 있기 때문에, 액정에 인가하기 위해 필요한 신호전압의 진폭을 작게 할 수 있다. 이와 같이, 본 실시예에서는, 결함이 적고, 또한 신뢰성이 높은 전기광학소자를, 공정수가 적은 TFT 어레이 프로세스로 제조하는 것이 가능하다. 또한, 본 실시예에서는, TFT부의 소스 전극은 소스 배선과 게이트 배선의 교차부 이외에서 인출되고 있다. 따라서, 표시화소의 TFT에 결함이 발생한 경우에, 그것의 도중, 즉 소스 배선에 의해 인출된 소스 전극의 게이트 배선 상에 이르는 가까운 위치를 레이저 조사에 의해 절단하여, 표시화소의 TFT부의 결함에 의한 다른 표시화소에의 영향을 없앨 수 있다. 또한, 본 실시예에서는 보조용량 전극을 화소전극의 주위에 배치하였기 때문에, 대향기판에 형성되는 표시전극 주위의 차광 부분을 작게 할 수 있어, 개구율이 큰 전기광학소자를 제작하는 것이 가능하다. 이때, 각 전극패턴의 형성에 있어서, 전극패턴의 코너부는 90°이상의 둔각으로 하는 것이, 프로세스 중의 정전기에 의한 파괴를 방지하기 위해 바람직하다.
(실시예 2)
도 5는, 본 발명의 실시예 2에 관한 전기광학소자의 제조방법에 의해 제작된 표시화소의 평면 설명도이다. 도 5에 있어서, 207은 소스 전극이고, 211은 게이트 배선이며, 212는 보조용량 배선이고, 213은 반도체 능동막 및 오믹 콘택막이며, 214는 소스 배선이고, 215는 드레인 전극이며, 216은 화소 콘택홀이고, 217은 화소전극이다. 표시화소 주요 단면의 구조는 도 1과 동일하다. 더구나, 표시영역의 외측에 설치되는, 게이트 배선, 소스 배선, 보조용량 배선 및 대향기판 상의 공통전극에 입력하는 신호전위원과, 게이트 배선, 소스 배선, 보조용량 배선 및 공통전극을 접속하기 위한 TCP 단자부의 단면 구조는 도 3 및 도 4에 나타낸 구조와 동일하다.
본 실시예에 관한 표시화소에서는 TFT부의 소스 전극이, 소스 배선과 게이트 배선의 교차부로부터 게이트 배선 상에서 인출되도록 소스 배선의 인출을 변경한 것 이외의 점 및 표시화소의 제조방법은 실시예 1과 동일하다. 본 실시예에서는, 전술한 바와 같이 TFT부의 소스 전극이, 소스 배선과 게이트 배선의 교차부로부터 게이트 배선 상에서 인출되고 있기 때문에, 게이트 배선 끝을 넘는 회수를 실시예 1의 경우보다도 각 화소에서 1회 적게 할 수 있다. 이 때문에, 본 실시예에서는, 게이트 배선끝의 단차에 의한 게이트 배선과 소스 전극의 단락을 없앨 수 있다. 또한, 본 실시예에서는, TFT부의 소스 전극의 루팅에 필요한 면적을 최소로 할 수 있기 때문에, 개구율이 큰 전기광학소자가 제조가능하다.
(실시예 3)
도 6은 본 발명의 실시예 3에 관한 전기광학소자의 제조방법에 의해 제작된 표시화소의 평면 설명도이다. 도 6에서, 307은 소스 전극이고, 311은 게이트 배선이며, 312는 보조용량 배선이고, 313은 반도체 능동막 및 오믹 콘택막이며, 314는 소스 배선이고, 315는 드레인 전극이며, 316은 화소 콘택홀이고, 317은 화소전극이다. 표시화소의 주요 단면의 구조는 도 1과 동일하다. 또한, TCP 단자부는, 게이트 배선과 소스 배선과 보조용량 배선과 대향기판 상의 공통전극에 입력하는 신호전위원을 접속하기 위해 표시영역의 외측에 설치되어 있다. 이 TCP 단자부의 단면의 구조는 도 3 및 도 4에 나타낸 구조와 동일하다.
본 실시예에 관한 표시화소에서는, 표시전극에 대한 소스 배선 및 TFT의 상대적인 위치관계를 변경한 것 이외의 점과 표시화소의 제조방법은 실시예 1과 동일하다. 본 실시예에서는 표시전극에 대한 소스 배선 및 TFT의 상대적인 위치관계를 변경하였다. 이것에 의해, 화소전극 전위와 소스배선 전위, 게이트 배선 전위, 보조용량 배선 전위 사이의 전위차에 의해 발생하는 전계의 방향을 바꿀 수 있기 때문에, 화소전극의 주위에 발생하는 도메인의 발생 상태를 바꿀 수 있다. 예를 들면, 소스 전극으로부터 화소전극에 이르는 전계는, 실시예 1에서는, 화소의 좌측 상부에서 우측 하부 방향인데 대해, 화소의 우측 상부에서 좌측 하부 방향으로 된다. 따라서, 사용하는 액정재료나 배향제어막, 구동전압, 구동파형에 의해 실시예 1의 경우보다도 대향기판에 배치되는 차광부를 작게 할 수 있기 때문에, 개구율이 높은 전기광학소자를 제조가능하다.
(실시예 4)
도 7은, 본 발명의 실시예 4에 관한 전기광학소자의 제조방법에 의해 제작된 표시화소의 평면 설명도이다. 도 7에 있어서, 407은 소스 전극이고, 411은 게이트 배선이며, 412는 보조용량 배선이고, 413은 반도체 능동막 및 오믹 콘택막이며, 414는 소스 배선이고, 415는 드레인 전극이며, 416은 화소 콘택홀이고, 417은 화소전극이다. 표시화소의 주요 단면의 구조는 도 1과 동일하다. 또한, 표시영역의 외측에 설치되는, 게이트 배선과 소스 배선과 보조용량 배선과 대향기판의 공통전극에 입력하는 신호전위원을 접속하기 위한 TCP 단자부의 단면의 구조는 도 3 및 도 4에 나타낸 구조와 동일하다.
본 실시예에 관한 표시화소에서는, 표시전극에 대한 소스 배선 및 TFT의 상대적인 위치관계를 변경한 것 이외의 점과 표시화소의 제조방법은 실시예 1과 동일하지만, 본 실시예에서는 표시전극에 대한 소스 배선 및 TFT의 상대적인 위치관계를 변경하였다. 이것에 의해, 화소전극 전위와 소스 배선 전위, 게이트 배선 전위, 보조용량 배선 전위 사이의 전위차에 의해 발생하는 전계의 방향을 바꿀 수 있기 때문에, 화소전극의 주위에 발생하는 도메인의 발생 상태를 바꿀 수 있다. 예를 들면, 소스 전극으로부터 화소전극에 이르는 전계는, 실시예 1에서는, 화소의 좌측 상부에서 우측 하부 방향인데 대해, 화소의 좌측 하부에서 우측 상부 방향으로 된다. 따라서, 사용하는 액정재료나 배향제어막, 구동전압, 구동파형에 의해 실시예 1의 경우보다도 대향기판에 배치되는 차광부를 작게 할 수 있기 때문에, 개구율이 높은 전기광학소자를 제조할 수가 있다.
(실시예 5)
도 8은, 본 발명의 실시예 5에 관한 전기광학소자의 제조방법에 의해 제작되는 표시화소의 평면 설명도이다. 도 8에 있어서, 507은 소스 전극이고, 511은 게이트 배선이며, 512는 보조용량 배선이고, 513은 반도체 능동막 및 오믹 콘택막이며, 514는 소스 배선이고, 515는 드레드 전극이며, 516은 화소 콘택홀이고, 517은 화소전극이다. 표시화소 주요 단면의 구조는 도 1과 동일하다. 또한, 표시영역의 외측에 설치되는, 게이트 배선, 소스 배선, 보조용량 배선 및 대향기판의 공통전극을 입력하는 신호전위원과, 게이트 배선, 소스 배선, 보조용량 배선을 접속하기 위한 TCP 단자부의 단면의 구조는 도 3 및 도 4에 나타낸 구조와 동일하다.
본 실시예에 관한 표시화소에 있어서는, 표시전극에 대한 소스 배선 및 TFT의 상대적인 위치관계를 변경한 것 이외의 점과, 표시화소의 제조방법은 실시예 1과 동일하지만, 본 실시예에서는 표시전극에 대한 소스 배선 및 TFT의 상대적인 위치관계를 변경하였다. 이것에 의해, 화소전극 전위와 소스 배선 전위, 게이트 배선전위 및 보조용량 배선 전위 사이의 전위차에 의해 발생하는 전계의 방향을 바꿀 수 있기 때문에, 화소전극의 주위에서 발생하는 도메인의 발생 상태를 바꿀 수 있다. 예를 들면, 소스 전극으로부터 화소전극에 이르는 전계는, 실시예 1에서는, 화소의 좌측 상부에서 우측 하부 방향인데 대해, 화소의 우측 하부에서 좌측 상부 방향이 된다. 따라서, 사용되는 액정재료나 배향제어막, 구동전압, 구동파형에 의해 실시예 1의 경우보다도 대향기판에 배치되는 차광부를 작게 할 수 있기 때문에, 개구율이 높은 전기광학소자를 제조할 수가 있다.
(실시예 6)
도 9 및 도 10은, 본 발명의 실시예 6에 관한 전기광학소자의 제조방법에 의해 제작되는 표시화소의 주요부의 단면 설명도 및 평면 설명도이다. 도 9 및 도 10에 있어서, 601은 게이트 전극이고, 602는 보조용량 전극이며, 603은 게이트 절연막이며, 604는 반도체 능동막이며, 605는 오믹 콘택막이고, 607은 소스 전극이며, 608은 패시베이션막이고, 610은 보조용량이며, 612는 보조용량 배선이고, 613은 반도체 능동막 및 오믹 콘택막이며, 614는 소스 배선이고, 615는 드레인 전극이며, 616은 화소 콘택홀이고, 617은 화소전극이다. 또한, 표시영역의 외측에 설치되는 게이트 배선, 소스 배선, 보조용량 배선과 대향기판의 공통전극에 입력하는 신호전위원과, 게이트 배선, 소스 배선, 보조용량 배선 및 공통전극을 접속하기 위한 TCP 단자부의 단면은 도 3 및 도 4에 나타낸 구조와 동일하다. 본 실시예에 관한 표시화소의 구성의 특징은, 보조용량 배선의 위치를 변경한 것이다. 즉, 보조용량 배선의 위치를 게이트 배선과 전단(前段)의 게이트 배선(또는 후단의 게이트 배선)의 중간의 위치로 변경하고, 보조용량 전극을, 보조용량 배선의 양측으로 분기되도록 변경한 것이다. 이와 같이 보조용량 전극 및 보조용량 배선의 위치를 변경한 것 이외의 점은 실시예 2와 동일한 구조이다. 또한, 본 실시예에 관한 표시화소의 제조방법은 실시예 1의 경우와 동일하지만, 본 실시예에서는 TFT부의 소스 전극은, 소스 배선과 게이트 배선의 교차부로부터 게이트 배선 상에서 인출되고 있기 때문에, 게이트 배선끝을 넘는 회수를 실시예 1의 경우보다도 각 화소에서 1회 적게 할 수 있다. 이 때문에, 본 실시예에서는, 게이트 배선끝의 단차에 의한 소스 전극과의 단락을 없앨 수 있다. 또한, 본 실시예에서는 본 발명의 보조용량 배선을 사용하는 경우에 있어서 유일하게 존재하는 동일층 내의 서로 다른 배선의 부설이 되는 게이트 배선과 보조용량 배선(게이트 배선과 평행한 부분) 사이의 배선간 거리를 넓게 할 수 있기 때문에, 패터닝의 불량에 의한 게이트 배선 및 보조용량 배선 사이의 단락을 적게 할 수 있다.
(실시예 7)
도 11 및 도 12는, 본 발명의 실시예 7에 관한 전기광학소자의 제조방법에 의해 제작된 표시화소의 주요부의 단면 설명도 및 평면 설명도이다. 도 11 및 도 12에 있어서, 701은 게이트 전극이고, 702는 보조용량 전극이며, 703은 게이트 절연막이고, 704는 반도체 능동막이며, 705는 오믹 콘택막이고, 707은 소스 전극이며, 708은 패시베이션막이고, 710은 보조용량이며, 712는 보조용량 배선이고, 713은 반도체 능동막 및 오믹 콘택막이며, 714는 소스 배선이고, 715는 드레인 전극이며, 716은 화소 콘택홀이고, 717은 화소전극이며, 718은 인접하는 게이트 배선이다. 또한 표시화소의 외측에 설치되는, 게이트 배선과 소스 배선과 보조용량 배선과 대향기판의 공통전극에 입력하는 신호전위원을 접속하기 위한 TCP 단자부의 단면은 도 3 및 도 4에 나타낸 구조와 동일하다.
본 실시예에 관한 표시화소의 특징은, 보조용량 배선을 전단의 게이트 배선의 일부로 구성한 것이다. 즉, 예를 들면 도 12에 나타낸 화소전극(717)에 관한 박만 트랜지스터를 주사선택하는 게이트 배선(711)보다도 1주사 기간전에 주사선택되는 게이트 배선(인접하는 게이트 배선(718))의 일부를 겸용하는 형태로 하여 보조용량 전극을 설치하고, 보조용량 전극 및 보조용량 배선으로서 구성한 것이다. 이와 같이 보조용량 배선을 전단의 게이트 배선의 일부로 구성한 것 이외의 점은 실시예 1과 동일한 구성이다. 또한, 본 실시예에 관한 표시화소의 제조방법은 실시예1과 동일하지만, 인접하는 게이트 배선과 화소전극 사이에 보조용량을 형성하였기 때문에, 새로 보조용량 배선을 설치할 필요가 없어, 게이트 배선과 보조용량 배선 사이의 단락이 없으며, 개구율이 높은 전기광학소자의 제조가능하다.
(실시예 8)
도 11은, 본 발명의 실시예 8에 관한 전기광학소자의 제조방법에 의해 제작되 표시화소의 평면 설명도이다. 도 11에 있어서, 807은 소스 전극이고, 811은 게이트 배선이며, 813은 반도체 능동막 및 오믹 콘택막이고, 814는 소스 배선이며, 815는 드레인 전극이고, 816은 화소 콘택홀이며, 817은 화소전극이고, 818은 인접하는 게이트 배선이다. 또한, 표시화소 주요 단면의 구조는 도 11에 나타낸 구조와 동일하다. 더구나, 표시영역의 외측에 설치되는 게이트 배선, 소스 배선, 보조용량 배선 및 대향기판의 공통전극에 입력하는 신호전위원과, 게이트 배선, 소스 배선, 보조용량 배선 및 공통전극을 접속하기 위한 TCP 단자부의 단면은 도 3 및 도 4에 나타낸 구조와 동일하다.
본 실시예에 관한 표시화소에서는 TFT부의 소스 전극이 소스 배선과 게이트 배선의 교차부로부터 게이트 배선 상에 인출되도록 소스 전극의 인출방법을 변경한 것 이외의 점과, 표시화소의 제조방법은 실시예 1과 동일하다. 본 실시예에서는, 전술한 것과 같이, TFT부의 소스 전극이, 소스 배선과 게이트 배선의 교차부로부터 게이트 배선상에 인출되어 있기 때문에, 게이트 배선끝을 넘는 회수를 실시예 1의 경우보다도 각 화소에서 1회 적게 할 수 있다. 이 때문에, 본 실시예에서는, 게이트 배선끝의 단차에 의한 소스 전극과의 단락을 없앨 수 있다. 또한, 본 실시예에서는, 보조용량을 인접하는 게이트 배선 및 화소전극의 사이에 형성하였기 때문에, 새로 보조용량 배선을 설치할 필요가 없고, 또한 게이트 배선과 보조용량 배선 사이의 단락이 없어, 개구율이 높은 전기광학소자를 제조할 수 있다.
(실시예 9)
도 14 및 도 15는, 본 발명의 실시예 9에 관한 전기광학소자의 제조방법에 의해 제작되는 TFT 어레이 기판 표시영역의 주변 배선을 나타낸 평면 설명도 및 본 실시예에서 사용되는 각 예비배선간 접속부의 단면 설명도이다. 도 14 및 도 15에있어서, 28은 게이트측 인출 배선이고, 29는 보조용량 배선이며, 30은 소스측 인출 배선이고, 31은 소스 배선이며, 32는 게이트측 예비 배선이고, 33은 반(反)게이트측 예비 배선이며, 34는 소스측 예비 배선이고, 35는 반소스측 예비 배선이며, 36은 콘택홀이고, 37 및 44는 도전성 박막이며, 38은 보조용량 전원공급 배선이고, 39는 실이며, 40은 제 1 예비 배선이고, 41은 제 2 예비 배선이며, 42는 콘택홀이다. 또한, D는 표시화소 어레이부이고, G는 게이트측 TCP 접속부이며, S는 소스측 TCP 접속부이고, 그 이외의 부호는 도 1에 나타낸 부호와 공통이다. 이때, 제 1 예비 배선은 제 1 금속 박막으로 형성된 예비 배선이고, 제 2 예비 배선은 제 2 금속 박막으로 형성된 예비 배선이다. 본 실시예에 있어서는, 제 1 금속 박막이 패터닝되어, 소스측 예비 배선(34)이 소스측 인출 배선(30)과 교차하여 형성되며, 마찬가지로 제 1 금속 박막이 패터닝되어, 반소스측 예비 배선(35)이 표시영역의 소스측 인출 배선(30)이 형성되는 쪽과 반대쪽으로 연장되어 이루어진 소스 배선과 교차하여 형성되어 있다. 또한 마찬가지로, 제 2 금속배선이 반도체 능동막과 오믹 콘택막으로 합쳐서 패터닝되어 이루어진 적층 구조의 게이트측 예비 배선(32)이 게이트측 인출 배선(28)과 교차하여 형성되고, 더구나 표시영역의 게이트측 인출 배선(28)이 형성된 측과 반대측에 제 2 금속 박막과 반도체 능동막 및 오믹 콘택막이 패터닝되어 이루어진 적층 구조의 반게이트측 예비 배선(33)이 형성되어 있다. 이때, 게이트측 예비 배선(32), 소스측 예비 배선(34), 반게이트측 예비 배선(33) 및 반소스측 예비 배선(35)은, 서로 각각의 일부분끼리가 교차하는 교차부를 갖고 있다. 각각의 교차부의 근방에, 제 1 금속 박막 표면에 까지 관통하는 제 1 콘택홀(43)과, 제 2 금속 박막에까지 관통하는 제 2 콘택홀(42)이, 제 1 절연막 및 제 2 절연막이 패터닝되어 형성되고, 더구나, 제 1 콘택홀 및 제 2 콘택홀을 전기적으로 접속하도록 도전성 박막(37)이 형성되어 있다.
본 실시예에 관한 표시화소의 제조방법은 실시예 1과 동일하지만, 본 실시예에서는 표시부의 주위에 예비 배선을 형성하였다. 따라서, 소스 배선의 단선(소스단선)이 발생한 경우에, 소스측 TCP 접속부에서 볼 때 소스 단선부보다도 앞에 있는 소스 배선에 예비 배선을 거쳐 신호를 공급할 수 있는 것에 의해, 소스 단선에 의한 선 결함을 수정할 수 있다.
본 실시예에서는, 제 1 포토리소그래피 공정에 있어서, 제 1 금속 박막을 패터닝하여 소스측 예비 배선 및 반소스측 예비 배선을 형성한다. 다음에, 제 2 포토리소그래피 공정에 있어서, 소스측 예비 배선(34)과 게이트측 예비 배선(32)의 중복부, 소스측 예비 배선(34)과 반게이트측 예비 배선(33)의 중복부, 반소스측 예비배선(34)과 게이트측 예비 배선(32)의 중복부, 및 반소스측 예비 배선(34)과 반게이트측 예비 배선(33)의 중복부에, 각각 도 15에 도시된 것과 같이 반도체 능동막(4) 및 오믹 콘택막(5)을 형성한다.
이때, 반도체 능동막 및 오믹 콘택막은, 나중에 형성될 게이트측 예비 배선(32)이 형성되는 하층에 게이트측 예비 배선(32)보다도 큰 패턴이 형성되고, 마찬가지로 반게이트측 예비 배선(33)이 형성되는 하층에, 반게이트측 예비 배선(33)의 패턴보다도 큰 패턴에 의해 형성된다. 제 3 포토리소그래픽 공정에서 제 2 금속 박막을 패터닝하여 게이트측 예비 배선(32) 및 반게이트측 예비 배선(33)을 형성한다. 제 4 포토리소그래피 공정에서 제 1 절연막 및 제 2 절연막을 패터닝하여 제 1 콘택홀(42) 및 제 2 콘택홀(43)을 형성한다. 제 5 포토리소그래피 공정에서 도전성 박막을 패터닝하여 도전성 박막(44)을 형성한다. 이와 같이 하여, 표시부의 주위에 예비 배선이 형성된다.
이후의 각종 검사에 의해 소스 단선이 발견된 경우, 소스측 인출 배선(30)과 소스측 예비 배선(34)의 교차부 및 소스 배선(31)과 반소스측 예비 배선(35)의 교차부를 레이저 조사에 의해 전기적으로 접속함으로써 소스 단선을 수정할 수 있다. 또한, 예비 배선의 위치는 표시부의 주위에 형성하는 실(seal) 내부로 하는 것이 신뢰성상 바람직하다. 그 이유는, 예비 배선이 대기나 액정에 노출되는 일이 없기 때문이다. 또한, 소스측 예비 배선(34)과 반소스측 예비 배선(35)의 교차부, 게이트측 예비 배선(32)과 반게이트측 예비 배선(33)의 교차부에서는 형성할 콘택홀을 작게 하는 것이 필요하게 되는 경우가 많다. 이 콘택 저항이 높아진 경우는, 도 15에 도시한 바와 같이 소스측 인출 배선(30)과 소스측 예비 배선(34)의 교차부 및 소스 배선(31)과 반소스측 예비 배선(35)의 교차부를 동일한 적층구조로 할 수 있다. 즉, 아래에서부터 순차적으로, 제 1 금속 박막, 게이트 절연막, 반도체 능동막, 오믹 콘택막 및 패시베이션막이 적층된 구조로 한다. 이러한 구조에 의해, 소스측 인출 배선(30)과 소스측 예비 배선(34)의 교차부에 대한 레이저 조사 접속을, 소스 배선(31)과 반소스측 예비 배선(35)의 교차부에 대한 레이저 조사 접속과 동일한 조건으로 행할 수 있다. 또한, 소스측 예비 배선(34)과 반소스측 예비 배선(35)는 각각, 표시부의 좌우로 전기적으로 분리하여 형성할 수 있다. 또한, 예비 배선은 복수개 형성할 수 있다.
이상으로 설명한 것과 같이, 청구항1 기재의 발명에 따라면 각각 포토리소그래피 공정을 포함하는 5공정에서 TFT 어레이 기판이 제조가능하고, 소스 배선 및 소스 전극이 표시부 내에서 반도체 능동막 및 오믹 콘택막의 단차를 넘는 일이 없기 때문에, 반도체 능동막 및 오믹 콘택막의 단차에 기인한 소스 배선 및 소스 전극의 단선을 없앨 수 있다. 또한, 이와 같이 화소 전극의 주변 부근에 반도체 능동막 및 오믹 콘택막을 남긴 형상임에도 불구하고, 화소전극과 반도체 능동막, 오믹콘택막 및 소스 배선이 제 2 절연막으로 분리된 구조로 함으로써, 반도체 능동막 및 오믹 콘택막 및 소스 배선의 패턴 불량에 의한, 소스 배선과 화소전극간의 단순한 단락이나 광조사 하에서 반도체 능동막이 저저항화된 경우의 단락의 발생을 없앨 수 있다. 이때, 통상적으로는 반도체 능동막 및 오믹 콘택막이 TFT부에서 소스 배선 아래까지 연장된 경우에는, 광조사에서의 반도체 능동막의 저저항화에 의해 TFT의 오프 전류의 증가가 생긴다고 생각된다. 본 발명의 발명자가 실험적인 확인을 행한 결과, a-Si막의 막두께가 적어도 100nm 이상인 경우에서는 오프전류의 증가는 표시에 영향을 줄 정도로 크지는 않은 것이 확인되었다. 이 광조사에서의 오프전류를 작게 하기 위해서는, a-Si막의 소스 전극, 드레인 전극측의 저항이 커지도록 디포지션 레이트(deposition rate)를 크게 하는 것도 효과적이다. 또한, 실시예 1, 3, 4 또는 5와 같이 화소전극과 소스 배선, 게이트 배선, 보조용량 배선, TFT부의 상대적 위치관계를 바꿈으로써, 액정, 배향제어막, 구동전압, 구동파형에 관한 조건을 완화하면서, 개구율이 높은 전기광학소자를 제조할 수 있다.
청구항 2 기재의 발명에 따르면, 다시 실시예 1, 2, 3, 4, 5 또는 7과 같이 소스 배선으로부터 TFT부에의 소스 전극의 인출을 게이트 배선과 소스 배선의 교차부와 다른 부분에 형성함으로써, 화소부에 결함이 발생한 경우에 레이저 조사에 의해 절단하는 것으로, 다른 화소에의 영향을 없앨 수 있다.
청구항 3 기재의 발명에 따르면, 다시 실시예 2, 6 또는 8과 같이 소스 배선으로부터 TFT부에의 소스 전극의 인출을 게이트 배선과 소스 배선의 교차부에서 게이트 배선 상으로 인출하여 형성함으로써, 소스 전극의 게이트 배선 단부를 넘는 일이 없어져, 게이트 배선 단부에서의 게이트 배선과 소스 전극 사이의 단락을 없앨 수 있다.
청구항 4 기재의 발명에 따르면, 다시 실시예 1, 2, 3, 4, 5, 6, 7 또는 8과 같이 보조용량은 제 1 절연막과 제 2 절연막으로 형성되기 때문에, 어느 한쪽의 막에 핀홀이 발생하였다고 하더라도, 화소전극과 보조용량 전극의 단락이 발생하지 않은 전기광학소자가 제조할 수 있다.
청구항 5 기재의 발명에 따르면, 다시 실시예 1, 2, 3, 4, 5 또는 6과 같이 전용의 보조용량 배선을 사용하므로, 보조용량 배선에 입력된 신호의 왜곡을 작게할 수 있고, 표시품위가 높은 전기광학소자가 제조가능하다.
청구항 6 기재의 발명에 따르면, 다시, 실시예 7 또는 8과 같이 전용의 보조용량 배선을 필요로 하지 않으므로, 개구율이 높은 전기광학소자가 제조가능하다. 이 경우, 게이트 배선을 거쳐 입력되는 비선택 기간중의 신호의 왜곡을 작게 하기 위해서는, 배선저항을 작게 하는, 신호원의 출력 임피던스를 작게 하는 것 등에 의해 표시품위가 높은 전기광학소자가 제조가능하다.
청구항 7 기재의 발명에 따르면, 다시, 게이트 배선 및 소스 배선은 층간의 콘택이 불필요하고, TCP의 출력단자 접속부까지 연속패턴으로 형성할 수 있으므로, TCP 출력단자에서 TFT부까지의 전기저항을 작게 할 수 있는 동시에, 신뢰성이 높은 구조가 얻어진다.
청구항 8 기재의 발명에 따르면, TCP의 출력단자 접속부에 형성된 콘택홀이 ACF에 의해 완전히 덮어지기 때문에, 습도에 대한 신뢰성이 높은 전기광학소자가 제조가능하다.
청구항 9 기재의 발명에 따르면, 각각 포토리소그래피 공정을 포함하는 5 공정에서 표시부의 주위에 예비 배선도 형성할 수 있고, 소스 단선이 발생한 경우의 복구가 가능해진다.
도 1은 본 발명의 실시의 1, 2, 3, 4 및 5에 관한 표시화소의 주요부를 나타내는 단면설명도.
도 2는 본 발명의 실시의 형태 1에 관계되는 표시화소 평면설명도.
도 3은 본 발명의 실시예에 관한 제 1 금속 박막으로 형성된 TCP 단자접속부 단면설명도.
도 4는 본 발명의 실시예에 관한제 2 금속박막으로 형성된 TCP 단자접속부 단면설 명도.
도 5는 본 발명의 실시예 2에 관계되는 표시화소 평면설명도.
도 6은 본 발명의 실시예 3에 관한 표시화소 평면설명도.
도 7은 본 발명의 실시예 4에 관한 표시화소 평면설명도.
도 8은 본 발명의 실실예 5에 관한 표시화소 평면설명도.
도 9는 본 발명의 실시예 6에 관한 표시화소 주요부의 단면설명도.
도 10은 본 발명의 실시예 6에 관한 표시화소 평면설명도.
도 11은 본 발명의 실시예 7, 8에 관한 표시화소의 주요부 단면설명도.
도 12는 본 발명의 실시예 7에 관한 표시화소 평면설명도.
도 13은 본 발명의 실시예 8에 관한 표시화소 평면설명도.
도 14는 본 발명의 실시예 9에 관한 표시화소의 주변 배선을 나타낸 평면설명도.
도 15는 본 발명의 실시예 9에 관한 예비 배선 사이의 접속부 단면설명도.
도 16은 특개소 60-97386호 공보에 개시된 표시화소의 주요부 단면설명도.
도 17은 특개소 60-97386호 공보에 개시된 표시화소 평면설명도.
도 18은 특개평 8-50308호 공보에 개시된 표시화소 단면설명도.
도 19는 특개평 7-92496호 공보에 개시된 표시화소 단면설명도.
<도면의 주요부분에 대한 부호의 설명>
1,601,701 : 게이트 전극 2,602,702 : 보조용량 전극
3,603,703 : 게이트 절연막 4,604,704 : 반도체 능동막
5,605,705 : 오믹 콘택막 7,607,707 : 소스 전극
17,217,317,417,517,617,717,817 : 화소전극
10,610,710 : 보조용량
11,211,311,411,511,711,811 : 게이트 배선
12,29,212,312,412,512,612,712 : 보조용량 배선
13,213,313,413,513,613,713,813 : 반도체 능동막 및 오믹 콘택막
14,31,214,314,414,514,614,714,814 : 소스 배선
15,215,315,415,515,615,715,815 : 드레인 전극
16,216,316,416,516,616,716,816 : 화소 콘택홀
718,818 : 인접하는 게이트 배선 20 : 제 1 표시부 인출 배선
21 : 제 1 TCP 접속 전극 22 : 제 1 TCP 단자 콘택
24 : 제 2 표시부 인출 배선 25 : 제 2 TCP 접속 전극
26 : 제 2 TCP 단자 콘택 28 : 게이트측 인출 배선
30 : 소스측 인출 배선 32 : 게이트측 예비 배선
33 : 반게이트측 예비 배선 34 : 소스측 예비 배선
35 : 반소스측 예비 배선 36 : 콘택홀
40 : 제 1 예비 배선 41 : 제 2 예비 배선

Claims (8)

  1. 박막 트랜지스터가 전기적으로 접속된 화소전극을 갖는 표시화소가 제 1 절연성 기판 상에 어레이 형태로 형성되고, 또한 각 상기 박막 트랜지스터를 선순차적으로 주사선택하는 게이트 배선과 화소전극에 기록할 신호전위를 제공하는 소스 배선이 직교상태로 매트릭스 형태로 형성되어 이루어지는 TFT 어레이 기판과, 제 2 절연성 기판 상에 칼라필터 및 공통전극이 형성되어 이루어진 대향기판과의 사이에 액정층이 삽입되어 상기 TFT 어레이 기판과 대향기판이 맞붙여져 있고, 또한, 상기 TFT 어레이 기판의 상측과 상기 대향기판의 하측에 각각 편광판이 설치되어 이루어진 전기광학소자의 제조방법에 있어서,
    (a) 상기 제 1 절연성 기판 상에 제 1 금속 박막을 막형상한 후에, 제 1 회째의 포토리소그래피 프로세스로 상기 제 1 금속 박막을 패터닝하여 상기 게이트 배선 및 상기 박막 트랜지스터의 게이트 전극을 형성하는 공정과,
    (b) 제 1 절연막과 반도체 능동막과 오믹 콘택막을 막형성한 후에, 제 2 회째의 포토리소그래피 프로세스로 상기 반도체 능동막과 상기 오믹 콘택막을, 상기 소스 배선 및 상기 박막 트랜지스터가 형성되는 부분보다 크고 연속된 형상으로 드라이에칭에 의해 패터닝하는 공정과,
    (c) 제 2 금속 박막을 막형성한 후에 제 3회째의 포토리소그래피 프로세스로 상기 제 2 금속 박막을 패터닝하여, 상기 소스 배선과 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하고, 상기 소스 배선, 상기 소스 전극 및 상기 드레인 전극으로부터 돌출된 부분의 상기 오믹 콘택막을 드라이에칭에 의해 에칭제거하는 공정과,
    (d) 제 2 절연막을 막형성한 후에 제 4회째의 포토리소그래피 프로세스로 상기 제 2 절연막 및 상기 제 1 절연막을 패터닝하여, 적어도, 상기 드레인 전극 표면에까지 관통하는 화소 콘택홀과 상기 제 1 금속 박막 표면에까지 관통하는 제 1 콘택홀과 상기 제 2 금속 박막 표면에까지 관통하는 제 2 콘택홀을 형성하는 공정과,
    (e) 도전성 박막을 막형성한 후에 제 5회째의 포토리소그래피 프로세스로 상기 도전성 박막을 패터닝하여 화소전극을 형성하는 공정을 적어도 포함하고,
    상기 표시전극의 각각에는, 상기 화소전극과 상기 공통전극 사이에 액정층을 통해 형성되는 용량과 병렬로, 한쪽의 전극과 다른 쪽의 전극 사이에 유전체를 통해 형성되는 보조용량이 설치되고, 이 한쪽의 전극이 상기 화소전극이며, 이 유전체가 제 1 절연막 및 제 2 절연막으로 이루어진 적층막인 것을 특징으로 하는 전기 광학소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 소스 전극이, 소스 배선 중에서, 상기 게이트 배선과 소스 배선의 교차부 이외의 부분으로부터, 게이트 배선 상으로 연재되어 형성되는 것을 특징으로 하는 전기광학소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 소스 전극이, 소스 배선 중에서, 상기 게이트 배선과 소스 배선의 교차부로부터, 게이트 배선 상으로 연장되어 형성되는 것을 특징으로 하는 전기광학소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 다른 쪽의 전극이, 상기 제 1 금속 박막으로 이루어진 보조용량 전극 및 보조용량 배선이고, 또한, 상기 보조용량 전극 및 상기 보조용량 배선을 상기 게이트 전극 및 상기 게이트 배선과 동시에 형성하는 것을 특징으로 하는 전기광학소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 다른 쪽의 전극이, 상기 게이트 배선 중에서, 상기 한 쪽의 전극인 화소전극에 접속된 박막 트랜지스터를 주사선택하는 게이트 배선보다도 1 주사기간 전에 주사선택되는 게이트 배선의 일부인 것을 특징으로 하는 전기광학소자의 제조방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 표시화소가 어레이 형태로 형성된 표시영역의 외측에 표시부 인출 배선이 형성되고, 상기 표시부 인출 배선이 게이트측 인출 배선 및 소스측 인출 배선으로 이루어지며, 상기 게이트측 인출전극이, 상기 게이트 배선에 신호전위를 입력하기 위해 설치되는 드라이버 IC를 탑재한 TCP의 드라이버 출력 접속단자와, 상기 게이트 배선을 접속하고, 상기 소스측 인출전극이, 상기 소스 배선에 신호전위를 입력하기 위해 설치되는 드라이버 IC를 탑재한 TCP로 이루어진 드라이버 출력 접속단자와, 상기 소스 배선을 접속하며, 상기 게이트측 인출전극을 제 1 금속 박막을 패터닝하여 상기 게이트 배선으로부터 연속된 형상으로 형성하고, 또한, 상기 소스측 인출전극을 제 2 금속 박막을 패터닝하여 상기 소스 배선으로부터 연속된 형상으로 형성하는 것을 특징으로 하는 전기광학소자의 제조방법.
  7. 제 6 항에 있어서,
    (a) 상기 게이트측 인출 배선에 접속된 드라이버 출력 접속단자의 구조가, 상기 제 1 금속 박막 상에 상기 제 1 절연막과 상기 제 2 절연막과 상기 도전성 박막이 적층되고, 상기 제 1 금속 박막 및 상기 도전성 박막이 상기 제 1 콘택홀로 전기적으로 접속된 구조이며, 또한, 상기 제 1 콘택홀이, 상기 TCP를 상기 게이트 배선측의 드라이버 출력 접속단자에 접속하는 이방성 도전막으로 덮어져 이루어지고, (b) 상기 소스측 인출 배선에 접속된 드라이버 출력 접속단자의 구조가, 상기 제 1 절연막과 상기 제 2 금속 박막과 상기 제 2 절연막과 상기 도전성 박막이 적층되고, 상기 제 2 금속 박막 및 상기 도전성 박막이, 상기 제 2 콘택홀로 전기적으로 접속된 구조이며, 또한, 상기 제 2 콘택홀이, 상기 이방성 도전막으로 덮어져 이루어지는 것을 특징으로 하는 전기광학소자의 제조방법.
  8. 제 6 항에 있어서,
    (a) 상기 제 2 금속 박막과 상기 반도체 능동막 및 상기 오믹 콘택막이 패터닝되어 이루어진 적층구조체인 게이트측 예비 배선을 상기 게이트측 인출 배선과 교차하여 형성하고, (b) 상기 표시영역 중에서, 상기 게이트측 인출 배선을 형성한측과 반대측에, 상기 제 2 금속 박막과 상기 반도체 능동막 및 상기 오믹 콘택막이 패터닝되어 이루어진 적층구조체인 반게이트측 예비 배선을 형성하며, (c) 상기 제 1 금속 박막이 패터닝되어 이루어진 소스측 예비 배선을 상기 소스측 인출 배선과 교차하여 형성하고, (d) 상기 제 1 금속 박막이 패터닝되어 이루어진 반소스측 예비 배선을, 상기 표시영역의 상기 소스측 인출 배선을 형성한 측과 반대측에 연장되어 이루어진 상기 소스 배선과 교차하여 형성하며,
    상기 게이트측 예비 배선, 상기 소스측 예비 배선, 상기 반소스측 예비 배선 및 반게이트측 예비 배선이, 서로 각각의 일부분끼리가 겹치는 중첩부를 가지고 있고, 해당 중첩부의 근방에 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 형성하며, 또한 제 1 콘택홀과 제 2 콘택홀을 전기적으로 접속하도록 상기 도전성 박막을 패터닝하여 형성하는 것을 특징으로 하는 전기광학소자의 제조방법.
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