JPH08160457A - 薄膜トランジスタ基板及びその製造方法 - Google Patents
薄膜トランジスタ基板及びその製造方法Info
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- JPH08160457A JPH08160457A JP30491294A JP30491294A JPH08160457A JP H08160457 A JPH08160457 A JP H08160457A JP 30491294 A JP30491294 A JP 30491294A JP 30491294 A JP30491294 A JP 30491294A JP H08160457 A JPH08160457 A JP H08160457A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタ基板及びその製造方法に関
し、製造工程を簡単化できるようにすることを目的とす
る。 【構成】 ゲートバスライン１２と、ドレインバスライ
ン１４と、薄膜トランジスタ１６及び画素電極１８とか
らなる薄膜トランジスタ基板において、チャンネル保護
膜を背面露光によりパターニングすることによって、該
薄膜トランジスタ１６の半導体膜と同じ半導体膜が該ゲ
ートバスライン上に存在し、該ゲートバスライン上の半
導体膜が隣接する２つの薄膜トランジスタ１６の間の位
置で切断（５０）されている構成とする。
し、製造工程を簡単化できるようにすることを目的とす
る。 【構成】 ゲートバスライン１２と、ドレインバスライ
ン１４と、薄膜トランジスタ１６及び画素電極１８とか
らなる薄膜トランジスタ基板において、チャンネル保護
膜を背面露光によりパターニングすることによって、該
薄膜トランジスタ１６の半導体膜と同じ半導体膜が該ゲ
ートバスライン上に存在し、該ゲートバスライン上の半
導体膜が隣接する２つの薄膜トランジスタ１６の間の位
置で切断（５０）されている構成とする。
Description
【０００１】
【産業上の利用分野】本発明は例えば液晶表示装置で使
用される薄膜トランジスタ基板及びその製造方法に関す
る。
用される薄膜トランジスタ基板及びその製造方法に関す
る。
【０００２】
【従来の技術】最近では、液晶表示装置の大型化や高精
細化に伴い、アクティブマトリクス駆動を行う液晶表示
装置の開発が盛んに行われている。アクティブマトリク
ス駆動を行う液晶表示装置では、液晶が薄膜トランジス
タ基板とカラーフィルタ基板の間に封入されており、電
圧を印加することにより液晶の光透過状態を変化させて
表示を行う。薄膜トランジスタ基板は、ゲートバスライ
ンと、ドレインバスラインとがマトリクス状に配置さ
れ、ゲートバスラインとドレインバスラインとの交差部
に薄膜トランジスタ及び画素電極が配置される。
細化に伴い、アクティブマトリクス駆動を行う液晶表示
装置の開発が盛んに行われている。アクティブマトリク
ス駆動を行う液晶表示装置では、液晶が薄膜トランジス
タ基板とカラーフィルタ基板の間に封入されており、電
圧を印加することにより液晶の光透過状態を変化させて
表示を行う。薄膜トランジスタ基板は、ゲートバスライ
ンと、ドレインバスラインとがマトリクス状に配置さ
れ、ゲートバスラインとドレインバスラインとの交差部
に薄膜トランジスタ及び画素電極が配置される。
【０００３】薄膜トランジスタ基板の製造においては、
ゲートバスライン及びゲート電極が透明な絶縁板の上に
最初に形成され、第１のフォトマスクを使用して所定の
形状にパターニングされる。その上に絶縁層が形成さ
れ、それから薄膜トランジスタを構成するための半導体
膜が形成され、さらにその上に、チャネル保護膜が形成
される。チャネル保護膜はゲート電極の上にのみ存在す
るように第２のフォトマスクを使用して所定の形状にパ
ターニングされる。それから、オーミックコンタクト
層、並びにドレインバスライン、ドレイン電極及びソー
ス電極を形成するための導電体層が形成され、第３のフ
ォトマスクを使用して薄膜トランジスタの形状にパター
ニングされる。そして最終保護膜が形成され、画素電極
を薄膜トランジスタのゲート電極に接続するためのコン
タクトホールが第４のフォトマスクを使用して最終保護
膜に形成される。その後、画素電極の材料層（例えばＩ
ＴＯ）が成膜され、第５のフォトマスクを使用して所定
の形状にパターニングされる。
ゲートバスライン及びゲート電極が透明な絶縁板の上に
最初に形成され、第１のフォトマスクを使用して所定の
形状にパターニングされる。その上に絶縁層が形成さ
れ、それから薄膜トランジスタを構成するための半導体
膜が形成され、さらにその上に、チャネル保護膜が形成
される。チャネル保護膜はゲート電極の上にのみ存在す
るように第２のフォトマスクを使用して所定の形状にパ
ターニングされる。それから、オーミックコンタクト
層、並びにドレインバスライン、ドレイン電極及びソー
ス電極を形成するための導電体層が形成され、第３のフ
ォトマスクを使用して薄膜トランジスタの形状にパター
ニングされる。そして最終保護膜が形成され、画素電極
を薄膜トランジスタのゲート電極に接続するためのコン
タクトホールが第４のフォトマスクを使用して最終保護
膜に形成される。その後、画素電極の材料層（例えばＩ
ＴＯ）が成膜され、第５のフォトマスクを使用して所定
の形状にパターニングされる。
【０００４】画素電極の形成に際しては、従来は無機系
のエッチャント（例えばリン酸、硝酸、塩化第２鉄やそ
の他のハーゲン系の塩化水素酸、フッ化水素酸、臭化水
素酸、ヨウ水素酸等）を用いていた。また、有機系のエ
ッチャントとして、シュウ酸溶液を使用することが特開
平４─４８６３１号公報に記載されている。
のエッチャント（例えばリン酸、硝酸、塩化第２鉄やそ
の他のハーゲン系の塩化水素酸、フッ化水素酸、臭化水
素酸、ヨウ水素酸等）を用いていた。また、有機系のエ
ッチャントとして、シュウ酸溶液を使用することが特開
平４─４８６３１号公報に記載されている。
【０００５】
【発明が解決しようとする課題】上記したように、薄膜
トランジスタ基板の製造においては、フォトマスクを使
用して各パターニング工程を行う。各パターニング工程
は、フォトマスクとなるレジストの塗布、マスクを使用
したレジストの露光、レジストのエッチング、こうして
形成されたフォトマスクを使用した所定のプロセス、及
びフォトマスクの剥離を含む。従来はフォトマスクを使
用したパターニング工程が多い（上記例の場合には５個
のフォトマスクを使用している）ために、工程数が多
く、生産性が低いばかりでなく、歩留りの低下にもつな
がっていた。
トランジスタ基板の製造においては、フォトマスクを使
用して各パターニング工程を行う。各パターニング工程
は、フォトマスクとなるレジストの塗布、マスクを使用
したレジストの露光、レジストのエッチング、こうして
形成されたフォトマスクを使用した所定のプロセス、及
びフォトマスクの剥離を含む。従来はフォトマスクを使
用したパターニング工程が多い（上記例の場合には５個
のフォトマスクを使用している）ために、工程数が多
く、生産性が低いばかりでなく、歩留りの低下にもつな
がっていた。
【０００６】画素電極の形成に際して無機系のエッチャ
ントを使用する場合には、オーバーエッチングになりや
すく、あるいは画素電極の材料層とその下地にある材料
層とのエッチングの選択性に問題があり、画素電極のエ
ッチング時に絶縁膜やドレインバスライン等を傷つけ可
能性があった。シュウ酸溶液等の有機系のエッチャント
を使用するとこれらの問題点はある程度解決されるが、
それでも画素電極の寸法精度が十分ではない等の問題点
が残っており、さらに確実なエッチングを行うことが求
められている。
ントを使用する場合には、オーバーエッチングになりや
すく、あるいは画素電極の材料層とその下地にある材料
層とのエッチングの選択性に問題があり、画素電極のエ
ッチング時に絶縁膜やドレインバスライン等を傷つけ可
能性があった。シュウ酸溶液等の有機系のエッチャント
を使用するとこれらの問題点はある程度解決されるが、
それでも画素電極の寸法精度が十分ではない等の問題点
が残っており、さらに確実なエッチングを行うことが求
められている。
【０００７】本発明の目的は、製造工程を簡単化できる
薄膜トランジスタ基板及びその製造方法を提供すること
である。本発明の他の目的は、画素電極を確実に形成で
きる薄膜トランジスタ基板及びその製造方法を提供する
ことである。
薄膜トランジスタ基板及びその製造方法を提供すること
である。本発明の他の目的は、画素電極を確実に形成で
きる薄膜トランジスタ基板及びその製造方法を提供する
ことである。
【０００８】
【課題を解決するための手段】本発明による薄膜トラン
ジスタ基板は、ゲートバスライン１２と、該ゲートバス
ラインと交差して配置されたドレインバスライン１４
と、該ゲートバスラインと該ドレインバスラインとの交
差部に配置された薄膜トランジスタ１６及び画素電極１
８とからなる薄膜トランジスタ基板において、該薄膜ト
ランジスタ１６の半導体膜２４と同じ半導体膜が該ゲー
トバスライン１２上に存在し、該ゲートバスライン１２
上の半導体膜２４が隣接する２つの薄膜トランジスタ１
６の間の位置で切断５０されていることを特徴とするも
のである。
ジスタ基板は、ゲートバスライン１２と、該ゲートバス
ラインと交差して配置されたドレインバスライン１４
と、該ゲートバスラインと該ドレインバスラインとの交
差部に配置された薄膜トランジスタ１６及び画素電極１
８とからなる薄膜トランジスタ基板において、該薄膜ト
ランジスタ１６の半導体膜２４と同じ半導体膜が該ゲー
トバスライン１２上に存在し、該ゲートバスライン１２
上の半導体膜２４が隣接する２つの薄膜トランジスタ１
６の間の位置で切断５０されていることを特徴とするも
のである。
【０００９】また、本発明による薄膜トランジスタ基板
の製造方法は、複数の薄膜トランジスタ１６が電気的に
接続された状態で薄膜トランジスタ１６を形成する工程
と、画素電極１８を薄膜トランジスタ１６のゲート電極
２０に接続するためのコンタクトホール３６を絶縁膜３
４に形成するときに、隣接する薄膜トランジスタ１６間
の分離５０を行う工程とを含むことを特徴とする。
の製造方法は、複数の薄膜トランジスタ１６が電気的に
接続された状態で薄膜トランジスタ１６を形成する工程
と、画素電極１８を薄膜トランジスタ１６のゲート電極
２０に接続するためのコンタクトホール３６を絶縁膜３
４に形成するときに、隣接する薄膜トランジスタ１６間
の分離５０を行う工程とを含むことを特徴とする。
【００１０】
【作用】上記した薄膜トランジスタ基板及びその製造方
法においては、薄膜トランジスタの半導体膜と同じ半導
体膜がゲートバスライン上に存在し、複数の薄膜トラン
ジスタが電気的に接続された状態で薄膜トランジスタが
形成される。例えば、ゲート電極及びゲートバスライン
をマスクとして背面露光を行うことによってチャネル保
護膜を形成すれば、ゲート電極上にチャネル保護膜が形
成されるとともに、ゲートバスライン上にチャネル保護
膜と同じ絶縁膜が残る。半導体膜はゲートバスラインと
チャネル保護膜と同じ絶縁膜との間にあるので、薄膜ト
ランジスタの形成のその後の工程、例えばドレインバス
ライン、ドレイン電極、ソース電極の形成時にも離脱す
ることなく残ることになる。そこで、最後にコンタクト
ホールを形成するときに、ゲートバスライン上の半導体
膜を切断して隣接する薄膜トランジスタを分離すること
になる。
法においては、薄膜トランジスタの半導体膜と同じ半導
体膜がゲートバスライン上に存在し、複数の薄膜トラン
ジスタが電気的に接続された状態で薄膜トランジスタが
形成される。例えば、ゲート電極及びゲートバスライン
をマスクとして背面露光を行うことによってチャネル保
護膜を形成すれば、ゲート電極上にチャネル保護膜が形
成されるとともに、ゲートバスライン上にチャネル保護
膜と同じ絶縁膜が残る。半導体膜はゲートバスラインと
チャネル保護膜と同じ絶縁膜との間にあるので、薄膜ト
ランジスタの形成のその後の工程、例えばドレインバス
ライン、ドレイン電極、ソース電極の形成時にも離脱す
ることなく残ることになる。そこで、最後にコンタクト
ホールを形成するときに、ゲートバスライン上の半導体
膜を切断して隣接する薄膜トランジスタを分離すること
になる。
【００１１】このようにして薄膜トランジスタを形成す
ることにより、従来フォトマスクを使用していた一つの
工程、すなわちチャネル保護膜を形成する工程が、フォ
トマスクを使用しないで達成されることができる。それ
によって、フォトマスクを使用する工程が減少し、生産
性が向上し、品質も向上する。
ることにより、従来フォトマスクを使用していた一つの
工程、すなわちチャネル保護膜を形成する工程が、フォ
トマスクを使用しないで達成されることができる。それ
によって、フォトマスクを使用する工程が減少し、生産
性が向上し、品質も向上する。
【００１２】
【他の課題を解決するための手段及び作用】また、本発
明による薄膜トランジスタ基板の製造方法は、画素電極
１８の材料層を非晶質状態で成膜する工程と、該画素電
極１８の材料層を有機系の酸によってエッチングする工
程と、エッチング後に非晶質状態の画素電極１８を結晶
状態にするために熱処理を行う工程とを含むことを特徴
とする。この方法によれば、画素電極のエッチングが、
より確実に達成され、画素電極の下地を傷つけることな
く、画素電極の望ましい所定の形状に仕上がる。
明による薄膜トランジスタ基板の製造方法は、画素電極
１８の材料層を非晶質状態で成膜する工程と、該画素電
極１８の材料層を有機系の酸によってエッチングする工
程と、エッチング後に非晶質状態の画素電極１８を結晶
状態にするために熱処理を行う工程とを含むことを特徴
とする。この方法によれば、画素電極のエッチングが、
より確実に達成され、画素電極の下地を傷つけることな
く、画素電極の望ましい所定の形状に仕上がる。
【００１３】
【実施例】図１は本発明の第１実施例の薄膜トランジス
タ基板１０を示す平面図であり、薄膜トランジスタ基板
１０に形成されるアクティブマトリクスを示している。
図２は図１の線II─IIに沿った断面図、図３は図１の線
III ─III に沿った断面図である。この薄膜トランジス
タ基板１０は、液晶表示装置に使用される。この場合、
液晶が薄膜トランジスタ基板１０とカラーフィルタ基板
（図示せず）との間に封入される。薄膜トランジスタ基
板１０は図１に示すアクティブマトリクスと配向膜とを
含むが、配向膜はここでは省略されている。
タ基板１０を示す平面図であり、薄膜トランジスタ基板
１０に形成されるアクティブマトリクスを示している。
図２は図１の線II─IIに沿った断面図、図３は図１の線
III ─III に沿った断面図である。この薄膜トランジス
タ基板１０は、液晶表示装置に使用される。この場合、
液晶が薄膜トランジスタ基板１０とカラーフィルタ基板
（図示せず）との間に封入される。薄膜トランジスタ基
板１０は図１に示すアクティブマトリクスと配向膜とを
含むが、配向膜はここでは省略されている。
【００１４】図１から図３において、薄膜トランジスタ
基板１０に形成されたアクティブマトリクスは、マトリ
クス状に配置されたゲートバスライン１２とドレインバ
スライン１４と、ゲートバスライン１２とドレインバス
ライン１４との交差部に配置された薄膜トランジスタ１
６と画素電極１８とからなるものである。
基板１０に形成されたアクティブマトリクスは、マトリ
クス状に配置されたゲートバスライン１２とドレインバ
スライン１４と、ゲートバスライン１２とドレインバス
ライン１４との交差部に配置された薄膜トランジスタ１
６と画素電極１８とからなるものである。
【００１５】薄膜トランジスタ１６は、ゲート電極２０
と、ゲート絶縁膜２２と、半導体膜２４と、チャネル保
護膜２６と、オーミックコンタクト層２８と、ドレイン
電極３０と、ソース電極３２とからなる。画素電極１８
はパッシベーション膜（絶縁膜）３４に設けたコンタク
トホール３６を介してソース電極３２に接続される。ゲ
ートバスライン１２及びゲート電極２２はガラス等の透
明な絶縁板４０上に一体的に形成され（図５）、例えば
アルミニウムとチタンの２層構造からなる。ドレインバ
スライン１４はドレイン電極３０及びソース電極３２と
一体的に形成され、ソース電極３２はドレイン電極３０
から分離される。さらに、蓄積容量電極４２がドレイン
バスライン１４と同じ材料層として形成される。蓄積容
量電極４２はパッシベーション膜３４に設けたコンタク
トホール４４を介して画素電極１８に接続される。
と、ゲート絶縁膜２２と、半導体膜２４と、チャネル保
護膜２６と、オーミックコンタクト層２８と、ドレイン
電極３０と、ソース電極３２とからなる。画素電極１８
はパッシベーション膜（絶縁膜）３４に設けたコンタク
トホール３６を介してソース電極３２に接続される。ゲ
ートバスライン１２及びゲート電極２２はガラス等の透
明な絶縁板４０上に一体的に形成され（図５）、例えば
アルミニウムとチタンの２層構造からなる。ドレインバ
スライン１４はドレイン電極３０及びソース電極３２と
一体的に形成され、ソース電極３２はドレイン電極３０
から分離される。さらに、蓄積容量電極４２がドレイン
バスライン１４と同じ材料層として形成される。蓄積容
量電極４２はパッシベーション膜３４に設けたコンタク
トホール４４を介して画素電極１８に接続される。
【００１６】図３に示されるように、ゲートバスライン
１２及びゲート電極２２は一体的に形成されており、半
導体膜２４はゲート電極２２の上方及びゲートバスライ
ン１２の上方に形成されている。また、チャネル保護膜
２６は半導体膜２４の上にチャネル保護膜２６と同じパ
ターンで形成されている。素子分離用穴５０が、ゲート
バスライン１２上で薄膜トランジスタ１０に近い位置
に、パッシベーション膜３４、チャネル保護膜２６、半
導体膜２４、及びゲート絶縁膜２２に形成され、それに
よって、隣接する薄膜トランジスタ１０が互いに分離さ
れている。０の位置で切断されている。
１２及びゲート電極２２は一体的に形成されており、半
導体膜２４はゲート電極２２の上方及びゲートバスライ
ン１２の上方に形成されている。また、チャネル保護膜
２６は半導体膜２４の上にチャネル保護膜２６と同じパ
ターンで形成されている。素子分離用穴５０が、ゲート
バスライン１２上で薄膜トランジスタ１０に近い位置
に、パッシベーション膜３４、チャネル保護膜２６、半
導体膜２４、及びゲート絶縁膜２２に形成され、それに
よって、隣接する薄膜トランジスタ１０が互いに分離さ
れている。０の位置で切断されている。
【００１７】図４は薄膜トランジスタ基板１０の製造手
順を示す図である。図４（Ａ）において、ガラス等の透
明な絶縁板４０上にチタン及びアルミニウムをスパッタ
により蒸着してゲートバスライン１２及びゲート電極２
０を成膜し、フォトマスクを使用し、図５（Ａ）に示さ
れるような形状にパターニングする。
順を示す図である。図４（Ａ）において、ガラス等の透
明な絶縁板４０上にチタン及びアルミニウムをスパッタ
により蒸着してゲートバスライン１２及びゲート電極２
０を成膜し、フォトマスクを使用し、図５（Ａ）に示さ
れるような形状にパターニングする。
【００１８】図４（Ｂ）に示されるように、プラズマＣ
ＶＤにて、窒化シリコンからなるゲート絶縁膜２２、及
びアモルファスシリコンからなる半導体膜２４、及び窒
化シリコンからなるチャネル保護膜２６をそれぞれ成膜
する。そこで、矢印で示されるように紫外線を照射しな
がら、ゲート電極２０及びゲートバスライン１２をマス
クとして背面露光を行う。
ＶＤにて、窒化シリコンからなるゲート絶縁膜２２、及
びアモルファスシリコンからなる半導体膜２４、及び窒
化シリコンからなるチャネル保護膜２６をそれぞれ成膜
する。そこで、矢印で示されるように紫外線を照射しな
がら、ゲート電極２０及びゲートバスライン１２をマス
クとして背面露光を行う。
【００１９】図４（Ｃ）に示されるように、それから、
チャネル保護膜２６の紫外線の当たった部分を溶解させ
るエッチャントを用いて、エッチングを行う。すると、
チャネル保護膜２６はゲートバスライン１２及びゲート
電極２０に整列するパターンで形成される。半導体膜２
４は全面的な膜として残っている。このように本発明で
はチャネル保護膜２６の形成工程ではフォトマスクを使
用しないので、従来のようにこの工程でフォトマスクを
使用した場合よりも工程が簡単になる。
チャネル保護膜２６の紫外線の当たった部分を溶解させ
るエッチャントを用いて、エッチングを行う。すると、
チャネル保護膜２６はゲートバスライン１２及びゲート
電極２０に整列するパターンで形成される。半導体膜２
４は全面的な膜として残っている。このように本発明で
はチャネル保護膜２６の形成工程ではフォトマスクを使
用しないので、従来のようにこの工程でフォトマスクを
使用した場合よりも工程が簡単になる。
【００２０】次に、図４（Ｄ）に示されるように、（ｎ
+ ａ−Ｓｉ）からなるオーミックコンタクト層２８、及
びクロムからなるドレインバスライン１４、ドレイン電
極３０及びソース電極３２を成膜する。そこで、フォト
レジストを用いてエッチングを行い、ドレインバスライ
ン１２、ドレイン電極３０、ソース電極３２、オーミッ
クコンタクト層２８、及び半導体膜２４を、個々の素子
に対応する所定の形状に形成する。ここで、ゲートバス
ライン１２上にはチャネル保護膜２６の層が存在するの
で、ゲートバスライン１２上の半導体膜２４はエッチン
グされない。つまり、半導体膜２４はゲートバスライン
１２及びゲート電極２０上に図５（Ｂ）のハッチングし
た形状で残り、隣接する薄膜トランジスタ１６を電気的
に接続していることになる。
+ ａ−Ｓｉ）からなるオーミックコンタクト層２８、及
びクロムからなるドレインバスライン１４、ドレイン電
極３０及びソース電極３２を成膜する。そこで、フォト
レジストを用いてエッチングを行い、ドレインバスライ
ン１２、ドレイン電極３０、ソース電極３２、オーミッ
クコンタクト層２８、及び半導体膜２４を、個々の素子
に対応する所定の形状に形成する。ここで、ゲートバス
ライン１２上にはチャネル保護膜２６の層が存在するの
で、ゲートバスライン１２上の半導体膜２４はエッチン
グされない。つまり、半導体膜２４はゲートバスライン
１２及びゲート電極２０上に図５（Ｂ）のハッチングし
た形状で残り、隣接する薄膜トランジスタ１６を電気的
に接続していることになる。
【００２１】次に、図４（Ｅ）に示されるように、窒化
シリコン膜からなるパッシベーション膜３４を形成し、
フォトマスクを用いてエッチングし、このパッシベーシ
ョン膜３４にコンタクトホール３６、４４、及び素子分
離用穴５０を形成する。このエッチャントは、パッシベ
ーション膜３４、チャネル保護膜２６、半導体膜２４、
及びゲート絶縁膜２２を溶解できるものであり、例えば
フッ素系のエッチャントを用いてドライエッチングす
る。
シリコン膜からなるパッシベーション膜３４を形成し、
フォトマスクを用いてエッチングし、このパッシベーシ
ョン膜３４にコンタクトホール３６、４４、及び素子分
離用穴５０を形成する。このエッチャントは、パッシベ
ーション膜３４、チャネル保護膜２６、半導体膜２４、
及びゲート絶縁膜２２を溶解できるものであり、例えば
フッ素系のエッチャントを用いてドライエッチングす
る。
【００２２】このようにして、素子分離用穴５０が図５
（Ｃ）及び図３に示されるように形成され、ゲートバス
ライン１２上にあった半導体膜２４が切断されるので、
隣接する薄膜トランジスタ１６が互いに分離されること
になる。また、このときに使用するフォトマスクはゲー
ト端子及びドレイン端子のための穴（図示せず）あけも
同時に行うことができるようになっている。最後に図２
に示されるように、ＩＴＯからなる画素電極１８を成膜
し、フォトマスクを用いてエッチングし、画素電極１８
を所定の形状に仕上げる。
（Ｃ）及び図３に示されるように形成され、ゲートバス
ライン１２上にあった半導体膜２４が切断されるので、
隣接する薄膜トランジスタ１６が互いに分離されること
になる。また、このときに使用するフォトマスクはゲー
ト端子及びドレイン端子のための穴（図示せず）あけも
同時に行うことができるようになっている。最後に図２
に示されるように、ＩＴＯからなる画素電極１８を成膜
し、フォトマスクを用いてエッチングし、画素電極１８
を所定の形状に仕上げる。
【００２３】図６は本発明の第２実施例を示す図であ
る。この実施例でも、前の実施例と同様に素子分離用穴
５０が形成されており、基本的に前の実施例と同様の特
徴を備えている。ただし、前の実施例では蓄積容量電極
４２が画素電極１８のほぼ中央にあったのに対して、こ
の実施例では蓄積容量電極４２が画素電極１８の端部に
ゲートバスライン１２と重なるような位置に形成されて
いる。蓄積容量電極４２はドレインバスライン１４と同
じ材料層として形成され、パッシベーション膜３４に設
けたコンタクトホール４４を介して画素電極１８に接続
される。この場合、蓄積容量電極４２は素子分離用穴５
０と干渉しないように形成される。
る。この実施例でも、前の実施例と同様に素子分離用穴
５０が形成されており、基本的に前の実施例と同様の特
徴を備えている。ただし、前の実施例では蓄積容量電極
４２が画素電極１８のほぼ中央にあったのに対して、こ
の実施例では蓄積容量電極４２が画素電極１８の端部に
ゲートバスライン１２と重なるような位置に形成されて
いる。蓄積容量電極４２はドレインバスライン１４と同
じ材料層として形成され、パッシベーション膜３４に設
けたコンタクトホール４４を介して画素電極１８に接続
される。この場合、蓄積容量電極４２は素子分離用穴５
０と干渉しないように形成される。
【００２４】図７は本発明の第３実施例を示す図であ
り、画素電極１８の形成のためにエッチング工程にある
ところを示している。この実施例の原理は図１から図６
の実施例と同様な薄膜トランジスタ基板１０に適用され
ることができ、あるいはチャネル保護膜２６をフォトマ
スクを使用して形成したその他の薄膜トランジスタ基板
にも適用されることができる。
り、画素電極１８の形成のためにエッチング工程にある
ところを示している。この実施例の原理は図１から図６
の実施例と同様な薄膜トランジスタ基板１０に適用され
ることができ、あるいはチャネル保護膜２６をフォトマ
スクを使用して形成したその他の薄膜トランジスタ基板
にも適用されることができる。
【００２５】図７では、薄膜トランジスタ基板１０はア
クティブマトリクスを含むものであり、薄膜トランジス
タ１６は、ゲート電極２０と、ゲート絶縁膜２２と、半
導体膜２４と、チャネル保護膜２６と、オーミックコン
タクト層２８と、ドレイン電極３０と、ソース電極３２
とからなる。画素電極１８はパッシベーション膜３４に
設けたコンタクトホールを介してソース電極３２に接続
される。図７では、ドレイン電極３０及びソース電極３
２（及びドレインバスライン）は、チタン、アルミニウ
ム、及びチタンの３層構造である。
クティブマトリクスを含むものであり、薄膜トランジス
タ１６は、ゲート電極２０と、ゲート絶縁膜２２と、半
導体膜２４と、チャネル保護膜２６と、オーミックコン
タクト層２８と、ドレイン電極３０と、ソース電極３２
とからなる。画素電極１８はパッシベーション膜３４に
設けたコンタクトホールを介してソース電極３２に接続
される。図７では、ドレイン電極３０及びソース電極３
２（及びドレインバスライン）は、チタン、アルミニウ
ム、及びチタンの３層構造である。
【００２６】図７は、ＩＴＯからなる画素電極１８の材
料層がパッシベーション膜３４上に成膜され、画素電極
１８を所定の形状に形成するためのフォトマスク６０が
形成されており、エッチャント６２中に浸されていると
ころを示しているす。エッチング槽には超音波発生装置
６４が取りつけられており、３０〜３５ＫＨｚ以上の超
音波周波数でエッチャント６２を振動させつつエッチン
グを行うようになっている。また、エッチャント６２は
５０℃以下の温度に維持されるようになっている。
料層がパッシベーション膜３４上に成膜され、画素電極
１８を所定の形状に形成するためのフォトマスク６０が
形成されており、エッチャント６２中に浸されていると
ころを示しているす。エッチング槽には超音波発生装置
６４が取りつけられており、３０〜３５ＫＨｚ以上の超
音波周波数でエッチャント６２を振動させつつエッチン
グを行うようになっている。また、エッチャント６２は
５０℃以下の温度に維持されるようになっている。
【００２７】この実施例の特徴の一つは、画素電極１８
の材料層を非晶質状態で成膜することにある。画素電極
１８の材料層を非晶質状態で成膜するためには、ＩＴＯ
を室温（特別に加熱しない状態）で水又は酸素を注入し
ながらスパッタリングするとよいことが確認されてい
る。
の材料層を非晶質状態で成膜することにある。画素電極
１８の材料層を非晶質状態で成膜するためには、ＩＴＯ
を室温（特別に加熱しない状態）で水又は酸素を注入し
ながらスパッタリングするとよいことが確認されてい
る。
【００２８】次に、フォトマスク６０を形成する際に、
露光及びエッチングした後のレジストのポストベークの
温度を、画素電極１８の材料層が非晶質状態から結晶状
態に転移する温度以下で行うことが必要である。ＩＴＯ
の結晶化の転移点は１５０〜２００℃であるから、フォ
トマスク６０のポストベークは１１０℃程度で行うのが
好ましい。このようにして、フォトマスク６０をエッチ
ングにかけるまで非晶質状態に維持する。
露光及びエッチングした後のレジストのポストベークの
温度を、画素電極１８の材料層が非晶質状態から結晶状
態に転移する温度以下で行うことが必要である。ＩＴＯ
の結晶化の転移点は１５０〜２００℃であるから、フォ
トマスク６０のポストベークは１１０℃程度で行うのが
好ましい。このようにして、フォトマスク６０をエッチ
ングにかけるまで非晶質状態に維持する。
【００２９】次に、エッチングに際しては、有機系の酸
によってエッチングする。好ましいエッチャント６２は
シュウ酸であり、カルボン基（−ＣＯＯＨ）をもつその
他の有機酸、例えば、マロン酸、マレイン酸、クエン
酸、酢酸、サリチル酸、マルキル酢酸等、及びその誘導
体も使用できる。有機系の酸からなるエッチャント６２
を使用することにより、画素電極１８をその下地層に対
して選択性よくエッチングすることができ、その下地層
であるパッシベーション膜３４やドレインバスライン１
４を傷めることがなくなり、低抵抗を実現できるアルミ
ニウムをドレインバスライン１４のために使用できるよ
うになった。
によってエッチングする。好ましいエッチャント６２は
シュウ酸であり、カルボン基（−ＣＯＯＨ）をもつその
他の有機酸、例えば、マロン酸、マレイン酸、クエン
酸、酢酸、サリチル酸、マルキル酢酸等、及びその誘導
体も使用できる。有機系の酸からなるエッチャント６２
を使用することにより、画素電極１８をその下地層に対
して選択性よくエッチングすることができ、その下地層
であるパッシベーション膜３４やドレインバスライン１
４を傷めることがなくなり、低抵抗を実現できるアルミ
ニウムをドレインバスライン１４のために使用できるよ
うになった。
【００３０】さらに、エッチングに際して、有機系の酸
からなるエッチャント６２の温度を５０℃以下に維持し
ながら、非晶質状態のＩＴＯにエッチングすることによ
って、高いエッチングレートで、サイドエッチングのな
い、フォトマスク６０とほとんど一致した形状で画素電
極１８をパターニングできることが分かった。このた
め、エッチング工程をよりスムーズに実施できるととも
に、下地層への影響はますます小さくなった。
からなるエッチャント６２の温度を５０℃以下に維持し
ながら、非晶質状態のＩＴＯにエッチングすることによ
って、高いエッチングレートで、サイドエッチングのな
い、フォトマスク６０とほとんど一致した形状で画素電
極１８をパターニングできることが分かった。このた
め、エッチング工程をよりスムーズに実施できるととも
に、下地層への影響はますます小さくなった。
【００３１】さらに、エッチング後に非晶質状態の画素
電極１８を結晶状態にするために熱処理を行う。上記し
たように、ＩＴＯの結晶化の転移点は１５０〜２００℃
であるから、実施例においては２００℃で熱処理を行っ
た。これによって、品質の優れた画素電極１８を形成で
きた。
電極１８を結晶状態にするために熱処理を行う。上記し
たように、ＩＴＯの結晶化の転移点は１５０〜２００℃
であるから、実施例においては２００℃で熱処理を行っ
た。これによって、品質の優れた画素電極１８を形成で
きた。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
製造工程を簡単化でき、あるいは画素電極を確実に且つ
高いスループットで形成することができる。
製造工程を簡単化でき、あるいは画素電極を確実に且つ
高いスループットで形成することができる。
【図１】本発明の第１実施例の薄膜トランジスタ基板を
示す平面図である。
示す平面図である。
【図２】図１の線II─IIに沿った断面図である。
【図３】図１の線III ─III に沿った断面図である。
【図４】図１の薄膜トランジスタ基板の製造手順を示す
図である。
図である。
【図５】素子分離用穴の特徴を説明する図である。
【図６】本発明の第２実施例の薄膜トランジスタ基板を
示す平面図である。
示す平面図である。
【図７】本発明の第３実施例の薄膜トランジスタ基板の
エッチングを示す図である。
エッチングを示す図である。
１０…薄膜トランジスタ基板 １２…ドレインバスライン １４…ゲートバスライン １６…薄膜トランジスタ １８…画素電極 ２４…半導体膜 ２６…チャネル保護膜 ３４…パッシベーション膜（絶縁膜） ３６…コンタクトホール ５０…素子分離用穴
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 (72)発明者 田中 義規 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 井上 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星野 淳之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡辺 和広 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 喜田 哲也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 ゲートバスライン（１２）と、該ゲート
バスラインと交差して配置されたドレインバスライン
（１４）と、該ゲートバスラインと該ドレインバスライ
ンとの交差部に配置された薄膜トランジスタ（１６）及
び画素電極（１８）とからなる薄膜トランジスタ基板に
おいて、 該薄膜トランジスタ（１６）の半導体膜（２４）と同じ
半導体膜が該ゲートバスライン（１２）上に存在し、該
ゲートバスライン上の半導体膜が隣接する２つの薄膜ト
ランジスタ（１６）の間の位置で切断（５０）されてい
ることを特徴とする薄膜トランジスタ基板。 - 【請求項２】 ゲートバスライン（１２）と、該ゲート
バスラインと交差して配置されたドレインバスライン
（１４）と、該ゲートバスラインと該ドレインバスライ
ンとの交差部に配置された薄膜トランジスタ（１６）及
び画素電極（１８）とからなる薄膜トランジスタ基板の
製造方法において、 複数の薄膜トランジスタ（１６）が電気的に接続された
状態で薄膜トランジスタ（１６）を形成する工程と、 画素電極（１８）を薄膜トランジスタ（１６）のゲート
電極（２０）に接続するためのコンタクトホール（３
６）を絶縁膜（３４）に形成するときに、隣接する薄膜
トランジスタ（１６）間の分離（５０）を行う工程とを
含むことを特徴とする薄膜トランジスタ基板の製造方
法。 - 【請求項３】 少なくともゲート電極（２０）上及びゲ
ートバスライン（１２）上に絶縁膜（２２）を介して半
導体膜（２４）を形成する工程と、 ゲート電極（２０）及びゲートバスライン（１２）をマ
スクとして背面露光を行うことによってチャネル保護膜
（２６）を形成する工程と、 ドレインバスライン、ドレイン電極及びソース電極を形
成した後に絶縁膜（３４）を形成する工程と、 画素電極（１８）をゲート電極（２０）に接続するため
のコンタクトホール（３６）及びゲートバスライン（１
２）上の半導体膜（２４）を切断する穴（５０）を該絶
縁膜（３４）に形成する工程と、 画素電極（１８）を形成する工程とを含むことを特徴と
する請求項２に記載の薄膜トランジスタ基板の製造方
法。 - 【請求項４】 ゲートバスライン（１２）と、該ゲート
バスラインと交差して配置されたドレインバスライン
（１４）と、該ゲートバスラインと該ドレインバスライ
ンとの交差部に配置された薄膜トランジスタ（１６）及
び画素電極（１８）とからなる薄膜トランジスタ基板の
製造方法において、 画素電極（１８）の材料層を非晶質状態で成膜する工程
と、 該画素電極（１８）の材料層を有機系の酸によってエッ
チングする工程と、 エッチング後に非晶質状態の画素電極（１８）を結晶状
態にするために熱処理を行う工程とを含むことを特徴と
する薄膜トランジスタ基板の製造方法。 - 【請求項５】 エッチング時に超音波をくわえ、エッチ
ング液の温度を５０℃以下に維持することを特徴とする
請求項４に記載の薄膜トランジスタ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30491294A JP3439552B2 (ja) | 1994-12-08 | 1994-12-08 | 薄膜トランジスタ基板及び液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30491294A JP3439552B2 (ja) | 1994-12-08 | 1994-12-08 | 薄膜トランジスタ基板及び液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003102004A Division JP3905054B2 (ja) | 2003-04-04 | 2003-04-04 | 薄膜トランジスタ基板の製造方法及び液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08160457A true JPH08160457A (ja) | 1996-06-21 |
| JP3439552B2 JP3439552B2 (ja) | 2003-08-25 |
Family
ID=17938803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30491294A Expired - Lifetime JP3439552B2 (ja) | 1994-12-08 | 1994-12-08 | 薄膜トランジスタ基板及び液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3439552B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10268340A (ja) * | 1997-03-26 | 1998-10-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US6469769B2 (en) | 1999-03-16 | 2002-10-22 | Fujitsu Limited | Manufacturing method of a liquid crystal display |
| KR100508008B1 (ko) * | 1997-03-27 | 2005-11-28 | 가부시키가이샤 아드반스트 디스프레이 | 전기광학소자의제조방법 |
| US7157735B2 (en) | 2001-12-20 | 2007-01-02 | Sharp Kabushiki Kaisha | Active matrix substrate with TFT and capacitor, and LCD using the same |
| US7605875B2 (en) | 1998-10-21 | 2009-10-20 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same |
| WO2009128424A1 (ja) * | 2008-04-16 | 2009-10-22 | 住友金属鉱山株式会社 | 薄膜トランジスタ型基板、薄膜トランジスタ型液晶表示装置および薄膜トランジスタ型基板の製造方法 |
-
1994
- 1994-12-08 JP JP30491294A patent/JP3439552B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10268340A (ja) * | 1997-03-26 | 1998-10-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| KR100508008B1 (ko) * | 1997-03-27 | 2005-11-28 | 가부시키가이샤 아드반스트 디스프레이 | 전기광학소자의제조방법 |
| US7605875B2 (en) | 1998-10-21 | 2009-10-20 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same |
| US6469769B2 (en) | 1999-03-16 | 2002-10-22 | Fujitsu Limited | Manufacturing method of a liquid crystal display |
| US7157735B2 (en) | 2001-12-20 | 2007-01-02 | Sharp Kabushiki Kaisha | Active matrix substrate with TFT and capacitor, and LCD using the same |
| US7432527B2 (en) | 2001-12-20 | 2008-10-07 | Sharp Kabushiki Kaisha | Thin film transistor substrate and liquid crystal display |
| US7838882B2 (en) | 2001-12-20 | 2010-11-23 | Sharp Kabushiki Kaisha | Thin film transistor substrate and liquid crystal display |
| WO2009128424A1 (ja) * | 2008-04-16 | 2009-10-22 | 住友金属鉱山株式会社 | 薄膜トランジスタ型基板、薄膜トランジスタ型液晶表示装置および薄膜トランジスタ型基板の製造方法 |
| TWI401771B (zh) * | 2008-04-16 | 2013-07-11 | Sumitomo Metal Mining Co | 薄膜電晶體型基板、薄膜電晶體型液晶顯示裝置及薄膜電晶體型基板之製造方法 |
| JP5348132B2 (ja) * | 2008-04-16 | 2013-11-20 | 住友金属鉱山株式会社 | 薄膜トランジスタ型基板、薄膜トランジスタ型液晶表示装置および薄膜トランジスタ型基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3439552B2 (ja) | 2003-08-25 |
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