JP2001339072A

JP2001339072A - 液晶表示装置

Info

Publication number: JP2001339072A
Application number: JP2001072890A
Authority: JP
Inventors: Kazuhiro Kobayashi; 和弘小林; Nobuhiro Nakamura; 伸宏中村; Kazunori Inoue; 和式井上; Takuji Yoshida; 卓司吉田; Takeshi Nakajima; 健中嶋; Yuichi Masutani; 雄一升谷; Hironori Aoki; 宏憲青木
Original assignee: Advanced Display Inc
Current assignee: Advanced Display Inc
Priority date: 2000-03-15
Filing date: 2001-03-14
Publication date: 2001-12-07

Abstract

(57)【要約】【課題】アクティブマトリクス型液晶表示装置の生産
性向上あるいはコスト低減を目的として、ＴＦＴアレイ
を製造するために必要とする写真製版の回数（マスク枚
数）を低減する。【解決手段】本発明の薄膜トランジスタアレイ基板
は、絶縁性基板、該絶縁性基板上に形成された第１の金
属パターン、該第１の金属パターン上の絶縁膜、該絶縁
膜上の半導体パターン、該半導体パターン上の第２の金
属パターンを具備し、該半導体パターンは該第２の金属
パターンを内包することを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタア
レイ基板およびその製造方法に関する。さらに詳しく
は、点欠陥および線欠陥が少なくかつ、薄膜トランジス
タ（ＴＦＴ）のリーク電流を低減できる薄膜トランジス
タアレイ基板を４回の写真製版工程で製造するものであ
り、本発明はＴＦＴ−ＬＣＤの表示特性および生産性を
向上するものである。

【０００２】

【従来の技術および発明が解決しようとする課題】液晶
を用いた電気光学素子はディスプレイへの応用がさかん
になされている。液晶を用いた電気光学素子は一般に、
上下に電極を備えた２枚の基板の間に液晶を挟持した構
成のものに、さらに上下に偏光板を設置した構成をと
り、透過型のものでは背面にバックライトが設置され
る。上下の電極基板の表面はいわゆる配向処理がなさ
れ、液晶分子の平均的な向きであるダイレクターが所望
の初期状態に制御される。液晶には複屈折性があり、バ
ックライトより偏光板を通して入射された光は複屈折に
より楕円偏光に変化し、反対側の偏光板に入射される。
この状態で、上下の電極間に電圧を印加するとダイレク
ターの配列状態が変化することにより、液晶層の複屈折
率が変化し、反対側の偏光板に入射される楕円偏光状態
が変化し、従って電気光学素子を透過する光強度および
スペクトルが変化する。この電気光学効果は用いる液晶
相の種類、初期配向状態、偏光板の偏向軸の向き、液晶
層の厚さ、あるいは光が透過する途中に設置されるカラ
ーフィルターや各種干渉フィルムによって異なるが、公
知の文献等によって詳細に報告されている。一般にはネ
マチック液晶相を用いて、ＴＮまたはＳＴＮと呼ばれる
構成のものが用いられる。

【０００３】液晶を用いたディスプレイ用電気光学素子
には、単純マトリックス型のものと、薄膜トランジスタ
（ＴＦＴ）をスイッチング素子として用いるＴＦＴ−Ｌ
ＣＤがある。携帯性、表示品位の点でＣＲＴや単純マト
リックス型液晶表示装置より優れた特徴を持つＴＦＴ−
ＬＣＤがノート型パソコンなどに広く実用されている。
ＴＦＴ−ＬＣＤでは、一般にＴＦＴをアレイ状に形成し
たＴＦＴアレイ基板と共通電極が形成されたカラーフィ
ルター付きの対向基板との間に液晶を挟持した構成の上
下に偏向板が設置され、さらに背後にバックライトを設
置した構成をとる。このような構成によって良好なカラ
ー表示が得られる特徴を持つ。

【０００４】ＴＦＴ−ＬＣＤでは液晶に電圧を印加する
ため、ゲートラインの選択時間内にＴＦＴをオン状態と
し、ソース配線から画素電極に電荷を流入し、画素電位
をソース配線と同電位とする。その後ゲートが非選択状
態になると、ＴＦＴはオフ状態になり画素の電荷は保持
されるが、実際にはＴＦＴや液晶内のリーク電流により
画素の電荷量は減少し、結果的には画素の電位が減少す
る。これらの画素電位の変動を防ぐため、通常は補助容
量を設けて単位電荷量の変化に対する画素電位の変化量
が小さくなるようにする。またＴＦＴ−ＬＣＤの生産性
向上のためＦＴＦアレイの製造工程数を削減する試みが
なされている。そのうち写真製版工程を削減する試みが
特開平６−２０２１５３号公報、特開平８−３２８０４
０号公報、特開平８−５０３０８号公報にしめされてい
る。

【０００５】図５７に特開平８−５０３０８号公報の第
７実施例に開示された５工程の写真製版工程で製造され
るＴＦＴアレイ基板の画素部の断面図を示した。本従来
例は、まず透明基板上に１００ｎｍ程度の厚さでＣｒ、
Ｔａ、Ｍｏ、Ａｌなどの第１の導電性金属薄膜が形成さ
れる。つぎに第１の写真製版工程で第１の導電性金属薄
膜をバターニングしてゲート電極５１を形成する。この
とき、第１の導電性金属薄膜がＣｒの場合には、例えば
（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用
いてウエットエッチング処理される。つぎに第１の絶縁
膜５２としてＳｉＮ_X膜、半導体能動膜５３としてａ−
Ｓｉ膜、オーミックコンタクト膜５４としてｎ⁺ａ−Ｓ
ｉ膜をそれぞれ３００ｎｍ、１００ｎｍ、２０ｎｍ程度
の膜厚で積層する。つぎに第２の写真製版工程で半導体
能動膜５３とオーミックコンタクト膜５４をゲート電極
上方に半導体部を他の部分と分離状態で島状にパターニ
ングする。このとき、例えばＳＦ₆＋ＨＣｌ＋Ｈｅで半
導体能動膜とオーミックコンタクト膜がドライエッチン
グ処理される。

【０００６】つぎに３００ｎｍ程度の厚さでＴｉなどの
第２の金属薄膜を形成する。つぎに第３の写真製版工程
で第２の金属薄膜とオーミックコンタクト膜をパターニ
ングしてソース配線５５、ソース電極５６、ドレイン電
極５７と薄膜トランジスタの半導体活性層５８が形成さ
れる。つぎにプラズマＣＶＤなどの方法で４００ｎｍ程
度の厚さで層間絶縁膜（パッシベーション膜）５９が形
成される。つぎに第４の写真製版工程でパッシベーショ
ン膜をパターニングしてドレイン電極５７に通じるコン
タクトホール６０、ゲート配線に通じるコンタクトホー
ル、ソース配線に通じるコンタクトホールを形成する。
このとき、例えばＳＦ₆＋Ｏ₂などを用いたドライエッチ
ングによってパッシベーション膜がエッチング処理され
る。つぎに１５０ｎｍ程度の厚さでＩＴＯよりなる透明
導電膜が形成される。つぎに第５の写真製版工程で透明
導電膜をパターニングして透明画素電極６１、ソース配
線接続用の端子部およびゲート配線接続用の端子部を形
成する。このとき、例えばＨＣｌ＋ＨＮＯ₃＋Ｈ₂Ｏ液を
用いてＩＴＯ膜がウエットエッチング処理される。

【０００７】本従来例ではこのように、５工程の写真製
版工程でＴＦＴアレイを製造する方法が開示されてお
り、その効果として、５工程の写真製版工程に短縮でき
たために歩留まりが向上し製造コストが削減でき、かつ
透明画素電極上にパッシベーション膜が無いために液晶
に効率良く電圧が印加でき、かつ透明画素電極およびソ
ース配線およびゲート配線をそれぞれ絶縁膜で分離して
形成するために透明画素電極形成不良によるソース配線
もしくはゲート配線どうしの短絡が生じるおそれがない
ことが述べられている。また本従来例の効果として、第
１の導電性金属薄膜に、金属薄膜と酸化されにくい材料
または透明導電膜に対して導電性酸化物として固溶する
材料からなるバリア膜との積層膜を用いた場合には、さ
らにバリア膜が酸化防止効果を奏してこれらの膜と透明
導電膜とのコンタクト性を確保するために信号遅延の問
題が生じにくいこと、および、金属薄膜として導電性の
良好なＡｌやＴａを用いることで金属薄膜の膜厚を薄く
してＴＦＴ素子全体のステップカバレッジを向上し、歩
留まりを向上できることが述べられている。上記ＴＦＴ
アレイ構造ではゲート配線、ソース配線および画素電極
が互いに絶縁膜によって分離されているため、ショート
が発生しにくく歩留まりも上がりやすいというメリット
もある。

【０００８】図５９（ａ）、５９（ｂ）、５９（ｃ）、
図６０（ａ）、６０（ｂ）、６０（ｃ）、図６１
（ａ）、６１（ｂ）、６１（ｃ）、６１（ｄ）に従来の
アクティブマトリクス型液晶表示装置（ＡＭＬＣＤ）に
用いられるＴＦＴアレイ構造の１例を示す。図５９
（ａ）、５９（ｂ）、５９（ｃ）、図６０（ａ）、６０
（ｂ）、６０（ｃ）は断面図の１例、図６１（ａ）、６
１（ｂ）、６１（ｃ）、６１（ｄ）は平面図で図５９
（ａ）、５９（ｂ）、５９（ｃ）、図６０（ａ）、６０
（ｂ）、６０（ｃ）は図６１（ａ）、６１（ｂ）、６１
（ｃ）、６１（ｄ）のＸ−Ｘおよびゲート・ソース端子
部の断面構造を示している。

【０００９】図５９（ａ）、５９（ｂ）、５９（ｃ）、
図６０（ａ）、６０（ｂ）、６０（ｃ）、図６１
（ａ）、６１（ｂ）、６１（ｃ）、６１（ｄ）において
３１１は絶縁性基板、３１３はゲート電極およびゲート
配線、３１４は透明導電体層よりなる画素電極、３１６
はゲート絶縁膜、３１７は半導体層（能動層）、３１８
はＰあるいはＢなどの不純物を含有した半導体層（オー
ミックコンタクト層）、３２２はＳｉＮ４などの絶縁
膜、３３０はコンタクトホール、３０２はソース配線、
３０３はソース電極、３０４はドレイン電極である。

【００１０】従来のアクティブマトリクス液晶表示装置
（ＡＭＬＣＤ）に用いられるＴＦＴアレイ基板の製法に
ついて説明する。絶縁性基板３１１上にＣｒ、Ａｌ、Ｍ
ｏなどの金属やそれらを主成分とする合金あるいはそれ
らを積層した金属などからなる物質の層をスパッタなど
の手法で形成する。ついでホトレジストなどを用いて写
真製版およびそれに続くエッチング法などでゲート電極
およびゲート配線パターン３１３などを形成する（図５
９（ａ）、図６１（ａ））。

【００１１】ついでプラズマＣＶＤなどの各種ＣＶＤ法
やスパッタ、蒸着、塗布法などで形成したゲート絶縁膜
となるＳｉ₃Ｎ₄、ＳｉＯ₂などからなる絶縁膜３１６、
ａ−Ｓｉ：Ｈ膜（水素化非晶質シリコン膜）からなる半
導体層３１７、金属とのコンタクトをとるためにプラズ
マＣＶＤ法やスパッタ法で形成したリン、アンチモン、
ボロンなどの不純物をドーピングした半導体層であって
ｎ⁺ａ−Ｓｉ：Ｈ膜やマイクロクリスタルｎ⁺Ｓｉ層から
なるオーミックコンタクト層３１８を連続的に形成す
る。ついでホトレジストなどを用いて写真製版およびそ
れに続くエッチング法などでＴＦＴ部、ゲート配線・ソ
ース配線交差部などの半導体層（能動層）３１７、Ｐあ
るいはＢなどの不純物を含有した半導体層（オーミック
コンタクト層）３１８を形成する（図５９（ｂ）、図６
１（ｂ））。

【００１２】ついでＩＴＯ（Indium Tin Oxide）などの
透明導電材料からなる透明導電体層をスパッタ、蒸着、
ゾルゲル法などの手法で形成する。ついでホトレジスト
などを用いて写真製版およびそれに続くエッチング法な
どで画素電極３１４および端子電極などを形成する（図
５９（ｃ）、図６１（ｃ））。

【００１３】ついでホトレジストなどを用いて写真製版
でゲート端子部などにコンタクトホールが出来るように
パターンを形成し、それに続くＣＦ₄系などのガスを用
いドライエッチング法などでゲート絶縁膜３１６を除去
したのちホトレジストを除去しコンタクトホール３３０
を形成する（図６０（ａ））。

【００１４】ついでＣｒ、Ａｌ、Ｍｏなどの金属やそれ
らを主成分する合金あるいはそれらを積層した金属など
からなる物質の層をスパッタなどの手法で形成する。つ
いでホトレジストなどを用いて写真製版およびそれに続
くエッチング法などでソース配線３０２、ソース電極３
０３、ドレイン電極３０４を形成する（図６０（ｂ）、
図６１（ｄ））。

【００１５】ついでプラズマＣＶＤなどの各種ＣＶＤ法
やスパッタ、蒸着、塗布法などで形成したゲート絶縁膜
となるＳｉ₃Ｎ₄、ＳｉＯ₂などあるいはそれらの積層物
からなるＳｉ₃Ｎ₄などの絶縁膜３２２を形成し、ついで
ホトレジストなどを用いて写真製版とそれに続くＣＦ₄
系などのガスを用いたドライエッチング法などで信号を
各配線に外部のＴＣＰなどから入力できるように端子部
などの絶縁膜を除去する。これによりＴＦＴアレイが形
成される（図６０（ｃ））。

【００１６】ついでＴＦＴアレイ上に配向膜を形成し、
対向基板と向き合わせ、その間に液晶を狭持させアクテ
ィブマトリクス型液晶ディスプレイを形成する。

【００１７】前記の特開平８−５０３０８号公報の第７
実施例では半導体層５３を互いに島状に分離して形成す
る技術が開示されているが、ソース配線が単層金属で形
成されかつウエットエッチングでパターニングされる場
合には、半導体層段差部でのソース金属の密着性が悪い
場合など、エッチング中に段差部よりエッチング液が金
属・半導体界面に入り込んで断線の原因につながるた
め、特開平１０−２６８３５３号公報に開示されている
ように、ソース配線下には半導体パターンを延在させた
方がよい。また半導体層５３を互いに分離して形成した
ときの薄膜トランジスタの平面図を図５８に示す。一般
に半導体端面はリーク電流が流れやすいため、このよう
な構造の場合ソース電極５６からドレイン電極５７に至
る端面リークパス６２が存在し、薄膜トランジスタのリ
ーク電流を増大させる。これにより、コントラストの低
下や、高温使用時での輝点欠陥の増加（ノーマリーホワ
イトの場合）など、ディスプレイの表示品位に大きな影
響を及ぼす。

【００１８】一方ゲート配線、ソース配線および画素電
極を分離した状態では写真製版工程が５回の技術は開示
されているが、さらに写真製版工程を削減した技術は開
示されていない。本発明の目的は、上記構造を保ちつつ
写真製版工程を４回に削減し、ソース電極あるいはソー
ス配線下に半導体層段差を有さず、かつ半導体層端面リ
ークによる表示不具合を効率的に防止することにより表
示品位、歩留まりを維持し、さらに生産性向上を図るも
のである。

【００１９】また、従来の製法を用いてＴＦＴアレイを
作製する場合、少なくとも５回の写真製版工程を必要と
するため、製造工程が長くなり、特に生産設備の稼動コ
ストが高い露光工程を多く使う問題がある。このため、
必然的に製作されるＴＦＴアレイのコストが増加する。

【００２０】本発明は、従来技術の前記の問題点を解消
するためになされたものであり、ＴＦＴアレイを製造す
るために必要な写真製版の回数、ひいてはマスクの枚数
を削減することにより、生産性を改善し、コストを低減
することをも目的とする。

【００２１】従来の製法を用いてＴＦＴアレイを作製す
る場合、少なくとも５回の写真製版工程以上必要とする
ため、製造工程が長くなり、とくに生産設備の稼動コス
トが高い露光工程を多く使う問題がある。このため、必
然的に作製されるＴＦＴアレイのコストが増加した。

【００２２】本発明の目的は、アクティブマトリクス型
液晶表示装置の生産性向上あるいはコスト低減を目的と
して、ＴＦＴアレイを製造するために必要とする写真製
版の回数（マスク枚数）を低減することを目的としてい
る。

【００２３】

【課題を解決するための手段】本発明の一態様にかかわ
る薄膜トランジスタアレイ基板は、絶縁性基板、該絶縁
性基板上に形成された第１の金属パターン、該第１の金
属パターン上の絶縁膜、該絶縁膜上の半導体パターン、
該半導体パターン上の第２の金属パターンを具備し、該
半導体パターンは該第２の金属パターンを内包すること
を特徴とするものである。

【００２４】本発明の他の態様にかかわる薄膜トランジ
スタアレイ基板は、絶縁性基板、該基板と該基板上に形
成されたゲート配線、該ゲート配線上のゲート絶縁膜、
該ゲート絶縁膜上の半導体層、該半導体層上のソース配
線、ソース電極、ドレイン電極、該ソース配線、該ソー
ス電極、該ドレイン電極上に形成された層間絶縁膜、該
層間絶縁膜上に形成された画素電極を具備し、該半導体
パターンは該ソース配線、該ソース電極、該ドレイン電
極を内包しており、該層間絶縁膜を貫通し、該ドレイン
電極に達する第１のコンタクトホールおよび該ソース配
線に達する第２のコンタクトホールと、該ゲート絶縁膜
および該層間絶縁膜を貫通し該ゲート配線に達する第３
のコンタクトホールを有し、該第１〜３のコンタクトホ
ールは該画素電極材料のパターンで覆われていることを
特徴とするものである。

【００２５】本発明のさらに他の態様にかかわる薄膜ト
ランジスタアレイ基板の製造方法は、絶縁基板上に第１
の金属薄膜を成膜した後に、第１の写真製版、エッチン
グ工程でゲート配線を形成し、その後、ゲート絶縁膜、
半導体膜とオーミックコンタクト膜、第２の金属膜を成
膜し、その後、第２の写真製版工程でレジストパターン
をソース配線、ソース電極、ドレイン電極、および薄膜
トランジスタの半導体活性層該当部に、該半導体活性層
該当部のみその他の部分よりもレジスト膜厚が薄くなる
ように形成し、その後第２の金属膜をエッチングしてソ
ース配線、ソース電極、ドレイン電極を形成し、その後
該オーミックコンタクト膜および該半導体膜をエッチン
グし、その後レジストを薄膜化し、該薄膜トランジスタ
活性層該当部のレジストを除去し、その後第２の金属膜
をエッチングし該半導体活性層該当部上の第２の金属膜
を除去し、その後半導体活性層該当部上のオーミック膜
を除去し、その後、層間絶縁膜を成膜し、その後に第３
の写真製版、エッチング工程で該ゲート絶縁膜および層
間絶縁膜をパターニングして、該ドレイン電極に達する
第１のコンタクトホールおよび該ソース配線に達する第
２のコンタクトホールと、ゲート配線に達する第３のコ
ンタクトホールを形成し、その後導電膜を成膜し、第４
の写真製版、エッチング工程で画素電極を該第１のコン
タクトホールを介して該ドレイン電極に接続するよう形
成し、ソース端子を該第２のコンタクトホールを介して
該ソース配線に接続するよう形成し、ゲート端子を該第
３のコンタクトホールを介して該ゲート配線に接続する
よう形成することを特徴とするものである。

【００２６】本発明のさらに他の態様によれば、写真製
版工程数を削減するために、ゲート電極・ゲート配線お
よび画素電極を透明導電体層と金属層の少なくとも２層
からなる構成でゲート電極・ゲート配線が透明導電体層
の上層になるように成膜し、それを同時にパターニング
を行ないそれぞれの所定のパターンを形成する工程と、
ホトレジストの厚みを半導体層を残す部分を厚くした領
域Ｘと、少なくとも画素電極を露出させる部分のホトレ
ジストは除去した領域Ｚと、それ以外の部分のホトレジ
ストの厚みを半導体層の部分の厚みより薄くした領域Ｙ
を形成する工程と、半導体層、ゲート絶縁層を前記ホト
レジストを用いて同一パターンでエッチングを行ない画
素電極を露出させる工程と、その露出した画素電極にお
いて金属からなるゲート配線材料と透明導電材料からな
る２層構造において上部にある金属から層をエッチング
で取り除く工程と、領域Ａにホトレジストを残しつつ、
領域Ｙ上からホトレジストを取り除く工程と、領域Ｘ以
外の半導体層と取り除く工程を含むことにより、写真製
版工程数を削減した。

【００２７】本発明のさらに他の態様によれば、写真製
版回数を削減するために、ゲート電極・ゲート配線上に
ゲート絶縁膜および半導体層を成膜した後、ホトレジス
トの厚みを半導体層を残す部分を厚くした領域Ａと、少
なくともゲート絶縁膜および半導体層をエッチングして
ゲート電極・ゲート配線の一部を露出させるためホトレ
ジストを除去した領域Ｃと、それ以外の部分であってホ
トレジストの厚みを半導体層の部分のホトレジストの厚
みより薄くした領域Ｂを形成する工程と、半導体層、ゲ
ート絶縁層を前記ホトレジストを用いて同一パターンで
エッチングを行い少なくともゲート配線の一部を露出さ
せる工程と、領域Ａにホトレジストを残しつつ、領域Ｂ
上からホトレジストを取り除く工程と、領域Ａ以外の半
導体層を取り除く工程を含むとともに、透明電極とその
上に形成した金属膜の２層を成膜し、ソース／ドレイン
電極配線および画素電極を同時に形成するホトレジスト
パターンを用いてソースドレイン配線と画素電極を形成
後、その上に保護膜を成膜した後、画素電極上の少なく
とも光を透過させる部分と、ソース・ゲート配線の端子
部の接続部分上の保護膜を除去し、その後その部分のソ
ース／ドレイン電極配線を形成するために成膜した金属
層を取り除く。これにより、写真製版回数を４枚に短縮
できる。

【００２８】

【発明の実施の形態】実施の形態１図１、図２は、本発明の第１の実施形態である薄膜トラ
ンジスタ基板であり図１は平面図、図２（ａ）は図１に
おけるＡ−Ａでの断面図、図２（ｂ）は図１におけるＢ
−Ｂでの断面図、図２（ｃ）は図１におけるＣ−Ｃでの
断面図である。図１、２において、１はゲート配線、１
ａはゲート端子部金属パッド、２は補助容量配線、３は
ゲート絶縁膜、４は半導体パターン、４ａは半導体層
（半導体能動膜）、４ｂはオーミック層（オーミックコ
ンタクト膜）、５はソース配線、５ａはソース端子部金
属パッド、６はソース電極、７はドレイン電極、８は薄
膜トランジスタの半導体活性層、９は層間絶縁膜、１０
はドレイン電極コンタクトホール、１１はゲート端子部
コンタクトホール、１２はソース端子部コンタクトホー
ル、１３は画素電極、１４はゲート端子接続パッド、１
５はソース端子接続パッドである。

【００２９】つぎに製造方法について説明する。図３か
ら７までが各工程での平面図であり、図８から図１４ま
でが各工程での図１Ａ−Ａ断面を示している。まず透明
基板上に４００ｎｍ程度の厚さでＣｒ、Ｔａ、Ｍｏ、Ａ
ｌなどの第１の導電性金属薄膜が形成される。つぎに第
１の写真製版工程で第１の導電性金属薄膜をパターニン
グして図３、図８のようにゲート配線１、ゲート端子部
金属パッド１ａ、補助容量配線２を形成する。このと
き、第１の導電性金属薄膜がＣｒの場合には、例えば
（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用
いてウエットエッチング処理される。つぎに図９に示す
ようにゲート絶縁膜３としてＳｉＮ_X膜、半導体能動膜
４ａとしてａ−Ｓｉ膜、オーミックコンタクト膜４ｂと
してｎ⁺ａ−Ｓｉ膜、第２の金属膜１６としてＣｒをそ
れぞれ４００ｎｍ、１５０ｎｍ、３０ｎｍ、４００ｎｍ
程度の膜厚で積層する。ＳｉＮ_X、ａ−Ｓｉ、ｎ⁺ａ−Ｓ
ｉ膜はプラズマＣＶＤ装置を用いて成膜し、オーミック
層成膜時にはＰＨ₃をドープしてｎ⁺ａ−Ｓｉを形成す
る。Ｃｒ成膜についてはＤＣマグネトロン型スパッタ装
置を用いて成膜する。

【００３０】つぎに第２の写真製版工程で図４に示すよ
うにソース配線５、ソース端子部金属パッド５ａ、ドレ
イン電極７を形成するための通常膜厚のレジストパター
ン１７ａおよび薄膜トランジスタの半導体活性層８を形
成するための薄膜のレジストパターン１７ｂを形成す
る。ここでレジストはノボラック樹脂系のポジ型レジス
トを用い、レジスト塗布はスピンコータにより１．５μ
ｍとする。レジスト塗布後は１２０℃で９０秒プリベー
クを実施し、その後、レジストパターン１７ａおよびレ
ジストパターン１７ｂを包括するマスクパターンで１０
００ｍｓｅｃ露光を行い、その後半導体活性層部のレジ
ストパターン１７ｂのみ露光できるマスクパターンを用
いて４００ｍｓｅｃ追加露光を行った。この２段階の露
光を行なうことにより、通常膜厚のレジストパターン１
７ａと薄膜レジストパターン１７ｂの膜厚を異なるもの
としている。露光機はステッパあるいはミラープロジェ
クションタイプの露光機であり、光源には高圧水銀ラン
プのｇ線、ｈ線を用いた。ついで、有機アルカリ系の現
像液を用いて現像したのち、１００℃から１２０℃でポ
ストベークを１８０秒実施、レジスト中の溶媒を揮発さ
せると同時にレジストとＣｒの密着力を高める。これら
のプロセスによって、薄膜トランジスタ部のレジスト形
状は図１０に示すような形状となる。ここで通常膜厚レ
ジストパターン１７ａのレジスト膜厚は１．４μｍ程
度、薄膜レジストパターン１７ｂのレジスト膜厚は０．
４μｍ程度となる。

【００３１】その後さらに１２０℃から１３０℃でオー
ブンベークを実施し、さらにレジスト・Ｃｒ間の密着力
を高める。このときベーク温度が高すぎる場合にはレジ
スト端面がだれてしまうので注意を要する。その後Ｃｒ
膜１６のエッチングを（ＮＨ ₄）₂［Ｃｅ（ＮＯ₃）₆］＋
ＨＮＯ₃＋Ｈ₂Ｏ液を用いて実施する。その後ＨＣｌ＋Ｓ
Ｆ₆＋Ｈｅガスを用いてオーミック膜４ｂおよび半導体
膜４ａをエッチングする。その後酸素プラズマによりレ
ジストをアッシングし、図１１に示すように薄膜レジス
トパターン１７ｂを除去して薄膜トランジスタ活性層８
の該当部のＣｒ膜を露出するようにする。アッシングは
圧力が４０Ｐａで６０秒実施した。またアッシングする
際はＲＩＥモードの方がＰＥモードに比べて、図１１の
１８に示すレジスト開口部の大きさが制御しやすい。

【００３２】その後１３０℃から１４０℃でオーブンベ
ークを実施した後、（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋Ｈ
ＮＯ₃＋Ｈ₂Ｏ液を用いて開口部１８にあるＣｒ膜１６を
エッチングする。このときＣｒパターン全体にサイドエ
ッチングが入るため、ａ−Ｓｉパターンに比べＣｒパタ
ーンは１．５から２μｍ程度細くなる（ａ−Ｓｉパター
ンより内側となる）。このことによってソース電極から
ドレイン電極でのａ−Ｓｉパターン端面を通じてのリー
ク電流を抑制することができる。このＣｒエッチングで
はある程度のオーバーエッチングが必要となる。オーバ
ーエッチングの量は５０％程度が望ましい。ついで図１
２に示すようにＳＦ₆＋ＨＣｌを用いて半導体活性層該
当部８にあるオーミック層４ｂおよび半導体層４ａの一
部を合計１００ｎｍ程度エッチングする。その後レジス
トを除去すると図５に示すとおり、半導体パターン４、
ソース配線５、ソース電極６、ドレイン電極７、ソース
端子部金属パッド５ａが形成される。

【００３３】つぎに図６および図１３に示すとおり、Ｐ
ＣＶＤ装置を用いて層間絶縁膜９であるＳｉＮ_Xを３０
０ｎｍ形成し、第３の写真製版工程でパターニングし
て、図２（ａ）、図２（ｂ）、図２（ｃ）、図６、図１
３に示すドレイン電極７に通じるコンタクトホール１
０、ゲート端子部金属パッド１ａに通じるコンタクトホ
ール１１、ソース端子部金属パッドに通じるコンタクト
ホール１２をＣＦ₄＋Ｏ₂を用いたドライエッチングで形
成する。つぎに図７および図１４に示すように１００ｎ
ｍ程度の厚さでＩＴＯよりなる透明導電膜をＤＣマグネ
トロン型スパッタ装置を用いて形成する。つぎに第４の
写真製版工程でＩＴＯをパターニングして透明画素電極
１３、ゲート端子部パッド１４およびソース端子部パッ
ド１５を形成する。このとき、例えばＨＣｌ＋ＨＮＯ₃
＋Ｈ₂Ｏ液を用いてＩＴＯ膜がウエットエッチング処理
される。

【００３４】このようにして製造された薄膜トランジス
タアレイ基板は４回の写真製版工程で作成され、ソース
配線下に半導体層段差が存在しないため、ソース断線が
発生しにくく、かつソース電極、ドレイン電極のパター
ンが半導体パターンの内側に内包されて交差しないた
め、薄膜トランジスタ部のリーク電流も低く抑えられ
た。また第２金属膜１６を単層の金属とすることによ
り、第２金属膜１６のエッチング回数を２回で済むよう
にしている。またその金属をＣｒにすることにより、画
素をＩＴＯで形成するとき、そのエッチャントによる層
間絶縁膜９に存在するピンホールを介してソース配線な
どが腐食されることを防止している。

【００３５】図２（ａ）はＴＦＴ部分の断面図、図２
（ｂ）はゲート端子部の断面図、図２（ｃ）、（ｄ）は
ソース端子部の断面図である。ソース端子部は、図２
（ｃ）に示すようにソース配線層５ａの上にたとえば透
明導電層からなるソース端子パッド１５を接続した構成
を用いてもよいが、図２（ｄ）に示すように途中でソー
ス配線層５ａからゲート配線材料１に変換してもよい。
ソース端子部の配線材料を変換する位置はソース配線用
のリペア線の下部（この場合、リペア線はソース配線材
料で形成する）または、シール部近傍または液晶部など
で変換することができる。配線材料をソース配線材料か
らゲート配線材料に変換することにより、ソース端子部
近傍でのソース配線材料の腐食による断線を防ぐことが
できる。

【００３６】ソース配線をゲート配線材料１に変換する
場合のソース端子部の構造を図２（ｄ）により説明す
る。ゲート配線パターンを形成する工程でゲート配線材
料１によりソース配線変換部１’を形成する。さらに層
間絶縁膜９およびゲート絶縁膜３を貫通して第１、第
２、第３のコンタクトホール１０、１１、１２を形成す
る工程で第４、第５のコンタクトホール１２’、１２”
を形成し、画素電極１３を形成する工程でソース配線上
のコンタクトホール１２”とソース配線変換部１'の一
端のコンタクトホール１２’とを接続する透明導電膜１
５’および、ソース配線変換部１’の他端のコンタクト
ホール１２に形成されるソース端子パッド１５を形成す
る。

【００３７】本実施の形態においては層間絶縁膜９を用
いていたが、この層間絶縁膜９を用いなくてもよい。こ
の場合図１に相当する平面図は図６４に、製造工程を示
す図２（ａ）、（ｂ）、（ｃ）、（ｄ）に相当する断面
図は図６５（ａ）、（ｂ）、（ｃ）、（ｄ）となる。ま
た、製造工程を示す平面図、図３〜７において、図３〜
５に示す工程は前記と同様な工程となり、次の工程を示
す平面図は図６６となる。

【００３８】また、工程断面図８〜１４において、図８
〜１２に相当する工程は前記と同様であり、図１３、１
４に相当する製作工程は図６７、６８で示され、図６８
に示す工程時における端子部の構造断面図は図６５とな
る。

【００３９】実施の形態２図１５は、本発明の第２の実施形態である薄膜トランジ
スタ基板であり、図１５中のＤ−Ｄ、Ｅ−Ｅ、Ｆ−Ｆ断
面は第１の実施形態と同じであり、それぞれ図２
（ａ）、図２（ｂ）、図２（ｃ）に示す。ここに１はゲ
ート配線、１ａはゲート端子部金属パッド、２は補助容
量配線、３はゲート絶縁膜、４は半導体パターン、４ａ
は半導体層、４ｂはオーミック層、５はソース配線、５
ａはソース端子部金属パッド、６はソース電極、７はド
レイン電極、８は薄膜トランジスタの半導体活性層、９
は層間絶縁膜、１０はドレイン電極コンタクトホール、
１１はゲート端子部コンタクトホール、１２はソース端
子部コンタクトホール、１３は画素電極、１４はゲート
端子接続パッド、１５はソース端子接続パッドである。

【００４０】つぎに製造方法について説明する。図１６
から図２０までが各工程での平面図であり、第１の実施
形態と同様、図８から図１４までが各工程での図１５の
Ｄ−Ｄ断面を示している。

【００４１】まず透明基板上に４００ｎｍ程度の厚さで
Ｃｒ、Ｔａ、Ｍｏ、Ａｌなどの第１の導電性金属薄膜が
形成される。つぎに第１の写真製版工程で第１の導電性
金属薄膜をパターニングして図１６、図８のようにゲー
ト配線１、ゲート端子部金属パッド１ａ、補助容量配線
２を形成する。このとき、第１の導電性金属薄膜がＣｒ
の場合には、例えば（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋Ｈ
ＮＯ₃＋Ｈ₂Ｏ液を用いてウエットエッチング処理され
る。つぎに図９に示すようにゲート絶縁膜３としてＳｉ
Ｎ_X膜、半導体能動膜４ａとしてａ−Ｓｉ膜、オーミッ
クコンタクト膜４ｂとしてｎ⁺ａ−Ｓｉ膜、第２の金属
膜１６としてＣｒをそれぞれ４００ｎｍ、１０５ｎｍ、
３０ｎｍ、４００ｎｍ程度の膜厚で積層する。Ｓｉ
Ｎ_X、ａ−Ｓｉ、ｎ⁺ａ−Ｓｉ膜はプラズマＣＶＤ装置を
用いて成膜し、オーミック成膜時にはＰＨ₃をドープし
てｎ⁺ａ−Ｓｉを形成する。Ｃｒ成膜についてはＤＣマ
グネトロン型スパッタ装置を用いて成膜する。

【００４２】つぎに第２の写真製版工程で図１７に示す
ようにソース配線、ソース端子部金属パッド、ドレイン
電極を形成するためのレジストパターン１７ａおよび薄
膜トランジスタの半導体活性層８を形成するためのレジ
ストパターン１７ｂ、半導体端面リーク防止用レジスト
パターン１７ｃ、１７ｄ、およびゲート・ソース配線間
ショート防止用レジストパターン１７ｅを形成する。こ
こでレジストはノボラック樹脂系のポジ型レジストを用
い、レジスト塗布はスピンコータにより１．５μｍとす
る。レジスト塗布後は１２０℃で９０秒プリベークを実
施し、その後、レジストパターン１７ａは通常のＣｒ全
面マスクパターンでありかつ、レジストパターン１７
ｂ、１７ｃ、１７ｄ、１７ｅをライン／スペース＝１．
５μｍ／１．５μｍのＣｒストライプ形状を有するマス
クパターンを用いて１０００ｍｓｅｃ露光を行った。ス
トライプマスクパターンを図２１に示す。露光機は通常
のステッパあるいはミラープロジェクションタイプの露
光機であり、光源には高圧水銀ランプのｇ線、ｈ線を用
いた。このとき、ストライプパターンは露光装置の解像
限界よりも微細なパターンなので、レジストはストライ
プ状には露光されず、平均的で他の露光部よりも少ない
露光量となる。

【００４３】ついで、有機アルカリ系の現像液を用いて
現像したのち、１００℃から１２０℃でポストベークを
１８０秒実施、レジスト中の溶媒を揮発させると同時に
レジストとＣｒの密着力を高める。これらのプロセスに
よって、薄膜トランジスタ部のレジスト形状は図１０に
示すような形状となる、ここでレジストパターン１７ａ
の膜厚は１．４μｍ程度、レジストパターン１７ｂ、１
７ｃ、１７ｄ、１７ｅの膜厚は０．４から０．６μｍ程
度となる。その後さらに１２０℃から１３０℃でオーブ
ンベークを実施し、さらにレジスト・Ｃｒ間の密着力を
高める。このときベーク温度が高すぎる場合にはレジス
ト端面がだれてしまうので注意を要する。その後Ｃｒ膜
１６のエッチングを（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋Ｈ
ＮＯ₃＋Ｈ₂Ｏ液を用いて実施する。その後ＨＣｌ＋ＳＦ
₆ガスを用いてオーミック膜４ｂおよび半導体膜４ａを
エッチングする。その後酸素プラズマによりレジストを
アッシングし、レジストパターン１７ｂ、１７ｃ、１７
ｄ、１７ｅ部のＣｒ膜を露出するようにする。アッシン
グは圧力が４０Ｐａで６０秒実施した。またアッシング
する際はＲＩＥモードの方がＰＥモードに比べて、図１
１の１８に示すレジスト開口部の大きさが制御しやす
い。

【００４４】その後１３０℃から１４０℃でオーブンベ
ークを実施した後、（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋Ｈ
ＮＯ₃＋Ｈ₂Ｏ液を用いて１７ｂ、１７ｃ、１７ｄ、１７
ｅにあるＣｒ膜１６をエッチングする。本パターンでは
ソース電極およびドレイン電極付近の半導体パターンを
より離して配置してあるため、実施の形態１に比べさら
に半導体端面リークの発生抑制効果およびＣｒオーバー
エッチマージンが広い。このパターンの場合は２０から
５０％程度のＣｒオーバーエッチングが可能となる。但
しこの場合注意しなければならないのは、１７ｃのパタ
ーンにより形成されるａ−Ｓｉパターンが連続してゲー
ト配線の外縁からはみ出している場合には、保持状態の
ときに、この部分にゲートオフバイアスが印加されずか
つ、ゲートパターンで遮光されないためリーク電流が多
くなる。したがって、ソース配線とドレイン電極を内包
する半導体パターンの外縁の少なくとも一部が、図１７
の１７ｃに示すようにゲート配線の外縁より内側に入り
込んでいる必要がある。すなわち、半導体パターンのう
ち、薄膜トランジスタを内包する領域がソース配線を内
包する領域へ向けて延長される経路上の少なくとも一部
において、半導体パターンの両側の外縁がともにゲート
配線上の外縁と交差するように形成する必要がある。１
７ｄについては薄膜トランジスタの配置により自動的に
交差が行なわれるが、１７ｃについては意図的に交差さ
せことが有効である。ついで図１２に示すようにＳＦ₆
＋ＨＣｌを用いてレジストパターン１７ｂ、１７ｃ、１
７ｄ、１７ｅ部にあたるオーミック層４ｂおよび半導体
層４ａの一部を合計１００ｎｍ程度エッチングする。そ
の後レジストを除去すると図１８に示すとおり、半導体
パターン４、ソース配線５、ソース電極６、ドレイン電
極７、ソース端子部金属パッド５ａが形成される。

【００４５】つぎにＰＣＶＤ装置を用いて層間絶縁膜９
であるＳｉＮ_Xを３００ｎｍ形成し、第３の写真製版工
程でパターニングして、図２（ａ）、図２（ｂ）、図２
（ｃ）、図１３、図１９に示すドレイン電極７に通じる
コンタクトホール１０、ゲート端子部金属パッド１ａに
通じるコンタクトホール１１、ソース端子部金属パッド
に通じるコンタクトホール１２をＣＦ₄＋Ｏ₂を用いたド
ライエッチングで形成する。つぎに１００ｎｍ程度の厚
さでＩＴＯよりなる透明導電膜をＤＣマグネトロン型ス
パッタ装置を用いて形成する。つぎに第４の写真製版工
程でＩＴＯをパターニングして図２（ａ）、図２
（ｂ）、図２（ｃ）、図１４、図２０に示す透明画素電
極１３、ゲート端子部パッド１４およびソース端子部パ
ッド１５を形成する。このとき、例えばＨＣｌ＋ＨＮＯ
₃＋Ｈ₂Ｏ液を用いてＩＴＯ膜がウエットエッチング処理
される。

【００４６】このようにして製造された薄膜トランジス
タアレイは４回の写真製版工程で作成され、ソース配線
下に半導体層段差が存在しないため、ソース断線が発生
しにくく、かつソース電極、ドレイン電極のパターンが
半導体パターンと交差しない上、薄膜トランジスタ半導
体パターン端面とソース電極およびドレイン電極との間
隔が広がっているため、リーク電流もより低く抑えられ
た。また、ソース配線とドレイン電極を内包する半導体
パターンの外縁の少なくとも一部がゲート配線の外縁の
内側に入り込んだ構造を有することにより、光リーク等
によるリーク電流の増加を防止している。

【００４７】以上の実施形態においては層間絶縁膜９を
用いていたが、この層間絶縁膜９を用いなくともよい。
この場合、図１５に相当する平面図は図６９のようにな
る。また、製造工程を示す平面図図１６〜２０に示す工
程において、図１６〜１８に示す工程は前記と同様に実
施し、ついで図７０に示す工程を実施する。

【００４８】この実施の形態においては、ゲート端子パ
ッド１４およびソース端子パッド１５として透明導電膜
（画素電極１３）が第１の金属膜１ａおよび第２の金属
膜５ａ上にそれぞれのコンタクトホール１１および１２
を覆って形成されていたが、透明導電膜１３を端子パッ
ド１４、１５上に形成せず、第１の金属膜１ａおよび第
２の金属膜５ａをそれぞれのコンタクトホールで露出さ
せたままとし、それに直接実装などをしてもよい。

【００４９】実施の形態３図２２は、本発明の第３の実施形態である薄膜トランジ
スタ基板でありＧ−Ｇでの断面、Ｈ−Ｈでの断面、Ｉ−
Ｉでの断面はそれぞれ図２（ａ）、図２（ｂ）、図２
（ｃ）と同様である。ここに１はゲート配線、１ａはゲ
ート端子部金属パッド、２は補助容量配線、２ａはＩＰ
Ｓ対向電極、３はゲート絶縁膜、４は半導体パターン、
４ａは半導体層、４ｂはオーミック層、５はソース配
線、５ａはソース端子部金属パッド、６はソース電極、
７はドレイン電極、８は薄膜トランジスタの半導体活性
層、９は層間絶縁膜、１０はドレイン電極コンタクトホ
ール、１１はゲート端子部コンタクトホール、１２はソ
ース端子部コンタクトホール、１３ａはＩＰＳ電極、１
４はゲート端子接続パッド、１５はソース端子接続パッ
ドである。

【００５０】つぎに製造方法について説明する。図２３
から図２７までが各工程での平面図であり、第１の実施
の形態と同様に図８から図１４までが各工程での図２２
Ｇ−Ｇ断面を示している。

【００５１】まず透明基板上に４００ｎｍ程度の厚さで
Ｃｒ、Ｔａ、Ｍｏ、Ａｌなどの第１の導電性金属薄膜が
形成される。つぎに第１の写真製版工程で第１の導電性
金属薄膜をパターニングして図２３、図８のようにゲー
ト配線１、ゲート端子部金属パッド１ａ、補助容量配線
２、ＩＰＳ対向電極２ａを形成する。このとき、第１の
導電性金属薄膜がＣｒの場合には、例えば（ＮＨ₄）
₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いてウエ
ットエッチング処理される。つぎに図９に示すようにゲ
ート絶縁膜３としてＳｉＮ_X膜、半導体能動膜４ａとし
てａ−Ｓｉ膜、オーミックコンタクト膜４ｂとしてｎ⁺
ａ−Ｓｉ膜、第２の金属膜１６としてＣｒをそれぞれ４
００ｎｍ、１５０ｎｍ、３０ｎｍ、４００ｎｍ程度の膜
厚で積層する。ＳｉＮ_X、ａ−Ｓｉ、ｎ⁺ａ−Ｓｉ膜はプ
ラズマＣＶＤ装置を用いて成膜し、オーミック成膜時に
はＰＨ₃をドープしてｎ⁺ａ−Ｓｉを形成する。Ｃｒ成膜
についてはＤＣマグネトロン型スパッタ装置を用いて成
膜する。

【００５２】つぎに第２の写真製版工程で図２４に示す
ようにソース配線、ソース端子部金属パッド、ドレイン
電極を形成するためのレジストパターン１７ａおよび薄
膜トランジスタの半導体活性層８を形成するためのレジ
ストパターン１７ｂを形成する。ここでレジストはノボ
ラック樹脂系のポジ型レジストを用い、レジスト塗布は
スピンコータにより１．５μｍとする。レジスト塗布後
は１２０℃で９０秒プリベークを実施し、その後、レジ
ストパターン１７ａおよびレジストパターン１７ｂを包
括するマスクパターンで１０００ｍｓｅｃ露光を行い、
その後半導体活性層部のレジストパターン１７ｂのみ露
光できるマスクパターンを用いて４００ｍｓｅｃ追加露
光を行った。露光機はステッパあるいはミラープロジェ
クションタイプの露光機であり、光源には高圧水銀ラン
プのｇ線、ｈ線を用いた。ついで、有機アルカリ系の現
像液を用いて現像したのち、１００℃から１２０℃でポ
ストベークを１８０秒実施、レジスト中の溶媒を揮発さ
せると同時にレジストとＣｒの密着力を高める。これら
のプロセスによって、薄膜トランジスタ部のレジスト形
状は図１０に示すような形状となる。ここで１７ａのレ
ジスト膜厚は１．４μｍ程度、１７ｂのレジスト膜厚は
０．４μｍ程度となる。

【００５３】その後さらに１２０℃から１３０℃でオー
ブンベークを実施し、さらにレジスト・Ｃｒ間の密着力
を高める。このときベーク温度が高すぎる場合にはレジ
スト端面がだれてしまうので注意を要する。その後Ｃｒ
膜１６のエッチングを（ＮＨ ₄）₂［Ｃｅ（ＮＯ₃）₆］＋
ＨＮＯ₃＋Ｈ₂Ｏ液を用いて実施する。その後ＨＣｌ＋Ｓ
Ｆ₆＋Ｈｅガスを用いてオーミック層４ｂおよび半導体
層４ａをエッチングする。その後酸素プラズマによりレ
ジストをアッシングし、図１１に示すように半導体活性
層８の該当部のＣｒ膜を露出するようにする。アッシン
グは圧力が４０Ｐａで６０秒実施した。またアッシング
する際はＲＩＥモードの方がＰＥモードに比べて、図１
１の１８に示すレジスト開口部の大きさが制御しやす
い。

【００５４】その後１３０℃から１４０℃でオーブンベ
ークを実施した後、（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋Ｈ
ＮＯ₃＋Ｈ₂Ｏ液を用いて開口部１８にあるＣｒ膜１６を
エッチングする。（ＮＨ₄）₂［Ｃｅ（ＮＯ₃）₆］＋ＨＮ
Ｏ₃＋Ｈ₂Ｏ液を用いて開口部１８にあるＣｒ膜１６をエ
ッチングする。このときＣｒパターン全体にサイドエッ
チングが入るため、ａ−Ｓｉパターンに比べＣｒパター
ンは１．５から２μｍ程度細くなる。このことによって
ソース電極からドレイン電極でのａ−Ｓｉパターン端面
を通じてのリーク電流を抑制することができる。このＣ
ｒエッチングではある程度のオーバーエッチングが必要
となる。オーバーエッチングの量は５０％程度が望まし
い。

【００５５】ついで図１２に示すようにＳＦ₆＋ＨＣｌ
を用いて半導体活性層８の該当部にあるオーミック膜４
ｂおよび半導体層４ａの一部を合計１００ｎｍ程度エッ
チングする。その後レジストを除去すると図２５に示す
とおり、半導体パターン４、ソース配線５、ソース電極
６、ドレイン電極７、ソース端子部金属パッド５ａが形
成される。つぎに図６および図１３に示すとおり、ＰＣ
ＶＤ装置を用いて層間絶縁膜９であるＳｉＮ_Xを３００
ｎｍ形成し、第３の写真製版工程でパターニングして、
図２６、図２（ａ）、図２（ｂ）、図２（ｃ）に示すド
レイン電極７に通じるコンタクトホール１０、ゲート端
子部金属パッド１ａに通じるコンタクトホール１１、ソ
ース端子部金属パッドに通じるコンタクトホール１２を
ＣＦ₄＋Ｏ₂を用いたドライエッチングで形成する。

【００５６】つぎに図２７および図１４に示すように１
００ｎｍ程度の厚さでＣｒよりなる導電膜をＤＣマグネ
トロン型スパッタ装置を用いて形成する。つぎに第４の
写真製版工程でＣｒをパターニングしてＩＰＳ電極１３
ａ、ゲート端子部パッド１４およびソース端子部パッド
１５を形成する。このとき、例えば（ＮＨ₄）₂［Ｃｅ
（ＮＯ₃）₆］＋ＨＮＯ₃＋Ｈ₂Ｏ液を用いてＣｒ膜がウエ
ットエッチング処理される。

【００５７】このようにして製造された薄膜トランジス
タアレイは４回の写真製版工程で作成され、ソース配線
下に半導体層段差が存在しないため、ソース断線が発生
しにくく、かつソース電極、ドレイン電極のパターンが
半導体パターンに内包されて交差しないため、リーク電
流も低く抑えられた。

【００５８】また最上層に配置されたＩＰＳ電極をＣｒ
で形成したことにより、パネル組み立て工程等後工程で
のブラシ洗浄においても、傷等のパターンの乱れの発生
を防止することができる。

【００５９】以上の実施形態においては層間絶縁膜９を
用いていたが、この層間絶縁膜９を用いなくともよい。
この場合、図２２に相当する平面図は図７１のようにな
る。また、製造工程を示す平面図図２３〜２７に示す工
程において、図２３〜２５に示す工程は前記と同様に実
施し、ついで図７２に示す工程を実施する。

【００６０】実施の形態４図２８に本発明が適用されるアクティブマトリクス型液
晶表示装置（ＡＭＬＣＤ）のＴＦＴアレイ基板の回路図
の一例を示す。図２８に示す回路構成は、保持容量Ｃｓ
を画素電極とゲート配線で形成するＣｓｏｎｇａｔ
ｅ型と呼ばれるものである。ここで、１０１は走査電圧
を供給するためのゲート配線、１０２は信号電圧を供給
するためのソース配線、１０３は液晶に電圧を印加する
際のスイッチング素子として用いる薄膜トランジスタ
（ＴＦＴ）、１０４は光の透過／非透過のスイッチング
を行なう液晶を等価回路的に容量で示したもの、１０５
は液晶１０４に並列に配置されＴＦＴの寄生容量の影響
を低減するための保持容量Ｃｓ、１０６は液晶１０４の
片側の電極をコモン電圧に接続するコモン電極、１０７
はゲート側外部回路をゲート配線１０１にＴＣＰなどを
用いて接続するためのゲート端子、１０８はソース側外
部回路とソース配線１０２をＴＣＰなどを用いて接続す
るためのソース端子、１０９、１１０はそれぞれＴＦＴ
や高低坑の線形あるいは非線形素子で形成され、ゲート
端子１０７とソース端子１０８を信号印加時には電気的
に分離し、高電圧の静電気が入った場合には電気的に結
合するための高抵抗素子。１１１はゲート配線１０１に
高抵抗素子１０９を介して接続されている配線Ａ、１１
２はソース配線１０２に高抵抗素子１１０を介して接続
されている配線Ｂ、１１３は静電気対策のために配線Ａ
（１１１）と配線Ｂ（１１２）を接続するための接続部
である。１１４はソース配線がオープン故障となってい
る場合などに用いるリペア配線である。ＴＦＴアレイ基
板に対向してカラーフィルタが形成された対向基板を組
み合わせ、液晶を注入後、一般的には図中の点線で示し
た領域１１５の外側を切り離してＬＣＤ（液晶ディスプ
レイ）パネルとする。

【００６１】また、場合によってはＴＦＴアレイ形成時
に点線で示した１１５の外側の部分の少なくとも一部は
形成しなくともよい。

【００６２】図２９、３０、３１は、本発明の写真製版
工程数（マスク数）を削減したＴＦＴアレイ基板の製造
工程を示す断面図であり、図２８に示すＴＦＴアレイ基
板の回路を実現する製造工程を示す。図３２は図２９、
３０、３１に対応する平面図であり、図２９、３０、３
１は図３２のＹ−Ｙ断面およびゲート・ソース端子部の
断面構造を示している。

【００６３】図２９、３０、３１において２１１は絶縁
性基板、２１２は透明導電体層よりなるゲート電極およ
びゲート配線、２１３は金属層からなるゲート電極およ
びゲート配線であり、２１２と２１３でゲート配線１０
１を形成する。２１４は透明導電体層よりなる画素電
極、２１５は金属層よりなる画素電極、２１６はゲート
絶縁膜、２１７は半導体層（能動層）、２１８はＰある
いはＢなどの不純物を高濃度に含有した半導体層（コン
タクト層）、２１９（２１９ａ、ｂ）はホトレジストと
して用いることのできる感光性有機樹脂、２２０（２２
０ａ、ｂ、ｃ）はソース電極およびドレイン電極となる
導電体層、１０２はソース配線、１０３は薄膜トランジ
スタ（ＴＦＴ）部、２２１は保持容量電極、２２２はＳ
ｉ₃Ｎ₄などの絶縁膜、２３０は平面図（図３２）上の半
導体領域である。

【００６４】図３２において使用している番号で図２８
〜３１と同一の番号は、同一の内容を示す。

【００６５】つぎに、本発明の製造方法について説明す
る。

【００６６】ＩＴＯ（Indiumu Tin Oxide）、ＳｎＯ₂、
ＩｎＺｎＯなどの透明導電体層あるいはこれらの積層、
あるいは混合層からなる透明導電体層を絶縁性基板２１
１上にスパッタ、蒸着、塗布、ＣＶＤ、印刷法、ゾルゲ
ル法などの手法で形成する。ついで、その透明導電体層
上にＣｒ、Ａｌ、Ｍｏ、Ｗ、Ｔｉ、Ｃｕ、Ａｇ、Ａｕ、
Ｔａなど金属やそれらを主成分とする合金あるいはそれ
らを積層した金属などからなり、前記透明導電体層より
抵抗が低い物質の層をスパッタ、蒸着、ＣＶＤ、印刷法
などの手法で形成する。これにより、透明導電体層の上
に少なくとも一層の金属からなる低抵抗層が積層された
配線構造ができる。ついで、ホトレジストなどを用いて
写真製版法およびそれに続くエッチング法などで透明導
電体層および金属などの低抵抗層からなるゲート電極お
よびゲート配線パターン２１２、２１３を形成する。こ
のとき同時にゲート配線と同じ材料および構成である透
明導電体層と金属などの低抵抗層からなる層構造で画素
電極パターン２１４、２１５を形成する（図２９（ａ）
および図３２（ａ））。

【００６７】ＩＴＯなどの透明導電体層は、一般的には
多結晶も用いる。この場合は、ＩＴＯなどのエッチャン
トとして、たとえば塩化第２鉄あるいはＨＣｌおよび硝
酸を主成分とするものを用いている。

【００６８】しかし、たとえばＩＴＯ層２１４を非晶質
で形成し、かつその上に成膜する金属層２１５をそのＩ
ＴＯが結晶化する温度以下で成膜すると、ゲート電極な
どの形成時においてＩＴＯは非晶質状態であるため、シ
ュウ酸などの比較的弱酸でエッチングでき、金属層とし
てＡｌなどを使用した場合、ＩＴＯのエッチング時にＡ
ｌなどの金属がエッチングされることが少なく、構造形
成にあたっては、金属のエッチングが完了するまでＩＴ
Ｏを非晶質の状態にしておいてもよい。このためＡｌな
ど金属の成膜はＩＴＯが結晶化しない１６０℃以下で行
なうのが望ましい。

【００６９】また、ＩＴＯのエッチングとしては、ＨＣ
ｌ、ＨＢｒ、ＨＩなどのガスを用いてエッチング行なっ
てもよい。

【００７０】ついで、プラズマＣＶＤなどの各種ＣＶＤ
法や、スパッタ法、蒸着、塗布法などで形成したゲート
絶縁膜となるＳｉ₃Ｎ₄、ＳｉＯ_xＮ_y、ＳｉＯ₂、Ｔａ₂Ｏ
₅、Ａｌ₂Ｏ₅などあるいはこれらの物質で化学量論組成
より幾分ずれたものあるいはそれらの積層物からなる絶
縁膜２１６、たとえばプラズマＣＶＤ法やスパッタ法で
形成した意図的にドーパントとなる不純物をドーピング
していないあるいは意図的にドーピングしていてもその
不純物の濃度が５０ｐｐｍ程度以下またはＴＦＴの実使
用電圧条件の暗時のリーク電流が５０ｐＡを超えない程
度以下にドーパントの濃度が抑えてあるチャンネル用半
導体層（能動層）として用いるａ−Ｓｉ：Ｈ膜（水素化
非晶質シリコン膜）２１７、金属とのコンタクトを取る
ためにプラズマＣＶＤやスパッタ法で形成したリン、ア
ンチモン、ボロンなどの不純物を膜中に原子比でたとえ
ば０．０５％以上存在させた高濃度に不純物をドーピン
グした半導体層（コンタクト層）であるたとえばｎ⁺ａ
−Ｓｉ：Ｈ膜やマイクロクリスタルｎ⁺Ｓｉ膜２１８連
続的に形成する。

【００７１】ついで、ホトレジストをまず全面に塗布す
る。ついでホトマスクを用いた露光によりホトレジスト
パターンを形成する。このホトレジストパターンの形状
は、以下のようにする。まず、図２９（ｂ）あるいは図
３２（ｂ）に示すように少なくとも画素電極となる部分
の１部およびコンタクトホール部はホトレジストを形成
しない（領域Ｃ）。ａ−Ｓｉ：Ｈ膜からなる半導体層を
残す部分は厚さＡのホトレジストを形成する（領域Ａ
２１９ａ）。たとえばａ−Ｓｉ：Ｈ膜２１７およびたと
えばｎ⁺ａ−Ｓｉ：Ｈ膜２１８のみをエッチングしゲー
ト絶縁膜２１６を残したい領域には厚さＢのホトレジス
トを形成する（領域Ｂ２１９ｂ）。領域Ａ（２１９
ａ）のホトレジストの厚さは領域Ｂのホトレジスト（２
１９ｂ）の厚さより厚くなるように設定する。ゲート配
線上で隣り合うソース配線間には、たとえば領域Ｂ（２
１９ｂ）を形成してその部分のａ−Ｓｉ：Ｈ膜２１７お
よびｎ⁺ａ−Ｓｉ：Ｈなどの膜２１８を取り除き、電気
的に隣り合うソース配線間は絶縁状態にしておくことが
望ましい。また、ソース配線の少なくとも一部は領域Ａ
として下層に半導体層２１７、２１８を残し、ソース配
線の断線防止に役立つようにしてもよい。

【００７２】このような、場所によるホトレジストの厚
みの違いは以下のように形成する。ポジ型ホトレジスト
について説明する。ネガ型にあっても基本的に同等な方
法でパターンを形成する。

【００７３】ホトレジストを形成しない部分はマスク上
をほぼ透明な状態としておき、充分に光を通過させホト
レジストが現像時に残存しないだけの充分な光量を当て
る。この結果、ホトレジストが形成されない領域Ｃが形
成される。一方、ホトレジストの厚みＡの部分はたとえ
ば、その位置に対応するマスクの部分はほぼ光が透過し
ないように充分な厚さのＣｒなどの光を通さない材料で
遮光しておく。この結果、この部分のホトレジストには
充分の光が露光時にあたらないため、現像時にホトレジ
ストが充分な厚さで残存する領域Ａが実現できる。ホト
レジストの厚みＢを持つ領域Ｂは、ホトレジストに露光
量が領域Ａと領域Ｃの中間の露光量が照射されるように
する。この露光量の調整で、現像時に領域Ｂの厚みは領
域Ａより薄く設定される。この結果、図２９（ｂ）、図
３２（ｂ）のホトレジストの形状が実現される。露光量
あるいは光量は照射される光強度×時間で示される。

【００７４】ホトレジストの厚みが、領域Ａ＞領域Ｂ＞
領域Ｃ（実質的に０）に設定するために、領域Ｂのホト
レジストへ照射される露光量が領域Ａと領域Ｃの間の露
光量が照射されるようにするが（露光量は、領域Ａ＜領
域Ｂ＜領域Ｃ）、それにはいくつかの方法が存在する。
たとえば、領域Ｂを形成するマスク上のパターンの透過
率を、領域Ａを形成する際に用いたマスク上の領域Ａの
部分の透過率よりも高くし、領域Ｃを形成する部分の透
過率よりも低くする。このためにはたとえば、領域Ｂを
形成する部分のホトレジストの遮光膜として用いるＣｒ
などの遮光材料の厚みを領域Ａを形成する部分のそれの
厚みより薄くし、光量を制御してもよい。あるいは領域
Ｂの部分に絶縁膜を１層あるいは多層に形成し透過率、
反射率、あるいは位相などを変え、実質的に領域Ｂの透
過率を領域Ｃの透過率より低くしてもよい。

【００７５】また、露光量が領域Ａ（実質的に０）＜領
域Ｂ＜領域Ｃとなるように設定するためには、以下の方
法もある。領域Ａと領域Ｂに対してともに同等程度の低
い透過率を持つ遮光部分でマスク上にパターンを形成
し、領域Ｃ用には充分な透過率を持つたとえば一切の遮
光パターンを形成しないパターンをマスク上に形成す
る。ついで、この領域Ａ＋領域Ｂの遮光パターンをもつ
マスクを用いて露光量１で露光のみを行ない領域Ｃに光
を照射する。ついで、領域Ａに対応する部分のみを遮光
したパターンを持つマスクを用いて露光を露光量２で行
ない、領域Ａを形成する部分以外を露光量２で光を照射
する。このとき露光量１は現像時に領域Ｃのホトレジス
トが充分に除去できる強度で露光を行ない、露光量２は
現像時に領域Ｂに必要な厚みのホトレジストが残るよう
に設定する。一般的にはポジ型のホトレジストを用いた
場合には露光量１は露光量２よりも、光照射時の光強度
×光照射時間の計算結果が大きくなる用に設定する。

【００７６】ホトレジストの厚みが、領域Ａ＞領域Ｂ＞
領域Ｃ（実質的に０）に設定するための第３の方法とし
ては、領域Ａを形成するためには低い透過率を持つ遮光
層でマスク上にパターンを形成し、領域Ｃ用には充分な
透過率を持つたとえば一切の遮光パターンを形成しない
パターンをマスク上に形成する。

【００７７】領域Ｂ用として、たとえば図３３に示すよ
うないわゆるハーフトーンマスクを用いてもよい。ハー
フトーンマスクは、パターン２３３のようにマスク上の
遮光パターンの空間周波数を露光機のパターン分解能力
（たとえば１／６μｍ）より高くし、ホトレジスト上で
マスクのパターンが解像できない状態とし、領域Ｃより
も露光強度が少なくなるようにする。ハーフトーンマス
クの微細度は、遮光部と透光部の幅が合計６μｍ以下と
なる周期でくり返されるように形成する。

【００７８】この結果ホトレジストの厚みが領域Ａ＞領
域Ｂ＞領域Ｃ（実質的に０）に設定でき、その結果、図
２９（ｂ）、図３２（ｂ）のホトレジスト形状が実現さ
れる。

【００７９】ついで、ｎ⁺ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：
Ｈ膜といった半導体膜と、Ｓｉ₃Ｎ₄などのゲート絶縁膜
をエッチングする。このエッチングはたとえばＨＣｌを
主成分とするガスやＣＦ₄を主成分とするガスやＣＦ₄と
Ｏ₂の混合ガス、ＳＦ₆を主成分とするガスなどが行な
う。この結果、少なくとも画素電極となる部分で光を透
過させようとする部分上のこれらの膜は取り除く。ま
た、ゲート配線と外部から信号を入力するためＴＣＰな
どと接続する端子部分２２４、たとえば、静電気防止の
ため直接ソース配線あるいはＴＦＴあるいは抵抗を介し
てソース配線部と短絡する部分（図２８、１１３など）
においては、この工程でｎ⁺ａ−Ｓｉ：Ｈ膜、ａ−Ｓ
ｉ：Ｈ膜、Ｓｉ₃Ｎ₄などのゲート絶縁膜の一部を除去し
てもよい（図３０（ａ））。

【００８０】前記ｎ⁺ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：Ｈ
膜、Ｓｉ₃Ｎ₄などのゲート絶縁膜のエッチングはＣＦ₄
やＣＨ₄＋Ｏ₂などの単一ガスで全膜をエッチングしても
よいが、たとえばａ−ＳｉＴＦＴ膜エッチング時にＳ
ｉＮ膜のエッチングを抑えられるようなガスを用いるな
ど、少なくともａ−Ｓｉ：Ｈ膜とＳｉ₃Ｎ₄膜を別々のエ
ッチングガスでドライエッチングしてもよい。この場合
ａ−Ｓｉ：ＨのエッチングとしてＳＦ₆、ＨＣｌ、Ｆ１
２３あるいはこれらの混合ガスあるいはこれらと不活性
ガスあるいはＯ₂との混合ガスを用い、Ｓｉ₃Ｎ₄膜のエ
ッチングとしてＣＦ₄、ＳＦ₆あるいはこれらの混合ガス
あるいはそれらとＯ₂や不活性ガスとの混合ガスを用い
てもよい。

【００８１】ついで、酸素プラズマなどのレジストの膜
厚を低減できるプラズマを用い、アッシングを行なって
レジストを削り、領域Ｂ（２１９ｂ）からレジストを取
り除く。このとき領域Ａ（２１９ａ）のレジストの膜厚
は初期の膜厚より薄くなるが、以下のエッチング時にエ
ッチングしない部分を充分保護できるような厚みを保つ
ように制御する。ついで、少なくともｎ⁺ａ−Ｓｉ：Ｈ
膜、ａ−Ｓｉ：Ｈ膜をドライエッチング法などでエッチ
ングし領域Ｂより取り除く（図３０（ｂ））。

【００８２】このレジストの膜厚を低減させる工程は独
立に行なわず、ｎ＋ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：Ｈ膜、
Ｓｉ₃Ｎ₄などのゲート絶縁膜のエッチング行なうなど、
ホトレジスト自身も幾分削れる現象を利用し、同時に領
域Ｂのホトレジストを削ってもよい。

【００８３】その後、図３０（ｂ）で画素電極上でｎ⁺
ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：Ｈ膜、およびＳｉ₃Ｎ₄など
のゲート絶縁膜のエッチングで取り除いた部分の画素電
極２１４上の金属層２１５をウエットエッチングやドラ
イエッチングで取り除く（図３１（ａ））。ついで、ホ
トレジストを取り除く。

【００８４】ついで、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔ
ａ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕあるいはこれらを主成分
とする合金あるいはそれらの多層積層物などからなるソ
ース電極およびソース配線、ドレイン電極となる導電体
層２２０（２２０ａ、ｂ、ｃ）を成膜する。ついで写真
製版法でソース電極およびソース配線、ドレイン電極の
形状に配線パターンを形成後ウエット、ドライなどでエ
ッチングし、ついで、ソース電極２２０ｃとドレイン電
極２２０ｂ間のａ−Ｓｉ：Ｈ膜などで形成したｎ ⁺半導
体層２１８をドライエッチングなどで取り除き、最後に
レジストを剥離することで所定のパターンを形成する
（図３１（ｂ）、図３２（ｃ））。このとき、保持容量
Ｃｓを形成するため、ソース配線と同時に作製する保持
容量電極２２１を少なくともゲート絶縁膜２１６を介し
てたとえば２１２、２１３よりなる次段あるいは前段の
ゲート配線と対向させる。このとき、保持容量電極２２
１とゲート絶縁膜２１６の間にはゲート絶縁膜２１６の
みでなくｎ⁺ａ−Ｓｉ：Ｈ膜、ａ−Ｓｉ：Ｈ膜を残して
もよい。保持容量電極は、図に示すように画素電極の少
なくとも一部に接続させることが必要である。

【００８５】ついで、Ｓｉ₃Ｎ₄、ＳｉＯ₂などあるいは
それらの混合物および積層物からなる絶縁膜で形成した
保護膜２２２を成膜する。写真製版で少なくとも信号を
入れるために外部のＴＣＰなどに接続するゲート端子部
２２３、ソース端子部２２５にコンタクトホールが形成
できるようにパターンを形成し、ついでＣＦ₄系などの
ガスを用いたドライエッチングやウエットエッチング法
でコンタクトホールをあける。エッチング完了後ホトレ
ジストを除去する。これにより、ＴＦＴアレイが形成さ
れる（図３１（ｃ）、図３２（ｄ））。

【００８６】ついで、ＴＦＴアレイ上に配向膜を形成
し、少なくとも表面に配向膜とコモン電極を形成した対
向基板と向かい合わせその間に液晶を注入し、アクティ
ブマトリクス型液晶ディスプレイを形成する。

【００８７】以上のプロセスによって図２８に示した構
成図を持つＴＦＴアレイおよびそれを用いた液晶ディス
プレイが形成される。

【００８８】図２８においてたとえばゲート配線材料を
用いて形成したソース配線用のリペア配線１１４が図示
されているが、これは状況によっては形成しなくともよ
い。

【００８９】また、図３４に示すように、リペア配線１
１４との交差部において、ソース配線１０２をコントク
トホール１１６ａ、１１６ｂを利用してゲート配線材料
で形成したゲート配線と同層の配線１１７に一旦変換し
てもよい。この時リペア配線１１４はソース配線材料を
用いて形成する。

【００９０】図３１では、図３１（ａ）でゲート電極材
料で形成した画素電極２１４上の金属層２１５を除き、
図３１（ｂ）でソース・ドレイン電極２２０ｂ、ｃ、ソ
ース配線１０２をエッチングパターニングしているが、
両者が同じ材料の場合は図３１（ａ）で示したゲート電
極材料２１５のエッチングを省略し、図３１（ｂ）でソ
ース配線２２０をエッチングするときに同時にゲート電
極材料で形成した画素電極２１５をエッチングで除いて
もよい。

【００９１】半導体領域２３０の形状は図３２（ｄ）で
はゲート配線２１３の両側にはみ出しているが、図７３
のように片側または両側がゲート配線の内側に入ってい
てもよい。図３２（ｄ）において半導体領域２３０の上
側の外縁はゲート電極２１３の外側にはみ出していてゲ
ートオフバイアスがかからないため、光の照射によって
リーク電流を発生する可能性がある。これを避けるため
には、図７３のように半導体領域２３０の上側の外縁に
切欠きを設け、半導体領域２３０の外縁をゲート電極２
１３の外縁と交差させることがとくに有効である。

【００９２】また、図７３のように半導体領域２３０の
少なくともソース電極側、できればソース、ドレイン電
極の両側ともゲート配線の内側に入れ、ソース電極部の
半導体層がゲート配線（ゲート電極）の上のみに存在す
るようにすると、ゲート電極がその下部から照射される
光をさえぎり、ソース電極部の半導体層への光の照射を
防ぐことができるので、光によるリーク電流を防ぐこと
ができる。

【００９３】また、半導体領域２３０を図７４のように
延長し、薄膜トランジスタ部からソース配線１０２の下
部に連続的に形成してもよい。このようにすれば、ソー
ス配線１０２が半導体層２３の端部の段差部で生じやす
い断線を防ぐことができる。このような半導体領域２３
０の形状の変更は、以下の実施の形態においても同様に
有効である。図１に示される実施の形態１も同様な配置
となっている。

【００９４】実施の形態５前記実施の形態では保持容量１０５が次段あるいは前段
のゲート配線との間で形成されたいわゆるＣｓｏｎ
ｇａｔｅ構造に関して説明したが、図３５の回路図に示
すような、１ゲート遅延に有利な保持容量配線をゲート
配線と別に形成した共通配線構造としてもよい。ここ
で、保持容量１０５は共通配線１２０に接続されてい
る。また、共通配線１２０はコントクトホール１２２を
介して、共通配線引き出し線１２１に接続されている。
コモン電圧は共通配線引き出し線１２１に接続されてい
る共通配線端子１２３を介して外部から電圧を印加す
る。その他の部分の機能と符号は図２８と同じである。

【００９５】共通配線方式においては、たとえば図３６
に示すような断面構造と図３７に示す平面配置をとる。
また、図３８に示すように画素の中に共通配線１２０を
形成し、画素電極を２分化し、その間をソース配線と同
時に形成する保持容量電極２２１でブリッジし、そこに
保持容量１０５を形成してもよい。

【００９６】図３７に示すように共通配線構造をとる場
合はゲート配線と平行に引き出される共通配線１２０と
それをまとめゲート配線と垂直に走る共通配線引き出し
線１２１が必要となる。共通配線はゲート配線１０１と
同じ材料で同時に形成することが最もよく、共通配線引
き出し線は少なくともそのゲート配線との交差部１２４
はゲート配線とは異層のソース配線１０２の材料を用い
る。場合によってはゲート配線との交差部以外は、ゲー
ト配線材料で共通配線引き出し線を形成してもよい。

【００９７】また、図３９に示すように、リペア配線１
１４との交差部において、ソース配線１０２をコントク
トホール１１６ａ、１１６ｂを利用してゲート配線材料
で形成したゲート配線と同層の配線１１７に一旦変換し
てもよい。

【００９８】実施の形態６前記実施の形態ではＴＦＴアレイ全面を覆うように絶縁
膜２２２が形成されているが、この絶縁膜を形成しなく
ともよい。この絶縁膜形成を省くとマスク数は３枚とな
る。この場合、液晶シールの外部でソース配線の腐蝕が
問題となるが、シールの外部ヘ出る以前にシールの内側
でコンタクトホールを用いてゲート配線材料に変換して
おく。これにより、ソース配線の腐蝕を防ぐことができ
る。

【００９９】実施の形態７図２９（ｂ）の工程において、領域Ｂのレジストパター
ン２１９ｂを画素電極のパターン（２１４、２１５）と
オーバーラップさせて配置してもよい。このようにする
と、図４０に示すように画素電極（透明導電体層）２１
４の外周には金属層２１５が残されて、２１４・２１５
の２層からなる遮光パターンが形成される。

【０１００】実施の形態８前記実施の形態では、液晶自身に電圧を印加するコモン
電極が対向基板にある場合に関して説明したが、広視野
を実現できるＩＰＳ（Ｉｎ−ｐｌａｎｅｓｗｉｔｃｈ
ｉｎｇ）モードなどの横方向電界印加ＴＦＴ基板に液晶
電圧を印加するすべての電極がある場合に関しても適用
できる。この場合は、たとえば画素電極２１４は透明導
電体層である必要はなく、Ｃｒなどの金属でもよい。Ｉ
ＰＳモードの平面図の例を図４１（ａ）、（ｂ）に示
す。ここで、図３２、図３７と同じものには同じ番号を
用いている。

【０１０１】図４１（ａ）において、画素電極２３１は
図２９（ａ）の画素電極２１４／２１５形成時に作成す
る。

【０１０２】図４１（ｂ）において、画素電極２３２は
図３１（ｂ）のドレイン電極形成時に作成する。この場
合、図２９（ａ）での画素電極形成は行なわない。

【０１０３】図４１（ａ）、（ｂ）において、ゲート電
極および配線は金属層２１３のみでもよい。また、画素
電極２１４／２１５も金属層２１５のみでよい。

【０１０４】実施の形態９前記実施の形態では、ａ−Ｓｉ：Ｈ膜の島状化のため図
２９（ａ）、（ｂ）、図３０（ａ）で示したようにハー
フトーンマスクなどの技術を用いレジストの厚みを平面
上で部分的に変換していたが、この工程をやめ、ａ−Ｓ
ｉ：Ｈ膜の島状化の写真製版を別に行なってもよい。こ
の場合は、たとえば、レジストの厚みは空間的には変化
させない。図２９（ｂ）の状態で平面的にレジストの厚
みを変化させず、画素電極２１４、２１５上とコンタク
ト部２２３上のＳｉＮ２１６／ａ−ＳｉＨ２１７／ｎ＋
ａ−Ｓｉ：Ｈ２１８を抜く工程を実施後、レジストを除
去し、再度トランジスタの島を形成するパターンを作成
し、ＴＦＴ部以外のａ−Ｓｉ：Ｈ膜２１７とｎ＋ａ−Ｓ
ｉ：Ｈ膜２１８をエッチングで取り除き、図３０（ａ）
の構造を作成する。この場合、図２９〜３１に示した実
施の形態よりは写真製版回数が増えるが、従来の技術よ
りは低減できる。

【０１０５】実施の形態１０実施の形態４においてはＳｉＮなどからなるゲート絶縁
膜２１６、ａ−Ｓｉ：Ｈ層２１８およびゲート配線材料
からなる画素電極２１４上の金属層２１５をエッチング
した後に、ソース・ドレイン電極および配線２２０を形
成していた。それに対して、ホトレジストの厚みを空間
的に変化させる工程を用いず、図４２（ａ）、４２
（ｂ）、４２（ｃ）、図４３（ａ）、４３（ｂ）に示す
ように、少なくとも画素部の光を透過させる部分のゲー
ト絶縁膜２１６、ａ−ＳｉＨ：層２１７、ｎ＋ａ−Ｓ
ｉ：Ｈ層２１８をエッチングで取り除いた後にソース・
ドレイン電極２２０を形成してもよい。この場合、チャ
ネルとして用いるＳｉ膜２１７の島状化は一般的にはで
きない。

【０１０６】ＩＴＯ（Indium Tin Oxide）、ＳｎＯ２、
ＩｎＺｎＯなどの透明導電体層あるいはこれらの積層、
あるいは混合層からなる透明導電体層２１２、２１４を
絶縁性基板２１１上にスパッタ、蒸着、塗布、ＣＶＤ、
印刷法、ゾルゲル法などの手法で形成する。ついで、そ
の透明導電体層上にＣｒ、Ａｌ、Ｍｏ、Ｗ、Ｔｉ、Ｃ
ｕ、Ａｇ、Ａｕ、Ｔａなど金属やそれらを主成分とする
合金あるいはそれらの積層した金属などからなり前記透
明導電体層より抵抗が低い物質の層２１３、２１５をス
パッタ、蒸着、ＣＶＤ、印刷法などの手法で形成する。
これにより、透明導電体層の上に少なくとも一層の金属
からなる低抵抗層が積層された配線構造ができる。つい
で、ホトレジストなどを用いて写真製版法およびそれに
続くエッチング法などで透明導電体層および金属などの
低抵抗層からなるゲート電極およびゲート配線パターン
２１２、２１３を形成する。このとき同時にゲート配線
と同じ材料および構成である透明導電体層と金属などの
低抵抗層からなる層構造で画素電極パターン２１４、２
１５を形成する（図４２（ａ））。

【０１０７】ついで、プラズマＣＶＤなどの各種ＣＶＤ
法や、スパッタ法、蒸着、塗布法などで形成したゲート
絶縁膜とするＳｉ₃Ｎ₄、ＳｉＯ_xＮ_y、ＳｉＯ₂、Ｔａ₂Ｏ
₅Ａｌ₂Ｏ₅などあるいはこれらの物質で化学量論組成よ
り幾分ずれたものあるいはそれらの積層物からなる絶縁
膜２１６、プラズマＣＶＤ法やスパッタ法で形成した意
図的にドーパントとなる不純物をドーピングしていない
あるいは意図的にドーピングしていてもその不純物の濃
度が５０ｐｐｍ程度下またはＴＦＴの実使用電圧条件の
暗時のリーク電流が５０ｐＡを超えない程度以下にドー
パントの濃度が抑えてあるチャンネル用半導体層として
用いるａ−Ｓｉ：Ｈ膜（水素化非晶質シリコン膜）２１
７、金属とのコンタクトを取るためにプラズマＣＶＤや
スパッタ法で形成したリン、アンチモン、ボロンなどの
不純物を膜中に原子比でたとえば０．０５％以上存在さ
せた高濃度に不純物をドーピングした半導体層でるたと
えばｎ⁺ａ−Ｓｉ：Ｈ膜やマイクロクリスタルｎ⁺Ｓｉ層
２１８を連続的に形成する。

【０１０８】ついで、少なくとも光を透過する画素部か
らＳｉＮなどからなるゲート絶縁膜２１６、ａ−Ｓｉ：
Ｈ層２１７、ｎ⁺ａ−Ｓｉ：Ｈ層２１８を取り除くよう
にホトレジストを形成後、エッチングする（図４２
（ｂ）、４２（ｃ））。ここで、ホトレジスト２１９を
除去する。

【０１０９】ついで、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔ
ａ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕあるいはこれらを主成分
とする合金あるいはそれらの多層積層物などからなるソ
ース電極およびソース配線、ドレイン電極となる導電体
層２２０（２２０ａ、ｂ、ｃ）を成膜する。ついで写真
製版法でソース電極およびソース配線、ドレイン電極の
形状に配線パターンを形成後ウエット、ドライなどでエ
ッチングし、ついで、ソース電極２２０ｃとドレイン電
極２２０ｂ間のｎ⁺ａ−Ｓｉ：Ｈ膜などで形成したｎ＋
半導体層２１８をドライエッチングなどで取り除き、最
後にレジストを剥離することで所定のパターンを形成す
る（図４３（ａ））。

【０１１０】ついで、Ｓｉ₃Ｎ₄、ＳｉＯ₂などあるいは
それらの混合物および積層物からなる絶縁膜で形成した
保護膜を成膜する。写真製版で少なくとも、信号を入れ
るために外部のＴＣＰなどに接続するゲート端子部２２
３、ソース端子部２２５にコンタクトホールが形成でき
るようにパターンを形成し、ついでＣＦ₄系などのガス
を用いたドライエッチングやウエットエッチング法でエ
ッチングする。エッチング完了後ホトレジストを除去す
る。これにより、ＴＦＴアレイが形成される。（図４３
（ｂ））この方法によれば、ａ−Ｓｉ：Ｈ膜２１７など
はＴＦＴ部以外にも残るが、写真製版回数（マスク数）
は４回（４枚）で完了できる。

【０１１１】実施の形態１１前記実施の形態によれば半導体層はａ−Ｓｉ：Ｈ膜で形
成されていたが、ｐｏｌｙ−Ｓｉ（多結晶シリコン）で
あってもよい。

【０１１２】実施の形態１２図２８に本発明に用いるアクティブマトリクス液晶ディ
スプレイ（ＡＭＬＣＤ）のＴＦＴアレイ基板の回路図の
他の例を示す。図２８に示す回路構成は、保持容量を画
素電極とゲート配線で構成するいわゆるＣＳｏｎｇ
ａｔｅ型と呼ばれるものである。ここで、１０１は走査
電圧を供給するためのゲート配線、１０２はソース配
線、１０３は液晶に電圧を印加する際のスイッチング素
子として用いる薄膜トランジスタ（ＴＦＴ）、１０４は
光の透過非透過のスイッチングを行なう液晶を等価回路
的に容量で示したもの、１０５は液晶１０４に並列に配
置されＴＦＴの寄生容量の影響を低減するための保持容
量、１０６は液晶１０５の片側の電極をコモン電圧に接
続する接続部、１０７はゲート側外部回路をゲート配線
１０１にＴＣＰなどを用いて接続するためのゲート端
子、１０８はソース側外部回路とソース配線１０２をＴ
ＣＰなどを用いて接続するためのソース端子、１０９、
１１０はそれぞれＴＦＴや高抵抗の線形あるいは非線形
素子で形成され、ゲート端子１０７とソース端子１０８
を信号印加時には電気的に分離し、静電気などの高電圧
が印加された場合には電気的に結合するための高抵抗素
子。１１１はゲート配線１０１に高抵抗素子１０９を介
して接続されている配線Ａ、１１２はソース配線１０２
に高抵抗素子１１０を介して接続されている配線Ｂ、１
１３は静電気対策のために配線Ａ（１１１）と配線Ｂ
（１１２）を接続するための接続部である。この部分は
抵抗素子やＴＦＴなどの非線形素子を介して接続しても
よい。１１４はソース配線がオープンとなっている場合
などに用いるリペア配線である。ＴＦＴアレイはカラー
フィルターが形成された対向基板と組み合わせて液晶を
注入後、一般的には図中の点線で示した領域１１５の外
側を切り離してＬＣＤ（液晶ディスプレイ）とする。

【０１１３】また、場合によってはＴＦＴアレイ形成時
に点線で示した１１５の外側の部分の少なくとも一部は
形成しなくともよい。

【０１１４】図４４（ａ）、４４（ｂ）、４４（ｃ）、
図４５（ａ）、４５（ｂ）、４５（ｃ）は、本発明の写
真製版工程数を削減したＴＦＴアレイ基板の製造工程を
示す断面図であり、図１に示したＴＦＴアレイ基板の回
路を実現する構造の一例を示す。図４４（ａ）、４４
（ｂ）、４４（ｃ）、図４５（ａ）、４５（ｂ）、４５
（ｃ）は図４６（ａ）、４６（ｂ）、４６（ｃ）、図４
７（ａ）、４７（ｂ）のＹ１−Ｙ１断面の部分およびゲ
ート・ソース端子部の断面構造を示している。

【０１１５】図４４（ａ）、４４（ｂ）、４４（ｃ）、
図４５（ａ）、４５（ｂ）、４５（ｃ）において４１０
は絶縁性基板、４１１は金属層からなるゲート電極ある
いはゲート配線、４１２は前段あるいは次段の隣接する
ゲート配線／電極である。４１３はゲート絶縁膜、４１
４は半導体層（能動層）、４１５はＰあるいはＢなどの
不純物を高濃度に含有した半導体層からなるオーミック
コンタクト層、４１６はソース／ドレイン電極および画
素電極として用いる透明導電体層、４１７は金属層から
なるソース／ドレイン電極でソース配線１０２も形成す
る。４１８はホトレジストとして用いることのできる感
光性有機樹脂、４１９は保持容量電極、４２０はＳｉ₃
Ｎ₄などの保護膜として用いる保護絶縁膜である。

【０１１６】図４６（ａ）、４６（ｂ）、４６（ｃ）、
図４７（ａ）、４７（ｂ）において使用している符号の
うち図２８、図４４（ａ）、４４（ｂ）、４４（ｃ）、
図４５（ａ）、４５（ｂ）、４５（ｃ）と同一の番号は
同一の部分を示す。また、４４２ａはドレイン電極、４
４２ｂはソース電極、４３０は半導体領域、４４５は画
素電極、４４３は画素電極上で保護絶縁膜４２０および
金属層４１７が取り除かれた光を透過させる領域であ
る。

【０１１７】つぎに、本発明の製法について説明する。

【０１１８】絶縁性基板４１０上にＣｒ、Ａｌ、Ｍｏ、
Ｗ、Ｔｉ、Ｃｕ、Ａｇ、Ｔａなど金属やそれらを主成分
とする合金あるいはそれらの積層した金属などからなる
物質をスパッタ、蒸着、ＣＶＤ、印刷法などの手法で形
成する。ついで、ホトレジストなどを用いて写真製版法
およびそれに続くエッチング法などで金属などの低抵抗
層からなるゲート電極およびゲート配線パターン４１１
および次段あるいは前段の隣接するゲート配線４１２を
形成する（図４４（ａ）および図４６（ａ））。

【０１１９】ついで、プラズマＣＶＤなどの各種ＣＶＤ
法や、スパッタ法、蒸着、塗布法などで形成したゲート
絶縁膜となるＳｉ₃Ｎ₄、ＳｉＯ_xＮ_y、ＳｉＯ₂、Ｔａ₂Ｏ
₅、Ａｌ₂Ｏ₅などあるいはこれらの物質で化学量論組成
より幾分ずれたものあるいはそれらの積層物からなるゲ
ート絶縁膜４１３、プラズマＣＶＤ法やスパッタ法で形
成した意図的にドーパントとなる不純物をドーピングし
ていないあるいは意図的にドーピングしていてもその不
純物の濃度が５０ｐｐｍ程度以下またはＴＦＴの実使用
電圧条件の暗時のリーク電流が５０ｐＡを超えない程度
以下にドーパントの濃度が抑えてあるチャンネル用半導
体層として用いるａ-Ｓｉ：Ｈ膜（水素化非晶質シリコ
ン膜）からなる半導体層４１４、金属とのコンタクトを
取るためにプラズマＣＶＤやスパッタ法で形成したリ
ン、アンチモン、ボロンなどの不純物を膜中に原子比で
たとえば０．０５％以上存在させた高濃度に不純物をド
ーピングした半導体層であるたとえばｎ⁺ａ−Ｓｉ：Ｈ
膜やマクロクリスタルｎ⁺Ｓｉ層からなるオーミックコ
ンタクト層４１５を連続的に形成する。

【０１２０】ついで、ホトレジストをまず全面に塗布す
る。ついでホトマスクを用いた露光によりホトレジスト
パターンを形成する。このホトレジストパターンの形状
は、以下のようにする。まず、図４４（ｂ）あるいは図
４６（ｂ）に示すように少なくともゲート電極／配線４
１１のコンタクトを取るためにゲート絶縁膜４１３、半
導体層４１４、オーミックコンタクト層４１５にゲート
端子部４２３においてコンタクトホールをあけるため、
その部分の少なくとも一部はホトレジストを形成しない
（領域Ｃ）。ａ−Ｓｉ：Ｈ膜からなる半導体層を残す部
分は厚さＡのホトレジストを形成する（領域Ａ（４１８
ａ、４３０））。また、ａ−Ｓｉ：Ｈ膜４１４およびｎ
⁺ａ−Ｓｉ：Ｈ膜４１５のみをエッチングしゲート絶縁
膜４１３を残したい領域には厚さの薄いホトレジストを
形成する（領域Ｂ（４１８ｂ））。領域Ａ（４１８ａ、
４３０）のホトレジストの厚さは領域Ｂのホトレジスト
の厚さ（４１８ｂ）より厚くなるように設定する。ゲー
ト配線上で隣り合うソース配線間には領域Ｂ（４１８
ｂ）を形成してその部分のａ−Ｓｉ：Ｈ膜４１４および
ｎ⁺ａ−Ｓｉ：Ｈなどの膜４１５を取り除き、隣り合う
ソース配線間は電気的に絶縁状態にしておくことが望ま
しい。

【０１２１】このようなホトレジストの厚みの違いは以
下のように形成する。ポジ型ホトレジストを用いる場合
について説明する。ネガ型にあっても基本的に同等な方
法でパターンを形成できる。

【０１２２】ホトレジストを形成しない部分はマスク上
をほぼ透明な状態としておき充分に光を透過させホトレ
ジストが現像時に残存しないだけの充分な光量を当て
る。この結果、ホトレジストが形成されない領域Ｃが形
成される。一方、ホトレジスト厚みＡの部分はたとえ
ば、その位置に対応するマスクの部分をほぼ光が透過し
ないように充分な厚さのＣｒなどの光を通さない材料で
遮光しておく。この結果、この部分のホトレジストには
充分の光が露光時にあたらないため、現像時にホトレジ
ストが充分な厚さで残存する領域Ａが実現できる。中間
のホトレジストの厚みをもつ領域Ｂは、ホトレジストに
露光量が領域Ａと領域Ｃの間の露光量が照射されるよう
にする。この露光量の調整で、現像時に領域Ｂの厚みは
領域Ａより薄く設定される。この結果図４４（ｂ）、図
４６（ｂ）の形状が実現される。露光量あるいは光量は
ホトレジストに照射される光強度×時間で示される。ホ
トレジストの厚みが、領域Ａ＞領域Ｂ＞領域Ｃ（実質的
に０）に設定するために、領域Ｂのホトレジストへ照射
される露光量が領域Ａと領域Ｃの中間の露光量が照射さ
れるようにするが（露光量は、領域Ａ＜領域Ｂ＜領域
Ｃ）、それにはいくつかの方法が存在する。たとえば、
領域Ｂを形成するマスク上のパターンの透過率を、領域
Ｂを形成する際に用いたマスク上の透過率を領域Ａの部
分の透過率よりも高くし、領域Ｃを形成する部分の透過
率よりも低くする。このためにはたとえば、領域Ｂを形
成する部分のホトレジストの遮光膜として用いるＣｒな
どの遮光材料の厚みを領域Ａを形成する部分のそれの厚
みより薄くして光量を制御してもよい。あるいは領域Ｂ
の部分に絶縁膜を１層あるいは多層に形成し、透過率、
反射率、あるいは位相などを変えて実効的に領域Ｂの透
過率を領域Ｃの透過率より低くしてもよい。

【０１２３】また、露光量を領域Ａ（実質的に０）＜領
域Ｂ＜領域Ｃに設定するためには、以下の方法もある。
領域Ａと領域Ｂに対してともに同等程度の低い透過率を
もつ遮光部分でマスク上にパターンを形成し、領域Ｃ用
には充分な透過率をもつたとえば一切の遮光パターンを
形成しないパターンをマスク上に形成する。ついで、こ
の領域Ａ＋領域Ｂの遮光パターンをもつマスクを用いて
露光量１で露光を行ない、領域Ｃに対応する部分のホト
レジストに光を照射する。ついで、領域Ａの遮光パター
ンマスクを用いて領域Ａを形成する部分以外に露光量２
で光を照射する。このとき露光量１は現像時に領域Ｃの
ホトレジストが充分に除去できる強度で露光を行ない、
露光量２は現像時に領域Ｂに必要な厚みのホトレジスト
が残るように設定する。一般的にはポジ型のホトレジス
トを用いた場合には露光量１は露光量２よりも、光照射
時の光強度×光照射時間の計算結果が大きくなるように
設定する。

【０１２４】ホトレジストの厚みが、領域Ａ＞領域Ｂ＞
領域Ｃ（実質的に０）に設定するための第３の方法とし
ては、領域Ａを形成するためには金属などの低い透過率
をもつ遮光層でマスク上にパターンを形成し、領域Ｃ用
には充分な透過率をもつたとえば一切の遮光パターンを
形成しないパターンをマスク上に形成する。

【０１２５】領域Ｂ用としては、たとえばいわゆるハー
フトーンマスクを用いてもよい。実際のパターンの例を
図３３に示す。ハーフトーンマスク２３３はマスク上の
遮光パターンの空間周波数を露光機のパターン分解能力
より充分高くし、ホトレジスト上でマスクのパターンが
充分解像できない状態とし、領域Ｃよりもホトレジスト
に入射する露光強度が少なくなるようにする。ハーフト
ーンマスクのパターンは、まったく光を通さない領域
と、透過率がホトマスクのガラスと同等の領域が、合計
６μｍ以下の幅で周期的に形成されていることが望まし
い。

【０１２６】この結果、ホトレジストの厚みが領域Ａ＞
領域Ｂ＞領域Ｃ（実質的に０）に設定でき、その結果、
図４４（ｂ）、図４６（ｂ）のホトレジスト形状が実現
される。

【０１２７】ついで、たとえばゲート配線上のｎ⁺ａ−
Ｓｉ：Ｈ膜４１５、ａ−Ｓｉ：Ｈ膜４１４といった半導
体膜と、Ｓｉ₃Ｎ₄などのゲート絶縁膜４１３をエッチン
グする。このエッチングは、たとえばＨＣｌを主成分と
するガスやＣＦ₄を主成分とするガスやＣＦ₄とＯ₂の混
合ガス、ＳＦ₆を主成分とするガスなどで行なう。この
結果、少なくともたとえばゲート配線と外部から信号を
入力するためＴＣＰなどと接続するゲート端子部分４２
３、静電気防止のため直接ソース配線あるいはＴＦＴあ
るいは抵抗を介してソース配線部と短絡する部分（図２
８、１１３など）において、ｎ⁺ａ−Ｓｉ：Ｈ膜４１
５、ｎ−Ｓｉ：Ｈ膜４１４、ゲート絶縁膜４１３はエッ
チングされる。このエッチング完了時に、領域Ｂのホト
レジストは残存するように膜厚が設定されている。この
工程でｎ⁺ａ−Ｓｉ：Ｈ膜４１５、ａ−Ｓｉ：Ｈ膜４１
４、Ｓｉ₃Ｎ₄などのゲート絶縁膜４１３のエッチングは
ＣＦ ₄やＣＦ₄＋Ｏ₂などの単一ガスで全膜をエッチング
してもよいが、たとえばａ−Ｓｉ：Ｈ膜エッチング時に
ＳｉＮ膜のエッチングが抑えられるようなガスを用いる
など、少なくともａ−Ｓｉ：Ｈ膜とＳｉ₃Ｎ₄膜を別々の
エッチングガスでドライエッチングしたり、別々の条件
でエッチングしてもよい。この場合ａ−Ｓｉ：Ｈのエッ
チングとしてＳＦ₆、ＨＣｌ、Ｆ１２３あるいはこれら
の混合ガスあるいはこれらと不活性ガスあるいはＯ₂と
の混合ガスをＳｉ₂Ｎ₄膜のエッチングとしてＣＦ₄、Ｓ
Ｆ₆あるいはこれらの混合ガスあるいはそれらとＯ₂や不
活性ガスと混合ガスを用いてもよい。

【０１２８】ついで、たとえば酸素プラズマなどのレジ
ストの膜厚を低減できるプラズマを用いてアッシングを
行なってレジストを削り、領域Ｂ（４１８ｂ）からレジ
ストを取り除く（図４４（ｃ））。このとき領域Ａ（４
１８ａ）のレジストの膜厚は初期の膜厚より薄くなる
が、以下のエッチング時にエッチングしない部分を充分
保護できるような厚みを保つように制御する。ついで、
少なくともｎ⁺ａ−Ｓｉ：Ｈ膜４１５、ａ−Ｓｉ：Ｈ膜
４１４をドライエッチング法などでエッチングし領域Ｂ
よりこれらの膜を取り除く（図４５（ａ））。

【０１２９】このとき、領域Ｂのレジストの膜厚を低減
させる工程は独立に行なわず、ｎ⁺ａ−Ｓｉ：Ｈ膜４１
５、ａ−Ｓｉ：Ｈ膜４１４、Ｓｉ₃Ｎ₄などのゲート絶縁
膜４１３のエッチング行なう際に、ホトレジスト自身も
幾分削れる現像を利用し、同時に領域Ｂのホトレジスト
を削ってもよい。ついで、ホトレジスト４１８ａを取り
除く。

【０１３０】ついで、たとえばＩＴＯ（インジウムス
ズ酸化物）やＳｎＯ₂、ＩｎＺｎＯなどの透明導電膜あ
るいはこれらの積層、あるいは混合層からなる透明導電
層４１６と、Ｃｒ、Ａｌ、Ｔｉ、Ｔａ、Ａｕ、Ａｇ、
Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕあるいはこれらを主成分とす
る合金あるいはそれらの多層積層物などからなるソース
電極４４２ｂおよびソース配線１０２、ドレイン電極４
４２ａとなる金属層４１７を成膜する。ついで写真製版
法でソース電極及びソース配線、ドレイン電極、画素電
極の形状に配線パターンを形成後、透明導電層４１６と
金属層４１７を同一のホトレジストパターンを用いてウ
エットあるいはドライなどでエッチングし、ソース電
極、ソース配線、ドレイン電極および画素電極を形成す
る。ついで、ソース電極４４２ｂとドレイン電極４４２
ａ間のｎ⁺ａ−Ｓｉ：Ｈ膜などで形成したオーミックコ
ンタクト層４１５をドライエッチングなどで取り除き、
最後にレジストを剥離することで所定のパターンを形成
する（図４４（ｂ）、図４５（ｃ））。

【０１３１】このとき、保持容量を形成するため、ソー
ス配線と同時に作製する保持容量電極４１９を少なくと
もゲート絶縁膜４１３を介して次段あるいは前段のゲー
ト配線４１２と対抗させる。このとき、保持容量電極４
１９とゲート絶縁膜４１３の間にはゲート絶縁膜４１３
のみでなくｎ⁺ａ−Ｓｉ：Ｈ膜４１５、ａ−Ｓｉ：Ｈ膜
４１４を残してもよい。保持容量電極は、容量値を増加
させるため図４６（ｃ）に示すように画素電極４４５の
少なくとも一部を前段または次段のゲート配線４１２上
にを張り出させる構造を取ることが必要である。

【０１３２】ついで、Ｓｉ₃Ｎ₄、ＳｉＯ₂などあるいは
それらの混合物および積層物からなる絶縁膜で形成した
保護膜４２０を成膜する。写真製版で少なくとも信号を
入れるために外部のＴＣＰなどに接続するゲート端子部
４２３、ソース端子部４２４にコンタクトホールが形成
できるように保護膜４２０を取り除くホトレジストパタ
ーンを形成するとともに、画素電極４４５として光を透
過させる領域４４３の上の保護膜４２０を取り除くこと
ができるようなホトレジストパターンを形成後、ＣＦ₄
系などのガスを用いたドライエッチングやウエットエッ
チング法で保護膜４２０を取り除く。さらに、２層のソ
ース配線材料層のうち上層の金属層を取り除く。エッチ
ャントとしては上層の金属膜をエッチングするが、下層
のＩＴＯ膜をエッチングしない溶液やガス等を使用し、
ウエットあるいはドライエッチングする。これにより、
コンタクトホールと画素電極のＩＴＯ膜が露出する。エ
ッチング完了後ホトレジストを除去する。これにより、
ＴＦＴアレイが形成される（図４５（ｃ）、図４７
（ａ））。完成した平面パターン図は図４７（ｂ）に示
す。

【０１３３】ついでＴＦＴアレイ上に配向膜を形成し、
少なくとも表面に配向膜とコモン電極を形成した対向基
板と向かい合わせ、両ガラス基板を保持し、かつ液晶を
保つシール部を周辺に形成しその間に液晶を注入し、注
入孔を封止してアクティブマトリクス型液晶ディスプレ
イを形成する。

【０１３４】以上のプロセスによって図２８に示した構
成図をもつＴＦＴアレイおよびそれを用いた液晶ディス
プレイが形成される。

【０１３５】図２８においてたとえばゲート配線材料を
用いて形成したソース配線のリペア配線１１４が図示さ
れているが、これは状況によっては形成しなくともよ
い。

【０１３６】また、図３４に示すように、リペア配線１
１４との交差部において、ソース配線１０２をコンタク
トホール１１６ａ、１１６ｂを利用してゲート配線材料
で形成したゲート配線と同層の配線１１７に一旦変換し
てもよい。このときリペア配線１１４はソース配線材料
を用いて形成する。

【０１３７】また、図４８、図４９のようにソース配線
３０２においてコンタクトホールを介してゲート配線材
料に変換してソース端子３０８までつなげてもよい。た
とえば、保護膜４２０が薄い場合など、ピンホールを介
して水分が進入し、シール部の外側に存在するソース端
子部３０８近傍でソース配線が腐食することがあるが、
このようにゲート配線材料に変換すればソース配線の腐
食の問題を避けることができる。

【０１３８】実施の形態１３前記実施の形態では保持容量が次段あるいは前段のゲー
ト配線との間で形成されたいわゆるＣＳｏｎｇａｔ
ｅ構造に関して説明したが、図５０の回路図に示すよう
に、ゲート遅延に有利な保持容量配線をゲート配線と別
に形成した共通配線構造としてもよい。ここで、保持容
量３０５は共通配線３２０に接続されている。また、共
通配線３２０はコンタクトホール３２２を介して共通配
線引き出し線３２１に接続されている。コモン電圧は共
通配線引き出し線３２１に接続されている共通配線端子
３２３を介して外部から電圧を印加する。その他の部分
の機能と図番号は図２８と同じである。

【０１３９】共通配線方式においては、たとえば図５１
に示すような断面構造、図５２（ａ）、５２（ｂ）、５
２（ｃ）、図５３（ａ）、５３（ｂ）に示す平面配置を
取る。図５２（ａ）、５２（ｂ）、５２（ｃ）、図５３
（ａ）、５３（ｂ）には平面図をフローごとに示す。こ
こで図５１は図５２（ａ）、５２（ｂ）、５２（ｃ）、
図５３（ａ）、５３（ｂ）のＺ１−Ｚ１断面図である。
断面のフローは図４４（ａ）、４４（ｂ）、４４（ｃ）
と基本的に同じである。

【０１４０】図５０に示すように、共通配線構造を用い
る場合はゲート配線と平行に引き出される共通配線３２
０とそれをまとめてゲート配線３０１と垂直に走る共通
配線引き出し線３２１が必要となる。図５０の場合はゲ
ート配線３０１と同時に作製した共通配線３２０を左端
でコンタクトホール３２２を介してソース配線３０２と
同時に作製した共通配線引き出し線３２１と接続してい
る。

【０１４１】図５４のように共通配線３２０はゲート配
線３０１と同じ材料で同時に形成することが最もよく、
共通配線引き出し線３２１は少なくともそのゲート配線
との交差部３２４はゲート配線とは異層のソース配線材
料を用いる。場合によってはゲート配線との交差部以外
は、ゲート配線材料で共通配線引き出し線を形成しても
よい。

【０１４２】また、図５５に示すように、リペア配線３
１４との交差部において、ソース配線３０２をコンタク
トホール３１５ａ、３１５ｂを利用してゲート配線材料
で形成したゲート配線と同層の配線３１６に一旦変換し
てもよい。

【０１４３】また、図５６のようにソース配線３０２に
おいてコンタクトホールを介してゲート配線と同じ材料
に変換してソース端子３０８までつなげてもよい。たと
えば、保護膜４２０が薄い場合などピンホールを介して
水分が進入し、シール部の外側に存在する端子部３０８
近傍でソース配線が腐食することがあるが、このように
ゲート配線材料に変換すればソース配線の腐食の問題を
避けることができる。この構造の端子部の断面図は図４
９と同じである。

【０１４４】実施の形態１４図４７（ａ）、４７（ｂ）、図５３（ａ）、５３（ｂ）
に示すように画素電極に光を通すための金属を取り除く
ため保護膜４２０を取り除く領域４４３は４４２ａの内
側に書かれているが、４４３の外側に配置してもよい。

【０１４５】実施の形態１５前記実施の形態１２〜１４では、液晶自身に電圧を印加
するコモン電極が対向基板にある場合に関して説明した
が、広視野角を実現できるＩＰＳ（In-plane switchin
g）モードなどの横方向電界印加用ＴＦＴ基板に関して
も適用できる。この場合は、ソース配線は透明導電膜４
１６と金属層４１７の２層にする必要はなく金属層４１
７のみでもよい。そしてゲート電極と同時に形成する横
電界用の少なくとも２本の電極（図６２（ｂ））、ある
いはソース電極と同時に形成する横方向用の少なくとも
２本の電極、あるいはソース電極と同時に形成する少な
くとも１本の横方向電界用の電極とゲート電極と同時に
形成する少なくとも１本の横方向電界用電極が組となっ
た少なくとも２本の横方向電界用の電極（図６２
（ａ））を用いて横方向の電界を液晶にに印加する電極
構成を作ることができる。この場合は保護絶縁膜４２０
は図４５（ｃ）のように画素電極上を取り除かなくても
よい。また、保護絶縁膜を形成しなくてもよい。

【０１４６】また、図４５（ｂ）、４５（ｃ）の部分を
図６３（ａ）、６３（ｂ）のようなフローにしてもよ
い。この時ソース電極／配線は金属一層で作る。ここで
図６３（ａ）のようにドレイン電極４４２ａ、ソース電
極４４２ｂを形成後、図６３（ｂ）のように保護絶縁膜
４２０（ＳｉＮ）を形成する。ついで、ドレイン電極４
４２ａ上と共通配線４１２上にコンタクトホールを形成
後、ドレイン電極側のＩＰＳ電極４４７、共通配線側の
ＩＰＳ電極４４８となる第３の電極を形成する。平面図
を図６２（ｃ）に示す。

【０１４７】実施の形態１６前記実施の形態では、ａ−Ｓｉ：Ｈ膜の島状化のため、
図４４で示したようにハーフトーンなどの技術を用い、
レジストの厚みを平面状で部分的に変更していたが、こ
の工程を止め、ａ−Ｓｉ：Ｈ膜の島化の写真製版を別に
行ってもよい。この場合は、たとえば、レジストの厚み
には空間的には変化させない。図４４（ｂ）の状態で平
面的にレジストの厚みを変化させず、コンタクト部４２
３上のＳｉＮ膜４１３／ａ−Ｓｉ：Ｈ４１４／ｎ⁺ａ−
Ｓｉ：Ｈ４１５を抜く工程を実施後、レジストを除去
し、再度トランジスタの島を形成するパターンを作製
し、ＴＦＴ部以外のａ−Ｓｉ：Ｈ膜４１４とｎ⁺ａ−Ｓ
ｉ：Ｈ膜４１５をエッチングで取り除き、図４５（ａ）
の構造を作製する。この場合、図２８よりは写真製版回
数が増えるが、従来例よりは低減できる。

【０１４８】実施の形態１７前記実施の形態によれば、半導体層はａ−Ｓｉ：Ｈ膜で
形成されていたが、ｐｏｌｙ-Ｓｉであってもよい。

【０１４９】実施の形態１８ｎ⁺ａ−Ｓｉ：Ｈ膜４１５はｎ＋マイクロクリスタルＳ
ｉ層であってもよくこの場合、ＩＴＯ層４１６とｎ⁺ａ
−Ｓｉ：Ｈ膜４１５間のコンタクト抵抗が低下し、ＴＦ
Ｔのオン電流が改善が図れる。

【０１５０】実施の形態１９ソース配線としても用いているＩＴＯ層４１６はアモル
ファスＩＴＯであってもよく、同時にソース金属として
ＡｌやＣｒ／ＡｌなどのＡｌ系を用いた場合は、ＩＴＯ
をエッチング時にＡｌの腐食を低減できる、シュウ酸な
どのＡｌに対する腐食性が低いエッチャントと使用でき
る。

【０１５１】実施の形態２０前記実施の形態においてゲートとしてＡｌ系材料を用い
る場合は、Ａｌおよびその合金の表面をＡｌの窒化物あ
るいは酸化物とするとＩＴＯ層とのコンタクトを改善で
きる。

【０１５２】実施の形態２１前記実施の形態においてｎ⁺ａ−Ｓｉ：Ｈ膜４１５の表
面は若干酸化プラズマなどに曝し酸化処理をしておいて
もよく、これによりＩＴＯ４１６とｎ⁺ａ−Ｓｉ：Ｈ膜
４１５間のコンタクト抵抗のバラツキを低減できる。

【０１５３】

【発明の効果】本発明の薄膜トランジスタアレイ基板お
よびその製造方法においては、絶縁性基板、該絶縁性基
板上に形成された第１の金属パターン、該第１の金属パ
ターン上の絶縁膜、該絶縁膜上の半導体パターン、該半
導体パターン上の第２の金属パターンを具備し、該半導
体パターンは該第２の金属パターンを内包しているの
で、４回の写真製版工程で作成され、ソース配線下に半
導体層段差が存在しないため、ソース断線が発生しにく
く、かつソース電極、ドレイン電極のパターンが半導体
パターンに内包されて交差しないため、リーク電流も低
く抑えられる。

【０１５４】また、ソース配線とドレイン電極を内包す
る半導体パターンの外縁の少なくとも一部がゲート配線
の外縁の内側に入り込んでいるので、光リークなどによ
るリーク電流の発生を抑制することができる。

【０１５５】以上のように本発明によればマスクの写真
製版工程数を４回でＴＦＴアレイを形成することができ
るので低コストのＴＦＴアレイを実現することができ、
コスト低減、生産量アップを実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に示す薄膜トランジス
タアレイ平面図である。

【図２】（ａ）は図１のＡ−Ａ断面図、（ｂ）は図１の
Ｂ−Ｂ断面図、（ｃ）は図１のＣ−Ｃ断面図である。

【図３】本発明の第１の実施形態各工程での薄膜トラン
ジスタアレイ平面図である。

【図４】本発明の第１の実施形態各工程での薄膜トラン
ジスタアレイ平面図である。

【図５】本発明の第１の実施形態各工程での薄膜トラン
ジスタアレイ平面図である。

【図６】本発明の第１の実施形態各工程での薄膜トラン
ジスタアレイ平面図である。

【図７】本発明の第１の実施形態各工程での薄膜トラン
ジスタアレイ平面図である。

【図８】本発明の第１の実施形態各工程での図１のＡ−
Ａにおける断面図である。

【図９】本発明の第１の実施形態各工程での図１のＡ−
Ａにおける断面図である。

【図１０】本発明の第１の実施形態各工程での図１のＡ
−Ａにおける断面図である。

【図１１】本発明の第１の実施形態各工程での図１のＡ
−Ａにおける断面図である。

【図１２】本発明の第１の実施形態各工程での図１のＡ
−Ａにおける断面図である。

【図１３】本発明の第１の実施形態各工程での図１のＡ
−Ａにおける断面図である。

【図１４】本発明の第１の実施形態各工程での図１のＡ
−Ａにおける断面図である。

【図１５】本発明の第２の実施形態に示す薄膜トランジ
スタアレイ平面図である。

【図１６】本発明の第２の実施形態各工程での薄膜トラ
ンジスタアレイ平面図である。

【図１７】本発明の第２の実施形態各工程での薄膜トラ
ンジスタアレイ平面図である。

【図１８】本発明の第２の実施形態各工程での薄膜トラ
ンジスタアレイ平面図である。

【図１９】本発明の第２の実施形態各工程での薄膜トラ
ンジスタアレイ平面図である。

【図２０】本発明の第２の実施形態各工程での薄膜トラ
ンジスタアレイ平面図である。

【図２１】本発明の第２の実施形態の第２写真製版に用
いるマスクのＴＦＴ部パターンである。

【図２２】本発明の第３の実施形態に示す薄膜トランジ
スタアレイ平面図である。

【図２３】本発明の第３の実施形態各工程での薄膜トラ
ンジスタアレイ平面図である。

【図２４】本発明の第３の実施形態各工程での薄膜トラ
ンジスタアレイ平面図である。

【図２５】本発明の第３の実施形態各工程での薄膜トラ
ンジスタアレイ平面図である。

【図２６】本発明の第３の実施形態各工程での薄膜トラ
ンジスタアレイ平面図である。

【図２７】本発明の第３の実施形態各工程での薄膜トラ
ンジスタアレイ平面図である。

【図２８】本発明が適用されるアクティブマトリクス型
液晶表示装置のＴＦＴアレイ基板の回路図である。

【図２９】本発明のＴＦＴアレイ基板の製造工程を示す
断面図である。

【図３０】本発明のＴＦＴアレイ基板の製造工程を示す
断面図である。

【図３１】本発明のＴＦＴアレイ基板の製造工程を示す
断面図である。

【図３２】図２９、図３０、図３１に対応する平面図で
ある。

【図３３】ハーフトーンマスクのパターンの例を示す図
である。

【図３４】ソース配線とリペア配線の交差部の例を示す
回路図である。

【図３５】保持容量配線をゲート配線と別に設ける共通
配線方式を示す回路図である。

【図３６】共通配線方式の構成を示す断面図である。

【図３７】図９に対応する平面図である。

【図３８】共通配線方式の他の例を示す平面図である。

【図３９】共通配線方式におけるソース配線とリペア配
線の交差部を示す回路図である。

【図４０】画素電極の周囲に遮光パターンを形成する平
面配置例を示す平面図である。

【図４１】ＩＰＳモードの平面配置例を示す平面図であ
る。

【図４２】本発明のＴＦＴアレイ基板の他の製造方法を
示す断面図である。

【図４３】本発明のＴＦＴアレイ基板の他の製造方法を
示す断面図である。

【図４４】本発明のＴＦＴアレイ基板の製造工程を示す
断面図である。

【図４５】本発明のＴＦＴアレイ基板の製造工程を示す
断面図である。

【図４６】図４４、図４５に対応する平面図である。

【図４７】図４４、図４５に対応する平面図である。

【図４８】本発明が適用されるアクティブマトリクス型
液晶表示装置のＴＦＴアレイ基板の回路図である。

【図４９】ソース部子部の一例の断面図である。

【図５０】保持容量の共通配線方式を示す回路図であ
る。

【図５１】本発明のＴＦＴアレイ基板の断面構造を示す
断面図である。

【図５２】図５１に対応する平面図である。

【図５３】図５１に対応する平面図である。

【図５４】保持容量の共通配線方式を示す回路図であ
る。

【図５５】保持容量の共通配線方式を示す回路図であ
る。

【図５６】保持容量の共通配線方式を示す回路図であ
る。

【図５７】従来構造における薄膜トランジスタ部断面図
である。

【図５８】従来構造における薄膜トランジスタ部平面図
である。

【図５９】従来のアクティブマトリクス型液晶表示装置
のＴＦＴアレイ基板の製造工程を示す断面図である。

【図６０】従来のアクティブマトリクス型液晶表示装置
のＴＦＴアレイ基板の製造工程を示す断面図である。

【図６１】従来のアクティブマトリクス型液晶表示装置
のＴＦＴアレイ基板の平面図である。

【図６２】横方向電界用ＴＦＴアレイ基板の平面図であ
る。

【図６３】図６２（ｃ）に対応する製造工程を示す断面
図である。

【図６４】図１に相当する他の態様を示す平面図であ
る。

【図６５】（ａ）〜（ｄ）は図２の（ａ）〜（ｄ）に相
当する他の態様を示す断面図である。

【図６６】図３〜５に示す製造工程に追加される、さら
なる工程を示す説明図である。

【図６７】図１３に相当する他の態様の製作工程を示す
説明図である。

【図６８】図１４に相当する他の態様の製作工程を示す
説明図である。

【図６９】図１５に相当する他の態様を示す平面図であ
る。

【図７０】図１６〜１８に示す製作工程に追加される、
さらなる工程を示す説明図である。

【図７１】図２２に相当する他の態様を示す平面図であ
る。

【図７２】図２３〜２５に示す製作工程のつぎに、図２
６〜２７に示す工程に代えて行う工程を示す説明図であ
る。

【図７３】半導体領域の他の態様を示す図３２の（ｄ）
に相当する説明図である。

【図７４】半導体領域のさらに他の態様を示す図３２の
（ｄ）に相当する説明図である。

【符号の説明】

１ゲート配線１ａゲート端子部金属パッド２補助容量配線２ａＩＰＳ対向電極３ゲート絶縁膜４半導体パターン４ａ半導体層４ｂオーミック層５ソース配線５ａソース端子部金属パッド６ソース電極７ドレイン電極８薄膜トランジスタ半導体活性層９層間絶縁膜１０ドレイン電極コンタクトホール１１ゲート端子部コンタクトホール１２ソース端子部コンタクトホール１３画素電極１３ａＩＰＳ電極１４ゲート端子接続パッド１５ソース端子接続パッド１６第２金属膜１７ａ第２写真製版通常膜厚レジストパターン１７ｂ、１７ｃ、１７ｄ、１７ｅ第２写真製版薄膜パ
ターン１８第２写真製版レジストパターンアッシング後の
開口部１９ＴＦＴ部パターン５１ゲート配線５２ゲート絶縁膜５３半導体層５４オーミック層５５ソース配線５６ソース電極５７ドレイン電極５８薄膜トランジスタ半導体活性層５９層間絶縁膜６０コンタクトホール６１画素電極６２端面リークパス１０１ゲート配線１０２ソース配線１０３薄膜トランジスタ（ＴＦＴ）１０４液晶（容量）１０５保持容量１０６コモン電極１０７ゲート端子１０８ソース端子１０９、１１０高抵抗素子１１１配線Ａ１１２配線Ｂ１１３配線Ａ、Ｂの接続部１１４リペア配線１１５切離し線１２０共通配線１２１共通配線引き出し線２１１絶縁性基板２１２ゲート電極およびゲート配線（透明導電体
層）２１３ゲート電極およびゲート配線（金属層）２１４画素電極（透明導電体層）２１５画素電極（金属層）２１６ゲート絶縁膜２１７半導体層（能動層）２１８半導体層（コンタクト層）２１９、２１９ａ、２１９ｂホトレジスト２２０ａソース配線２２０ｂドレイン電極２２０ｃソース電極２２１保持容量電極２２２絶縁膜２２４ゲート端子部２２５ソース端子部２３０半導体領域２３１、２３２画素電極２３３ハーフトーンマスク３０２ソース配線３０５保持容量３０８ソース端子３１４リペア配線３２０共通配線３２１共通配線引出線４１０絶縁性基板４１１ゲート電極／配線４１２ゲート電極／配線（隣接）４１３ゲート絶縁膜４１４半導体層４１５オーミックコンタクト層４１６透明導電体層４１７金属層４１８ホトレジスト４１９保持容量電極４２０保護絶縁膜４２３ゲート端子部４３０半導体領域４４３光透過領域４４５画素電極４４７、４４８ＩＰＳ電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１７Ｍ (72)発明者井上和式熊本県菊池郡西合志町御代志997番地株式会社アドバンスト・ディスプレイ内 (72)発明者吉田卓司熊本県菊池郡西合志町御代志997番地株式会社アドバンスト・ディスプレイ内 (72)発明者中嶋健熊本県菊池郡西合志町御代志997番地株式会社アドバンスト・ディスプレイ内 (72)発明者升谷雄一熊本県菊池郡西合志町御代志997番地株式会社アドバンスト・ディスプレイ内 (72)発明者青木宏憲熊本県菊池郡西合志町御代志997番地株式会社アドバンスト・ディスプレイ内

Claims

【特許請求の範囲】

【請求項１】絶縁性基板、該絶縁性基板上に形成され
た第１の金属パターン、該第１の金属パターン上の絶縁
膜、該絶縁膜上の半導体パターン、該半導体パターン上
の第２の金属パターンを具備し、該半導体パターンは該
第２の金属パターンを内包することを特徴とする薄膜ト
ランジスタアレイ基板。
【請求項２】画素部でのソース電極部において、ソー
ス電極部を内包する部分の半導体パターンが第１の金属
パターン上のみに存在するように形成された請求項１記
載の薄膜トランジスタアレイ基板。
【請求項３】絶縁性基板、該基板と該基板上に形成さ
れたゲート配線、該ゲート配線上のゲート絶縁膜、該ゲ
ート絶縁膜上の半導体層、該半導体層上のソース配線、
ソース電極、ドレイン電極および該ドレイン電極上に形
成された画素電極を具備し、該半導体パターンは該ソー
ス配線、該ソース電極、該ドレイン電極を内包してお
り、該ドレイン電極上の画素電極は該ドレイン電極の少
なくとも一部と直接的に接していることを特徴とする薄
膜トランジスタアレイ基板。
【請求項４】絶縁性基板、該基板と該基板上に形成さ
れたゲート配線、該ゲート配線上のゲート絶縁膜、該ゲ
ート絶縁膜上の半導体層、該半導体層上のソース配線、
ソース電極、ドレイン電極、該ソース配線、該ソース電
極、該ドレイン電極上に形成された層間絶縁膜、該層間
絶縁膜上に形成された画素電極を具備し、該半導体パタ
ーンは該ソース配線、該ソース電極、該ドレイン電極を
内包しており、該層間絶縁膜を貫通し、該ドレイン電極
に達する第１のコンタクトホールおよび該ソース配線に
達する第２のコンタクトホールと、該ゲート絶縁膜およ
び該層間絶縁膜を貫通し該ゲート配線に達する第３のコ
ンタクトホールを有し、該第１〜３のコンタクトホール
は該画素電極材料のパターンで覆われていることを特徴
とする薄膜トランジスタアレイ基板。
【請求項５】画素部のソース電極部において、ソース
電極部を内包する部分の半導体パターンがゲート配線上
のみに存在するように形成された請求項４記載の薄膜ト
ランジスタアレイ基板。
【請求項６】絶縁基板上に第１の金属薄膜を成膜した
後に、第１の写真製版、エッチング工程でゲート配線を
形成し、その後、ゲート絶縁膜、半導体膜とオーミック
コンタクト膜、第２の金属膜を成膜し、その後、第２の
写真製版工程でレジストパターンをソース配線、ソース
電極、ドレイン電極、および薄膜トランジスタの半導体
活性層該当部に、少なくとも該半導体活性層該当部で、
その他の部分よりもレジスト膜厚が薄くなるように形成
し、その後第２の金属膜をエッチングしてソース配線、
ソース電極、ドレイン電極を形成し、その後該オーミッ
クコンタクト膜および該半導体膜をエッチングし、その
後レジストを薄膜化し、該薄膜トランジスタ活性層該当
部のレジストを除去し、その後第２の金属膜をエッチン
グして該半導体活性層該当部上の第２の金属膜を除去
し、その後半導体活性層該当部上のオーミック膜を除去
し、その後に、第３の写真製版、エッチング工程で該ゲ
ート絶縁膜をパターニングしてゲート配線上に達するコ
ンタクトホールを形成し、その後導電膜を成膜し、第４
の写真製版、エッチング工程で画素電極を該ドレイン電
極に接続するよう形成することを特徴とする薄膜トラン
ジスタアレイ基板の製造方法。
【請求項７】絶縁基板上に第１の金属薄膜を成膜した
後に、第１の写真製版、エッチング工程でゲート配線を
形成し、その後、ゲート絶縁膜、半導体膜とオーミック
コンタクト膜、第２の金属膜を成膜し、その後、第２の
写真製版工程でレジストパターンをソース配線、ソース
電極、ドレイン電極、および薄膜トランジスタの半導体
活性層該当部に、少なくとも該半導体活性層該当部で、
その他の部分よりもレジスト膜厚が薄くなるように形成
し、その後第２の金属膜をエッチングしてソース配線、
ソース電極、ドレイン電極を形成し、その後該オーミッ
クコンタクト膜および該半導体膜をエッチングし、その
後レジストを薄膜化し、該薄膜トランジスタ活性層該当
部のレジストを除去し、その後第２の金属膜をエッチン
グして該半導体活性層該当部上の第２の金属膜を除去
し、その後半導体活性層該当部上のオーミック膜を除去
し、その後に、第３の写真製版、エッチング工程で該ゲ
ート絶縁膜をパターニングしてゲート配線上に達するコ
ンタクトホールを形成し、その後導電膜を成膜し、第４
の写真製版、エッチング工程で画素電極を該ドレイン電
極に接続するよう形成し、ソース端子を該ソース配線に
接続するよう形成し、ゲート端子をコンタクトホールを
介して該ゲート配線に接続するよう形成することを特徴
とする薄膜トランジスタアレイ基板の製造方法。
【請求項８】絶縁基板上に第１の金属薄膜を成膜した
後に、第１の写真製版、エッチング工程でゲート配線を
形成し、その後、ゲート絶縁膜、半導体膜とオーミック
コンタクト膜、第２の金属膜を成膜し、その後、第２の
写真製版工程でレジストパターンをソース配線、ソース
電極、ドレイン電極、および薄膜トランジスタの半導体
活性層該当部に、少なくとも該半導体活性層該当部で、
その他の部分よりもレジスト膜厚が薄くなるように形成
し、その後第２の金属膜をエッチングしてソース配線、
ソース電極、ドレイン電極を形成し、その後該オーミッ
クコンタクト膜および該半導体膜をエッチングし、その
後レジストを薄膜化し、該薄膜トランジスタ活性層該当
部のレジストを除去し、その後第２の金属膜をエッチン
グして該半導体活性層該当部上の第２の金属膜を除去
し、その後半導体活性層該当部上のオーミック膜を除去
し、その後、層間絶縁膜を成膜し、その後に第３の写真
製版、エッチング工程で該ゲート絶縁膜および層間絶縁
膜をパターニングして、該ドレイン電極に達する第１の
コンタクトホールおよび該ソース配線に達する第２のコ
ンタクトホールと、ゲート配線に達する第３のコンタク
トホールを形成し、その後導電膜を成膜し、第４の写真
製版、エッチング工程で画素電極を該第１のコンタクト
ホールを介して該ドレイン電極に接続するよう形成し、
ソース端子を該第２のコンタクトホールを介して該ソー
ス配線に接続するよう形成し、ゲート端子を該第３のコ
ンタクトホールを介して該ゲート配線に接続するよう形
成することを特徴とする薄膜トランジスタアレイ基板の
製造方法。
【請求項９】絶縁基板上に第１の金属薄膜を成膜した
後に、第１の写真製版、エッチング工程でゲート配線お
よびソース配線変換部を形成し、その後、ゲート絶縁
膜、半導体膜とオーミックコンタクト膜、第２の金属膜
を成膜し、その後、第２の写真製版工程でレジストパタ
ーンをソース配線、ソース電極、ドレイン電極、および
薄膜トランジスタの半導体活性層該当部に、少なくとも
該半導体活性層該当部で、その他の部分よりもレジスト
膜厚が薄くなるように形成し、その後第２の金属膜をエ
ッチングしてソース配線、ソース電極、ドレイン電極を
形成し、その後該オーミックコンタクト膜および該半導
体膜をエッチングし、その後レジストを薄膜化し、該薄
膜トランジスタ活性層該当部のレジストを除去し、その
後第２の金属膜をエッチングして該半導体活性層該当部
上の第２の金属膜を除去し、その後半導体活性層該当部
上のオーミック膜を除去し、その後に第３の写真製版、
エッチング工程で該ゲート絶縁膜をパターニングして、
該ドレイン電極に達する第１のコンタクトホールおよび
該ソース配線に達する第２のコンタクトホールと、ゲー
ト配線に達する第３のコンタクトホールおよびソース配
線変換部においてゲート配線に達する第４のコンタクト
ホール、ソース配線に達する第５のコンタクトホールを
形成し、その後導電膜を成膜し、第４の写真製版、エッ
チング工程で画素電極を該第１のコンタクトホールを介
して該ドレイン電極に接続するよう形成し、ソース端子
を該第２、第４および第５のコンタクトホールを介して
該ソース配線に接続するよう形成し、ゲート端子を該第
３のコンタクトホールを介して該ゲート配線に接続する
よう形成することを特徴とする薄膜トランジスタアレイ
基板の製造方法。
【請求項１０】絶縁基板上に第１の金属薄膜を成膜し
た後に、第１の写真製版、エッチング工程でゲート配線
およびソース配線変換部を形成し、その後、ゲート絶縁
膜、半導体膜とオーミックコンタクト膜、第２の金属膜
を成膜し、その後、第２の写真製版工程でレジストパタ
ーンをソース配線、ソース電極、ドレイン電極、および
薄膜トランジスタの半導体活性層該当部に、少なくとも
該半導体活性層該当部で、その他の部分よりもレジスト
膜厚が薄くなるように形成し、その後第２の金属膜をエ
ッチングしてソース配線、ソース電極、ドレイン電極を
形成し、その後該オーミックコンタクト膜および該半導
体膜をエッチングし、その後レジストを薄膜化し、該薄
膜トランジスタ活性層該当部のレジストを除去し、その
後第２の金属膜をエッチングして該半導体活性層該当部
上の第２の金属膜を除去し、その後半導体活性層該当部
上のオーミック膜を除去し、その後、層間絶縁膜を成膜
し、その後に第３の写真製版、エッチング工程で該ゲー
ト絶縁膜および層間絶縁膜をパターニングして、該ドレ
イン電極に達する第１のコンタクトホールおよび該ソー
ス配線に達する第２のコンタクトホールと、ゲート配線
に達する第３のコンタクトホールおよびソース配線変換
部で第１の金属膜に達する第４のコンタクトホール、第
２の金属膜に達する第５のコンタクトホールを形成し、
その後導電膜を成膜し、第４の写真製版、エッチング工
程で画素電極を該第１のコンタクトホールを介して該ド
レイン電極に接続するよう形成し、ソース端子を該第
２、第４および第５のコンタクトホールを介して該ソー
ス配線に接続するよう形成し、ゲート端子を該第３のコ
ンタクトホールを介して該ゲート配線に接続するよう形
成することを特徴とする薄膜トランジスタアレイ基板の
製造方法。
【請求項１１】ゲート配線・ゲート電極は上層の金属
層と下層の透明導電体層の２層からなり、画素電極は、
前記ゲート配線・ゲート電極の透明導電体層と同層の透
明導電体層から形成され、保持容量電極はソース配線と
同層の電極材料で形成されて画素電極に接続されてお
り、画素電極部でゲート配線・ゲート電極の上層の金属
層が除去されていることを特徴とする液晶表示装置の薄
膜トランジスタアレイ基板。
【請求項１２】ゲート配線・ゲート電極および共通配
線は上層の金属層と下層の透明導電体層の２層からな
り、画素電極は、前記ゲート配線・ゲート電極の透明導
電体層と同層の透明導電体層から形成され、保持容量電
極はソース配線と同層の電極材料で形成されて画素電極
に接続されており、画素電極部でゲート配線・ゲート電
極の上層の金属層が除去されていることを特徴とする液
晶表示装置の薄膜トランジスタアレイ基板。
【請求項１３】ゲート配線・ゲート電極は上層の金属
層と下層の透明導電体層の２層からなり、画素電極は、
前記ゲート配線・ゲート電極の透明導電体層と同層の透
明導電体層から形成され、保持容量電極はソース配線と
同層の電極材料で形成されて画素電極に接続されてお
り、画素電極部でゲート配線・ゲート電極の上層の金属
層が除去されており、ソース配線材料あるいはソース配
線が多層膜の場合は少なくともソース配線最下層の材料
が画素電極上の金属膜と同一の材料であることを特徴と
する液晶表示装置の薄膜トランジスタアレイ基板。
【請求項１４】ゲート配線・ゲート電極および共通配
線は上層の金属層と下層の透明導電体層の２層からな
り、画素電極は、前記ゲート配線・ゲート電極の透明導
電体層と同層の透明導電体層から形成され、保持容量電
極はソース配線と同層の電極材料で形成されて画素電極
に接続されており、画素電極部でゲート配線・ゲート電
極の上層の金属層が除去されており、ソース配線材料あ
るいはソース配線が多層膜の場合は少なくともソース配
線最下層の材料が画素電極上の金属膜と同一の材料であ
ることを特徴とする液晶表示装置の薄膜トランジスタア
レイ基板。
【請求項１５】ゲート配線・ゲート電極は金属層と透
明導電体層の少なくとも２層からなり、その金属層は透
明導電体層の上層に形成されており、画素電極は、前記
ゲート配線・ゲート電極の透明導電体層と同層の透明導
電体層から形成され、ゲート絶縁膜、半導体層が少なく
とも前記ゲート電極上に形成され、その半導体層に接す
るようにソース・ドレイン電極が形成され、ソース・ド
レイン電極間の半導体層のうちｎ⁺−Ｓｉ層は少なくと
も取り除かれており、保持容量電極はソース配線と同層
の電極材料で形成されて画素電極に接続されており、ゲ
ート配線あるいはゲート配線と同時に形成された金属層
と透明導電体層の少なくとも２層からなる保持容量配線
と、少なくともゲート絶縁膜をはさんで前記保持容量電
極がゲート配線と対向することにより保持容量を形成
し、画素電極上で光を透過する部分上は少なくともゲー
ト絶縁膜、半導体層、少なくとも２層からなるゲート配
線・ゲートを電極形成した際に同時に形成した画素電極
のうち金属層が少なくとも除去されおり、隣り合うソー
ス配線が半導体層で短絡しないように半導体層の少なく
とも一部が除去されており、半導体層の直下のゲート絶
縁膜厚がそれ以外のゲート絶縁層の膜厚より厚くなって
いることを特徴とする液晶表示装置の薄膜トランジスタ
アレイ基板。
【請求項１６】ゲート配線・ゲート電極および共通配
線は金属層と透明導電体層の少なくとも２層からなり、
その金属層は透明導電体層の上部に形成されており、画
素電極は、前記ゲート配線・ゲート電極の透明導電体層
と同層の透明導電体層から形成され、ゲート絶縁膜、半
導体層が少なくとも前記ゲート電極上に形成され、その
半導体層に接するようにソース・ドレイン電極が形成さ
れ、ソース・ドレイン電極間の半導体層のうちｎ⁺−Ｓ
ｉ層は少なくとも取り除かれており、保持容量電極はソ
ース配線と同層の電極で形成され画素電極に接続されて
おり、ゲート配線あるいはゲート配線と同時に形成され
た金属層と透明導電体層の少なくとも２層からなる保持
容量配線と、少なくともゲート絶縁膜をはさんで前記保
持容量電極が共通配線と対向することにより保持容量を
形成し、画素電極上で光を透過する部分上は少なくとも
ゲート絶縁膜、半導体層、少なくとも２層からなるゲー
ト配線・ゲート電極を形成した際に同時に形成した画素
電極のうち金属層が少なくとも除去されおり、隣り合う
ソース配線が半導体層で短絡しないように半導体層の少
なくとも一部が除去されており、半導体層の直下のゲー
ト絶縁膜厚がそれ以外のゲート絶縁層の膜厚より厚くな
っていることを特徴とする液晶表示装置の薄膜トランジ
スタアレイ基板。
【請求項１７】ゲート電極・ゲート配線および画素電
極を透明導電体層と金属層の少なくとも２層からなる構
成とし、金属層が透明導電体層の上層になるように成膜
し、それを前記それぞれのパターン形状のホトレジスト
を用いてエッチングを行ないそれぞれの所定のパターン
を形成する工程と、ゲート絶縁膜、半導体層を形成する
工程と、それを前記それぞれのパターン形状のホトレジ
ストを用いてエッチングを行ない画素電極を露出させる
工程と、その露出した画素電極上において前記少なくと
も２層構造の画素電極において上部にある金属層をエッ
チングで取り除く工程と、ドレイン電極・ソース電極・
ソース配線を形成する工程を含むことを特徴とする液晶
表示装置の薄膜トランジスタアレイ基板の製造方法。
【請求項１８】ゲート電極・ゲート配線および画素電
極を透明導電体層と金属層の少なくとも２層からなる構
成とし、金属層が透明導電体層の上層になるように成膜
し、それを前記それぞれのパターン形状のホトレジスト
を用いてエッチングを行ないそれぞれの所定のパターン
を形成する工程と、ゲート絶縁膜、半導体層を形成する
工程と、それを前記それぞれのパターン形状のホトレジ
ストを用いてエッチングを行ない画素電極を露出させる
工程と、ドレイン電極・ソース電極・ソース配線金属層
を成膜し、前記それぞれのパターン形状のホトレジスト
を用いてエッチングを行ないドレイン電極・ソース電極
・ソース配線を形成する工程を含み、前記露出した画素
電極の前記少なくとも２層構造において上層にある金属
層を取り除くことを特徴とする液晶表示装置の薄膜トラ
ンジスタアレイ基板の製造方法。
【請求項１９】ゲート電極・ゲート配線および画素電
極を透明導電体層と金属層の少なくとも２層からなる構
成とし、金属が透明導電体層の上層になるように成膜
し、それを前記それぞれのパターン形状のホトレジスト
を用いてエッチングを行ないそれぞれの所定のパターン
を形成する工程と、ゲート絶縁膜、半導体層を形成する
工程と、ホトレジストの厚みを少なくとも半導体層を残
す部分を厚くした領域Ａと、少なくとも画素電極の光を
透過する部分を露出させるためホストレジストを除去し
た領域Ｃと、それ以外の部分のホトレジストの厚みを半
導体層の部分の厚みより薄くした領域Ｂを形成する工程
と、半導体層、ゲート絶縁層を前記厚み形状のホトレジ
ストを用いてそれぞれの形状のパターンでエッチングを
行ない画素電極を露出させる工程と、その露出した画素
電極において前記少なくとも２層構造の上層にある金属
層をエッチングで取り除く工程と、領域Ａのホトレジス
トを残しつつ領域Ｂ上からホトレジストを取り除く工程
と、領域Ａ以外の部分の半導体層を取り除く工程と、ソ
ース・ドレイン電極を形成する工程を含むことを特徴と
する液晶表示装置の薄膜トランジスタアレイ基板の製造
方法。
【請求項２０】ゲート電極・ゲート配線、画素電極お
よび共通配線を透明導電体層と金属層の少なくとも２層
からなる構成とし、金属層が透明導電体層の上層になる
ように成膜し、それを前記それぞれのパターン形状のホ
トレジストを用いてエッチングを行ないそれぞれの所定
のパターンを形成する工程と、ゲート絶縁膜、半導体層
を形成する工程と、ホトレジストの厚みを、少なくとも
半導体層を残す部分を厚くした領域Ａと、少なくとも画
素電極の光を透過する部分を露出させるためホトレジス
トを除去した領域Ｃと、それ以外の部分のホトレジスト
の厚みを半導体層の部分の厚みより薄くした領域Ｂを形
成する工程と、半導体層、ゲート絶縁層を前記厚み形状
のホトレジストを用いてそれぞれの形状のパターンでエ
ッチングを行ない画素電極を露出させる工程と、その露
出した画素電極において前記少なくとも２層構造の上層
にある金属層をエッチングで取り除く工程と、領域Ａの
ホトレジストを残しつつ領域Ｂ上からホトレジストを取
り除く工程と、領域Ａ以外の部分の半導体層と取り除く
工程と、ソース・ドレイン電極を形成する工程を含むこ
とを特徴とする液晶表示装置の薄膜トランジスタアレイ
基板の製造方法。
【請求項２１】ゲート電極・ゲート配線および画素電
極を透明導電体層と金属層の少なくとも２層からなる構
成とし、金属層が透明導電体層の上層になるように成膜
し、それを前記それぞれのパターン形状のホトレジスト
を用いてエッチングを行ないそれぞれの所定のパターン
を形成する工程と、ゲート絶縁膜、半導体層を形成する
工程と、ホトレジストの厚みを、少なくとも半導体層を
残す部分を厚くした領域Ａと、少なくとも光を透過する
部分の画素電極を露出させるためホトレジストを除去し
た領域Ｃと、それ以外の部分のホトレジストの厚みを半
導体層の部分の厚みより薄くした工程と領域Ｂを形成す
る工程と、半導体層、ゲート絶縁層を前記厚み形状のホ
トレジストを用いてそれぞれの形状のパターンでエッチ
ングを行ない画素電極を露出させる工程と、領域Ａのホ
トレジストを残しつつ領域Ｂ上からホトレジストを取り
除く工程と、領域Ａ以外の部分の半導体層と取り除く工
程と、ゲート配線の上層に適用したものと同じ金属材料
からなるソース・ドレイン電極を形成する工程と、その
露した画素電極において前記少なくとも２層構造の上層
にある金属層をソース・ドレイン電極をエッチングで取
り除く工程で同時に取り除く工程を含むことを特徴とす
る液晶表示装置の薄膜トランジスタアレイ基板の製造方
法。
【請求項２２】ソース配線とゲート配線がマトリクス
上に形成されており、その交差部に薄膜トランジスタお
よび液晶に電圧を印加する画素電極が少なくとも存在
し、ゲート電極、その上部に形成されたゲート絶縁膜お
よび少なくともゲート電極上でゲート絶縁膜に接するよ
うに形成された半導体層と、半導体層上に少なくとも一
部が接するように形成され透明導電膜とその上に形成さ
れた金属膜の少なくとも２層からなるソース電極、ソー
ス配線およびドレイン電極を備え、ドレイン電極と画素
電極は、透明導電膜自体により接続されており、画素電
極の光を透過する部分は、その直上の保護膜、金属膜が
取り除かれていることを特徴とする液晶表示装置の薄膜
トランジスタアレイ基板。
【請求項２３】ゲート電極上に少なくともゲート絶縁
膜および半導体層を形成する工程と、ホトレジストの厚
みを半導体層を残す部分を厚くした領域（Ａ）と、少な
くともゲート配線を露出させるためホトレジストを除去
した領域（Ｃ）と、それ以外の部分であってホトレジス
トの厚みを半導体層の部分の厚みより薄くした領域
（Ｂ）とを形成する工程と、半導体層、ゲート絶縁層を
前記厚みが異なるホトレジストを用いてエッチングを行
い、少なくともゲート配線上のゲート絶縁膜、半導体層
を取り除き、ゲート電極の一部を露出させる工程と、ホ
トレジストの厚みを低減させ、領域（Ａ）のホトレジス
トを残しつつ領域（Ｂ）のホトレジストを取り除く工程
と、そのホトレジストを用いて領域（Ａ）以外の部分の
半導体層を取り除く工程を含むことを特徴とする液晶表
示装置の薄膜トランジスタアレイ基板の製造方法。
【請求項２４】ゲート電極・ゲート配線用の導電性物
質を成膜し、それをゲート電極、ゲート配線のパターン
形状のホトレジストを用いてエッチングを行い、それぞ
れの所定のパターンを形成する工程と、ゲート絶縁膜、
半導体層を形成する工程と、ホトレジストの厚みを半導
体層を残す部分を厚くした領域（Ａ）と、少なくともゲ
ート配線の一部を露出させるためホトレジストを除去し
た領域（Ｃ）と、それ以外の部分であってホトレジスト
の厚みを半導体層の部分の厚みより薄くした領域（Ｂ）
とを形成する工程と、半導体層、ゲート絶縁層を前記形
状のホトレジストを用いてエッチングを行いゲート配線
の少なくとも一部を露出させる工程と、領域Ａのホトレ
ジストを残しつつ領域（Ｂ）のホトレジストを取り除く
工程と、そのホトレジストを用いて領域（Ａ）以外の部
分の半導体層を取り除く工程と、少なくとも一部が半導
体層に接するように形成された透明導電層とその上に形
成された金属層がソース・ドレイン電極のパターン形状
のホトレジストを用いてソース・ドレイン電極を形成す
る工程と、保護膜を形成する工程と、その保護膜の少な
くとも画素電極上の光を透過する部分を取り除く工程
と、画素電極上に形成された保護膜が取り除かれた領域
から透明導電層上の金属層を取り除いて画素電極を形成
する工程とを含むことを特徴とする液晶表示装置の薄膜
トランジスタアレイ基板の製造方法。
【請求項２５】薄膜トランジスタを内包する領域と、
ソース配線の少なくとも一部およびソース電極を内包す
る領域を有するパターンの半導体層を有し、画素部にお
いて前記半導体層のパターンのソース電極を内包する部
分が前記ゲート配線上のみに存在するように形成された
請求項１１、１２、１３、１４、１５、１６または２２
記載の薄膜トランジスタアレイ基板。
【請求項２６】前記半導体層を形成する工程におい
て、前記半導体層のパターンを、薄膜トランジスタを内
包する領域と、ソース配線の少なくとも一部およびソー
ス電極を内包する領域とを有し、画素部において前記半
導体層のパターンのソース電極を内包する部分がゲート
配線上のみに存在するように形成する請求項１７、１
８、１９、２０、２１、２３または２４記載の薄膜トラ
ンジスタアレイ基板の製造方法。
【請求項２７】請求項６、７、８、９、１０、１７、
１８、１９、２０、２１、２３または２４記載の製造方
法を用いて製造した薄膜トランジスタアレイ基板を備え
た液晶表示装置。
【請求項２８】請求項１、２、３、４、５、１１、１
２、１３、１４、１５、１６または２２記載の薄膜トラ
ンジスタアレイ基板を用いて製造した液晶表示装置。