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KR100408742B1 - 집적회로소자의 캐패시터 및 그 제조방법 - Google Patents

집적회로소자의 캐패시터 및 그 제조방법 Download PDF

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KR100408742B1
KR100408742B1 KR10-2001-0025553A KR20010025553A KR100408742B1 KR 100408742 B1 KR100408742 B1 KR 100408742B1 KR 20010025553 A KR20010025553 A KR 20010025553A KR 100408742 B1 KR100408742 B1 KR 100408742B1
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forming
interlayer insulating
layer
contact hole
buried contact
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이공수
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삼성전자주식회사
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Abstract

본 발명은 집적회로소자의 캐패시터 및 그 제조방법에 관한 것으로서, 본 발명의 캐패시터는 반도체 기판 상에 형성되고, 매몰 콘택홀이 형성된 제 1 층간절연층과, 매몰 콘택홀 내에 소정 높이로 일부만 충진되어 형성된 매몰 콘택 플러그와, 매몰 콘택 플러그가 충진되지 않은 매몰 콘택홀 상부 내측벽에 형성된 확산방지 스페이서와, 제 1 층간절연층 상에 형성되고, 상기 매몰 콘택홀 보다 큰 사이즈를 가지며, 내부 바닥에는 상기 확산방지 스페이서 및 매몰 콘택 플러그의 상부 표면이 노출된 홈이 형성된 제 2 층간절연층과, 홈 내의 바닥과 측벽에 표면 프로파일을 따라 균일한 두께로 형성된 장벽층과, 장벽층 상에 균일한 두께로 형성된 하부전극과, 하부전극 및 상기 제 2 층간절연층의 상부 표면에 균일한 두께로 형성된 유전체층과, 유전체층 상에 균일한 두께로 형성된 상부전극을 포함한다.
따라서, 본 발명에서는 장벽층과 층간절연층의 계면을 타고 확산되는 산소의 유입을 확산방지 스페이서에 의해 차단할 수 있어서 플러그의 산화를 방지할 수 있다.

Description

집적회로소자의 캐패시터 및 그 제조방법{CAPACITOR IN INTEGRATED CIRCUITS DEVICE AND METHOD THEREFOR}
본 발명은 집적회로소자의 캐패시터 및 그 제조방법에 관한 것으로서, 특히 디램과 같은 반도체 메모리장치에서 MIM(METAL-INSULATOR-METAL) 캐패시터의 고유전율의 유전체층 증착공정에 의해 매몰 콘택 플러그의 산화를 방지하기 위한 캐패시터 및 그 제조방법에 관한 것이다.
최근 DRAM과 같은 반도체 메모리 소자의 집적도가 증가함에 따라 제한된 셀 면적에서 충분한 캐패시턴스를 얻기 위한 여러 가지 방법들이 연구되어지고 있다.
셀 캐패시턴스를 증가시키기 위한 방법으로는 캐패시터 유전막으로 높은 유전율을 갖는 물질을 적용하는 방법과 HSG(Hemisphere Silicon Grain) 성장을 이용한 셀의 유효면적을 증가시키는 방법, 유전막으로 고유전율 물질을 사용하는 방법 등이 있다.
따라서, 유전체 재료로는 실리콘 산화막이나 질화막 대신에 고유전율을 가진 Ta2O5, Al2O3, (Ba, Sr)TiO3[BST], SrTiO3[ST], Pb(Zi, Ti)O3[PLZT], SBT같은 금속 산화막이 채택되고 있다.
Ta2O5 유전체막은 CVD(Chemical Vaporation Deposition)로 증착하더라도 막내에 산소결합이 결여된 곳(oxygen vacancy)이 존재하게 된다. 그러므로, 통상적으로 이를 보완하기 위하여 증착시에 UV O3처리를 수행한다. 또한, 유전율을 높이기 위하여 증착 후에 산소분위기에서 열처리를 하여 결정화 과정을 거치게 된다.
이와 같은 Ta2O5 유전체막은 증착시 또는 증착 후의 산소 분위기의 처리공정이 수반되고, 이러한 산소분위기 처리공정시에 스토리지 노드가 산소와 반응하여 산화된다. 이와 같은 산화막의 생성은 결국 캐패시터 유전체층의 두께를 증가시키고 유전율을 저하시키므로 캐패시턴스를 떨어뜨린다.
그러므로, 기존의 폴리실리콘 전극의 사용이 제한되므로 새로운 전극물질 및 전극구조가 요구된다. 백금은 실리콘과 반응성이 크기 때문에 폴리실리콘으로 구성된 매몰 콘택 플러그와 격리시킬 수 있는 장벽층이 필요하다. 통상적으로 장벽층으로는 티타늄 또는 탄탈 질화막이 사용되고 있다.
그러나, 하부전극의 증착과정이나 유전체층의 증착 후에 결정화 처리를 위한 산소 분위기의 열처리시 절연층과 장벽층의 계면을 따라 산소가 확산되고 이러한 산소가 매몰 콘택 플러그까지 도달되어 매몰 콘택 플러그의 표면을 산화시키는 문제점이 제시되었다.
매몰 콘택 플러그의 산화는 결국 캐패시터의 캐패시턴스를 떨어드린다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 산소의 확산통로 상에 확산 방지막을 형성함으로써 매몰 콘택 플러그의 산화를 방지할 수 있는 캐패시터 및 그 제조방법을 제공하는 데 있다.
도 1은 종래의 오목형 MIM 캐패시터의 단면도.
도 2는 종래의 볼록형 MIM 캐패시터의 단면도.
도 3은 본 발명에 의한 오목형 MIM 캐패시터의 일실시예의 단면도.
도 4는 본 발명에 의한 오목형 MIM 캐패시터의 다른 실시예의 단면도.
도 5는 본 발명에 의한 볼록형 MIM 캐패시터의 단면도.
도 6 내지 도 11은 본 발명에 의한 오목형 MIM 캐패시터의 공정순서도.
도 12 내지 도 16은 본 발명에 의한 볼록형 MIM 캐패시터의 공정순서도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 기판 12 : 제 1 층간절연층
14 : 매몰 콘택 플러그 18 : 제 2 층간절연층
20 : 홈 22 : 장벽층
24 : 하부전극층 26 : 유전층
28 : 상부전극층 32 : 확산 방지 측벽 스페이서
34 : 이격거리 36 : 확산 방치층
상기 목적을 달성하기 위하여 본 발명의 제 1 캐패시터는 반도체 기판 상에 형성되고, 매몰 콘택홀이 형성된 제 1 층간절연층과, 상기 매몰 콘택홀 내에 소정 높이로 일부만 충진되어 형성된 매몰 콘택 플러그와, 상기 매몰 콘택 플러그가 충진되지 않은 매몰 콘택홀 상부 내측벽에 형성된 확산방지 스페이서와, 상기 제 1 층간절연층 상에 형성되고, 상기 매몰 콘택홀 보다 큰 사이즈를 가지며, 내부 바닥에는 상기 확산방지 스페이서 및 매몰 콘택 플러그의 상부 표면이 노출된 홈이 형성된 제 2 층간절연층과, 상기 홈 내의 바닥과 측벽에 표면 프로파일을 따라 균일한 두께로 형성된 장벽층과, 상기 장벽층 상에 균일한 두께로 형성된 하부전극과, 상기 하부전극 및 상기 제 2 층간절연층의 상부 표면에 균일한 두께로 형성된 유전체층과, 상기 유전체층 상에 균일한 두께로 형성된 상부전극을 구비한 것을 특징으로 한다.
본 발명에서 확산방지 스페이서는 질화막보다 막질이 치밀한 Al2O3으로 구성하는 것이 바람직하다.
본 발명에서 상부전극 및 하부전극은 Pt, Ru, Ir, RuOx, IrOx, 또는 이들의 조합 또는 복합구조로 된 것이고, 장벽층은 TiN, TiSiN 또는 TaN으로 구성되고, 유전체층은 Ta2O5, TaOxNy, Al2O3, (Ba, Sr)TiO3[BST], SrTiO3[ST], Pb(Zi, Ti)O3[PLZT], SBT 또는 이들의 조합 중 어느 하나로 구성된 것이다.
본 발명에서, 제 1 층간절연층과 제 2 층간절연층 사이에 Al2O3의 확산 방지층이 더 구비되는 것이 바람직하다.
본 발명의 제 1 캐패시터의 바람직한 제 1 제조방법은 반도체 기판 상에 제 1 층간절연층을 형성하는 단계와, 상기 제 1 층간절연층에 매몰 콘택홀을 형성하는 단계와, 상기 매몰 콘택홀 내에 소정 높이로 일부만 충진되도록 매몰 콘택 플러그를 형성하는 단계와, 상기 매몰 콘택 플러그가 충진되지 않은 매몰 콘택홀 내의프로파일을 따라 균일한 두께의 확산방지 스페이서를 형성하는 단계와, 상기 결과물 상에 제 2 층간절연층을 형성하는 단계와, 상기 매몰 콘택홀 보다 큰 사이즈를 가지며, 내부 바닥에는 상기 매몰 콘택 플러그의 상부 표면 및 확산방지 스페이서가 노출되도록 상기 제 2 층간절연막을 식각하여 홈을 형성하는 단계와, 상기 홈 내의 바닥과 측벽에 표면 프로파일을 따라 균일한 두께로 장벽층을 형성하는 단계와, 상기 장벽층 상에 균일한 두께로 하부전극을 형성하는 단계와, 상기 하부전극 및 상기 제 2 층간절연층의 상부 표면에 균일한 두께로 유전체층을 형성하는 단계와, 상기 유전체층의 결정화를 위하여 산소분위기에서 유전체층을 열처리하는 단계와, 상기 유전체층 상에 균일한 두께로 상부전극을 형성하는 단계를 구비한 것을 특징으로 한다.
본 발명의 제 1 캐패시터의 바람직한 제 2 제조방법은 반도체 기판 상에 제 1 층간절연층을 형성하는 단계와, 상기 제 1 층간절연층에 매몰 콘택홀을 형성하는 단계와, 상기 매몰 콘택홀 내에 소정 높이로 일부만 충진되도록 매몰 콘택 플러그를 형성하는 단계와, 상기 제 1 층간절연막의 상부표면과 상기 매몰 콘택 플러그가 충진되지 않은 매몰 콘택홀 내의 프로파일을 따라 균일한 두께의 확산방지층을 형성하는 단계와, 상기 확산방지층 상에 제 2 층간절연층을 형성하는 단계와, 상기 매몰 콘택홀 보다 큰 사이즈를 가지며, 내부 바닥에는 상기 매몰 콘택 플러그의 상부 표면이 노출되고, 상기 매몰 콘택홀 상부 내측벽에는 확산방지 스페이서가 남도록 상기 제 2 층간절연막 및 노출된 확산방지층을 식각하여 홈을 형성하는 단계와, 상기 홈 내의 바닥과 측벽에 표면 프로파일을 따라 균일한 두께로 장벽층을 형성하는 단계와, 상기 장벽층 상에 균일한 두께로 하부전극을 형성하는 단계와, 상기 하부전극 및 상기 제 2 층간절연층의 상부 표면에 균일한 두께로 유전체층을 형성하는 단계와, 상기 유전체층의 결정화를 위하여 산소분위기에서 유전체층을 열처리하는 단계와, 상기 유전체층 상에 균일한 두께로 상부전극을 형성하는 단계를 구비한 것을 특징으로 한다.
본 발명의 제 2 캐패시터는 반도체 기판 상에 형성되고, 매몰 콘택홀이 형성된 제 1 층간절연층과, 상기 매몰 콘택홀 내에 소정 높이로 일부만 충진되어 형성된 매몰 콘택 플러그와, 상기 매몰 콘택 플러그가 충진되지 않은 매몰 콘택홀 상부 내측벽에 형성된 확산방지 스페이서와, 상기 제 1 층간절연층의 매몰 콘택홀 입구 주변 및 매몰 콘택홀 내의 표면 프로파일을 따라 균일한 두께로 형성된 장벽층과, 상기 장벽층 상에 소정 높이로 두껍게 형성된 하부전극과, 상기 하부전극 및 상기 제 2 층간절연층의 표면 프로파일을 따라 균일한 두께로 형성된 유전체층과, 상기 유전체층 상에 균일한 두께로 형성된 상부전극을 구비한 것을 특징으로 한다.
본 발명의 제 2 캐패시터의 바람직한 제조방법은 반도체 기판 상에 제 1 층간절연층을 형성하는 단계와, 상기 제 1 층간절연층에 매몰 콘택홀을 형성하는 단계와, 상기 매몰 콘택홀 내에 소정 높이로 일부만 충진되도록 매몰 콘택 플러그를 형성하는 단계와, 상기 매몰 콘택홀 상부 내측벽에 확산방지 스페이서를 형성하는 단계와, 상기 제 1 층간절연층의 매몰 콘택홀 입구 주변 및 매몰 콘택홀 내의 표면 프로파일을 따라 균일한 두께로 장벽층을 형성하는 단계와, 상기 장벽층 상에 소정 높이로 두껍게 하부전극을 형성하는 단계와, 상기 하부전극 및 상기 제 2 층간절연층의 표면 프로파일을 따라 균일한 두께로 유전체층을 형성하는 단계와, 상기 유전체층 상에 균일한 두께로 상부전극을 형성하는 단계를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 바람직한 실시예들을 통하여 본 발명을 상세히 설명하고자 한다.
본 발명의 설명에 앞서서 종래 기술을 구체적으로 살펴보면 다음과 같다.
도 1은 종래의 오목형 MIM 캐패시터의 단면구조를 나타내고, 도 2는 종래의 볼록형 MIM 캐패시터의 단면구조를 나타낸다.
오목형 MIM 캐패시터는 반도체 기판(10) 상의 제 1 층간절연층(12)에 형성된 매몰 콘택 플러그(14) 상에 질화막으로 구성된 확산 방지층(16)과 산화막으로 구성된 제 2 층간절연층(18)을 차례로 덮고 제 2 층간절연막(18)에 홈(20)을 파고 홈 내측의 프로파일을 따라 장벽층(22), 하부전극층(24), 유전체층(26) 및 상부전극층(28)을 차례로 적층하여 형성한 것이다.
볼록형 MIM 캐패시터는 반도체 기판(10) 상의 제 1 층간절연층(12)에 형성된 매몰 콘택 플러그(14) 상에 장벽층(22) 및 두꺼운 하부전극층(24)을 적층하고, 이 적층구조를 사진식각공정으로 패터닝하여 노드 분리를 한 다음에 패터닝된 구조물의 프로파일을 따라 유전체층(26) 및 상부전극층(28)을 차례로 적층하여 형성한 것이다.
따라서, 유전체층의 산소 분위기에서 결정화 열처리시 장벽층과 층간절연막의 계면을 따라 형성된 산소확산경로(30)를 타고 매몰 콘택 플러그(14)의 상단부에 산소가 확산되고 이에 폴리실리콘으로 구성된 플러그(14)의 상단부가 산소와 접촉되어 산화되어 절연체인 실리콘 산화막으로 변화되게 된다. 이러한 현상은 캐패시터의 하부전극층과 플러그의 접촉 저항을 증가시키고 결국 셀 캐패시턴스의 신뢰성을 떨어뜨리게 된다.
도시한 바와 같이, 오목형에 비해 볼록형은 산소확산경로(30)가 매우 짧아 오목형에 비하여 산소확산에 의한 플러그 산화현상에 더욱 취약한 구조임을 알 수 있다.
또한, 오목형 MIM 캐패시터의 구조에서는 제 1 층간절연층(12)과 제 2 층간절연층(18) 사이에 질화막을 개재시켜서 산소 확산을 방지하였다.
그러나, 질화막이 없을 경우에 비하여 플러그 상단부의 산화정도가 개선은 되었으나 여전히 산화막이 형성되는 현상을 완전히 차단하지는 못하였다.
그 이유는 확산 방지층으로 사용된 질화막의 막질이 충분히 치밀하지 못한 것과 확산 방지층과 플러그 상단부의 이격거리가 짧다는 것으로 해석되었다.
따라서, 본 발명에서는 플러그의 상단 일부를 제거함으로써 제거된 깊이 만큼 이격거리를 증가시키고, 플러그 상단 일부가 제거된 매몰 콘택 홀의 측벽에 질화막에 비하여 막질이 치밀한 Al2O3으로 구성된 확산 방지 스페이서를 형성하여 후속 공정시 산소 확산에 의해 플러그 상단부가 산화되는 현상을 거의 완벽하게 방지한 것이다.
도 3은 본 발명에 의한 오목형 MIM 캐패시터의 일 실시예의 단면 구조이고, 도 4는 본 발명에 의한 오목형 MIM 캐패시터의 다른 실시예의 단면구조를 나타낸다.
일 실시예의 오목형 MIM 캐패시터는 반도체 기판(10) 상의 제 1 층간절연층(12)에 형성된 매몰 콘택 홀 내에 상단부 깊이(34)까지만 남도록 폴리실리콘을 채워서 플러그(14)를 형성한다. 그리고, 매몰 콘택 홀 내의 플러그가 채워지지 않은 측벽에는 Al2O3으로 된 확산 방지 스페이서(32)를 형성한다. 식각스톱층으로 질화막(35)을 증착하고 그 위에 제 2 층간절연층(18)을 덮고 제 2 층간절연막(18)에 홈(20)을 파고 홈 내측의 프로파일을 따라 장벽층(22), 하부전극층(24), 유전체층(26) 및 상부전극층(28)을 차례로 적층하여 형성한 것이다.
따라서, 확산 방지 스페이서(32)의 높이 만큼 이격거리가 증가되고, 질화막에 비하여 막질이 치밀한 Al2O3막이 산소확산경로 상에 형성되어 플러그(14)의 상단으로 산소확산을 거의 완벽하게 차단할 수 있게 된다.
다른 실시예의 오목형 MIM 캐패시터는 일실시예와 비교하여 제 1 층간절연층(12)와 제 2 층간절연층(18) 사이에 질화막(35) 대신에 Al2O3로 구성된 확산 방지층(36)이 형성된 점이 다르다.
도 5는 본 발명에 의한 볼록형 MIM 캐패시터의 단면 구조를 나타낸다. 본 발명에 의한 볼록형 캐패시터는 반도체 기판(10) 상의 제 1 층간절연층(12)에 형성된 매몰 콘택 홀 내에 상단부 깊이(34)까지 남도록 폴리실리콘을 채워서 플러그(12)를 형성한다. 그리고, 매몰 콘택 홀 내의 플러그가 채워지지 않은 측벽에는 Al2O3로 된 확산 방지 스페이서를 형성한다(32). 이어서, 장벽층(22) 및 두꺼운 하부전극층(24)을 적층하고, 이 적층구조를 사진식각공정으로 패터닝하여 노드 분리를 한 다음에 패터닝된 구조물의 프로파일을 따라 유전체층(26) 및상부전극층(28)을 차례로 적층하여 형성한 것이다.
따라서, 장벽층(22)의 계면을 따라 형성된 산소확산통로가 확산 방지 스페이서(32)의 높이 만큼 길어져 이격거리가 증가되고, 질화막에 비하여 막질이 치밀한 Al2O3막이 산소확산경로 상에 형성되어 플러그(14)의 상단으로 산소확산을 거의 완벽하게 차단할 수 있게 된다.
도 6 내지 도 11를 참조하여 본 발명의 오목형 MIM 캐패시터의 제조방법을 설명하고자 한다.
먼저, 통상적으로 DRAM은 실리콘 기판에 트렌치형 소자분리층을 형성하고, 액티브 영역에 액티브 소자를 형성한다. 통상적으로 액티브 소자는 MOS 트랜지스터로 구성된다.
MOS 트랜지스터는 게이트 산화막 상에 폴리실리콘 및 텅스텐 실리사이드의 적층구조로 된 게이트 전극층을 포함한다. 게이트 전극층은 절연물질인 측벽 스페이서와 마스크 층으로 보호된다. 게이트 전극층을 이온주입 마스크로 사용하여 액티브 영역의 기판 표면에 불순물을 이온주입하여 소스 및 드레인 영역을 형성한다.
드레인 영역 및 소오스 영역의 콘택을 위하여 셀프 얼라인 콘택기술로 콘택을 형성하고 형성된 콘택 내에 폴리실리콘과 같은 도전물질로 채워서 콘택 플러그를 형성한다. 콘택 플러그는 CMP 공정에 의해 서로 독립적으로 분리될 수 있다.
이와 같이 구성된 MOS 트랜지스터를 절연막으로 덮고 절연막의 표면을 CMP 공정으로 평탄하게 가공한다.
절연막에 비트라인 콘택을 형성하고, 드레인 콘택 플러그를 노출시키고 비트라인을 형성한다. 비트라인은 절연물질인 측벽 스페이서와 마스크 층으로 보호된다.
비트라인이 형성된 표면에 절연막을 덮고 마찬가지로 절연막의 표면을 CMP 공정으로 평탄하게 가공한다.
셀캐패시터는 절연막 상에 형성한다.
도 6을 참조하면, 상술한 바와 같이, 셀트랜지스터와 비트라인을 형성한 다음에 반도체 기판(10) 상의 제 1 층간절연층(12)에 매몰 콘택홀(13)을 형성하여 셀트랜지스터의 소오스 영역을 노출시킨다. 이어서, 폴리실리콘을 증착하여 매몰 콘택홀을 메우고, 에치백 공정을 통하여 제 1 층간절연층(12) 상의 폴리실리콘은 제거하고, 오버에치에 의해 콘택홀(13) 내의 폴리실리콘의 상단부 일부를 원하는 깊이까지 제거하여 매몰 콘택 플러그(14)를 형성한다.
여기서, 제 1 층간절연층의 표면상의 폴리실리콘은 CMP 공정으로 제거한 다음에 습식이나 건식 식각방법으로 콘택홀(13) 내의 폴리실리콘의 상단부 일부를 원하는 깊이까지 제거하는 것도 가능하다.
도 7를 참조하면, 콘택홀(13)내에 상단부가 일부 제거된 매몰 콘택 플러그(14)을 형성한 다음에 결과물 표면에 균일하게 50 내지 500Å두께의 Al2O3막(15)을 증착한다.
도 8를 참조하면, Al2O3막(15) 상에 제 2 층간절연층(18)을 두껍게 증착한다. 사진식각공정을 통하여 제 2 층간절연층(18)에 홈(20)을 형성한다. 이 때, 하부의 Al2O3막이 제 2 층간절연층(18)의 식각스톱층으로 역할한다.
홈(20) 바닥에 노출된 Al2O3막을 이방성식각하면 도시한 바와 같이, 매몰 콘택홀의 플러그가 채워지지 않은 측벽에는 확산 방지 스페이서(32)가 남게 된다. 또한, 제 2 층간절연층(18)에 의해 노출되지 않아서 남겨진 Al2O3막은 확산 방지층(36)으로 제공된다.
도 9를 참조하면, 결과물 상에 균일한 두께로 TiN, TiSiN 또는 TaN으로 구성된 장벽층(22)을 증착하고, 장벽층(22) 상에 균일한 두께로 Pt, Ru, Ir, RuOx, IrOx, 또는 이들의 조합 또는 복합구조로 된 하부전극층(24)을 증착한다.
도 10을 참조하면, CMP공정을 통하여 제 2 층간절연층(18)의 상부 표면 상의 장벽층과 하부전극층을 제거하여 각 셀 별로 스토리지 노드를 분리시킨다.
도 11를 참조하면, 결과물 상에 균일한 두께로 Ta2O5, TaOxNy, Al2O3, (Ba, Sr)TiO3[BST], SrTiO3[ST], Pb(Zi, Ti)O3[PLZT], SBT 또는 이들의 조합 중 어느 하나로 구성된 유전체층(26)을 증착하고, 증착된 유전체층(26)을 산소 분위기에서 열처리하여 결정화시킨다.
이어서, 유전체층(26) 상에 균일한 두께로 Pt, Ru, Ir, RuOx, IrOx, 또는 이들의 조합 또는 복합구조로 된 상부전극층(28)을 증착한다.
상술한 제조공정에서 제 2 층간절연층(18)을 증착하기 전에 Al2O3막을 이방성식각하여 확산방지 스페이서(32)를 먼저 형성할 수도 있다. 이 경우에는 제 1 층간절연층(12)과 제 2 층간절연층(18) 사이에 홈을 형성시 식각 스톱층으로 질화막을 중간에 형성한다.
도 12 내지 도 16을 참조하여 본 발명의 볼록형 MIM 캐패시터의 제조공정을살펴보면 다음과 같다.
도 12를 참조하면, 상술한 바와 같이, 셀트랜지스터와 비트라인을 형성한 다음에 반도체 기판(10) 상의 제 1 층간절연층(12)에 매몰 콘택홀(13)을 형성하여 셀트랜지스터의 소오스 영역을 노출시킨다. 이어서, 폴리실리콘을 증착하여 매몰 콘택홀을 매우고, 에치백 공정을 통하여 제 1 층간절연층(12) 상의 폴리실리콘은 제거하고, 오버에치에 의해 콘택홀(13) 내의 폴리실리콘의 상단부 일부를 원하는 깊이까지 제거하여 매몰 콘택 플러그(14)를 형성한다.
여기서, 제 1 층간절연층의 표면상의 폴리실리콘은 CMP 공정으로 제거한 다음에 습식이나 건식 식각방법으로 콘택홀(13) 내의 폴리실리콘의 상단부 일부를 원하는 깊이까지 제거하는 것도 가능하다.
도 13을 참조하면, 콘택홀(13)내에 상단부가 일부 제거된 매몰 콘택 플러그(14)를 형성한 다음에 결과물 표면에 균일하게 50 내지 500Å두께의 Al2O3막(15)을 증착한다.
도 14를 참조하면, Al2O3막(15)을 이방성식각하여 매몰 콘택홀의 플러그가 채워지지 않은 측벽에 확산 방지 스페이서(32)를 형성한다.
도 15를 참조하면, 결과물 상에 균일한 두께로 TiN, TiSiN 또는 TaN으로 구성된 장벽층(22)을 증착하고, 장벽층(22) 상에 균일한 두께로 Pt, Ru, Ir, RuOx, IrOx, 또는 이들의 조합 또는 복합구조로 된 하부전극층(24)을 증착한다.
사진식각공정을 통하여 하부전극층(24)과 장벽층(22)을 이방성식각하여 패터닝함으로써 각 셀별 스트로지 노드로 분리시킨다.
도 16을 참조하면, 결과물 상에 균일한 두께로 Ta2O5, TaOxNy, Al2O3, (Ba, Sr)TiO3[BST], SrTiO3[ST], Pb(Zi, Ti)O3[PLZT], SBT 또는 이들의 조합 중 어느 하나로 구성된 유전체층(26)을 증착하고, 증착된 유전체층(26)을 산소 분위기에서 열처리하여 결정화시킨다.
이어서, 유전체층(26) 상에 균일한 두께로 Pt, Ru, Ir, RuOx, IrOx, 또는 이들의 조합 또는 복합구조로 된 상부전극층(28)을 증착한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는 매몰 콘택 플러그의 상단부 일부를 파내고 노출된 매몰 콘택 홀의 측벽에 확산방지 스페이서를 형성함으로써 장벽층의 계면을 따라 매몰 콘택 플러그까지 확산되는 산소를 확실하게 방지할 수 있다.
따라서, 매몰 콘택 플러그의 상단부의 산화방지로 캐패시터의 신뢰성을 향상시킬 수 있다.
또한, 부수적으로 매몰 콘택 홀 내부까지 캐패시터의 유효 표면적이 증가됨으로 캐패시턴스를 증가시킬 수 있다.

Claims (22)

  1. 반도체 기판 상에 형성되고, 매몰 콘택홀이 형성된 제 1 층간절연층;
    상기 매몰 콘택홀 내에 소정 높이로 일부만 충진되어 형성된 매몰 콘택 플러그;
    상기 매몰 콘택 플러그가 충진되지 않은 매몰 콘택홀 상부 내측벽에 형성된 확산방지 스페이서;
    상기 제 1 층간절연층 상에 형성되고, 상기 매몰 콘택홀 보다 큰 사이즈를 가지며, 내부 바닥에는 상기 확산방지 스페이서 및 매몰 콘택 플러그의 상부 표면이 노출된 홈이 형성된 제 2 층간절연층;
    상기 홈 내의 바닥과 측벽에 표면 프로파일을 따라 균일한 두께로 형성된 장벽층;
    상기 장벽층 상에 균일한 두께로 형성된 하부전극;
    상기 하부전극 및 상기 제 2 층간절연층의 상부 표면에 균일한 두께로 형성된 유전체층; 및
    상기 유전체층 상에 균일한 두께로 형성된 상부전극을 구비한 것을 특징으로 하는 집적회로소자의 캐패시터.
  2. 제 1 항에 있어서, 상기 확산방지 스페이서는 Al2O3으로 구성된 것을 특징으로 하는 집적회로소자의 캐패시터.
  3. 제 1 항에 있어서, 상기 확산방지 스페이서 두께는 50 내지 500Å인 것을 특징으로 하는 집적회로소자의 캐패시터.
  4. 제 1 항에 있어서, 상기 상부전극은 Pt, Ru, Ir, RuOx, IrOx, 또는 이들의 조합 또는 복합구조로 된 것을 특징으로 하는 집적회로소자의 캐패시터.
  5. 제 1 항에 있어서, 상기 하부전극은 Pt, Ru, Ir, RuOx, IrOx, 또는 이들의 조합 또는 복합구조로 된 것을 특징으로 하는 집적회로소자의 캐패시터.
  6. 제 1 항에 있어서, 상기 장벽층은 TiN, TiSiN 또는 TaN으로 구성된 것을 특징으로 하는 집적회로소자의 캐패시터.
  7. 제 1 항에 있어서, 상기 유전체층은 Ta2O5, TaOxNy, Al2O3, (Ba, Sr)TiO3[BST], SrTiO3[ST], Pb(Zi, Ti)O3[PLZT], SBT 또는 이들의 조합 중 어느 하나로 구성된 것을 특징으로 하는 집적회로소자의 캐패시터.
  8. 제 1 항에 있어서, 상기 제 1 층간절연층의 상부표면은 CMP 공정에 의해 평탄하게 가공된 것을 특징으로 하는 집적회로소자의 캐패시터.
  9. 제 1 항에 있어서, 상기 제 1 층간절연층과 제 2 층간절연층 사이에 확산 방치층이 더 구비된 것을 특징으로 하는 집적회로소자의 캐패시터.
  10. 제 9 항에 있어서, 상기 확산방지층은 Al2O3으로 구성된 것을 특징으로 하는 집적회로소자의 캐패시터.
  11. 제 9 항에 있어서, 상기 확산방지층의 두께는 50 내지 500Å인 것을 특징으로 하는 집적회로소자의 캐패시터.
  12. 반도체 기판 상에 제 1 층간절연층을 형성하는 단계;
    상기 제 1 층간절연층에 매몰 콘택홀을 형성하는 단계;
    상기 매몰 콘택홀 내에 소정 높이로 일부만 충진되도록 매몰 콘택 플러그를 형성하는 단계;
    상기 매몰 콘택 플러그가 충진되지 않은 매몰 콘택홀 내의 프로파일을 따라 균일한 두께의 확산방지 스페이서를 형성하는 단계;
    상기 결과물 상에 식각스톱층 및 제 2 층간절연층을 차례로 형성하는 단계;
    상기 매몰 콘택홀 보다 큰 사이즈를 가지며, 내부 바닥에는 상기 매몰 콘택 플러그의 상부 표면 및 확산방지 스페이서가 노출되도록 상기 제 2 층간절연층 및 식각 스톱층을 식각하여 홈을 형성하는 단계;
    상기 홈 내의 바닥과 측벽에 표면 프로파일을 따라 균일한 두께로 장벽층을형성하는 단계;
    상기 장벽층 상에 균일한 두께로 하부전극을 형성하는 단계;
    상기 하부전극 및 상기 제 2 층간절연층의 상부 표면에 균일한 두께로 유전체층을 형성하는 단계;
    상기 유전체층의 결정화를 위하여 산소분위기에서 유전체층을 열처리하는 단계; 및
    상기 유전체층 상에 균일한 두께로 상부전극을 형성하는 단계를 구비한 것을 특징으로 하는 집적회로소자의 캐패시터 제조방법.
  13. 제 12 항에 있어서, 상기 확산방지 스페이서는 Al2O3으로 구성된 것을 특징으로 하는 집적회로소자의 캐패시터 제조방법.
  14. 반도체 기판 상에 제 1 층간절연층을 형성하는 단계;
    상기 제 1 층간절연층에 매몰 콘택홀을 형성하는 단계;
    상기 매몰 콘택홀 내에 소정 높이로 일부만 충진되도록 매몰 콘택 플러그를 형성하는 단계;
    상기 제 1 층간절연막의 상부표면과 상기 매몰 콘택 플러그가 충진되지 않은 매몰 콘택홀 내의 프로파일을 따라 균일한 두께의 확산방지층을 형성하는 단계;
    상기 확산방지층 상에 제 2 층간절연층을 형성하는 단계;
    상기 매몰 콘택홀 보다 큰 사이즈를 가지며, 내부 바닥에는 상기 매몰 콘택플러그의 상부 표면이 노출되고, 상기 매몰 콘택홀 상부 내측벽에는 확산방지 스페이서가 남도록 상기 제 2 층간절연막 및 노출된 확산방지층을 식각하여 홈을 형성하는 단계;
    상기 홈 내의 바닥과 측벽에 표면 프로파일을 따라 균일한 두께로 장벽층을 형성하는 단계;
    상기 장벽층 상에 균일한 두께로 하부전극을 형성하는 단계;
    상기 하부전극 및 상기 제 2 층간절연층의 상부 표면에 균일한 두께로 유전체층을 형성하는 단계;
    상기 유전체층의 결정화를 위하여 산소분위기에서 유전체층을 열처리하는 단계; 및
    상기 유전체층 상에 균일한 두께로 상부전극을 형성하는 단계를 구비한 것을 특징으로 하는 집적회로소자의 캐패시터 제조방법.
  15. 제 14 항에 있어서, 상기 확산방지층은 Al2O3으로 구성된 것을 특징으로 하는 집적회로소자의 캐패시터의 제조방법.
  16. 제 14 항에 있어서, 상기 장벽층과 하부전극은 CMP 공정에 의해 노드 분리되는 것을 특징으로 하는 집적회로소자의 캐패시터의 제조방법.
  17. 반도체 기판 상에 형성되고, 매몰 콘택홀이 형성된 제 1 층간절연층;
    상기 매몰 콘택홀 내에 소정 높이로 일부만 충진되어 형성된 매몰 콘택 플러그;
    상기 매몰 콘택 플러그가 충진되지 않은 매몰 콘택홀 상부 내측벽에 형성된 확산방지 스페이서;
    상기 제 1 층간절연층의 매몰 콘택홀 입구 주변 및 매몰 콘택홀 내의 표면 프로파일을 따라 균일한 두께로 형성된 장벽층;
    상기 장벽층 상에 소정 높이로 두껍게 형성된 하부전극;
    상기 하부전극 및 상기 제 2 층간절연층의 표면 프로파일을 따라 균일한 두께로 형성된 유전체층; 및
    상기 유전체층 상에 균일한 두께로 형성된 상부전극을 구비한 것을 특징으로 하는 집적회로소자의 캐패시터.
  18. 제 17 항에 있어서, 상기 확산방지 스페이서는 Al2O3으로 구성된 것을 특징으로 하는 집적회로소자의 캐패시터.
  19. 제 17 항에 있어서, 상기 확산방지 스페이서의 두께는 50 내지 500Å인 것을 특징으로 하는 집적회로소자의 캐패시터.
  20. 반도체 기판 상에 제 1 층간절연층을 형성하는 단계;
    상기 제 1 층간절연층에 매몰 콘택홀을 형성하는 단계;
    상기 매몰 콘택홀 내에 소정 높이로 일부만 충진되도록 매몰 콘택 플러그를 형성하는 단계;
    상기 매몰 콘택홀 상부 내측벽에 확산방지 스페이서를 형성하는 단계;
    상기 제 1 층간절연층의 매몰 콘택홀 입구 주변 및 매몰 콘택홀 내의 표면 프로파일을 따라 균일한 두께로 장벽층을 형성하는 단계;
    상기 장벽층 상에 소정 높이로 두껍게 하부전극을 형성하는 단계;
    상기 하부전극 및 상기 제 2 층간절연층의 표면 프로파일을 따라 균일한 두께로 유전체층을 형성하는 단계; 및
    상기 유전체층 상에 균일한 두께로 상부전극을 형성하는 단계를 구비한 것을 특징으로 하는 집적회로소자의 캐패시터의 제조방법.
  21. 제 20 항에 있어서, 상기 확산방지 스페이서는 Al2O3으로 구성된 것을 특징으로 하는 집적회로소자의 캐패시터의 제조방법.
  22. 제 20 항에 있어서, 상기 장벽층과 하부전극은 동일 식각 마스크에 의한 식각공정으로 노드 분리되는 것을 특징으로 하는 집적회로소자의 캐패시터의 제조방법.
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