KR19990075619A - 반도체 장치의 커패시터 및 그 제조방법 - Google Patents
반도체 장치의 커패시터 및 그 제조방법 Download PDFInfo
- Publication number
- KR19990075619A KR19990075619A KR1019980009922A KR19980009922A KR19990075619A KR 19990075619 A KR19990075619 A KR 19990075619A KR 1019980009922 A KR1019980009922 A KR 1019980009922A KR 19980009922 A KR19980009922 A KR 19980009922A KR 19990075619 A KR19990075619 A KR 19990075619A
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- interlayer insulating
- barrier metal
- barrier
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 장치의 커패시터 및 그 제조방법에 관한 것으로, 본 발명에서는 베리어메탈층의 산화를 방지하기 위한 측벽 스페이서를 형성하는 대신, 베리어메탈층의 양 측부에 베리어 콘택홀을 갖는 또 다른 층간절연막을 일정 두께로 적층시키고, 이와 함께, 베리어메탈층과 접촉되도록 그것의 상부에 제 1 전극층을 형성시켜, 베리어메탈층이 제 1 전극층 및 층간 절연막의 저부로 일정 깊이 매몰되도록 함으로써, 베리어메탈층의 외부노출을 차단시키고, 그 결과, 산화분위기의 어닐링 공정이 진행되더라도 베리어메탈층이 산화되지 않도록 할 수 있다.
또한, 이와 같은 베리어메탈층의 산화억제를 통해, 커패시터의 유전손실율을 저하시킴으로써, 커패시터의 전체적인 기능을 현저히 향상시킬 수 있다.
Description
본 발명은 반도체 장치의 커패시터 및 그 제조방법에 관한 것으로, 좀더 상세하게는 반도체기판의 상부에 형성된 층간절연막상에 또 다른 층간절연막을 형성하고, 이를 통해, 베리어메탈층을 전극층의 하부에 매몰시켜, 그것의 외부노출을 차단함으로써, 베리어메탈층의 산화를 미연에 방지할 수 있도록 하는 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.
통상, 반도체 기억소자인 디램의 단위소자는 하나의 트랜지스터와 하나의 정보 저장 커패시터로 이루어지는 것이 일반적이다.
현재, 디램 소자의 집적도가 급속도로 증가함에 따라, 제한된 셀 면적 내에서 축적용량을 증가시켜야 하는 문제가 제기되고 있는데, 이러한 문제를 해결하기 위하여 최근에는 첫째, 커패시터를 구성하는 유전체막을 박막화하여 그것의 두께를 줄이는 방법, 둘째, 커패시터의 유효면적을 증가시키는 방법, 셋째, 커패시터를 구성하는 유전체막의 재질로 유전상수가 큰 물질을 사용하는 방법 등이 다양하게 사용되고 있다.
이러한 방법들 중, 세 번째 방법인 유전상수가 큰 물질을 사용하는 방법은 제한된 셀면적 내에서 높은 정전용량을 얻을 수 있음으로써, 최근 그 이용이 크게 증대되고 있다.
이러한 세 번째 방법에 주로 사용되는 대표적인 고유전 상수 재료로는 PZT((Pt,Li,Zr)TiO3) 또는 BST((Ba,Sr)TiO3)와 같은 물질이 있다.
그러나, 이와 같은 PZT 또는 BST 재질의 유전체막은 폴리 실리콘 재질의 스토리지 노드 전극에 직접 증착하여 사용하기가 매우 힘든데, 그 이유는 상술한 PZT 또는 BST가 스토리지 노드 전극에 증착될 때, 그것들의 계면에 일정 두께의 실리콘 산화막이 형성됨으로써, 유전체막의 유전율을 저하시키는 원인으로 작용하기 때문이다.
이러한 이유로, 종래의 생산라인에서는 상술한 PZT 또는 BST를 사용하여 디램 소자의 커패시터를 제조하고자 할 경우, 폴리 실리콘 재질의 스토리지 노드 전극을 이용하는 대신에 "도전성 플러그 및 베리어메탈층"이 순차적으로 적층된 새로운 개념의 스토리지 노드 전극을 다양하게 이용하고 있다.
도 1에 도시된 바와 같이, 반도체기판(1)의 표면 상에는 게이트들(3)이 형성되며, 게이트들(3)을 포함한 반도체기판(1)의 표면 상에는 층간절연막(2)이 적층된다.
여기서, 층간절연막(2)은 베리어콘택홀 A에 의해 개구되며, 이러한 베리어콘택홀 A의 형성에 의해 반도체기판(1)의 표면 중 일부는 외부로 노출된다.
이때, 베리어콘택홀 A에는 폴리 실리콘으로 이루어진 플러그(4)가 채워져 자신의 저부에 형성된 소오스(미도시) 또는 드레인(미도시)과 접촉되며, 이러한 플러그(4)의 상부에는 제 1 전극층(8), 유전층(9), 제 2 전극층(10)이 순차적으로 적층됨으로써, 데이터 저장기능을 수행하는 커패시터의 구조를 완성한다.
여기서, 제 1 전극층(8)은 통상, 산화에 안정적인 Pt 전극이 주로 사용된다.
그런데, 상술한 제 1 전극층(8)이 다른 구조물 없이 플러그(4)의 표면상에 직접 적층되어 커패시터의 구조를 이루는 경우, 플러그(4)에 포함되어 있던 Si이 제 1 전극층(8)을 통해 확산하게 되고, 그 결과, 제 1 전극층(8)의 표면에 산화막을 형성하게 됨으로써, 커패시터의 전체적인 정전용량을 현저히 저하시키는 문제점을 초래한다. 이에 따라, 종래의 생산라인에서는 플러그(4) 및 제 1 전극층(8)의 사이에 예컨대, TiN/TiSi 재질의 베리어메탈층(6)을 개재시켜, 플러그(4)의 Si이 제 1 전극층(8)으로 확산하는 것을 방해함으로써, 제 1 전극층(8)의 표면에 산화막이 형성되는 것을 미연에 방지한다.
이러한 베리어메탈층(6)의 저부에는 플러그(4)와 베리어메탈층(6) 사이의 전기적인 전도성을 높이기 위한 실리사이드층(5)이 개재된다.
여기서, 베리어메탈층(6)을 포함한 제 1 전극층(8)의 양 측부에는 절연성의 측벽 스페이서들(7)이 형성되는데, 이러한 측벽 스페이서들(7)은 제 1 전극층(8)을 안정화시키기 위한 어닐링 공정이 진행될 때, 베리어메탈층(6)이 산화되는 것을 방지하는 역할을 수행한다.
통상, 제 1 전극층(8)의 상부에 상술한 유전층(9)을 형성시키기 위해서는 제 1 전극층(8)의 막질을 안정화시키기위한 어닐링 공정을 미리 진행시키는 것이 일반적인데, 이러한 어닐링 공정은 보통 고온의 산화 분위기에서 진행되며, 이에 따라, 제 1 전극층(8)의 저부에 형성된 베리어메탈층(6)이 산화되는 문제점이 흔히 유발될 수 있다.
이때, 상술한 측벽 스페이서들(7)은 베리어메탈층(6)의 양 측부를 커버링하여, 베리어메탈층(6)을 외부의 산화분위기로부터 차단시킴으로써, 어닐링 공정 중에 베리어메탈층(6)이 산화되지 않도록 하는 역할을 수행한다.
이러한 측벽 스페이서들의 재질 및 제법은 미국특허공보 제 5,335,138 호 "고유전 상수 커패시터 및 그 제조방법(High dielectric constant capacitor and method of manufacture)"에 상세히 제시되어 있다.
그러나, 이러한 구성을 갖는 종래의 반도체 장치의 커패시터에는 몇 가지 중대한 문제점이 있다.
첫째, 상술한 바와 같이, 베리어메탈층을 포함한 제 1 전극층의 양 측부에는 베리어메탈층의 산화를 방지하기 위한 측벽 스페이서들이 형성되는 것이 보통인데, 이때, 종래의 에칭기술, 예컨대, 에치백공정을 적용하여 측벽 스페이서들을 형성시킬 경우, 웨이퍼의 각 위치별로 그것들의 두께가 달라지는 문제점이 유발된다. 즉, 에치백공정이 진행될 때, 웨이퍼 내의 균일성이 충분히 확보되지 못하면, 에칭의 진행속도가 빠른 부위에서는 측벽 스페이서가 얇게 형성되고, 반대로 에칭의 진행속도가 느린 부위에서는 스페이서가 두껍게 형성된다.
둘째, 이와 같이, 일부 측벽 스페이서들의 두께가 얇게 형성되면, 그것들이 갖는 베리어메탈층의 산화방지기능에 이상이 발생된다.
셋째, 그 결과, 측벽 스페이서들에 의해 보호되고 있던 베리어메탈층이 외부로 노출되는 결과가 초래되고, 어닐링 공정이 진행될 때, 베리어메탈층이 외부의 산화분위기에 노출됨으로써, 급격히 산화되는 문제점이 발생한다.
넷째, 이러한 결과로 베리어메탈층이 산화되면, 커패시터의 유전손실율이 증가함으로써, 커패시터의 전체적인 기능이 현저히 저하된다.
따라서, 본 발명의 목적은 베리어메탈층의 산화를 방지하기 위한 측벽 스페이서를 형성하는 대신, 베리어메탈층의 양 측부에 베리어콘택홀을 갖는 또 다른 층간절연막을 일정 두께로 적층시키고, 이와 함께, 베리어메탈층과 접촉되도록 그것의 상부에 제 1 전극층을 형성시켜, 베리어메탈층이 제 1 전극층 및 층간 절연막의 저부로 일정 깊이 매몰되도록 함으로써, 베리어메탈층의 외부노출을 차단시키고, 그 결과, 산화분위기의 어닐링 공정이 진행되더라도 베리어메탈층이 산화되지 않도록 하는 데 있다.
본 발명의 다른 목적은 이와 같은 베리어메탈층의 산화억제를 통해, 커패시터의 유전손실율을 저하시킴으로써, 커패시터의 전체적인 기능을 현저히 향상시킬 수 있도록 하는 데 있다.
도 1은 종래의 반도체 장치의 커패시터 구조를 개략적으로 도시한 단면도.
도 2는 본 발명에 따른 반도체 장치의 커패시터 구조를 개략적으로 도시한 단면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 장치의 커패시터 제조방법을 개략적으로 도시한 단면공정도.
상기와 같은 목적을 달성하기 위한 본 발명은 반도체기판의 소정영역을 노출시킨 제 1 베리어콘택홀을 갖으면서 상기 반도체기판의 상부에 형성되는 제 1 층간절연막과; 상기 반도체기판의 소정영역과 전기적으로 접촉되도록 상기 제 1 베리어콘택홀의 하측부를 채우는 플러그와; 상기 제 1 베리어콘택홀의 외측으로 노출되지 않도록 상기 제 1 베리어콘택홀의 상측부를 채우는 실리사이드층과; 상기 실리사이드층과 전기적으로 접촉되도록 상기 제 1 층간절연막의 상부에 형성되는 베리어메탈층과; 상기 베리어메탈층의 소정영역을 노출시킨 제 2 베리어콘택홀을 갖으면서 상기 제 1 층간절연막의 상부에 형성되는 제 2 층간절연막과; 상기 베리어메탈층과 전기적으로 접촉되도록 상기 제 2 베리어콘택홀을 채우면서 상기 제 2 층간절연막의 상부에 형성되는 제 1 전극층과; 상기 제 1 전극층을 포함한 상기 제 2 층간절연막의 상부에 형성되는 유전층과; 상기 유전층의 상부에 형성되는 소정 패턴의 제 2 전극층을 포함하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명은 반도체기판의 상부에 상기 반도체기판의 소정영역을 노출시킨 제 1 베리어콘택홀이 패터닝된 구조의 제 1 층간절연막을 형성하는 단계와; 상기 반도체기판의 소정영역과 전기적으로 접촉되도록 상기 제 1 베리어콘택홀의 하측부에 플러그를 형성하는 단계와; 상기 제 1 베리어콘택홀의 상측부에 상기 제 1 베리어콘택홀의 외측으로 노출되지 않는 구조의 실리사이드층을 형성하는 단계와; 상기 실리사이드층과 전기적으로 접촉되도록 상기 제 1 층간절연막의 상부에 베리어메탈층을 형성하는 단계와; 상기 베리어메탈층을 포함한 상기 제 1 층간절연막의 상부에 상기 베리어메탈층의 소정영역을 노출시킨 제 2 베리어콘택홀이 패터닝된 구조의 제 2 층간절연막을 형성하는 단계와; 상기 제 2 층간절연막의 상부에 상기 베리어메탈층과 전기적으로 접촉되도록 상기 제 2 베리어콘택홀을 채운 구조의 제 1 전극층을 형성하는 단계와; 상기 제 1 전극층을 포함한 상기 제 2 층간절연막의 상부에 유전층을 형성하는 단계와; 상기 유전층의 상부에 소정 패턴의 제 2 전극층을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 제 2 층간절연막은 SiO2또는 Si3N4로 이루어지거나, SiO2및 Si3N4의 화합물로 이루어지는 것을 특징으로 한다.
바람직하게, 상기 제 2 층간절연막은 10nm~1000nm의 두께로 형성되는 것을 특징으로 한다.
이에 따라, 본 발명에서는 베리어메탈층의 산화가 미연에 방지된다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 장치의 커패시터 및 그 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 장치의 커패시터에서, 게이트(3)를 포함한 반도체기판(1)의 상부에는 반도체기판(1)의 일정영역이 외부로 노출될 수 있도록 패터닝된 제 1 베리어콘택홀 B를 갖는 제 1 층간절연막(20)이 형성되며, 제 1 베리어콘택홀 B의 하측부에는 반도체기판(1)의 일정영역과 전기적으로 접촉되도록 플러그(4)가 채워지고, 상측부에는 실리사이드층(5)이 채워진다.
이때, 실리사이드층(5)은 제 1 베리어콘택홀 B의 외측으로 노출되지 않는 구조를 이룬다.
한편, 제 1 층간절연막(20)의 상부에는 실리사이드층(5)과 전기적으로 접촉되도록 베리어메탈층(21)이 형성되어, 상술한 플러그(4)와 일정한 통전로를 형성하는데, 여기서, 실리사이드층(5)은 상술한 바와 같이, 플러그(4)와 베리어메탈층(21) 사이의 전도성을 향상시키는 역할을 수행한다.
이때, 베리어메탈층(21)은 상술한 바와 같이, 플러그(4)의 Si이 후술하는 제 1 전극층(23)으로 확산하는 것을 방해함으로써, 제 1 전극층(23)의 표면에 산화막이 형성되는 것을 미연에 방지하는 역할을 수행한다.
여기서, 베리어메탈층(21)을 포함한 제 1 층간절연막(22)의 상부에는 베리어메탈층(21)이 외부로 노출될 수 있도록 패터닝된 제 2 베리어콘택홀 C를 갖는 제 2 층간절연막(22)이 형성되며, 제 2 베리어콘택홀 C에는 제 1 전극층(23)이 채워져 제 2 층간절연막(22)의 상부로 적층된다.
이러한 구조에서, 베리어메탈층(21)은 제 1 전극층(23)과 전기적으로 접촉되며, 그 결과, 제 1 전극층(23)을 안착시킬 수 있는 랜딩패드(Landing pad)의 역할을 수행한다.
본 발명의 커패시터가 이러한 구조를 이루는 경우, 베리어메탈층(21)은 자신의 상부에 적층된 제 2 층간절연막(22)에 의해 제 1 전극층(23)의 저부로 일정 깊이 매몰되어 외부와의 접촉이 차단된다. 이에 따라, 제 1 전극층(23)을 안정화 시키기 위한 어닐링 공정이 진행되더라도, 베리어메탈층(21)은 어닐링 공정의 산화분위기에 의해 산화되지 않는다.
상술한 바와 같이, 제 1 전극층의 상부에 유전층을 형성시키기 위해서는 제 1 전극층의 막질을 안정화시키기위한 산화분위기의 어닐링 공정이 미리 진행되는 것이 일반적인데, 종래의 경우, 이러한 어닐링 공정이 이루어질 때, 베리어메탈층을 포함한 제 1 전극층의 양 측부에는 측벽 스페이서들이 형성되었고, 그것들은 베리어메탈층이 외부와 격리될 수 있도록 함으로써, 베리어메탈층의 산화를 미연에 방지하는 역할을 수행하였다.
그러나, 이러한 측벽 스페이서들을 종래의 제조기술로 형성할 경우, 측벽 스페이서들은 웨이퍼의 각 위치별로 두께가 달라졌으며, 웨이퍼의 일부 영역에 형성된 측벽 스페이서들은 그 두께가 산화방지기능을 수행하기 힘들 정도로 얇게 형성되었고, 그 결과, 측벽 스페이서들에 의해 보호되고 있던 베리어메탈층이 외부로 노출되는 결과가 초래됨으로써, 어닐링 공정이 진행될 때, 일부 베리어메탈층이 급격히 산화되는 문제점이 유발되었다.
그러나, 본 발명의 경우, 상술한 바와 같이, 베리어메탈층(21)은 자신의 상부에 적층된 제 2 층간절연막(22)에 의해 제 1 전극층(23)의 저부로 일정 깊이 매몰되어 외부와의 접촉이 차단되기 때문에, 추후에 어닐링 공정이 진행되더라도, 산화되지 않고 자신의 원 재질을 지속적으로 유지할 수 있다. 이에 따라, 커패시터의 전체적인 유전손실율은 현저히 저하한다.
이때, 제 1 전극층(23)을 포함한 제 2 층간절연막(22)의 상부에는 유전층(9)이 형성되고, 유전층(9)의 상부에는 일정 패턴의 제 2 전극층(10)이 형성됨으로써, 데이터 저장기능을 수행하는 본 발명의 커패시터 구조를 완성한다.
이하, 이러한 구조를 갖는 본 발명에 따른 커패시터의 제조방법을 도 3a 내지 도 3d를 참조하여 좀더 상세히 설명한다.
본 발명에 따른 커패시터 제조방법에 의하여, 상술한 커패시터의 구조를 형성하기 위해서는 먼저, 도 3a에 도시된 바와 같이, 게이트(3)를 포함한 반도체기판(1)의 상부에 제 1 층간절연막(20)을 증착한 후, 제 1 층간절연막(20)의 상부에 감광막(미도시)을 다시 증착하고, 이러한 감광막을 선택식각하여 감광막패턴(미도시)을 형성한 다음, 감광막패턴을 마스크로 하여 반도체기판(1)의 표면이 노출되도록 제 1 층간절연막(20)을 식각함으로써, 제 1 베리어콘택홀 B를 정의한다.
이러한 공정결과, 반도체기판(1)의 상부에는 반도체기판(1)의 일정영역을 노출시킨 제 1 베리어콘택홀 B가 패터닝된 구조의 제 1 층간절연막(20)이 형성된다.
이어서, 상술한 단계에 사용된 감광막패턴을 제거한 후, 제 1 베리어콘택홀 B의 내부가 채워질 수 있도록 제 1 층간절연막(20)의 상부에 전극물질, 예컨대, 폴리 실리콘을 증착하고, 이러한 폴리 실리콘을 에치백하여, 폴리 실리콘이 제 1 베리어콘택홀 B의 내부에만 남게함과 아울러, 그것의 표면이 제 1 층간절연막(20)의 표면보다 낮아지도록 형성한다.
이러한 공정결과, 제 1 베리어콘택홀 B의 하측부에는 반도체기판(1)의 일정영역과 전기적으로 접촉된 폴리 실리콘 재질의 플러그(4)가 형성된다.
계속해서, 제 1 베리어콘택홀 B의 내부 영역중 상술한 플러그(4)가 점유하고 있는 부분 이외의 부분이 채워질 수 있도록 제 1 층간절연막(20)의 상부에 메탈, 예컨대, TiN을 증착하고, 이러한 TiN을 에치백함으로써, TiN이 제 1 베리어콘택홀의 외측으로 노출되지 않고, 제 1 베리어콘택홀의 내부에만 남도록 한다. 이때, TiN과 접촉된 플러그(4)의 Si는 통상의 셀프 얼라인 과정에 의해 확산되어 TiN을 TiSiN으로 변경시킨다.
이러한 공정결과, 제 1 베리어콘택홀 B의 상측부에는 제 1 베리어콘택홀 B의 외측으로 노출되지 않는 구조의 실리사이드층(5)이 형성된다.
계속해서, 실리사이드층(5)을 포함한 제 1 층간절연막(20)의 상부에 예컨대, TiN/TiSi 재질의 베리어메탈층(21)을 통상의 증착방법, 예컨대, CVD, LPCVD, PECVD, MOCVD 등에 의해 증착한다.
그다음에, 베리어메탈층(21)의 상부에 감광막을 증착하고, 이러한 감광막을 선택식각하여 감광막패턴을 형성한 다음, 감광막패턴을 마스크로 하여 제 1 층간절연막(20)의 일부 표면이 노출되도록 베리어메탈층(21)을 식각함으로써, 도 3b에 도시된 바와 같이, 실리사이드층(5)과 전기적으로 접촉된 구조의 베리어메탈층(21) 패턴을 형성한다.
이러한 베리어메탈층(21)은 상술한 바와 같이, 플러그(4)의 Si이 제 1 전극층(23)으로 확산하는 것을 억제시킴으로써, 제 1 전극층(23)의 표면에 산화막이 형성되는 것을 방지하는 역할을 수행한다.
계속해서, 상술한 단계에서 사용한 감광막패턴을 제거한 다음, 베리어메탈층(21)을 포함한 제 1 층간절연막(20)의 상부에 제 2 층간절연막(22)을 증착한 후, 제 2 층간절연막(22)의 상부에 감광막을 다시 증착하고, 이러한 감광막을 선택식각하여 감광막패턴을 형성한 다음, 감광막패턴을 마스크로 하여 베리어메탈층(21)의 표면이 노출되도록 제 2 층간절연막을 식각함으로써, 제 2 베리어콘택홀 C를 정의한다.
이러한 공정결과, 베리어메탈층(21)을 포함한 제 1 층간절연막(20)의 상부에는 베리어메탈층(21)의 일정영역을 노출시킨 제 2 베리어콘택홀 C가 패터닝된 구조의 제 2 층간절연막(22)이 형성된다.
이때, 바람직하게, 제 2 층간절연막(22)은 SiO2또는 Si3N4로 이루어지거나, SiO2및 Si3N4의 화합물로 이루어지며, 그 두께는 10nm~1000nm를 유지한다.
그다음에, 도 3c에 도시된 바와 같이, 제 2 층간절연막(22)의 상부에 제 2 베리어콘택홀 C의 내부가 채워질 수 있도록 예컨대, Pt 재질의 제 1 전극층(23)을 통상의 증착방법, 예컨대, CVD, LPCVD, PECVD, MOCVD 등에 의해 증착한다.
계속해서, 제 1 전극층(23)의 상부에 감광막을 증착하고, 이러한 감광막을 선택식각하여 감광막패턴을 형성한 다음, 감광막패턴을 마스크로 하여 제 2 층간절연막(22)의 일부 표면이 노출되도록 제 1 전극층(23)을 식각함으로써, 제 1 전극층(23) 패턴을 형성한다.
이러한 공정결과, 제 2 층간절연막(22)의 상부에는 제 2 베리어콘택홀 C를 채운 상태로, 베리어메탈층과 전기적으로 접촉된 구조의 제 1 전극층(23)이 형성되고, 상술한 단계를 통해 형성된 베리어메탈층(21)은 자신의 상부에 적층된 제 2 층간절연막(22)에 의해 제 1 전극층(23)의 저부로 일정 깊이 매몰되어 외부와의 접촉이 완벽하게 차단된다.
계속해서, 도 3d에 도시된 바와 같이, 제 1 전극층(23)을 포함하는 제 2 층간절연막(22)의 상부에 예컨대, PZT, BST 재질의 유전층(9)을 CVD, LPCVD, PECVD, MOCVD 등의 증착방법에 의해 증착한다.
이후, 유전층(9)의 상부에 예컨대, Pt 재질의 제 2 전극층(10)을 CVD, LPCVD, PECVD, MOCVD 등의 증착방법에 의해 증착함으로써, 본 발명에 얻고자하는 최종의 커패시터 구조를 완성한다.
이와 같이, 본 발명에서는 반도체기판의 상부에 형성된 층간절연막상에 또 다른 층간절연막을 형성하고, 이를 통해, 베리어메탈층을 전극층의 하부에 매몰시켜, 그것의 외부노출을 차단함으로써, 베리어메탈층의 산화를 미연에 방지할 수 있다.
이러한 본 발명은 생산라인에서 제조되어지는 전 품종의 반도체 장치에 전반적으로 유용한 효과를 나타낸다.
그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 장치의 커패시터 및 그 제조방법에서는 베리어메탈층의 산화를 방지하기 위한 측벽 스페이서를 형성하는 대신, 베리어메탈층의 양 측부에 베리어콘택홀을 갖는 또 다른 층간절연막을 일정 두께로 적층시키고, 이와 함께, 베리어메탈층과 접촉되도록 그것의 상부에 제 1 전극층을 형성시켜, 베리어메탈층이 제 1 전극층 및 층간 절연막의 저부로 일정 깊이 매몰되도록 함으로써, 베리어메탈층의 외부노출을 차단시키고, 그 결과, 산화분위기의 어닐링 공정이 진행되더라도 베리어메탈층이 산화되지 않도록 할 수 있다.
또한, 이와 같은 베리어메탈층의 산화억제를 통해, 커패시터의 유전손실율을 저하시킴으로써, 커패시터의 전체적인 기능을 현저히 향상시킬 수 있다.
Claims (4)
- 반도체기판의 소정영역을 노출시킨 제 1 베리어콘택홀을 갖으면서 상기 반도체기판의 상부에 형성되는 제 1 층간절연막과;상기 반도체기판의 소정영역과 전기적으로 접촉되도록 상기 제 1 베리어콘택홀의 하측부를 채우는 플러그와;상기 제 1 베리어콘택홀의 외측으로 노출되지 않도록 상기 제 1 베리어콘택홀의 상측부를 채우는 실리사이드층과;상기 실리사이드층과 전기적으로 접촉되도록 상기 제 1 층간절연막의 상부에 형성되는 베리어메탈층과;상기 베리어메탈층의 소정영역을 노출시킨 제 2 베리어콘택홀을 갖으면서 상기 제 1 층간절연막의 상부에 형성되는 제 2 층간절연막과;상기 베리어메탈층과 전기적으로 접촉되도록 상기 제 2 베리어콘택홀을 채우면서 상기 제 2 층간절연막의 상부에 형성되는 제 1 전극층과;상기 제 1 전극층을 포함한 상기 제 2 층간절연막의 상부에 형성되는 유전층과;상기 유전층의 상부에 형성되는 소정 패턴의 제 2 전극층을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터.
- 반도체기판의 상부에 상기 반도체기판의 소정영역을 노출시킨 제 1 베리어콘택홀이 패터닝된 구조의 제 1 층간절연막을 형성하는 단계와;상기 반도체기판의 소정영역과 전기적으로 접촉되도록 상기 제 1 베리어콘택홀의 하측부에 플러그를 형성하는 단계와;상기 제 1 베리어콘택홀의 상측부에 상기 제 1 베리어콘택홀의 외측으로 노출되지 않는 구조의 실리사이드층을 형성하는 단계와;상기 실리사이드층과 전기적으로 접촉되도록 상기 제 1 층간절연막의 상부에 베리어메탈층을 형성하는 단계와;상기 베리어메탈층을 포함한 상기 제 1 층간절연막의 상부에 상기 베리어메탈층의 소정영역을 노출시킨 제 2 베리어콘택홀이 패터닝된 구조의 제 2 층간절연막을 형성하는 단계와;상기 제 2 층간절연막의 상부에 상기 베리어메탈층과 전기적으로 접촉되도록 상기 제 2 베리어콘택홀을 채운 구조의 제 1 전극층을 형성하는 단계와;상기 제 1 전극층을 포함한 상기 제 2 층간절연막의 상부에 유전층을 형성하는 단계와;상기 유전층의 상부에 소정 패턴의 제 2 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제 2 항에 있어서, 상기 제 2 층간절연막은 SiO2또는 Si3N4로 이루어지거나, SiO2및 Si3N4의 화합물로 이루어지는 것을 특징으로 반도체 장치의 커패시터 제조방법.
- 제 2 항에 있어서, 상기 제 2 층간절연막은 10nm~1000nm의 두께로 형성되는 것을 특징으로 반도체 장치의 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980009922A KR19990075619A (ko) | 1998-03-23 | 1998-03-23 | 반도체 장치의 커패시터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980009922A KR19990075619A (ko) | 1998-03-23 | 1998-03-23 | 반도체 장치의 커패시터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990075619A true KR19990075619A (ko) | 1999-10-15 |
Family
ID=65909174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980009922A Withdrawn KR19990075619A (ko) | 1998-03-23 | 1998-03-23 | 반도체 장치의 커패시터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990075619A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493411B1 (ko) * | 2001-06-12 | 2005-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 플러그 형성방법 |
-
1998
- 1998-03-23 KR KR1019980009922A patent/KR19990075619A/ko not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493411B1 (ko) * | 2001-06-12 | 2005-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 플러그 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940009628B1 (ko) | 커패시터 및 그 제조방법 | |
| KR0168346B1 (ko) | 고유전율 재료를 이용한 커패시터 및 그 제조방법 | |
| KR100408742B1 (ko) | 집적회로소자의 캐패시터 및 그 제조방법 | |
| US5918118A (en) | Dual deposition methods for forming contact metallizations, capacitors, and memory devices | |
| US6162671A (en) | Method of forming capacitors having high dielectric constant material | |
| KR100299594B1 (ko) | 디램 장치의 제조 방법 | |
| KR100477807B1 (ko) | 캐패시터 및 그의 제조 방법 | |
| JPH11345944A (ja) | Ｄｒａｍセルキャパシタ及びその製造方法 | |
| US5470778A (en) | Method of manufacturing a semiconductor device | |
| US20020096711A1 (en) | Integrated circuit devices providing improved short prevention and methods of fabricating the same | |
| US6218258B1 (en) | Method for fabricating semiconductor device including capacitor with improved bottom electrode | |
| KR101168606B1 (ko) | 반도체 장치의 배선 구조물 및 이의 형성 방법 | |
| US6784474B2 (en) | Semiconductor memory device and method for fabricating the same | |
| US6030866A (en) | Method of manufacturing a capacitor | |
| US20040089891A1 (en) | Semiconductor device including electrode or the like having opening closed and method of manufacturing the same | |
| KR100239418B1 (ko) | 반도체소자의 커패시터 및 그 제조방법 | |
| US6498100B2 (en) | Method of manufacturing semiconductor devices | |
| KR100685674B1 (ko) | 캐패시터의 제조 방법 | |
| KR100443917B1 (ko) | 다마신 게이트 및 에피택셜공정을 이용한 반도체메모리장치 및 그의 제조방법 | |
| EP4086959B1 (en) | Preparation method for semiconductor structure and semiconductor structure | |
| KR20230137580A (ko) | 커패시터 및 이를 포함하는 디램 소자 | |
| KR19990075619A (ko) | 반도체 장치의 커패시터 및 그 제조방법 | |
| EP0317160B1 (en) | Semiconductor device having a side wall film and method of producing the same | |
| KR100517911B1 (ko) | 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법 | |
| KR100906646B1 (ko) | 반도체 메모리 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19980323 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |