JP2004146522A - キャパシタを有する半導体装置 - Google Patents
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Abstract
【課題】キャパシタを有する半導体装置に関し、キャパシタ下部電極の電気的な接続を安定して確保しつつ、キャパシタ容量を増加させる。
【解決手段】本発明のキャパシタを有する半導体装置は、キャパシタ誘電体層１９ｂにより互いに絶縁された１対の電極であるストレージノード１９ａとセルプレート１９ｃとを含むキャパシタ１９を有していて、第１コンタクト１３と、第１コンタクト１３上に形成され、第１コンタクト１３に達する孔３ａ、４ａ、５ａを有する層間絶縁層３〜５とを備えている。孔３ａと孔４ａ、５ａとは互いに径が異なり、孔３ａと孔４ａ、５ａとの境界において径が不連続に変化している。さらに、ストレージノード１９ａは、孔３ａ、４ａ、５ａの内壁面に沿って形成され、かつ第１コンタクト１３に電気的に接続されている。
【選択図】 図１
【解決手段】本発明のキャパシタを有する半導体装置は、キャパシタ誘電体層１９ｂにより互いに絶縁された１対の電極であるストレージノード１９ａとセルプレート１９ｃとを含むキャパシタ１９を有していて、第１コンタクト１３と、第１コンタクト１３上に形成され、第１コンタクト１３に達する孔３ａ、４ａ、５ａを有する層間絶縁層３〜５とを備えている。孔３ａと孔４ａ、５ａとは互いに径が異なり、孔３ａと孔４ａ、５ａとの境界において径が不連続に変化している。さらに、ストレージノード１９ａは、孔３ａ、４ａ、５ａの内壁面に沿って形成され、かつ第１コンタクト１３に電気的に接続されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、キャパシタを有する半導体装置に関し、より特定的には、互いに絶縁された１対の電極を含むキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の高集積化は、素子寸法の微細化により達成されてきた。しかし、この高集積化・微細化に伴いＳＮ（Ｓｔｏｒａｇｅ Ｎｏｄｅ）も縮小し、キャパシタ容量を維持することが困難になってきた。容量が小さいと読み出しエラーやソフトエラーのような不具合が起こるという問題があった。ここで、読み出しエラーとはＳ／Ｎ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ）比の低下により起こる読み違えのことであり、ソフトエラーとは、放射性同位元素から放出されるα線に起因して不特定な１ビットが反転するという現象である。
【０００３】
ＤＲＡＭのメモリセルは、たとえば特開平８−２８８４７５号公報（特許文献１）の図１に示されている。上記公報の図を参照して、半導体単結晶基板上にはトランジスタが設けられていて、半導体単結晶基板およびトランジスタを覆うように層間絶縁膜が積層されている。層間絶縁膜には、トランジスタの拡散層に達するコンタクト孔が形成されている。このコンタクト孔を介して、キャパシタ下部電極が拡散層に電気的に導通されており、このキャパシタ下部電極上にキャパシタ絶縁膜とセルプレートとが積層して形成されている。また、特開平９−３０７０８０号公報（特許文献２）にもＤＲＡＭのメモリセル構成が開示されている。
【０００４】
【特許文献１】
特開平８−２８８４７５号公報
【０００５】
【特許文献２】
特開平９−３０７０８０号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記２つの公報のＤＲＡＭのメモリセルの構成では、トランジスタの拡散層とキャパシタ下部電極とが直接接している。キャパシタ容量をできるだけ大きくするために、キャパシタ下部電極はコンタクト孔内でもキャパシタ上部電極と対向して形成されるので、なるべく薄く形成される。しかしキャパシタ下部電極の厚さが薄くなると、コンタクト孔の底部においてキャパシタ下部電極に途切れ（膜切れ）などが生じ、トランジスタの拡散層とキャパシタ下部電極との電気的な接続が不安定となることがあった。
【０００７】
したがって、トランジスタとキャパシタ下部電極との電気的な接続を確保するために、トランジスタとキャパシタ下部電極との間に他の導電層が形成されることがある。しかし、この構成によれば、コンタクト孔が他の導電層の分だけ浅くなるので、キャパシタの下部電極と上部電極との対向面積が小さくなりキャパシタ容量が不充分となる。このため、素子の微細化とともにキャパシタ容量を維持することが困難となり、読み出しエラーやソフトエラーのような不具合が起こるという問題があった。
【０００８】
したがって本発明の目的は、キャパシタ下部電極（ストレージノード）の電気的な接続を安定して確保しつつ、キャパシタ容量を増加させることができるキャパシタを有する半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明のキャパシタを有する半導体装置は、互いに絶縁された１対の電極を含むキャパシタを有する半導体装置であって、第１の導電層と、第１の導電層上に形成され、第１の導電層に達する孔を有する絶縁層とを備えている。孔は互いに径の異なる第１の部分と第２の部分とを有し、第１の部分と第２の部分との境界において孔の径が不連続に変化している。さらに本発明のキャパシタを有する半導体装置は、孔の内壁面に沿って形成され、かつ第１の導電層に電気的に接続されたキャパシタの一方電極を備えている。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１（ａ）は本発明の実施の形態１におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【００１１】
図１（ａ）を参照して、キャパシタを有する半導体装置として、たとえばＤＲＡＭメモリセルの構成が示されている。フィールド酸化膜９により電気的に分離されたシリコン基板１の表面には、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ７が形成されている。
【００１２】
このＭＯＳトランジスタ７は１対のソース／ドレイン領域７ａ、７ｂと、ゲート絶縁層７ｃと、ゲート電極層７ｄとを有している。１対のソース／ドレイン領域７ａ、７ｂは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有しており、互いに所定の距離を隔てて配置されている。ゲート電極層７ｄは１対のソース／ドレイン領域７ａ、７ｂに挟まれる領域上にゲート絶縁層７ｃを介して形成されている。ゲート絶縁層７ｃは、たとえばシリコン酸化膜よりなっている。ゲート電極層７ｄは、たとえば不純物が導入された多結晶シリコン層（以下、ドープトポリシリコン層と称する）からなっている。
【００１３】
ゲート電極層７ｄの周囲はたとえばシリコン酸化膜よりなる絶縁層７ｅ、７ｆにより覆われている。１対のソース／ドレイン領域の一方７ａにはパッド層１１が形成されていている。ＭＯＳトランジスタ７およびパッド層１１を覆うように層間絶縁層２が形成されている。層間絶縁層２は、たとえばＢＰＴＥＯＳ（ＢｏｒｏＰｈｏｓｐｈｏ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）よりなる。ＢＰＴＥＯＳとはＴＥＯＳ（Ｔｅｔｒａ Ｅｔｙｌｅ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料としてＢ（ボロン）、Ｐ（リン）を有するように形成されたシリコン酸化膜である。この層間絶縁層２には１対のソース／ドレイン領域の他方７ｂに達する孔２ａおよびパッド層１１に達する孔２ｂが開口されている。そして、孔２ａおよび２ｂの各々には導電層１３および１５の各々が埋め込まれており、これらの導電層１３および１５の各々はたとえばドープトポリシリコン層よりなっている。層間絶縁層２上にはビット線１７が形成されていて、ビット線１７は導電層１５およびパッド層１１を介してＭＯＳトランジスタ７の１対のソース／ドレインの一方７ａと電気的に接続されている。
【００１４】
層間絶縁層２およびビット線１７上には、たとえばＢＰＴＥＯＳよりなる層間絶縁層３と、たとえばＳｉ３Ｎ４よりなる層間絶縁層４と、たとえばＢＰＴＥＯＳよりなる層間絶縁層５とが積層されている。これらの層間絶縁層３〜５には、導電層１３に達する孔が形成されている。この孔は、層間絶縁層３に形成された部分３ａと、層間絶縁層４に形成された部分４ａと、層間絶縁層５に形成された部分５ａとを有している。孔３ａ、４ａ、５ａのうち、孔の部分４ａ、５ａと孔の部分３ａとは互いに径が異なり、孔の部分４ａ、５ａは孔の部分３ａよりも大きな径を有していて、孔の部分３ａと孔の部分４ａ、５ａとの境界において孔の径が不連続に変化している。孔の部分３ａの側壁面はたとえばＳｉ３Ｎ４よりなる絶縁層３ｂで覆われている。
【００１５】
キャパシタ１９は、キャパシタ誘電体層１９ｂにより互いに絶縁された１対の電極であるストレージノード１９ａ（キャパシタの一方電極）とセルプレート１９ｃ（キャパシタの他方電極）とを含んでいる。キャパシタ１９の一方電極であるストレージノード１９ａは、孔３ａ、４ａ、５ａの内壁面に沿って形成されていて、導電層１３に電気的に接続されている。ストレージノード１９ａ上には、キャパシタ誘電体層１９ｂと、セルプレート１９ｃとが積層されている。ストレージノード１９ａはたとえば不純物が導入されたアモルファスシリコン（以下、ドープトアモルファスシリコンと称する）よりなる。キャパシタ誘電体層１９ｂはたとえばＴａ２Ｏ５よりなる。セルプレート１９ｃはたとえばＴｉＮよりなる。
【００１６】
次に本実施の形態の製造方法について説明する。
なお、本実施の形態においては、図１（ａ）の点線で囲まれた領域３０についてのみ製造方法の説明を行なう。
【００１７】
図２〜図８は本発明の実施の形態１におけるキャパシタの製造方法を工程順に示す概略断面図である。
【００１８】
図２を参照して、シリコン基板１の表面にはＭＯＳトランジスタ７が以下のように形成される。すなわち、シリコン基板１の表面には、たとえばシリコン酸化膜よりなるゲート絶縁層７ｃが形成され、このゲート絶縁層７ｃ上にゲート電極層７ｄおよび絶縁層７ｆが形成された後、通常の写真製版技術およびエッチング技術によりパターニングされる。ゲート電極層７ｄなどをマスクとしてシリコン基板１へ不純物が注入されることにより、比較的低濃度の不純物領域７ｂが形成される。
【００１９】
ゲート電極層７ｄの側壁を覆うように、たとえばシリコン酸化膜よりなるサイドウォールスペーサー状の絶縁層７ｅが形成される。この後、ゲート電極層７ｄおよび絶縁層７ｅなどをマスクとしてシリコン基板１上に不純物を注入することにより、比較的高濃度の不純物領域７ｂが形成される。この比較的高濃度の不純物領域と前述の比較的低濃度の不純物領域とにより、ＬＤＤ構造をなすソース／ドレイン領域７ａ、７ｂが形成される。以上のようにしてＭＯＳトランジスタ７が形成される。
【００２０】
このようにして形成されたＭＯＳトランジスタ７を覆うように、たとえばＢＰＴＥＯＳよりなる層間絶縁層２が形成される。そして層間絶縁層２に通常の写真製版技術およびエッチング技術により孔２ａが開口され、開口された孔２ａを埋め込むように層間絶縁層２上にたとえばドープトポリシリコンなどの導電体１３が堆積される。
【００２１】
図３を参照して、化学機械研磨やエッチングにより層間絶縁層２上の導電体１３が除去され、孔２ａ内にのみ導電層１３が残存される。
【００２２】
図４を参照して、層間絶縁層２および導電層１３上にたとえばＢＰＴＥＯＳよりなる層間絶縁層３が積層され、通常の写真製版技術およびエッチング技術により、層間絶縁層３に導電層１３に達する孔３ａが形成される。これにより導電層１３に達する孔３ａを有する層間絶縁層３が導電層１３上に形成される。そしてたとえばＳｉ３Ｎ４よりなる絶縁層３ｂが孔３ａの底面および側面と、層間絶縁層３の上面とに堆積される。
【００２３】
図５を参照して、絶縁層３ｂに異方性エッチングが施され、それにより孔３ａの底面および層間絶縁層３上の絶縁層３ｂが除去され、層間絶縁層３の上面と導電層１３の上面が露出され、孔３ａの側面の絶縁層３ｂのみが残存する。そして層間絶縁層３と、孔３ａの側面を覆う絶縁層３ｂと、導電層１３との上に、たとえばドープトポリシリコンよりなる導電体が堆積され、化学機械研磨、エッチングなどにより層間絶縁層３の上面が露出するまで導電体が除去される。これにより孔３ａ内を埋め込む埋込み層２１が形成される。
【００２４】
図６を参照して、層間絶縁層３および埋込み層２１上に、たとえばＳｉ３Ｎ４よりなる層間絶縁層４およびたとえばＢＰＴＥＯＳよりなる層間絶縁層５が積層される。通常の写真製版技術およびエッチング技術により、これらの層間絶縁層４、５に、孔３ａに通じ、かつ孔３ａよりも径の大きい孔４ａ、５ａが形成される。これにより、埋込み層２１の上面が露出する。
【００２５】
図７（ａ）を参照して、露出した埋込み層２１の導電体がエッチングなどにより除去される。ここで、埋込み層２１が導電体で形成されている本実施の形態では、埋込み層２１の導電体が完全に除去される必要はない。埋込み層２１の導電体が完全に除去されず一部残った場合の構成を図７（ｂ）に示す。
【００２６】
図８を参照して、孔３ａ、４ａ、５ａの内壁面および層間絶縁層５上に沿うように、たとえばドープトアモルファスシリコンよりなるストレージノード（キャパシタの一方電極）用の導電層１９ａが堆積される。導電層１９ａは導電層１３を介してＭＯＳトランジスタ７のソース／ドレインの他方７ｂと電気的に接続される。この導電層１９ａが通常の写真製版技術およびエッチング技術によりパターニングされて、ドープトアモルファスシリコンよりなるストレージノード１９ａが形成される。孔４ａおよび５ａは、孔３ａよりも径が大きく、孔３ａと、孔４ａ、５ａとの境界において孔の径が不連続に変化しているので、ストレージノード１９ａはその境界部において段差形状となっている。また、ドープトアモルファスシリコンが堆積されれば、粗面化処理を施すことによりストレージノード１９ａは粗面となる。
【００２７】
図１（ａ）を参照して、その後、ストレージノード１９ａ上にたとえばＴａ２Ｏ５よりなるキャパシタ誘電体層１９ｂとたとえばＴｉＮよりなるセルプレート１９ｃとが積層されて、キャパシタ１９が形成される。ここで、図７（ａ）の工程において、図７（ｂ）のように、埋込み層２１の導電体が完全に除去されず一部残った場合には、半導体装置は図１（ｂ）のような構成となる。以上の工程により、キャパシタを有する半導体装置が完成する。
【００２８】
なお、本実施の形態において、層間絶縁層２〜５およびキャパシタ誘電体層１９ｂの各々については、他の材質の絶縁体で構成されてもよい。また、導電層１３および埋込み層２１の各々は、他の材質の導電体で構成されてもよい。さらに、一方電極１９ａとしてはドープトアモルファスシリコンが用いられたが、他の材質の導電体でもよい。
【００２９】
また、孔４ａおよび５ａは、孔３ａよりも径が大きい場合について示したが、。孔４ａおよび５ａの径と、孔３ａの径とが不連続であればよい。
【００３０】
本実施の形態のキャパシタを有する半導体装置およびその製造方法においては、埋込み層２１が除去され、この部分にもストレージノード１９ａとセルプレート１９ｃとが形成されている。よって除去された埋込み層２１の分だけキャパシタの対向面積が増加する。
【００３１】
また、ストレージノード１９ａとソース／ドレイン領域７ｂとの間には導電層１３が設けられている。このため、ストレージノード１９ａに膜切れなどが生じても、ストレージノード１９ａとソース／ドレイン領域７ｂとの電気的な接続が安定して確保される。
【００３２】
さらに、導電層１３に達する孔のうち、孔の部分３ａと孔の部分４ａ、５ａとは別工程で形成されるので、孔の第１の部分の径と第２の部分の径が不連続に変化するように形成することが可能である。孔の部分３ａの径と孔の部分４ａ、５ａの径が不連続に変化するように形成されれば、孔の部分３ａと孔の部分４ａ、５ａとの境目に段差ができる。このため、孔の内壁に沿って形成されるストレージノード１９ａにも段差が生じ、ストレージノード１９ａとセルプレート１９ｃとの対向面積がその段差の分だけ増加する。また、ストレージノード１９ａがドープトアモルファスシリコンによって形成されれば、粗面化処理を施すことによってストレージノード１９ａは粗面化されるので対向面積が増加する。以上のことからキャパシタ容量が増加する。
【００３３】
また、本実施の形態におけるキャパシタを有する半導体装置においては、孔３ａ、４ａ、５ａが形成される絶縁層は単一層の層間絶縁層よりなっていてもよく、図１などに示したように、たとえば３層の層間絶縁層３〜５よりなっていてもよい。孔３ａ、４ａ、５ａが形成される絶縁層を層間絶縁層３〜５により形成する場合、孔３ａ、４ａ、５ａの径の小さな部分３ａを層間絶縁層３に形成し、径の大きな孔の部分４ａ、５ａを層間絶縁層４、５に形成することが好ましい。
【００３４】
これにより、孔の部分３ａと孔の部分４ａ、５ａとの境目で容易に段差を作成することが可能である。したがって、容易にキャパシタ容量が増加する。なお、孔の部分４ａ、５ａが形成される層間絶縁層４、５は単一層の層間絶縁層よりなっており、孔の部分３ａが形成される層間絶縁層３と異なる層よりなっていてもよい。
【００３５】
また、孔の部分３ａよりも孔の部分４ａ、５ａの径を大きくすることで、孔の上部の開口が大きくなるので、アスペクト比が大きくなり、これによりキャパシタのストレージノード１９ａが形成される際の被覆性が良好となる。
【００３６】
さらに、本実施の形態におけるキャパシタを有する半導体装置の製造方法において好ましくは、埋込み層は導電体で形成されている。これにより、他のプラグ層などの導電層と同時に埋込み層を形成することが可能となり、製造工程の増加を抑えることができる。
【００３７】
本実施の形態におけるキャパシタを有する半導体装置において好ましくは、導電層１３とストレージノード１９ａとの間に位置して、かつ導電層１３とストレージノード１９ａとの双方に電気的に接続された埋込み層２１をさらに備える。
【００３８】
これにより、埋込み層２１が除去される工程において、図７（ｂ）のように埋込み層２１が完全に除去されなくとも、その後の工程で形成されるストレージノード１９ａと残った埋込み層２１とが図１（ｂ）のように電気的に接続されるので、導電層１３とストレージノード１９ａとの電気的な接続に影響はない。したがって、埋込み層２１のエッチング制御が容易となる。
（実施の形態２）
図９は、本発明の実施の形態２におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【００３９】
図９を参照して、本実施の形態の構成は、実施の形態１の構造と比較して以下の点において異なる。すなわち、導電層１３が孔３ａ、４ａ、５ａに通じる凹部１３ａを有しており、その凹部１３ａの内壁面に沿ってストレージノード１９ａが形成されており、その凹部１３ａ内でストレージノード１９ａとセルプレート１９ｃとが互いに対向している。
【００４０】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００４１】
次に本実施の形態の製造方法について説明する。
なお、本実施の形態においては、図９の点線で囲まれた領域３０についてのみ製造方法の説明を行なう。
【００４２】
本実施の形態の製造方法は、まず図２〜図６に示す実施の形態１の製造工程と同様の製造工程を経る。よってその説明を省略する。
【００４３】
この後、図６を参照して、導電体よりなる埋込み層２１および導電層１３がエッチングにより除去される。これにより、図１０に示すように導電層１３に孔３ａ、４ａ、５ａに通じるに凹部１３ａが形成される。本実施の形態において最も注目すべきは、埋込み層２１に加え、さらに導電層１３までもが除去される点である。
【００４４】
ここで、埋込み層２１の導電体および導電層１３が、たとえばドープトポリシリコンなどの同一の導電体でともに形成されていれば、エッチング時間を実施の形態１の場合よりも長くすることで、埋込み層２１とともに導電層１３とがエッチング可能である。一方エッチング時間が長すぎると、導電層１３の下部の導電層が残らず、ＭＯＳトランジスタ７のソース／ドレインの他方７ｂが露出してしまう。そうすると、この上に形成されるストレージノード１９ａ（図９）が断線した場合に、ストレージノード１９ａとＭＯＳトランジスタ７のソース／ドレインの他方７ｂとの電気的な接続が確保されず、好ましくない。したがって、導電層１３がエッチングされ、かつＭＯＳトランジスタ７のソース／ドレインの他方７ｂが露出しないエッチング時間が選択される。これにより、導電層１３は孔３ａ、４ａ、５ａに通じる凹部１３ａを有する。
【００４５】
図１１を参照して、孔３ａ、４ａ、５ａの内壁と導電層１３の凹部１３ａの内壁と層間絶縁層５上とに沿うように、たとえばドープトアモルファスシリコンよりなるストレージノード１９ａが堆積される。これにより、ストレージノード１９ａは導電層１３の底部を介してＭＯＳトランジスタ７のソース／ドレインの他方７ｂと電気的に接続される。
【００４６】
この際、孔４ａおよび５ａは、孔３ａよりも径が大きく、孔３ａと、孔４ａおよび５ａとの境界において孔の径が不連続に変化しているので、ストレージノード１９ａは孔３ａの上部で段差形状となっている。また、ストレージノード１９ａとしてドープトアモルファスシリコンを堆積し、粗面化処理を施すことにより、ストレージノード１９ａは粗面となる。
【００４７】
図９を参照して、その後、ストレージノード１９ａ上にたとえばＴａ２Ｏ５よりなるキャパシタ誘電体層１９ｂとたとえばＴｉＮよりなるセルプレート１９ｃとが積層されて、キャパシタ１９が形成される。以上の工程により、キャパシタを有する半導体装置が完成する。
【００４８】
なお、本実施の形態において、層間絶縁層２〜５およびキャパシタ誘電体層１９ｂについては、他の材質の絶縁体で構成されてもよい。また、導電層１３および埋込み層２１の各々は、他の導電体で構成されてもよい。さらに、一方電極１９ａとしてはドープトアモルファスシリコンが用いられたが、他の材質の導電体でもよい。
【００４９】
また、孔４ａおよび５ａは、孔３ａよりも径が大きい場合について示したが、。孔４ａおよび５ａの径と、孔３ａの径とが不連続であればよい。
【００５０】
本実施の形態におけるキャパシタを有する半導体装置によれば、実施の形態１の効果に加えて、さらに以下の効果を有する。
【００５１】
導電層１３に凹部１３ａが形成され、この凹部１３ａ内にもキャパシタのストレージノード１９ａとセルプレート１９ｃとが対向する。したがって、キャパシタの対向面積が凹部１３ａの分だけさらに増大され、キャパシタ容量が増加する。一方凹部１３ａの底部には導電層１３が残っているので、ストレージノード１９ａとソース／ドレイン領域７ｂとの電気的な接続を安定して確保することができる。
（実施の形態３）
図１２は本発明の実施の形態３におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【００５２】
実施の形態１では、図１に示すように孔の部分３ａの側壁は絶縁層３ｂで覆われているが、本実施の形態においては、図１２に示すようにそのような絶縁層３ｂが設けられていない。
【００５３】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００５４】
次に本実施の形態の製造方法について説明する。
なお、本実施の形態においては、図１２の点線で囲まれた領域３０についてのみ製造方法の説明を行なう。
【００５５】
本実施の形態の製造方法は、まず図２、図３に示す実施の形態１の製造工程と同様の製造工程を経る。よってその説明を省略する。
【００５６】
その後、図１３を参照して、層間絶縁層２および導電層１３上にたとえばＢＰＴＥＯＳよりなる層間絶縁層３が積層され、通常の写真製版技術およびエッチング技術により、導電層１３に達する孔３ａが形成される。これにより導電層１３に達する孔３ａを有する層間絶縁層３が形成される。本実施の形態において特に注目すべきは、たとえばＳｉ３Ｎ４よりなる絶縁体が、孔３ａを埋めるように層間絶縁層３および導電層１３の上に堆積される。そして、化学機械研磨、エッチングなどにより層間絶縁層３上の絶縁体が除去される。これにより孔３ａ内を埋め込む埋込み層２１が形成される。
【００５７】
図１４を参照して、層間絶縁層３および埋込み層２１上に、たとえばＳｉ３Ｎ４よりなる層間絶縁層４およびたとえばＢＰＴＥＯＳよりなる層間絶縁層５が積層され、通常の写真製版技術およびエッチング技術により、層間絶縁層４を露出するように孔５ａが形成される。
【００５８】
図１５を参照して、通常の写真製版技術およびエッチング技術により、孔５ａによって露出した層間絶縁層４に孔４ａが開口され、孔３ａに埋め込まれた埋込み層２１の絶縁体がエッチングなどにより除去される。本実施の形態においては、層間絶縁層４と埋込み層２１とがともに絶縁体より構成されているので、一の除去工程で孔４ａの開口および埋込み層２１の除去がなされる。
【００５９】
そして、孔３ａ、４ａ、５ａの内壁面および層間絶縁層５上に沿うように、たとえばドープトアモルファスシリコンよりなるストレージノード１９ａが堆積される。これによりストレージノード１９ａは導電層１３を介してＭＯＳトランジスタ７のソース／ドレインの他方７ｂと電気的に接続される。
【００６０】
この際、孔４ａおよび５ａは、孔３ａよりも径が大きく、孔３ａと、孔４ａ、５ａとの境界において孔の径が不連続に変化しているので、ストレージノード１９ａは孔３ａの上部で段差形状となっている。また、ストレージノード１９ａとしてドープトアモルファスシリコンを堆積し、粗面化処理を施すことにより、ストレージノード１９ａは粗面となる。
【００６１】
図１２を参照して、その後、ストレージノード１９ａ上にたとえばＴａ２Ｏ５よりなるキャパシタ誘電体層１９ｂとたとえばＴｉＮよりなるセルプレート１９ｃとが積層されて、キャパシタ１９が形成される。以上の工程により、キャパシタを有する半導体装置が完成する。
【００６２】
なお、本実施の形態において、埋込み層２１、層間絶縁層２〜５、キャパシタ誘電体層１９ｂについては、他の材質の絶縁体で構成されてもよい。また、導電層１３は、他の材質の導電体で構成されてもよい。さらに、一方電極１９ａとしてはドープトアモルファスシリコンが用いられたが、他の材質の導電体でもよい。
【００６３】
また、孔４ａおよび５ａは、孔３ａよりも径が大きい場合について示したが、孔４ａおよび５ａの径と、孔３ａの径とが不連続であればよい。
【００６４】
本発明におけるキャパシタを有する半導体装置の製造方法においては、埋込み層は絶縁層で形成されている。これにより、第２の絶縁層（層間絶縁層４）と第１の孔（孔３ａ）を埋め込む埋込み層とがともに絶縁体よりなるので、第２の孔（孔４ａ）を有する第２の絶縁層の形成工程および埋込み層の除去工程が一の除去工程でなされる。
【００６５】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【００６６】
【発明の効果】
以上のように、本発明のキャパシタを有する半導体装置においては、従来キャパシタの一方電極の下に形成されていた導電層の一部が除去され、この部分にもキャパシタの一方電極が形成されている。よって除去された導電層の分だけキャパシタの一方電極の対向面積が増加する。また、キャパシタの一方電極と他の構成との電気的な接続は、第１の導電層により確保される。さらに、第１の導電層に達する孔のうち、第１の部分と第２の部分とは別工程で作成されるので、孔の第１の部分の径と第２の部分の径が不連続に変化するように作成可能である。孔の第１の部分の径と第２の部分の径が不連続に変化するように作成されれば、孔の第１の部分と第２の部分との境目に段差ができる。このため、孔の内壁に沿って形成されるキャパシタの一方電極の対向面積が段差の分だけ増加する。また、キャパシタの一方電極がドープトアモルファスシリコンによって形成されれば、キャパシタの一方電極は粗面化されるので対向面積が増加する。以上のことからキャパシタ容量が増加する。
【図面の簡単な説明】
【図１】本発明の実施の形態１おけるキャパシタを有する半導体装置のＤＲＡＭメモリセルの構成を概略的に示す断面図である。
【図２】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第１工程を示す概略断面図である。
【図３】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第２工程を示す概略断面図である。
【図４】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第３工程を示す概略断面図である。
【図５】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第４工程を示す概略断面図である。
【図６】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第５工程を示す概略断面図である。
【図７】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第６工程を示す概略断面図である。
【図８】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第７工程を示す概略断面図である。
【図９】本発明の実施の形態２におけるキャパシタを有する半導体装置のＤＲＡＭメモリセルの構成を概略的に示す断面図である。
【図１０】本発明の実施の形態２におけるキャパシタを有する半導体装置のキャパシタの製造方法の第６工程を示す概略断面図である。
【図１１】本発明の実施の形態２におけるキャパシタを有する半導体装置のキャパシタの製造方法の第７工程を示す概略断面図である。
【図１２】本発明の実施の形態３におけるキャパシタを有する半導体装置のＤＲＡＭメモリセルの構成を概略的に示す断面図である。
【図１３】本発明の実施の形態３におけるキャパシタを有する半導体装置のキャパシタの製造方法の第３工程を示す概略断面図である。
【図１４】本発明の実施の形態３におけるキャパシタを有する半導体装置のキャパシタの製造方法の第４工程を示す概略断面図である。
【図１５】本発明の実施の形態３におけるキャパシタを有する半導体装置のキャパシタの製造方法の第５工程を示す概略断面図である。
【符号の説明】
１ シリコン基板、２〜５ 層間絶縁層、２ａ，２ｂ，３ａ，４ａ，５ａ 孔、３ｂ，７ｅ，７ｆ 絶縁層、７ ＭＯＳトランジスタ、７ａ，７ｂ ソース／ドレイン領域、７ｃ ゲート絶縁層、７ｄ ゲート電極層、９ フィールド酸化膜、１１ パッド層、１３，１５ 導電層、１３ａ 凹部、１７ ビット線、１９ キャパシタ、１９ａ ストレージノード、１９ｂ キャパシタ誘電体層、１９ｃ セルプレート、２１ 埋込み層、３０ キャパシタ周辺領域。
【発明の属する技術分野】
本発明は、キャパシタを有する半導体装置に関し、より特定的には、互いに絶縁された１対の電極を含むキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の高集積化は、素子寸法の微細化により達成されてきた。しかし、この高集積化・微細化に伴いＳＮ（Ｓｔｏｒａｇｅ Ｎｏｄｅ）も縮小し、キャパシタ容量を維持することが困難になってきた。容量が小さいと読み出しエラーやソフトエラーのような不具合が起こるという問題があった。ここで、読み出しエラーとはＳ／Ｎ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ）比の低下により起こる読み違えのことであり、ソフトエラーとは、放射性同位元素から放出されるα線に起因して不特定な１ビットが反転するという現象である。
【０００３】
ＤＲＡＭのメモリセルは、たとえば特開平８−２８８４７５号公報（特許文献１）の図１に示されている。上記公報の図を参照して、半導体単結晶基板上にはトランジスタが設けられていて、半導体単結晶基板およびトランジスタを覆うように層間絶縁膜が積層されている。層間絶縁膜には、トランジスタの拡散層に達するコンタクト孔が形成されている。このコンタクト孔を介して、キャパシタ下部電極が拡散層に電気的に導通されており、このキャパシタ下部電極上にキャパシタ絶縁膜とセルプレートとが積層して形成されている。また、特開平９−３０７０８０号公報（特許文献２）にもＤＲＡＭのメモリセル構成が開示されている。
【０００４】
【特許文献１】
特開平８−２８８４７５号公報
【０００５】
【特許文献２】
特開平９−３０７０８０号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記２つの公報のＤＲＡＭのメモリセルの構成では、トランジスタの拡散層とキャパシタ下部電極とが直接接している。キャパシタ容量をできるだけ大きくするために、キャパシタ下部電極はコンタクト孔内でもキャパシタ上部電極と対向して形成されるので、なるべく薄く形成される。しかしキャパシタ下部電極の厚さが薄くなると、コンタクト孔の底部においてキャパシタ下部電極に途切れ（膜切れ）などが生じ、トランジスタの拡散層とキャパシタ下部電極との電気的な接続が不安定となることがあった。
【０００７】
したがって、トランジスタとキャパシタ下部電極との電気的な接続を確保するために、トランジスタとキャパシタ下部電極との間に他の導電層が形成されることがある。しかし、この構成によれば、コンタクト孔が他の導電層の分だけ浅くなるので、キャパシタの下部電極と上部電極との対向面積が小さくなりキャパシタ容量が不充分となる。このため、素子の微細化とともにキャパシタ容量を維持することが困難となり、読み出しエラーやソフトエラーのような不具合が起こるという問題があった。
【０００８】
したがって本発明の目的は、キャパシタ下部電極（ストレージノード）の電気的な接続を安定して確保しつつ、キャパシタ容量を増加させることができるキャパシタを有する半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明のキャパシタを有する半導体装置は、互いに絶縁された１対の電極を含むキャパシタを有する半導体装置であって、第１の導電層と、第１の導電層上に形成され、第１の導電層に達する孔を有する絶縁層とを備えている。孔は互いに径の異なる第１の部分と第２の部分とを有し、第１の部分と第２の部分との境界において孔の径が不連続に変化している。さらに本発明のキャパシタを有する半導体装置は、孔の内壁面に沿って形成され、かつ第１の導電層に電気的に接続されたキャパシタの一方電極を備えている。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１（ａ）は本発明の実施の形態１におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【００１１】
図１（ａ）を参照して、キャパシタを有する半導体装置として、たとえばＤＲＡＭメモリセルの構成が示されている。フィールド酸化膜９により電気的に分離されたシリコン基板１の表面には、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ７が形成されている。
【００１２】
このＭＯＳトランジスタ７は１対のソース／ドレイン領域７ａ、７ｂと、ゲート絶縁層７ｃと、ゲート電極層７ｄとを有している。１対のソース／ドレイン領域７ａ、７ｂは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有しており、互いに所定の距離を隔てて配置されている。ゲート電極層７ｄは１対のソース／ドレイン領域７ａ、７ｂに挟まれる領域上にゲート絶縁層７ｃを介して形成されている。ゲート絶縁層７ｃは、たとえばシリコン酸化膜よりなっている。ゲート電極層７ｄは、たとえば不純物が導入された多結晶シリコン層（以下、ドープトポリシリコン層と称する）からなっている。
【００１３】
ゲート電極層７ｄの周囲はたとえばシリコン酸化膜よりなる絶縁層７ｅ、７ｆにより覆われている。１対のソース／ドレイン領域の一方７ａにはパッド層１１が形成されていている。ＭＯＳトランジスタ７およびパッド層１１を覆うように層間絶縁層２が形成されている。層間絶縁層２は、たとえばＢＰＴＥＯＳ（ＢｏｒｏＰｈｏｓｐｈｏ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）よりなる。ＢＰＴＥＯＳとはＴＥＯＳ（Ｔｅｔｒａ Ｅｔｙｌｅ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料としてＢ（ボロン）、Ｐ（リン）を有するように形成されたシリコン酸化膜である。この層間絶縁層２には１対のソース／ドレイン領域の他方７ｂに達する孔２ａおよびパッド層１１に達する孔２ｂが開口されている。そして、孔２ａおよび２ｂの各々には導電層１３および１５の各々が埋め込まれており、これらの導電層１３および１５の各々はたとえばドープトポリシリコン層よりなっている。層間絶縁層２上にはビット線１７が形成されていて、ビット線１７は導電層１５およびパッド層１１を介してＭＯＳトランジスタ７の１対のソース／ドレインの一方７ａと電気的に接続されている。
【００１４】
層間絶縁層２およびビット線１７上には、たとえばＢＰＴＥＯＳよりなる層間絶縁層３と、たとえばＳｉ３Ｎ４よりなる層間絶縁層４と、たとえばＢＰＴＥＯＳよりなる層間絶縁層５とが積層されている。これらの層間絶縁層３〜５には、導電層１３に達する孔が形成されている。この孔は、層間絶縁層３に形成された部分３ａと、層間絶縁層４に形成された部分４ａと、層間絶縁層５に形成された部分５ａとを有している。孔３ａ、４ａ、５ａのうち、孔の部分４ａ、５ａと孔の部分３ａとは互いに径が異なり、孔の部分４ａ、５ａは孔の部分３ａよりも大きな径を有していて、孔の部分３ａと孔の部分４ａ、５ａとの境界において孔の径が不連続に変化している。孔の部分３ａの側壁面はたとえばＳｉ３Ｎ４よりなる絶縁層３ｂで覆われている。
【００１５】
キャパシタ１９は、キャパシタ誘電体層１９ｂにより互いに絶縁された１対の電極であるストレージノード１９ａ（キャパシタの一方電極）とセルプレート１９ｃ（キャパシタの他方電極）とを含んでいる。キャパシタ１９の一方電極であるストレージノード１９ａは、孔３ａ、４ａ、５ａの内壁面に沿って形成されていて、導電層１３に電気的に接続されている。ストレージノード１９ａ上には、キャパシタ誘電体層１９ｂと、セルプレート１９ｃとが積層されている。ストレージノード１９ａはたとえば不純物が導入されたアモルファスシリコン（以下、ドープトアモルファスシリコンと称する）よりなる。キャパシタ誘電体層１９ｂはたとえばＴａ２Ｏ５よりなる。セルプレート１９ｃはたとえばＴｉＮよりなる。
【００１６】
次に本実施の形態の製造方法について説明する。
なお、本実施の形態においては、図１（ａ）の点線で囲まれた領域３０についてのみ製造方法の説明を行なう。
【００１７】
図２〜図８は本発明の実施の形態１におけるキャパシタの製造方法を工程順に示す概略断面図である。
【００１８】
図２を参照して、シリコン基板１の表面にはＭＯＳトランジスタ７が以下のように形成される。すなわち、シリコン基板１の表面には、たとえばシリコン酸化膜よりなるゲート絶縁層７ｃが形成され、このゲート絶縁層７ｃ上にゲート電極層７ｄおよび絶縁層７ｆが形成された後、通常の写真製版技術およびエッチング技術によりパターニングされる。ゲート電極層７ｄなどをマスクとしてシリコン基板１へ不純物が注入されることにより、比較的低濃度の不純物領域７ｂが形成される。
【００１９】
ゲート電極層７ｄの側壁を覆うように、たとえばシリコン酸化膜よりなるサイドウォールスペーサー状の絶縁層７ｅが形成される。この後、ゲート電極層７ｄおよび絶縁層７ｅなどをマスクとしてシリコン基板１上に不純物を注入することにより、比較的高濃度の不純物領域７ｂが形成される。この比較的高濃度の不純物領域と前述の比較的低濃度の不純物領域とにより、ＬＤＤ構造をなすソース／ドレイン領域７ａ、７ｂが形成される。以上のようにしてＭＯＳトランジスタ７が形成される。
【００２０】
このようにして形成されたＭＯＳトランジスタ７を覆うように、たとえばＢＰＴＥＯＳよりなる層間絶縁層２が形成される。そして層間絶縁層２に通常の写真製版技術およびエッチング技術により孔２ａが開口され、開口された孔２ａを埋め込むように層間絶縁層２上にたとえばドープトポリシリコンなどの導電体１３が堆積される。
【００２１】
図３を参照して、化学機械研磨やエッチングにより層間絶縁層２上の導電体１３が除去され、孔２ａ内にのみ導電層１３が残存される。
【００２２】
図４を参照して、層間絶縁層２および導電層１３上にたとえばＢＰＴＥＯＳよりなる層間絶縁層３が積層され、通常の写真製版技術およびエッチング技術により、層間絶縁層３に導電層１３に達する孔３ａが形成される。これにより導電層１３に達する孔３ａを有する層間絶縁層３が導電層１３上に形成される。そしてたとえばＳｉ３Ｎ４よりなる絶縁層３ｂが孔３ａの底面および側面と、層間絶縁層３の上面とに堆積される。
【００２３】
図５を参照して、絶縁層３ｂに異方性エッチングが施され、それにより孔３ａの底面および層間絶縁層３上の絶縁層３ｂが除去され、層間絶縁層３の上面と導電層１３の上面が露出され、孔３ａの側面の絶縁層３ｂのみが残存する。そして層間絶縁層３と、孔３ａの側面を覆う絶縁層３ｂと、導電層１３との上に、たとえばドープトポリシリコンよりなる導電体が堆積され、化学機械研磨、エッチングなどにより層間絶縁層３の上面が露出するまで導電体が除去される。これにより孔３ａ内を埋め込む埋込み層２１が形成される。
【００２４】
図６を参照して、層間絶縁層３および埋込み層２１上に、たとえばＳｉ３Ｎ４よりなる層間絶縁層４およびたとえばＢＰＴＥＯＳよりなる層間絶縁層５が積層される。通常の写真製版技術およびエッチング技術により、これらの層間絶縁層４、５に、孔３ａに通じ、かつ孔３ａよりも径の大きい孔４ａ、５ａが形成される。これにより、埋込み層２１の上面が露出する。
【００２５】
図７（ａ）を参照して、露出した埋込み層２１の導電体がエッチングなどにより除去される。ここで、埋込み層２１が導電体で形成されている本実施の形態では、埋込み層２１の導電体が完全に除去される必要はない。埋込み層２１の導電体が完全に除去されず一部残った場合の構成を図７（ｂ）に示す。
【００２６】
図８を参照して、孔３ａ、４ａ、５ａの内壁面および層間絶縁層５上に沿うように、たとえばドープトアモルファスシリコンよりなるストレージノード（キャパシタの一方電極）用の導電層１９ａが堆積される。導電層１９ａは導電層１３を介してＭＯＳトランジスタ７のソース／ドレインの他方７ｂと電気的に接続される。この導電層１９ａが通常の写真製版技術およびエッチング技術によりパターニングされて、ドープトアモルファスシリコンよりなるストレージノード１９ａが形成される。孔４ａおよび５ａは、孔３ａよりも径が大きく、孔３ａと、孔４ａ、５ａとの境界において孔の径が不連続に変化しているので、ストレージノード１９ａはその境界部において段差形状となっている。また、ドープトアモルファスシリコンが堆積されれば、粗面化処理を施すことによりストレージノード１９ａは粗面となる。
【００２７】
図１（ａ）を参照して、その後、ストレージノード１９ａ上にたとえばＴａ２Ｏ５よりなるキャパシタ誘電体層１９ｂとたとえばＴｉＮよりなるセルプレート１９ｃとが積層されて、キャパシタ１９が形成される。ここで、図７（ａ）の工程において、図７（ｂ）のように、埋込み層２１の導電体が完全に除去されず一部残った場合には、半導体装置は図１（ｂ）のような構成となる。以上の工程により、キャパシタを有する半導体装置が完成する。
【００２８】
なお、本実施の形態において、層間絶縁層２〜５およびキャパシタ誘電体層１９ｂの各々については、他の材質の絶縁体で構成されてもよい。また、導電層１３および埋込み層２１の各々は、他の材質の導電体で構成されてもよい。さらに、一方電極１９ａとしてはドープトアモルファスシリコンが用いられたが、他の材質の導電体でもよい。
【００２９】
また、孔４ａおよび５ａは、孔３ａよりも径が大きい場合について示したが、。孔４ａおよび５ａの径と、孔３ａの径とが不連続であればよい。
【００３０】
本実施の形態のキャパシタを有する半導体装置およびその製造方法においては、埋込み層２１が除去され、この部分にもストレージノード１９ａとセルプレート１９ｃとが形成されている。よって除去された埋込み層２１の分だけキャパシタの対向面積が増加する。
【００３１】
また、ストレージノード１９ａとソース／ドレイン領域７ｂとの間には導電層１３が設けられている。このため、ストレージノード１９ａに膜切れなどが生じても、ストレージノード１９ａとソース／ドレイン領域７ｂとの電気的な接続が安定して確保される。
【００３２】
さらに、導電層１３に達する孔のうち、孔の部分３ａと孔の部分４ａ、５ａとは別工程で形成されるので、孔の第１の部分の径と第２の部分の径が不連続に変化するように形成することが可能である。孔の部分３ａの径と孔の部分４ａ、５ａの径が不連続に変化するように形成されれば、孔の部分３ａと孔の部分４ａ、５ａとの境目に段差ができる。このため、孔の内壁に沿って形成されるストレージノード１９ａにも段差が生じ、ストレージノード１９ａとセルプレート１９ｃとの対向面積がその段差の分だけ増加する。また、ストレージノード１９ａがドープトアモルファスシリコンによって形成されれば、粗面化処理を施すことによってストレージノード１９ａは粗面化されるので対向面積が増加する。以上のことからキャパシタ容量が増加する。
【００３３】
また、本実施の形態におけるキャパシタを有する半導体装置においては、孔３ａ、４ａ、５ａが形成される絶縁層は単一層の層間絶縁層よりなっていてもよく、図１などに示したように、たとえば３層の層間絶縁層３〜５よりなっていてもよい。孔３ａ、４ａ、５ａが形成される絶縁層を層間絶縁層３〜５により形成する場合、孔３ａ、４ａ、５ａの径の小さな部分３ａを層間絶縁層３に形成し、径の大きな孔の部分４ａ、５ａを層間絶縁層４、５に形成することが好ましい。
【００３４】
これにより、孔の部分３ａと孔の部分４ａ、５ａとの境目で容易に段差を作成することが可能である。したがって、容易にキャパシタ容量が増加する。なお、孔の部分４ａ、５ａが形成される層間絶縁層４、５は単一層の層間絶縁層よりなっており、孔の部分３ａが形成される層間絶縁層３と異なる層よりなっていてもよい。
【００３５】
また、孔の部分３ａよりも孔の部分４ａ、５ａの径を大きくすることで、孔の上部の開口が大きくなるので、アスペクト比が大きくなり、これによりキャパシタのストレージノード１９ａが形成される際の被覆性が良好となる。
【００３６】
さらに、本実施の形態におけるキャパシタを有する半導体装置の製造方法において好ましくは、埋込み層は導電体で形成されている。これにより、他のプラグ層などの導電層と同時に埋込み層を形成することが可能となり、製造工程の増加を抑えることができる。
【００３７】
本実施の形態におけるキャパシタを有する半導体装置において好ましくは、導電層１３とストレージノード１９ａとの間に位置して、かつ導電層１３とストレージノード１９ａとの双方に電気的に接続された埋込み層２１をさらに備える。
【００３８】
これにより、埋込み層２１が除去される工程において、図７（ｂ）のように埋込み層２１が完全に除去されなくとも、その後の工程で形成されるストレージノード１９ａと残った埋込み層２１とが図１（ｂ）のように電気的に接続されるので、導電層１３とストレージノード１９ａとの電気的な接続に影響はない。したがって、埋込み層２１のエッチング制御が容易となる。
（実施の形態２）
図９は、本発明の実施の形態２におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【００３９】
図９を参照して、本実施の形態の構成は、実施の形態１の構造と比較して以下の点において異なる。すなわち、導電層１３が孔３ａ、４ａ、５ａに通じる凹部１３ａを有しており、その凹部１３ａの内壁面に沿ってストレージノード１９ａが形成されており、その凹部１３ａ内でストレージノード１９ａとセルプレート１９ｃとが互いに対向している。
【００４０】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００４１】
次に本実施の形態の製造方法について説明する。
なお、本実施の形態においては、図９の点線で囲まれた領域３０についてのみ製造方法の説明を行なう。
【００４２】
本実施の形態の製造方法は、まず図２〜図６に示す実施の形態１の製造工程と同様の製造工程を経る。よってその説明を省略する。
【００４３】
この後、図６を参照して、導電体よりなる埋込み層２１および導電層１３がエッチングにより除去される。これにより、図１０に示すように導電層１３に孔３ａ、４ａ、５ａに通じるに凹部１３ａが形成される。本実施の形態において最も注目すべきは、埋込み層２１に加え、さらに導電層１３までもが除去される点である。
【００４４】
ここで、埋込み層２１の導電体および導電層１３が、たとえばドープトポリシリコンなどの同一の導電体でともに形成されていれば、エッチング時間を実施の形態１の場合よりも長くすることで、埋込み層２１とともに導電層１３とがエッチング可能である。一方エッチング時間が長すぎると、導電層１３の下部の導電層が残らず、ＭＯＳトランジスタ７のソース／ドレインの他方７ｂが露出してしまう。そうすると、この上に形成されるストレージノード１９ａ（図９）が断線した場合に、ストレージノード１９ａとＭＯＳトランジスタ７のソース／ドレインの他方７ｂとの電気的な接続が確保されず、好ましくない。したがって、導電層１３がエッチングされ、かつＭＯＳトランジスタ７のソース／ドレインの他方７ｂが露出しないエッチング時間が選択される。これにより、導電層１３は孔３ａ、４ａ、５ａに通じる凹部１３ａを有する。
【００４５】
図１１を参照して、孔３ａ、４ａ、５ａの内壁と導電層１３の凹部１３ａの内壁と層間絶縁層５上とに沿うように、たとえばドープトアモルファスシリコンよりなるストレージノード１９ａが堆積される。これにより、ストレージノード１９ａは導電層１３の底部を介してＭＯＳトランジスタ７のソース／ドレインの他方７ｂと電気的に接続される。
【００４６】
この際、孔４ａおよび５ａは、孔３ａよりも径が大きく、孔３ａと、孔４ａおよび５ａとの境界において孔の径が不連続に変化しているので、ストレージノード１９ａは孔３ａの上部で段差形状となっている。また、ストレージノード１９ａとしてドープトアモルファスシリコンを堆積し、粗面化処理を施すことにより、ストレージノード１９ａは粗面となる。
【００４７】
図９を参照して、その後、ストレージノード１９ａ上にたとえばＴａ２Ｏ５よりなるキャパシタ誘電体層１９ｂとたとえばＴｉＮよりなるセルプレート１９ｃとが積層されて、キャパシタ１９が形成される。以上の工程により、キャパシタを有する半導体装置が完成する。
【００４８】
なお、本実施の形態において、層間絶縁層２〜５およびキャパシタ誘電体層１９ｂについては、他の材質の絶縁体で構成されてもよい。また、導電層１３および埋込み層２１の各々は、他の導電体で構成されてもよい。さらに、一方電極１９ａとしてはドープトアモルファスシリコンが用いられたが、他の材質の導電体でもよい。
【００４９】
また、孔４ａおよび５ａは、孔３ａよりも径が大きい場合について示したが、。孔４ａおよび５ａの径と、孔３ａの径とが不連続であればよい。
【００５０】
本実施の形態におけるキャパシタを有する半導体装置によれば、実施の形態１の効果に加えて、さらに以下の効果を有する。
【００５１】
導電層１３に凹部１３ａが形成され、この凹部１３ａ内にもキャパシタのストレージノード１９ａとセルプレート１９ｃとが対向する。したがって、キャパシタの対向面積が凹部１３ａの分だけさらに増大され、キャパシタ容量が増加する。一方凹部１３ａの底部には導電層１３が残っているので、ストレージノード１９ａとソース／ドレイン領域７ｂとの電気的な接続を安定して確保することができる。
（実施の形態３）
図１２は本発明の実施の形態３におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【００５２】
実施の形態１では、図１に示すように孔の部分３ａの側壁は絶縁層３ｂで覆われているが、本実施の形態においては、図１２に示すようにそのような絶縁層３ｂが設けられていない。
【００５３】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００５４】
次に本実施の形態の製造方法について説明する。
なお、本実施の形態においては、図１２の点線で囲まれた領域３０についてのみ製造方法の説明を行なう。
【００５５】
本実施の形態の製造方法は、まず図２、図３に示す実施の形態１の製造工程と同様の製造工程を経る。よってその説明を省略する。
【００５６】
その後、図１３を参照して、層間絶縁層２および導電層１３上にたとえばＢＰＴＥＯＳよりなる層間絶縁層３が積層され、通常の写真製版技術およびエッチング技術により、導電層１３に達する孔３ａが形成される。これにより導電層１３に達する孔３ａを有する層間絶縁層３が形成される。本実施の形態において特に注目すべきは、たとえばＳｉ３Ｎ４よりなる絶縁体が、孔３ａを埋めるように層間絶縁層３および導電層１３の上に堆積される。そして、化学機械研磨、エッチングなどにより層間絶縁層３上の絶縁体が除去される。これにより孔３ａ内を埋め込む埋込み層２１が形成される。
【００５７】
図１４を参照して、層間絶縁層３および埋込み層２１上に、たとえばＳｉ３Ｎ４よりなる層間絶縁層４およびたとえばＢＰＴＥＯＳよりなる層間絶縁層５が積層され、通常の写真製版技術およびエッチング技術により、層間絶縁層４を露出するように孔５ａが形成される。
【００５８】
図１５を参照して、通常の写真製版技術およびエッチング技術により、孔５ａによって露出した層間絶縁層４に孔４ａが開口され、孔３ａに埋め込まれた埋込み層２１の絶縁体がエッチングなどにより除去される。本実施の形態においては、層間絶縁層４と埋込み層２１とがともに絶縁体より構成されているので、一の除去工程で孔４ａの開口および埋込み層２１の除去がなされる。
【００５９】
そして、孔３ａ、４ａ、５ａの内壁面および層間絶縁層５上に沿うように、たとえばドープトアモルファスシリコンよりなるストレージノード１９ａが堆積される。これによりストレージノード１９ａは導電層１３を介してＭＯＳトランジスタ７のソース／ドレインの他方７ｂと電気的に接続される。
【００６０】
この際、孔４ａおよび５ａは、孔３ａよりも径が大きく、孔３ａと、孔４ａ、５ａとの境界において孔の径が不連続に変化しているので、ストレージノード１９ａは孔３ａの上部で段差形状となっている。また、ストレージノード１９ａとしてドープトアモルファスシリコンを堆積し、粗面化処理を施すことにより、ストレージノード１９ａは粗面となる。
【００６１】
図１２を参照して、その後、ストレージノード１９ａ上にたとえばＴａ２Ｏ５よりなるキャパシタ誘電体層１９ｂとたとえばＴｉＮよりなるセルプレート１９ｃとが積層されて、キャパシタ１９が形成される。以上の工程により、キャパシタを有する半導体装置が完成する。
【００６２】
なお、本実施の形態において、埋込み層２１、層間絶縁層２〜５、キャパシタ誘電体層１９ｂについては、他の材質の絶縁体で構成されてもよい。また、導電層１３は、他の材質の導電体で構成されてもよい。さらに、一方電極１９ａとしてはドープトアモルファスシリコンが用いられたが、他の材質の導電体でもよい。
【００６３】
また、孔４ａおよび５ａは、孔３ａよりも径が大きい場合について示したが、孔４ａおよび５ａの径と、孔３ａの径とが不連続であればよい。
【００６４】
本発明におけるキャパシタを有する半導体装置の製造方法においては、埋込み層は絶縁層で形成されている。これにより、第２の絶縁層（層間絶縁層４）と第１の孔（孔３ａ）を埋め込む埋込み層とがともに絶縁体よりなるので、第２の孔（孔４ａ）を有する第２の絶縁層の形成工程および埋込み層の除去工程が一の除去工程でなされる。
【００６５】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【００６６】
【発明の効果】
以上のように、本発明のキャパシタを有する半導体装置においては、従来キャパシタの一方電極の下に形成されていた導電層の一部が除去され、この部分にもキャパシタの一方電極が形成されている。よって除去された導電層の分だけキャパシタの一方電極の対向面積が増加する。また、キャパシタの一方電極と他の構成との電気的な接続は、第１の導電層により確保される。さらに、第１の導電層に達する孔のうち、第１の部分と第２の部分とは別工程で作成されるので、孔の第１の部分の径と第２の部分の径が不連続に変化するように作成可能である。孔の第１の部分の径と第２の部分の径が不連続に変化するように作成されれば、孔の第１の部分と第２の部分との境目に段差ができる。このため、孔の内壁に沿って形成されるキャパシタの一方電極の対向面積が段差の分だけ増加する。また、キャパシタの一方電極がドープトアモルファスシリコンによって形成されれば、キャパシタの一方電極は粗面化されるので対向面積が増加する。以上のことからキャパシタ容量が増加する。
【図面の簡単な説明】
【図１】本発明の実施の形態１おけるキャパシタを有する半導体装置のＤＲＡＭメモリセルの構成を概略的に示す断面図である。
【図２】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第１工程を示す概略断面図である。
【図３】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第２工程を示す概略断面図である。
【図４】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第３工程を示す概略断面図である。
【図５】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第４工程を示す概略断面図である。
【図６】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第５工程を示す概略断面図である。
【図７】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第６工程を示す概略断面図である。
【図８】本発明の実施の形態１におけるキャパシタを有する半導体装置のキャパシタの製造方法の第７工程を示す概略断面図である。
【図９】本発明の実施の形態２におけるキャパシタを有する半導体装置のＤＲＡＭメモリセルの構成を概略的に示す断面図である。
【図１０】本発明の実施の形態２におけるキャパシタを有する半導体装置のキャパシタの製造方法の第６工程を示す概略断面図である。
【図１１】本発明の実施の形態２におけるキャパシタを有する半導体装置のキャパシタの製造方法の第７工程を示す概略断面図である。
【図１２】本発明の実施の形態３におけるキャパシタを有する半導体装置のＤＲＡＭメモリセルの構成を概略的に示す断面図である。
【図１３】本発明の実施の形態３におけるキャパシタを有する半導体装置のキャパシタの製造方法の第３工程を示す概略断面図である。
【図１４】本発明の実施の形態３におけるキャパシタを有する半導体装置のキャパシタの製造方法の第４工程を示す概略断面図である。
【図１５】本発明の実施の形態３におけるキャパシタを有する半導体装置のキャパシタの製造方法の第５工程を示す概略断面図である。
【符号の説明】
１ シリコン基板、２〜５ 層間絶縁層、２ａ，２ｂ，３ａ，４ａ，５ａ 孔、３ｂ，７ｅ，７ｆ 絶縁層、７ ＭＯＳトランジスタ、７ａ，７ｂ ソース／ドレイン領域、７ｃ ゲート絶縁層、７ｄ ゲート電極層、９ フィールド酸化膜、１１ パッド層、１３，１５ 導電層、１３ａ 凹部、１７ ビット線、１９ キャパシタ、１９ａ ストレージノード、１９ｂ キャパシタ誘電体層、１９ｃ セルプレート、２１ 埋込み層、３０ キャパシタ周辺領域。
Claims (4)
- 互いに絶縁された１対の電極を含むキャパシタを有する半導体装置であって、
第１の導電層と、
前記第１の導電層上に形成され、前記第１の導電層に達する孔を有する絶縁層とを備え、
前記孔は互いに径の異なる第１の部分と第２の部分とを有し、前記第１の部分と前記第２の部分との境界において前記孔の径が不連続に変化しており、さらに、
前記孔の内壁面に沿って形成され、かつ前記第１の導電層に電気的に接続された前記キャパシタの一方電極を備えた、キャパシタを有する半導体装置。 - 前記絶縁層は、第１の絶縁層と、前記第１の絶縁層上に形成された第２の絶縁層とを有し、
前記孔の前記第１の部分は前記第１の絶縁層に形成されており、
前記孔の前記第２の部分は前記第２の絶縁層に形成されており、かつ前記第１の部分よりも大きな径を有している、請求項１に記載のキャパシタを有する半導体装置。 - 前記第１の導電層と前記一方電極との間に位置して、かつ前記第１の導電層と前記一方電極との双方に電気的に接続された第２の導電層をさらに備えることを特徴とする、請求項１または２に記載のキャパシタを有する半導体装置。
- 前記第１の導電層は、前記孔に通じる凹部を有しており、前記一方電極は前記凹部の内壁面に沿って形成されていることを特徴とする、請求項１または２に記載のキャパシタを有する半導体装置。
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