JPH1084091A

JPH1084091A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH1084091A
Application number: JP8237798A
Authority: JP
Inventors: Isamu Asano; 勇浅野; Mitsuo Amamiya; 三生雨宮; Masanori Osumi; 正紀大角
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1996-09-09
Filing date: 1996-09-09
Publication date: 1998-03-31

Abstract

(57)【要約】【課題】ＣＯＢ構造を有するＤＲＡＭにおいて、ビッ
ト線間に蓄積容量を接続するための接続孔位置を確保
し、かつ、素子間の絶縁性が確保されるに十分な活性領
域パターンとし、同時に浮遊容量の低減および微細加工
に有利なビット線パターンとする。【解決手段】ガルウィング形状の活性領域２ｂの角度
を鈍角として活性領域２ｂ間の最近接距離ｄを確保する
とともに、活性領域２ｂの中央部の第１の半導体領域６
ａ上にビット線ＢＬに接続するための第１の接続孔の下
層接続孔９ａと、第１の接続孔の下層接続孔９ａ内にプ
ラグ１０ａとを形成し、プラグ１０ａの真上の位置から
活性領域２ｂの外側にオフセットＬをもった位置に第１
の接続孔の上層接続孔１１ａを形成する。さらに、第１
の接続孔の上層接続孔１１ａを包含する包含パターンＤ
Ｂを有するビット線ＢＬをその上層に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】大容量メモリを代表する半導体メモリと
してＤＲＡＭがある。このＤＲＡＭのメモリ容量は益々
増大する傾向にあり、それに伴ってＤＲＡＭのメモリセ
ルの集積度を向上させる観点からメモリセルの専有面積
も縮小せざるを得ない方向に進んでいる。

【０００３】しかし、ＤＲＡＭのメモリセルにおける情
報蓄積用容量素子（キャパシタ）の蓄積容量値は、ＤＲ
ＡＭの動作マージンやソフトエラー等を考慮する観点等
から世代によらず一定量が必要であり、一般に比例縮小
できないことが知られている。

【０００４】そこで、たとえば、昭和５９年１１月３０
日、株式会社オーム社発行、「ＬＳＩハンドブック」、
ｐ４８９に記載のとおり、近年の大容量ＤＲＡＭでは、
メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電
荷量（Ｃｓ）の減少を補うために、情報蓄積用容量素子
をメモリセル選択用ＭＩＳＦＥＴの上方に配置するスタ
ック構造が採用されている。

【０００５】スタック構造にも種々のものがあるが、そ
の中でもその情報蓄積用容量素子をビット線の上方に配
置する、いわゆるキャパシタ・オーバー・ビットライン
(Capacitor Over Bitline; 以下、ＣＯＢと略す）構造
は、蓄積電極（ストレージノード）の下地段差がビット
線によって平坦化されるので、情報蓄積用容量素子を形
成する際のプロセス上の負担が小さくなるという特徴が
ある。また、ビット線が情報蓄積用容量素子でシールド
されるので、高い信号対雑音（Ｓ／Ｎ）比が得られると
いう特徴がある。なお、ＣＯＢ構造のメモリセルを有す
るＤＲＡＭについては、特開平７−１２２６５４号公報
などに記載がある。

【０００６】このようなＣＯＢ構造のメモリセルでは、
フィールド絶縁膜で囲まれた活性領域にビット線を共有
する２個のメモリセル選択用ＭＩＳＦＥＴが形成され、
さらに、活性領域の中央部に位置する半導体領域（第１
の半導体領域）には第１の接続孔を通してビット線が接
続され、活性領域の両端部に位置する半導体領域（第２
の半導体領域）には、第２の接続孔を通して情報蓄積用
容量素子の蓄積電極が接続される。

【０００７】ところで、上記ＣＯＢ構造のメモリセルに
おいては、ビット線を上記第１の半導体領域に接続させ
た後に、情報蓄積用容量素子の蓄積電極を上記第２の半
導体領域に接続させるため、ビット線が蓄積電極を接続
する第２の半導体領域の真上に延在していると、蓄積電
極と第２の半導体領域とを接続させることができない。

【０００８】そこで、ビット線を直線状の活性領域の真
上からずらし、第１の半導体領域上の第１の接続孔のみ
を包含するようにビット線に凸部を設けて引き出しパッ
ドとするようなパターン、あるいは、米国特許第４，９
７０，５６４号などに記載されているように、蓄積電極
が接続される第２の半導体領域の真上にビット線が配線
されないように、活性領域とビット線とを斜交させるよ
うなレイアウトが採用されている。

【０００９】しかしながら、活性領域とビット線とを斜
交させるようなレイアウトでは、リソグラフィ工程にお
いて長辺方向の縮みを予防することを目的として配置さ
れるOPC （Optical Proximity Correction）パターンの
設置余裕に限界があり、また、ビット線に凸部を設けて
引き出しパッドとするパターンでは、活性領域とビット
線とを接続するための引き出しパッド層を設けるための
工程数の増加およびビット線の寄生容量の増加が問題と
なる。

【００１０】これらの問題を解決する方策として、特開
平５−２９１５３２号公報などに記載されているよう
に、活性領域に、その外形から鴎状翼（ガルウイング）
と呼ばれるパターンが採用されている。

【００１１】このガルウイング構造の活性領域は、左右
対称の鴎の翼の形状をしており、半導体基板上に複数個
配置されたものであり、ガルウイング構造の活性領域を
有するメモリセルでは、鴎の体躯に相当する活性領域の
中央部に位置する第１の半導体領域上に第１の接続孔が
形成されて、ビット線と第１の半導体領域とが接続さ
れ、鴎の内翼に相当する活性領域にメモリセル選択用Ｍ
ＩＳＦＥＴのチャネル領域が位置し、鴎の外翼に相当す
る第２の半導体領域上に第２の接続孔が形成されて、情
報蓄積用容量素子の蓄積電極と第２の半導体領域とが接
続される。

【００１２】活性領域をガルウイング構造とすると、第
２の接続孔は、隣接する第１の接続孔を結ぶ直線領域か
らずれた位置に形成されるため、ビット線に引き出しパ
ッド部を設ける必要がなく、また、OPC パターンの設置
余裕もとることができるため、上記のような問題を生じ
ることがない。

【００１３】

【発明が解決しようとする課題】しかしながら、半導体
集積回路装置の更なる微細化に伴い、以下のような問題
が生ずることが、本発明者らの検討により明らかとなっ
た。

【００１４】すなわち、ガルウイング形状の活性領域パ
ターン内にビット線との接続を行う第１の接続孔を内包
させたうえで引き出しパッド部を有さないビット線に接
続しようとすると、第２の接続孔−第１の接続孔−第２
の接続孔を結ぶ活性領域の角度をある程度鋭角にしなけ
ればならない。

【００１５】ところが、活性領域の前記角度を鋭角にす
ると、隣接する活性領域間の最小素子分離距離を確保す
ることが難しくなる。

【００１６】一方、活性領域の前記角度を、活性領域パ
ターン内に第１の接続孔を内包できる程度に鈍角にする
と、ビット線の第１の接続孔の包含パターンをずらす必
要が生じ、結局引き出しパッドと同様の凸部が形成され
ることとなる。

【００１７】このようなビット線の凸部の存在により、
ビット線のリソグラフィ時にくびれを生じたり、隣接す
るビット線間の距離が近づくことによる寄生容量の増加
が発生するという問題を生じる。

【００１８】また、上記間題を解決すべく、ビット線を
曲げて形成しようとすると、第２の接続孔を形成する領
域の確保が困難となる。

【００１９】本発明の目的は、隣接する活性領域間の最
小素子分離距離を確保すると同時に、ガルウイング形状
の活性領域パターン内に第１の接続孔を内包させたうえ
で第１の半導体領域と引き出しパッド部を有さないビッ
ト線とを接続することができる技術を提供することにあ
る。

【００２０】本発明の他の目的は、隣接する活性領域間
の最小素子分離距離を確保するとともに、ビット線のリ
ソグラフィ時にくびれを生じず、隣接するビット線間の
寄生容量の増加を防止し、さらに第２の接続孔を形成す
る領域を確保することができる技術を提供することにあ
る。

【００２１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２３】（１）本発明の半導体集積回路装置は、半
導体基板の主面に形成された素子分離領域と、素子分離
領域に囲まれた左右対称型の活性領域の中央部に形成さ
れた第１の半導体領域、活性領域の両端部に形成された
第２の半導体領域、および第１の半導体領域と第２の半
導体領域との間に位置するチャネル領域上にゲート絶縁
膜を介して形成されたワード線として機能するゲート電
極を含み、第１の半導体領域を共通に有する２つの選択
用ＭＩＳＦＥＴと、半導体基板およびゲート電極上に形
成された絶縁膜に開口された第１の接続孔を介して第１
の半導体領域に接続されるビット線と、絶縁膜に開口さ
れた第２の接続孔を介して第２の半導体領域に接続され
る蓄積容量とをそのメモリセル領域に含むＤＲＡＭを有
する半導体集積回路装置であって、ビット線に接する第
１の接続孔の上面が、第１の半導体領域に対して、半導
体基板の水平方向にオフセットを有するものである。

【００２４】このような半導体集積回路装置によれば、
第１の接続孔の上面が、第１の半導体領域に対して、半
導体基板の水平方向にオフセットを有するため、第１の
接続孔の上面を含むべきビット線を第１の半導体領域を
含む活性領域の真上からずらすことができる。

【００２５】その結果、ガルウイング形状を有する活性
領域の形状をある程度鈍角に保つことによって、隣接す
る活性領域間の最小素子分離距離を確保するとともに、
第２の接続孔の開口位置を確保できる位置にビット線を
形成することができ、かつ、第１の接続孔を内包するビ
ット線の包含パターンを、ビット線の中心線に対して対
称に形成することができる。

【００２６】これにより、活性領域間の絶縁性を確保し
たうえで微細なリソグラフィにも対応できるビット線形
状とすることが可能となり、さらにビット線の寄生容量
を低減することができ、高性能を維持しつつさらなる微
細化の要求にも対処することができる。

【００２７】（２）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置であって、第１の接
続孔は、互いに縦列に接続され、半導体基板に対して垂
直方向に開口された複数の接続孔からなるものである。

【００２８】このような半導体集積回路装置によれば、
第１の接続孔を、互いに縦列に接続され、半導体基板に
対して垂直方向に開口された複数の接続孔から構成する
ため、（１）に説明したビット線に接する第１の接続孔
の上面が第１の半導体領域に対して半導体基板の水平方
向にオフセットを有する構造を実現することができる。

【００２９】すなわち、互いに縦列に接続される第１の
接続孔のうち、最下部を構成する接続孔を第１の半導体
領域の真上に形成し、次に縦列接続される上部接続孔を
第１の半導体領域の真上からずらして形成することによ
り、第１の接続孔を、その上面が第１の半導体領域に対
して半導体基板の水平方向にオフセットを有するような
構造とすることができる。

【００３０】また、第１の接続孔は、半導体基板に対し
て垂直方向に開口されるため、接続孔を開口するに際し
て特殊なエッチング方法を採用する必要はなく、従来よ
り経験が蓄積されたエッチング技術を用いることがで
き、工程の安定化を図ることができる。さらに、複数の
接続孔から構成されているため、接続孔を開口するため
のエッチングのアスペクト比が小さくでき、エッチング
加工に加工余裕をもって確実に行うことができる。

【００３１】なお、第１の接続孔の最下部を構成する下
部接続孔と最上部を構成する上部接続孔との間に中間の
接続孔を設けても構わないことはいうまでもない。

【００３２】また、下部接続孔は、たとえば多結晶シリ
コンからなるプラグ等で埋め込み、最上部の接続孔は、
ビット線の一部により埋め込むことができる。

【００３３】（３）本発明の半導体集積回路装置は、前
記（２）記載の半導体集積回路装置であって、複数の接
続孔のうち、最下段に位置する接続孔の底面が、活性領
域内の第１の半導体領域に内包され、最上段に位置する
接続孔の上面が、ビット線の中心線に対して対称に形成
されたビット線の包含パターンに内包され、かつ、最上
段に位置する接続孔は、最下段に位置する接続孔に対し
て、第２の接続孔とは逆の方向にずれをもって設置され
ているものである。

【００３４】このような半導体集積回路装置によれば、
最下段に位置する接続孔の底面が活性領域内の第１の半
導体領域に内包されているため、接続孔と第１の半導体
領域との接続が確実に行われることに加えて、接続孔の
一部が素子分離領域にはみ出すことがなく、シリコン酸
化膜からなる素子分離領域等に発生しやすい接続孔と半
導体基板とのショート不良を発生することがないという
利点を有する。

【００３５】また、最上段に位置する接続孔の上面が、
ビット線の中心線に対して対称に形成されたビット線の
包含パターンに内包されているため、接続孔とビット線
との接続が確実に行われることに加えて、包含パターン
をも含んだビット線パターンを、その中心線に対して対
称に形成することができ、これにより、ビット線形成の
ためのフォトリソグラフィにおいてパターンの太りや細
りの発生が少ないパターンとし、微細工程への対応を容
易にすることができるという利点を有する。

【００３６】さらに、最上段に位置する接続孔は、最下
段に位置する接続孔に対して、第２の接続孔とは逆の方
向にずれをもって設置されているため、活性領域間の絶
縁性を確保しつつ、第２の接続孔の開口領域を確保し、
微細化要求に対処できることは、前記（１）に説明した
とおりである。

【００３７】（４）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置であって、第１の接
続孔は、半導体基板に対して垂直方向に開口された単一
の接続孔からなり、ビット線に接する第１の接続孔の上
面および第１の半導体領域に接する第１の接続孔の底面
は、第１の半導体領域に対して、半導体基板の水平方向
にオフセットを有するものである。

【００３８】このような半導体集積回路装置によれば、
前記（１）に記載した効果に加えて、第１の接続孔を半
導体基板に対して垂直方向に開口された単一の接続孔と
することにより、第１の接続孔を開口する工程を簡略化
することができる。

【００３９】（５）本発明の半導体集積回路装置は、前
記（４）記載の半導体集積回路装置であって、素子分離
領域は、半導体基板に形成された溝内に絶縁体が埋め込
まれた構造を有する素子分離領域であり、その素子分離
領域の表面にはシリコン窒化膜が形成されているもので
ある。

【００４０】このような半導体集積回路装置によれば、
前記（４）に記載した効果に加えて、第１の接続孔と第
１の半導体領域との接続を確実に行い、かつ、第１の接
続孔が半導体基板に接続されるショート不良を発生する
ことがない。

【００４１】すなわち、第１の接続孔は、垂直方向に開
口された単一の接続孔であって、かつ、その上面および
底面が第１の半導体領域に対して半導体基板の水平方向
にオフセットを有するため、その底面の一部は第１の半
導体領域から外れて素子分離領域に形成されることとな
るが、通常第１の接続孔が開口される絶縁層はシリコン
酸化膜であり、素子分離領域が同一材料であるシリコン
酸化膜により構成されている場合には、接続孔が半導体
基板とショートしないよう、接続孔開口のためのエッチ
ングを第１の半導体領域が露出される直後に停止するい
わゆるジャストエッチで停止する必要がある。ところ
が、本発明では、素子分離領域が、半導体基板に形成さ
れた溝内に絶縁体が埋め込まれた構造を有する素子分離
領域であり、その素子分離領域の表面にはシリコン窒化
膜が形成されているため、シリコン窒化膜が、接続孔開
孔時のエッチングストッパとして作用し、オーバーエッ
チすることがない。これにより、半導体集積回路装置の
信頼性を向上することが可能となる。

【００４２】（６）本発明の半導体集積回路装置は、前
記（１）、（２）または（３）記載の半導体集積回路装
置の製造方法であって、（ａ）半導体基板の主面に素子
分離領域を形成し、半導体基板上にワード線を形成し、
さらに活性領域に第１および第２の半導体領域を形成す
る工程、（ｂ）半導体基板の全面に半導体基板およびワ
ード線を覆う第１の絶縁層を形成し、第１の半導体領域
上の第１の絶縁層に第１の接続孔の一部となる下層接続
孔を開口し、さらに下層接続孔に導電性材料からなる埋
め込みプラグを形成する工程、（ｃ）半導体基板の全面
に第２の絶縁層を形成し、下層接続孔の上層から半導体
基板の水平方向であって第２の接続孔とは逆の方向にず
れた位置に、埋め込みプラグの一部を露出する第１の接
続孔の一部となる上層接続孔を開口する工程、（ｄ）上
層接続孔を含む包含パターンを有するビット線を形成す
る工程、を含むものである。

【００４３】このような半導体集積回路装置の製造方法
によれば、半導体基板の全面に半導体基板およびワード
線を覆う第１の絶縁層を形成し、第１の半導体領域上の
第１の絶縁層に第１の接続孔の一部となる下層接続孔を
開口し、さらに下層接続孔に導電性材料からなる埋め込
みプラグを形成して、その後、半導体基板の全面に第２
の絶縁層を形成し、下層接続孔の上層から半導体基板の
水平方向であって第２の接続孔とは逆の方向にずれた位
置に、埋め込みプラグの一部を露出する第１の接続孔の
一部となる上層接続孔を開口するため、容易に前記
（１）〜（３）に記載した構造の半導体集積回路装置を
製造することができる。

【００４４】（７）本発明の半導体集積回路装置は、前
記（１）、（４）または（５）記載の半導体集積回路装
置の製造方法であって、（ａ）半導体基板の主面に素子
分離領域を形成し、半導体基板上にワード線を形成し、
さらに素子分離領域に囲まれた活性領域に第１および第
２の半導体領域を形成する工程、（ｂ）半導体基板およ
びワード線を覆う絶縁層を形成し、第１の半導体領域の
真上から半導体基板の水平方向であって第２の接続孔と
は逆の方向にずれた位置の絶縁層に第１の接続孔を開口
する工程、（ｃ）第１の接続孔を含む包含パターンを有
するビット線を形成する工程、を含むものである。

【００４５】このような半導体集積回路装置の製造方法
によれば、半導体基板およびワード線を覆う絶縁層を形
成し、第１の半導体領域の真上から半導体基板の水平方
向であって第２の接続孔とは逆の方向にずれた位置の絶
縁層に第１の接続孔を開口するため、前記（１）、
（４）または（５）に記載した構造の半導体集積回路装
置を製造することができる。

【００４６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００４７】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭを構成する各構成部材の要部のレ
イアウトの一例をそのメモリセル領域について示した上
面図であり、図２（ａ）は、図１におけるIIa −IIa 断
面図を示し、図２（ｂ）は、図１におけるIIb−IIb 断
面図を示す。なお、上面図（図１）において、図面を分
かり易くするために蓄積電極ＳＮは省略している。

【００４８】本実施の形態１のＤＲＡＭのメモリセル領
域は、半導体基板１と、半導体基板１の主面上に形成さ
れたメモリセルの選択用ＭＯＳＦＥＴと、選択用ＭＯＳ
ＦＥＴに接続される電荷蓄積用の蓄積容量素子およびビ
ット線ＢＬとを有するものである。

【００４９】半導体基板１は、例えばｐ^-形のシリコン
（Ｓｉ）単結晶からなり、その上部には、例えば二酸化
シリコン（ＳｉＯ₂)からなる素子分離用のフィールド絶
縁膜２ａが形成され、また、半導体基板１の上部には、
ｐウェル３が形成されている。ｐウェル３には、例えば
ｐ形不純物のホウ素が導入されている。

【００５０】フィールド絶縁膜２ａで囲まれた半導体基
板１の領域は、活性領域２ｂとなる。活性領域２ｂは、
半導体基板１上のメモリセル領域に多数配列されてお
り、これにほぼ直交するように、ＤＲＡＭのワード線Ｗ
Ｌが形成されている。また、各活性領域２ｂ間の最近接
距離ｄだけ離れている。

【００５１】１つの活性領域２ｂは、左右対称のガルウ
ィング形状を有し、その上部には２個の選択用ＭＯＳＦ
ＥＴが形成されている。また、選択用ＭＯＳＦＥＴは、
ｐウェル３の活性領域２ｂ上に形成されたゲート絶縁膜
４を介して半導体基板１上に形成された多結晶シリコン
膜５ａおよびタングステンシリサイド（ＷＳｉ₂）膜５
ｂからなるゲート電極５と、ゲート電極５の両側のｐウ
ェル３に互いに離間して形成された第１の半導体領域６
ａと第２の半導体領域６ｂとを有する。

【００５２】ゲート電極５は、ＤＲＡＭのワード線ＷＬ
として作用するものであり、第１および第２の半導体領
域６ａ，６ｂには、例えばｎ形不純物のリンまたはヒ素
（Ａｓ）が導入されている。

【００５３】半導体領域６ａは、２個の選択用ＭＯＳＦ
ＥＴに共有され、また、半導体領域６ａ，６ｂの間には
選択用ＭＯＳＦＥＴのチャネル領域が形成される。ゲー
ト絶縁膜４は、例えばＳｉＯ₂からなる。

【００５４】ゲート電極５（ワード線ＷＬでもある）の
上面および側面は、例えばＳｉＯ₂からなる絶縁膜７
ａ，７ｂを介して、例えば窒化シリコンからなるキャッ
プ絶縁膜７ｃおよびサイドウォール７ｄにより被覆され
ている。絶縁膜７ａ，７ｂは、キャップ絶縁膜７ｃおよ
びサイドウォール７ｄを形成する際のＷＳｉ₂膜５ｂを
構成する金属による成膜処理装置の汚染防止、およびキ
ャップ絶縁膜７ｃおよびサイドウォール７ｄへの熱応力
の緩和のために設けられるものである。

【００５５】これらのキャップ絶縁膜７ｃは、例えばＢ
ＰＳＧ（Boro Phospho Silicate Glass)からなる第１の
絶縁膜８ａによって被覆されている。そして、第１の絶
縁膜８ａには、半導体基板１の上層部の第１の半導体領
域６ａが露出するような第１の接続孔の下層接続孔９ａ
および半導体基板１の上層部の半導体領域６ｂが露出す
るような第２の接続孔の下層接続孔９ｂが形成されてい
る。なお、キャップ絶縁膜７ｃおよびサイドウォール７
ｄは、接続孔９ａおよび接続孔９ｂを自己整合的に開口
する際のエッチングストッパとして作用させることがで
きる。

【００５６】第１の接続孔の下層接続孔９ａにはプラグ
１０ａが形成され、第２の接続孔の下層接続孔９ｂに
は、プラグ１０ｂが形成されている。プラグ１０ａ，１
０ｂは、たとえばｎ形の不純物が導入された多結晶シリ
コンとすることができる。なお、プラグ１０ａ，１０ｂ
は、次に説明する第１の接続孔の上層接続孔１１ａおよ
び第２の接続孔の上層接続孔１１ｂのアスペクト比を緩
和する作用を有するものである。

【００５７】第１の絶縁膜８ａの上には、例えばＢＰＳ
Ｇ（Boro Phospho Silicate Glass)からなる第２の絶縁
膜８ｂが形成され、第２の絶縁膜８ｂには、プラグ１０
ａが露出するような第１の接続孔の上層接続孔１１ａお
よびプラグ１０ｂが露出するような第２の接続孔の上層
接続孔１１ｂが形成されている。

【００５８】第２の接続孔の上層接続孔１１ｂは、プラ
グ１０ｂの真上に開口されるが、第１の接続孔の上層接
続孔１１ａは、プラグ１０ａの真上ではなく、オフセッ
トＬをもって開口される。このオフセットＬは、第２の
接続孔とは逆の方向にとられるものであり、後に説明す
るビット線ＢＬの包含パターンＤＢの中央に接続孔がく
るように開口するものである。

【００５９】第２の絶縁膜８ｂ上には、ビット線ＢＬが
形成されている。このビット線ＢＬは、多結晶シリコン
膜１２およびＷＳｉ₂膜１３から構成され、第１の接続
孔の上層接続孔１１ａを介してプラグ１０ａと電気的に
接続されている。

【００６０】多結晶シリコン膜１２と第２の絶縁膜８ｂ
との間には、第１の接続孔の上層接続孔１１ａを形成す
る際にエッチングマスクとなった多結晶シリコン膜１４
が残されている。この多結晶シリコン膜１４は、第１の
接続孔の上層接続孔１１ａ形成時におけるエッチング選
択比を高くするための膜で、例えば低抵抗多結晶シリコ
ンからなり、ビット線ＢＬの一部でもある。

【００６１】ビット線ＢＬの上面および側面は、絶縁膜
１５ａ，１５ｂを介して、例えばＳｉＯ₂からなるキャ
ップ絶縁膜１６ａおよびサイドウォール１６ｂによって
被覆されている。さらに、このキャップ絶縁膜１６ａお
よびサイドウォール１６ｂは、窒化シリコン膜１７によ
って被覆されている。この窒化シリコン膜１７は、後に
説明する蓄積容量１９を形成した後の下地の絶縁膜を除
去する際にエッチングストッパとして機能する膜であ
る。

【００６２】ビット線ＢＬの上層には、円筒形のクラウ
ン形状を有する蓄積容量１９が形成されている。蓄積容
量１９は、低抵抗多結晶シリコンからなり、プラグ１０
ｂに接続される多結晶シリコン膜２０ａおよび半導体基
板１に対して垂直方向に立設された多結晶シリコン膜２
０ｂからなるキャパシタ下部電極２０と、例えば窒化シ
リコン膜上にＳｉＯ₂膜が堆積されて形成されているキ
ャパシタ絶縁膜２１と、例えば低抵抗多結晶シリコンか
らなり、所定の配線と電気的に接続されているプレート
電極２２とから構成される。また、多結晶シリコン膜２
０ａの下部の一部に多結晶シリコン膜２０ｃが形成され
ている。多結晶シリコン膜２０ｃは、多結晶シリコン膜
２０ａとプラグ１０ｂとを接続する接続孔を開口する際
のエッチングマスクの一部が残存したものであり、キャ
パシタ下部電極２０の一部をなすものである。

【００６３】本実施の形態１のＤＲＡＭによれば、第１
の接続孔の上層接続孔１１ａを、第１の接続孔の下層接
続孔９ａの真上から半導体基板１の水平方向にオフセッ
トＬをもって形成し、そのオフセットＬの方向を蓄積容
量１９の接続孔である第２の接続孔９ｂ，１１ｂとは逆
の方向とするため、活性領域２ｂの最近接距離ｄを、活
性領域２ｂの電気的絶縁に十分な距離することができ、
かつ、ビット線ＢＬの接続孔を内包する包含パターンＤ
Ｂをビット線ＢＬの中心線に対して対称とすることがで
きる。その結果、素子間リークのない高性能な半導体集
積回路装置とし、かつ、高精細リソグラフィに発生しが
ちなパターンの太りや細りの発生しにくいビット線ＢＬ
のパターンとすることができ、更なる微細化の要求にも
対応することができる。

【００６４】なお、比較として、本実施の形態１のＤＲ
ＡＭのように、第１の接続孔が２段階となっていない場
合のレイアウトの例を図１７および図１８に示す。

【００６５】図１７は、ビット線ＢＬのリソグラフィ時
の微細化対応を考慮して包含パターンＤＢをビット線Ｂ
Ｌの中心線に対称とすることを優先してレイアウトした
例である。蓄積容量１９の接続孔である第２の接続孔９
ｂ，１１ｂを開口する位置をビット線ＢＬの間に確保す
るためには、活性領域２ｃのガルウィング形状の角度を
鋭角にする必要があり、その結果、活性領域２ｃ間の最
近接距離ｄ₁が短くなる。これは、素子間の絶縁性が確
保できないという不具合を生じる。

【００６６】一方、図１８は、素子間の絶縁性を確保す
ることを優先して、活性領域２ｄのガルウィング形状の
角度を鈍角にした場合のレイアウトの例を示しものであ
る。活性領域２ｄ間の最近接距離ｄ₂は確保できるもの
の、第２の接続孔９ｂ，１１ｂを開口する位置を確保す
る必要性からビット線ＢＬの接続孔包含パターンを中心
線と対称に形成することができず、図に示すように張り
出し部分ＤＢ₂を形成しなければならない。これは、ビ
ット線ＢＬ間の距離が近接することとなり、浮遊容量の
増加を生じ、ＤＲＡＭの電荷検出感度の低下という各影
響を及ぼすこととなる。また、ビット線ＢＬがその中心
線に対して対称でないため、フォトリソグラフィの際に
パターンの細りや太りが発生しやすく、ビット線ＢＬの
断線あるいは線間ショートの不良を発生する原因とな
る。

【００６７】ところが、前記したように、本実施の形態
１のＤＲＡＭでは、このような不具合は発生しない。

【００６８】次に、前記ＤＲＡＭの製造方法について、
図３〜図１２を用いて説明する。なお、図３〜図１２の
（ａ）は、図１におけるIIa −IIa 断面に相当する部分
の断面図を示し、（ｂ）は、図１におけるIIb −IIb 断
面に相当する部分の断面図を示す。

【００６９】まず、ｐ^-形シリコン単結晶からなる半導
体基板１の表面に図示しない酸化シリコン膜および窒化
シリコン膜を形成した後、フォトレジストをマスクにし
て、窒化シリコン膜をエッチングし、この窒化シリコン
膜をマスクにして選択酸化を行うことにより、半導体基
板１の主面に素子分離用のフィールド絶縁膜２ａを形成
する。さらに、半導体基板１のメモリセルアレイの形成
領域にｎ形不純物（例えばリン（Ｐ))をイオン注入によ
り導入し、半導体基板１に熱拡散処理を施してｐウェル
３を形成する（図３）。

【００７０】このフィールド絶縁膜２ａは、酸化シリコ
ン膜であり、その膜厚は約４００ｎｍである。また、こ
のとき、ｐウェル３の活性領域２ｂの主面にｐ形不純物
（例えば、フッ化ボロン（ＢＦ₂)) をイオン注入してメ
モリセル選択用ＭＯＳＦＥＴのしきい値電圧調整層（図
示せず）を形成してもよい。

【００７１】次に、半導体基板１の表面をフッ酸溶液で
エッチングした後、半導体基板１の表面に膜厚は約９ｎ
ｍのメモリセル選択用ＭＯＳＦＥＴのゲート絶縁膜４を
熱酸化法で形成し、半導体基板１の全面にＰが導入され
た多結晶シリコン膜５ａおよびＷＳｉ₂膜５ｂを順次堆
積する。また、その上層に酸化シリコン膜からなる絶縁
膜７ａおよび窒化シリコン膜からなるキャップ絶縁膜７
ｃを順次堆積し、その後、フォトレジストをマスクにし
て、キャップ絶縁膜７ｃ、絶縁膜７ａ、ＷＳｉ₂膜５ｂ
および多結晶シリコン膜５ａからなる積層膜を順次エッ
チングすることにより、多結晶シリコン膜５ａおよびＷ
Ｓｉ₂膜５ｂからなるメモリセル選択用ＭＯＳＦＥＴの
ゲート電極５を形成する。さらに、上記フォトレジスト
を除去した後、半導体基板１に熱酸化処理を施すことに
より、ゲート電極５を構成する多結晶シリコン膜５ａお
よびＷＳｉ₂膜５ｂの側壁に絶縁膜７ｂを形成する（図
４）。

【００７２】多結晶シリコン膜５ａおよびＷＳｉ₂膜５
ｂはＣＶＤ法で形成され、これらの膜厚は、例えばそれ
ぞれ７０ｎｍおよび１５０ｎｍとすることができ、ま
た、絶縁膜７ａおよびキャップ絶縁膜７ｃはＣＶＤ法で
形成され、これらの膜厚は、例えばそれぞれ１０ｎｍお
よび２００ｎｍとすることができる。

【００７３】次に、上記積層膜をマスクにしてｐウェル
３の主面にｎ形不純物（例えば、Ｐ）をイオン注入し、
このｎ形不純物を引き伸ばし拡散することにより、メモ
リセル選択用ＭＯＳＦＥＴのｎ形の半導体領域（ソース
領域、ドレイン領域）を形成する。ｎ形の半導体領域
は、活性領域２ｂの中央部に位置する第１の半導体領域
６ａとメモリセル選択用ＭＯＳＦＥＴのチャネル領域を
挟んで、活性領域２ｂの両端部に位置する第２の半導体
領域６ｂに区分される。上記半導体領域６ａには後にプ
ラグ１０ａが接続され、上記半導体領域６ｂには後にプ
ラグ１０ｂが接続される。さらに、半導体基板１上にＣ
ＶＤ法により堆積された窒化シリコン膜（図示せず）を
ＲＩＥ（Reactive Ion Etching）などの異方性エッチン
グでエッチングして、メモリセル選択用ＭＯＳＦＥＴの
ゲート電極５の側壁にサイドウォール７ｄを形成する
（図５）。

【００７４】なお、メモリセル選択用ＭＯＳＦＥＴのゲ
ート電極５上のキャップ絶縁膜７ｃおよびゲート電極５
の側壁の窒化シリコン膜からなるサイドウォール７ｄ
は、ゲート電極５とその上層に形成される導電層とを電
気的に分離するために設けられる。また、ゲート電極５
上の絶縁膜７ａは、ゲート電極５とその上に位置するキ
ャップ絶縁膜７ｃとを接触させないために設けられ、絶
縁膜７ｂは、ゲート電極５と窒化シリコン膜からなるサ
イドウォール７ｄとを接触させないために設けられる。

【００７５】このサイドウォール７ｄを形成した後、ｐ
ウェル３の主面に前記ｎ形不純物（Ｐ）よりも高濃度に
砒素（Ａｓ）をイオン注入することにより、メモリセル
選択用ＭＯＳＦＥＴのソース領域、ドレイン領域をＬＤ
Ｄ（Lightly Doped Drain)構造としてもよい。

【００７６】次に、半導体基板１上に酸化シリコン膜か
らなる第１の絶縁膜８ａをＣＶＤ法で堆積した後、例え
ば、化学的機械研磨（Chemical Mechanical Polishing
；ＣＭＰ）法によって平坦化し、第１の半導体領域６
ａ上に第１の接続孔の下層接続孔９ａを、第２の半導体
領域６ｂ上に第２の接続孔の下層接続孔９ｂを開口する
（図６）。

【００７７】このとき、多結晶シリコン膜をハードマス
クとして開口してもよい。

【００７８】なお、第１および第２の接続孔の下層接続
孔９ａ，９ｂは、同一マスクにより同時に開口されるた
め、別々に接続孔を開口する際に生じるマスク合わせず
れが発生せず、精度よく開口することができる。

【００７９】次いで、図示しないＰが導入された多結晶
シリコン膜を半導体基板１の全面に形成し、化学的機械
研磨あるいはプラズマエッチング等に技術を用いて前記
多結晶シリコン膜をエッチバックし、第１の接続孔の下
層接続孔９ａおよび第２の接続孔の下層接続孔９ｂにプ
ラグ１０ａおよびプラグ１０ｂを形成する（図７）。

【００８０】次に、半導体基板１上に酸化シリコン膜か
らなる第２の絶縁膜８ｂをＣＶＤ法で堆積し、続いて、
Ｐが導入された多結晶シリコン膜１４を半導体基板１上
に堆積する。さらに、フォトレジストをマスクにして多
結晶シリコン膜１４、第２の絶縁膜８ｂを順次エッチン
グすることにより、プラグ１０ａに接続される第１の接
続孔の上層接続孔１１ａを形成する。このとき、第１の
接続孔の上層接続孔１１ａは、プラグ１０ａの真上の位
置からはオフセットＬをもって形成される（図８）。

【００８１】次に、上記フォトレジストを除去した後、
半導体基板１上にＰが導入された多結晶シリコン膜１２
およびＷＳｉ₂膜１３を堆積し、また、絶縁膜１５ａお
よびキャップ絶縁膜１６ａを順次堆積した後、フォトレ
ジストをマスクにして、キャップ絶縁膜１６ａ、絶縁膜
１５ａ、ＷＳｉ₂膜１３および多結晶シリコン膜１２か
らなる積層膜、および多結晶シリコン膜１４を順次エッ
チングする。

【００８２】これにより、多結晶シリコン膜１４、多結
晶シリコン膜１２およびＷＳｉ₂膜１３からなるビット
線ＢＬを形成する（図９）。

【００８３】次に、上記フォトレジストを除去した後、
半導体基板１に熱酸化処理を施すことによリ、ビット線
ＢＬを構成する多結晶シリコン膜１４、多結晶シリコン
膜１２およびＷＳｉ₂膜１３の側壁に絶縁膜１５ｂを形
成し、半導体基板１上にＣＶＤ法で堆積された酸化シリ
コン膜（図示せず）をＲＩＥなどの異方性エッチングで
エッチングして、ビット線ＢＬの側壁にサイドウォール
１６ｂを形成する。その後、半導体基板１上に窒化シリ
コン膜１７をＣＶＤ法で堆積する（図１０）。

【００８４】次に、半導体基板１上に酸化シリコン膜か
らなる層間絶縁膜３０をＣＶＤ法で堆積した後、この層
間絶縁膜３０の表面を、例えばＣＭＰ法によって平坦化
し、次いで、半導体基板１上にＰが導入された多結晶シ
リコン膜２０ｃをＣＶＤ法で堆積する。

【００８５】さらに、フォトレジストをマスクにして多
結晶シリコン膜２０ｃ、層間絶縁膜３０、窒化シリコン
膜１７を順次エッチングすることにより、プラグ１０ｂ
上に第２の接続孔の上層接続孔１１ｂとなる接続孔を形
成する（図１１）。

【００８６】この接続孔の形成は、プラグ１０ｂがあら
かじめ形成されているため、接続孔のアスペクト比が小
さく、開口精度に余裕をもって開口することができ、更
なる半導体集積回路装置の微細化に対応することが可能
となる。

【００８７】次に、上記フォトレジストを除去した後、
半導体基板１上にＰが導入された多結晶シリコン膜２０
ａおよび図示しない酸化シリコン膜をＣＶＤ法で順次堆
積し、フォトレジストをマスクにして、酸化シリコン
膜、多結晶シリコン膜２０ａおよび多結晶シリコン膜２
０ｃを順次エッチングする。さらに、上記フォトレジス
トを除去した後、図示しない酸化多結晶シリコン膜を半
導体基板１の全面に堆積し、異方性エッチングすること
によって酸化シリコン膜の側面に多結晶シリコン膜２０
ｂを形成し、キャパシタ下部電極２０を形成する。その
後、例えば、フッ酸溶液を用いたウエットエッチングに
より酸化シリコン膜および層間絶縁膜３０を除去する
（図１２）。

【００８８】最後に、窒化シリコン膜（図示せず）をＣ
ＶＤ法で半導体基板１上に堆積し、続いて、酸化処理を
施すことにより、窒化シリコン膜の表面に酸化シリコン
膜を形成して、酸化シリコン膜および窒化シリコン膜か
らなるキャパシタ絶縁膜２１をキャパシタ下部電極２０
の表面に形成する。その後、半導体基板１上に多結晶シ
リコン膜（図示せず）をＣＶＤ法で堆積し、この多結晶
シリコン膜をフォトレジストをマスクにしてエッチング
することにより、プレート電極２２を形成して、図１お
よび図２に示すＤＲＡＭがほぼ完成する。

【００８９】なお、メタル配線等については、公知の技
術を用いることができるため説明を省略する。

【００９０】上記ＤＲＡＭの製造方法によれば、本実施
の形態１のＤＲＡＭを容易に形成することができ、ま
た、プラグ１０ａ，１０ｂを形成しているため、接続孔
のアスペクト比が小さくなり、エッチング工程の信頼性
を高めることができる。

【００９１】（実施の形態２）図１３は、本発明の他の
実施の形態であるＤＲＡＭを構成する各構成部材の要部
のレイアウトの一例をそのメモリセル領域について示し
た上面図であり、図１４（ａ）は、図１３におけるXIVa
−XIVa断面図を示し、図１４（ｂ）は、図１３における
XIVb−XIVb断面図を示す。なお、上面図（図１３）にお
いて、図面を分かり易くするために蓄積電極ＳＮは省略
している。

【００９２】本実施の形態２のＤＲＡＭは、素子分離領
域および第１の接続孔の部分を除き、実施の形態１のＤ
ＲＡＭと同様の構成を有するものであるため、以下では
相違する部分についてのみ説明し、同様の部分の説明は
省略する。

【００９３】本実施の形態２のＤＲＡＭは、実施の形態
１と同様なガルウィング形状の活性領域２ｂを有し、選
択用ＭＯＳＦＥＴの構造も同様である。

【００９４】但し、本実施の形態２のＤＲＡＭの素子分
離領域は、ＬＯＣＯＳ法を用いて形成されたフィールド
絶縁膜ではなく、半導体基板１に溝構造４０が形成さ
れ、溝構造４０にたとえばシリコン酸化膜からなる絶縁
体４１が埋め込まれた構造を有するものである。また、
絶縁体４１の上部には、たとえばシリコン窒化膜からな
る絶縁膜４２が形成されている。

【００９５】また、選択用ＭＯＳＦＥＴの第１の半導体
領域６ａに接続される第１の接続孔４３は、実施の形態
１とは異なり単一の接続孔からなり、その底部４４では
第１の半導体領域６ａに接続されるとともに、素子分離
領域にはみ出した状態で形成されている。すなわち、第
１の半導体領域６ａの真上に位置からずれた状態、つま
りオフセットＬを有する状態で第１の接続孔４３が形成
されている。このずれの方向は、第２の接続孔４５と逆
の方向であることは実施の形態１と同様である。

【００９６】このようなＤＲＡＭによれば、実施の形態
１で説明したと同様に、第１の接続孔４３を第１の半導
体領域６ａの真上からずらして開口しているため、活性
領域２ｂ間の最近接距離ｄを素子間の絶縁性を確保する
に十分な距離とするとともに、ビット線パターンをその
中心線に対して対称とし、かつ、蓄積容量１９を接続す
るための第２の接続孔を開口するための位置を確保する
ことができる。

【００９７】さらに、本実施の形態２のＤＲＡＭでは、
第１の接続孔４３は単一の接続孔であるため、その開口
工程は１工程であり、工程を簡略化することができる。

【００９８】次に、前記ＤＲＡＭの製造方法を図１５お
よび図１６を用いて説明する。なお、図１５および図１
６の（ａ）は、図１３におけるXIVa−XIVa断面に相当す
る部分の断面図を示し、（ｂ）は、図１３におけるXIVb
−XIVb断面に相当する部分の断面図を示す。

【００９９】まず、図１５に示すように、半導体基板１
の主面に、たとえばシリコン窒化膜をマスクとして公知
のエッチング技術を用いて溝構造４０を形成する。その
後、半導体基板１の全面にたとえばシリコン酸化膜を形
成して前記溝構造４０に絶縁体４１を埋め込む。その
後、たとえばＣＭＰ法によりエッチバックして、半導体
基板１の表面を平坦化する。さらに、絶縁体４１の部分
にたとえばシリコン窒化膜からなる絶縁膜４２を形成す
る。この絶縁膜４２は、後に第１の接続孔４３を開口す
る際の、エッチストッパとして作用するものである。

【０１００】次に、半導体基板１の主面上に選択用ＭＯ
ＳＦＥＴを形成するが、その製造方法は、実施の形態１
と同様であるため、説明を省略する。

【０１０１】次に、図１６に示すように、選択用ＭＯＳ
ＦＥＴが形成された半導体基板１の全面に、たとえばシ
リコン酸化膜からなる絶縁膜４６を堆積し、第１の接続
孔４３を開口する。この際、多結晶シリコン膜４７をハ
ードマスクとして使用することができる。このシリコン
酸化膜からなる絶縁膜４６のエッチングの際には、エッ
チングの停止点がシリコンウェハ表面あるいは素子分離
領域のシリコン窒化膜からなる絶縁膜４２であるため、
ともにシリコン酸化膜とのエッチング選択比の高い材料
であり、オーバーエッチされることがない。この結果、
エッチング工程のプロセスマージンを見込むことが可能
となり、信頼性の高いＤＲＡＭを製造することが可能と
なる。

【０１０２】次に、ビット線ＢＬおよび蓄積容量１９が
形成されるが、その製造方法は実施の形態１と同様であ
るため説明を省略する。

【０１０３】このような、ＤＲＡＭの製造方法によれ
ば、前記ＤＲＡＭを容易に製造することができることに
加えて、第１の接続孔４３を開口する際のプロセスを安
定化することができるというメリットを有する。

【０１０４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１０５】たとえば、実施の形態１および２では活性
領域がガルウィング形状の場合の例を説明したが、直線
形状の活性領域であってもよい。

【０１０６】また、実施の形態１では、素子分離領域と
してＬＯＣＯＳ法によるフィールド絶縁膜の例を説明し
たが、溝構造の素子分離領域であってもよい。

【０１０７】さらに、実施の形態２では、素子分離領域
として溝構造の素子分離領域の例を説明したが、ＬＯＣ
ＯＳ法によるフィールド絶縁膜であってもよい。

【０１０８】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１０９】（１）隣接する活性領域間の最小素子分離
距離を確保すると同時に、その中心線に対して対称なパ
ターンを有する、すなわち引き出しパッドを有さないビ
ット線の包含パターンに第１の接続孔を内包し、かつ、
蓄積容量を接続するための第２の接続孔の開口する位置
を確保することができる。

【０１１０】（２）隣接する活性領域間の最小素子分離
距離を確保して素子間の絶縁性を保持するとともに、ビ
ット線のリソグラフィ時にくびれを生じず、隣接するビ
ット線間の寄生容量の増加を防止し、さらに第２の接続
孔を形成する領域を確保することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを構成す
る構成部材の要部のレイアウトの一例をそのメモリセル
領域について示した上面図である。

【図２】（ａ）は、図１におけるIIa −IIa 断面図を示
し、（ｂ）は、図１におけるIIb −IIb 断面図を示す。

【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示した要部断面図であり、（ａ）
は、図１におけるIIa −IIa 断面に相当する部分の断面
図を示し、（ｂ）は、図１におけるIIb −IIb 断面に相
当する部分の断面図を示す。

【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示した要部断面図であり、（ａ）
は、図１におけるIIa −IIa 断面に相当する部分の断面
図を示し、（ｂ）は、図１におけるIIb −IIb 断面に相
当する部分の断面図を示す。

【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示した要部断面図であり、（ａ）
は、図１におけるIIa −IIa 断面に相当する部分の断面
図を示し、（ｂ）は、図１におけるIIb −IIb 断面に相
当する部分の断面図を示す。

【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示した要部断面図であり、（ａ）
は、図１におけるIIa −IIa 断面に相当する部分の断面
図を示し、（ｂ）は、図１におけるIIb −IIb 断面に相
当する部分の断面図を示す。

【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示した要部断面図であり、（ａ）
は、図１におけるIIa −IIa 断面に相当する部分の断面
図を示し、（ｂ）は、図１におけるIIb −IIb 断面に相
当する部分の断面図を示す。

【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示した要部断面図であり、（ａ）
は、図１におけるIIa −IIa 断面に相当する部分の断面
図を示し、（ｂ）は、図１におけるIIb −IIb 断面に相
当する部分の断面図を示す。

【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示した要部断面図であり、（ａ）
は、図１におけるIIa −IIa 断面に相当する部分の断面
図を示し、（ｂ）は、図１におけるIIb −IIb 断面に相
当する部分の断面図を示す。

【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例を工程順に示した要部断面図であり、（ａ）
は、図１におけるIIa −IIa 断面に相当する部分の断面
図を示し、（ｂ）は、図１におけるIIb −IIb 断面に相
当する部分の断面図を示す。

【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例を工程順に示した要部断面図であり、（ａ）
は、図１におけるIIa −IIa 断面に相当する部分の断面
図を示し、（ｂ）は、図１におけるIIb −IIb 断面に相
当する部分の断面図を示す。

【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例を工程順に示した要部断面図であり、（ａ）
は、図１におけるIIa −IIa 断面に相当する部分の断面
図を示し、（ｂ）は、図１におけるIIb −IIb 断面に相
当する部分の断面図を示す。

【図１３】本発明の他の実施の形態であるＤＲＡＭを構
成する構成部材の要部のレイアウトの一例をそのメモリ
セル領域について示した上面図である。

【図１４】（ａ）は、図１３におけるXIVa−XIVa断面図
を示し、図１４（ｂ）は、図１３におけるXIVb−XIVb断
面図を示す。

【図１５】本発明の他の実施の形態であるＤＲＡＭの製
造方法の一例を工程順に示した要部断面図であり、
（ａ）は、図１３におけるXIVa−XIVa断面に相当する部
分の断面図を示し、（ｂ）は、図１３におけるXIVb−XI
Vb断面に相当する部分の断面図を示す。

【図１６】本発明の他の実施の形態であるＤＲＡＭの製
造方法の一例を工程順に示した要部断面図であり、
（ａ）は、図１３におけるXIVa−XIVa断面に相当する部
分の断面図を示し、（ｂ）は、図１３におけるXIVb−XI
Vb断面に相当する部分の断面図を示す。

【図１７】ビット線のリソグラフィ時の微細化対応を考
慮して包含パターンをビット線の中心線に対称とするこ
とを優先した場合の比較レイアウト図である。

【図１８】素子間の絶縁性を確保することを優先して、
活性領域のガルウィング形状の角度を鈍角にした場合の
比較レイアウト図である。

【符号の説明】

１半導体基板２ａフィールド絶縁膜２ｂ活性領域２ｃ活性領域２ｄ活性領域３ｐウェル４ゲート絶縁膜５ゲート電極５ａ多結晶シリコン膜５ｂＷＳｉ₂膜６ａ第１の半導体領域６ｂ第２の半導体領域７ａ絶縁膜７ｂ絶縁膜７ｃキャップ絶縁膜７ｄサイドウォール８ａ第１の絶縁膜８ｂ第２の絶縁膜９ａ第１の接続孔の下層接続孔９ｂ第２の接続孔の下層接続孔１０ａプラグ１０ｂプラグ１１ａ第１の接続孔の上層接続孔１１ｂ第２の接続孔の上層接続孔１２多結晶シリコン膜１３ＷＳｉ₂膜１４多結晶シリコン膜１５ａ絶縁膜１５ｂ絶縁膜１６ａキャップ絶縁膜１６ｂサイドウォール１７窒化シリコン膜１９蓄積容量２０キャパシタ下部電極２０ａ多結晶シリコン膜２０ｂ多結晶シリコン膜２０ｃ多結晶シリコン膜２１キャパシタ絶縁膜２２プレート電極３０層間絶縁膜４０溝構造４１絶縁体４２絶縁膜４３第１の接続孔４４底部４５第２の接続孔４６絶縁膜４７多結晶シリコン膜ＢＬビット線ＤＢ₂張り出し部分ＤＢ包含パターンＬオフセットＳＮ蓄積電極ＷＬワード線ｄ₁最近接距離ｄ₂最近接距離ｄ最近接距離

───────────────────────────────────────────────────── フロントページの続き (72)発明者雨宮三生東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者大角正紀茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面に形成された素子分離
領域と、前記素子分離領域に囲まれた左右対称型の活性
領域の中央部に形成された第１の半導体領域、前記活性
領域の両端部に形成された第２の半導体領域、および前
記第１の半導体領域と前記第２の半導体領域との間に位
置するチャネル領域上にゲート絶縁膜を介して形成され
たワード線として機能するゲート電極を含み、前記第１
の半導体領域を共通に有する２つの選択用ＭＩＳＦＥＴ
と、前記半導体基板および前記ゲート電極上に形成され
た絶縁膜に開口された第１の接続孔を介して前記第１の
半導体領域に接続されるビット線と、前記絶縁膜に開口
された第２の接続孔を介して前記第２の半導体領域に接
続される蓄積容量とをそのメモリセル領域に含むＤＲＡ
Ｍを有する半導体集積回路装置であって、前記ビット線に接する第１の接続孔の上面は、前記第１
の半導体領域に対して、前記半導体基板の水平方向にオ
フセットを有することを特徴とする半導体集積回路装
置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記第１の接続孔は、互いに縦列に接続され、前記半導
体基板に対して垂直方向に開口された複数の接続孔から
なることを特徴とする半導体集積回路装置。
【請求項３】請求項２記載の半導体集積回路装置であ
って、前記複数の接続孔のうち、最下段に位置する接続孔の底
面が、前記活性領域内の前記第１の半導体領域に内包さ
れ、最上段に位置する接続孔の上面が、前記ビット線の
中心線に対して対称に形成された前記ビット線の包含パ
ターンに内包され、かつ、前記最上段に位置する接続孔
は、前記最下段に位置する接続孔に対して、前記第２の
接続孔とは逆の方向にずれをもって設置されていること
を特徴とする半導体集積回路装置。
【請求項４】請求項１記載の半導体集積回路装置であ
って、前記第１の接続孔は、前記半導体基板に対して垂直方向
に開口された単一の接続孔からなり、前記ビット線に接
する第１の接続孔の上面および前記第１の半導体領域に
接する第１の接続孔の底面は、前記第１の半導体領域に
対して、前記半導体基板の水平方向にオフセットを有す
ることを特徴とする半導体集積回路装置。
【請求項５】請求項４記載の半導体集積回路装置であ
って、前記素子分離領域は、前記半導体基板に形成された溝内
に絶縁体が埋め込まれた構造を有する素子分離領域であ
り、その素子分離領域の表面にはシリコン窒化膜が形成
されていることを特徴とする半導体集積回路装置。
【請求項６】請求項１、２または３記載の半導体集積
回路装置の製造方法であって、（ａ）前記半導体基板の主面に素子分離領域を形成し、
前記半導体基板上に前記ワード線を形成し、さらに前記
活性領域に前記第１および第２の半導体領域を形成する
工程、（ｂ）前記半導体基板の全面に前記半導体基板および前
記ワード線を覆う第１の絶縁層を形成し、前記第１の半
導体領域上の前記第１の絶縁層に前記第１の接続孔の一
部となる下層接続孔を開口し、さらに前記下層接続孔に
導電性材料からなる埋め込みプラグを形成する工程、（ｃ）前記半導体基板の全面に第２の絶縁層を形成し、
前記下層接続孔の上層から前記半導体基板の水平方向で
あって前記第２の接続孔とは逆の方向にずれた位置に、
前記埋め込みプラグの一部を露出する前記第１の接続孔
の一部となる上層接続孔を開口する工程、（ｄ）前記上層接続孔を含む包含パターンを有する前記
ビット線を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項７】請求項１、４または５記載の半導体集積
回路装置の製造方法であって、（ａ）前記半導体基板の主面に素子分離領域を形成し、
前記半導体基板上に前記ワード線を形成し、さらに前記
素子分離領域に囲まれた活性領域に前記第１および第２
の半導体領域を形成する工程、（ｂ）前記半導体基板および前記ワード線を覆う絶縁層
を形成し、前記第１の半導体領域の真上から前記半導体
基板の水平方向であって前記第２の接続孔とは逆の方向
にずれた位置の前記絶縁層に前記第１の接続孔を開口す
る工程、（ｃ）前記第１の接続孔を含む包含パターンを有する前
記ビット線を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。