KR20000044552A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 유전막 형성 공정 및 후속 열처리 과정에서 접착막 및 확산방지막이 산화되는 것을 효과적으로 방지할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 절연막 내에 형성되는 플러그의 상부를 Ti/TiN막으로 형성함으로써 후속 탄탈륨산화막 증착공정 및 열처리공정시 실리콘 질화막 스페이서가 산소의 침투를 효과적으로 억제하여 Ti/TiN 박막이 산화되는 것을 방지하는데 그 특징이 있다. 또한, 본 발명은 절연막 내에 형성되는 플러그의 상부를 Ti/TiN막으로 형성하고 절연막의 일부를 제거하여 Ti/TiN막을 노출시키고, Ti/TiN막 측벽에 실리콘질화막 스페이서를 형성시킴으로써 후속 탄탈륨산화막 증착공정 및 열처리공정시 실리콘 질화막 스페이서가 산소의 침투를 효과적으로 억제하여 Ti/TiN 박막이 산화되는 것을 방지하는데 다른 특징이 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 텅스텐 전극 하부에 형성되는 확산방지막 및 접착막의 산화를 효과적으로 방지할 수 있는 캐패시터 제조 방법에 관한 것이다.
현재 반도체 메모리 소자는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히 리드/라이트 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어진다. DRAM의 단위 셀(unit cell)은 1개의 트랜지스터(transistor)와 1개의 캐패시터로 구성되어 집적도에서 가장 앞서고 있는 소자이다.
반도체 메모리 소자의 고집적화가 급진전됨에 따라 3년마다 메모리의 용량이 4배씩 증가되어 현재에는 256Mb(mega bit) DRAM 및 1Gb(giga bit)에 대한 연구에 많은 진전을 보이고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 점점 감소하고 있다. 예를 들어, 256Mb의 경우 셀의 면적은 0.5 μm2 이며, 이 경우 셀의 기본 구성 요소중의 하나인 캐패시터의 면적은 0.3 μm2 이하로 작아져야 한다.
이와 같은 반도체 메모리 소자의 집적도 향상에 따라 작은 면적에 높은 캐패시턴스를 확보하기 위해서, 높은 유전상수를 갖는 유전막으로 캐패시터를 형성하거나 유전막을 얇게 형성하거나 또는 캐패시터의 단면적을 증가시키는 방법이 제시되고 있다.
캐패시터의 단면적(전하저장전극의 표면적)을 증가시키기 위해서, 스택형 캐패시터 또는 트렌치형 캐패시터를 형성하는 기술 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된바 있으나, 이러한 기술들은 캐패시터의 구조를 복잡하게 만들며 공정이 너무 복잡하여 제조단가의 상승과 수율을 저하시키는 등의 문제점이 있다.
캐패시터의 유전막으로는 보통 SiO2/Si3N4계 유전물질을 사용하는데, SiO2/Si3N4계 유전막의 두께를 감소시켜 캐패시턴스를 증가시키는 방법은 기술상 한계가 있다. 따라서, 고집적 반도체 소자에서 충분한 정전용량을 확보하기 위해서 SiO2/Si3N4계 보다 유전율이 높은 Ta2O5, TiO2, SrTiO3,BST((Ba,Sr)TiO3) 등의 고유전 물질을 이용한 캐패시터 제조 방법이 제시되고 있다.
현재 양산화에 가장 근접한 Ta2O5(탄탈륨 산화막)캐패시터 제조기술의 경우 하부전극으로는 인(P)이 도핑된 폴리실리콘을 주로 사용하고 있는데, 이 경우 탄탈륨산화막의 증착 및 열처리 공정을 진행할 때, 하부전극 표면에 실리콘산화막이 형성되는 것을 억제하기 위하여 폴리실리콘 표면을 질화 처리하여 폴리실리콘막 표면에 약 20Å두께의 질화막을 형성한다. 그러나, 폴리실리콘과 탄탈륨산화막의 일함수(work function) 차이는 금속막과 탄탈륨산화막의 일함수 차이보다 작기 때문에, 금속으로 캐패시터 전극을 형성하는 경우보다 누설전류를 줄이는데 효과적이지 못하며 유효산화막 두께 또한 더 이상 감소시킬 수 없는 한계가 있다,
이러한 문제점을 해결하기 위하여 텅스텐막을 하부전극으로 이용하는 방법이 제시되고 있다. 텅스텐 박막을 하부전극으로 이용할 때에는 텅스텐 박막과 폴리실리콘 플러그(polysilicon plug)의 접착력을 향상시키기 위하여 폴리실리콘 플러그 상에 Ti막 및 TiN막을 증착한 후 텅스텐 박막을 증착한다.
첨부된 도면 도1은 종래의 방법에 따라 형성된 캐패시터의 텅스텐 하부전극 구조를 보이는 단면도로서, 도1에서 도면부호 '1'은 반도체 기판, '2'는 제1 층간절연막, '3'은 제1 폴리실리콘 플러그, '4'는 제2 층간절연막, '5'는 제2 폴리실리콘 플러그, '6'은 Ti/TiN 이중막, '7'은 텅스텐 하부전극을 나타낸다.
도1에 도시한 바와 같이 종래의 캐패시터 제조 공정에서는 텅스텐 하부전극(7) 아래에 Ti/TiN막(6)이 노출된 상태에서 탄탈륨 산화막 증착 공정이 진행되는데. 이때 텅스텐 보다 내산화력이 약한 Ti/TiN막이 보다 심하게 산화된다. 또한, 캐패시터 제조 공정이 완료된 후 실시되는 후속 열처리 과정에서도 절연막을 통과한 산소의 확산에 의하여 Ti막 및 TiN막이 산화됨으로써 유전막의 특성을 저하시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 유전막 형성 공정 및 후속 열처리 과정에서 접착막 및 확산방지막이 산화되는 것을 효과적으로 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도1은 종래의 방법에 따라 형성된 캐패시터의 텅스텐 하부전극 구조를 보이는 단면도,
도2a 내지 도2i는 본 발명의 일실시예에 따른 캐패시터 제조 공정 단면도,
도3a 내지 도3j는 본 발명의 다른 실시예에 따른 캐패시터 제조 공정 단면도.
* 도면의 주요부분에 대한 도면 부호의 설명
20, 40: 반도체 기판 21, 23, 28, 43, 48: 절연막
22, 42: 플러그 24: 실리콘산화막 스페이서
25, 32, 45, 52: 폴리실리콘막 26, 46: Ti/ TiN
27, 47: 질화막 29, 49: 텅스텐막
30, 50: Ta2O5막 32, 52: Ti막
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1 단계; 상기 콘택홀 내에 폴리실리콘막 및 전도막을 적층하여 플러그(plug)를 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제1 절연막 및 제2 절연막을 형성하고, 상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 개구부를 형성하는 제3 단계; 상기 제2 절연막 및 상기 플러그 상에 텅스텐막을 형성하고, 상기 개구부 내에 감광막을 매립하는 제4 단계; 상기 감광막 및 상기 텅스텐막을 연마하여 상기 제2 절연막을 노출시키는 제5 단계; 상기 감광막 및 상기 제2 절연막을 제거하여 텅스텐 하부전극을 형성하는 제6 단계; 및 상기 하부전극 상에 유전막 및 상부전극을 형성하는 제7 단계를 포함하는 캐패시터 제조 방법을 제공한다.
본 발명은 절연막 내에 형성되는 플러그의 상부를 Ti/TiN막으로 형성함으로써 후속 탄탈륨산화막 증착공정 및 열처리공정시 실리콘 질화막 스페이서가 산소의 침투를 효과적으로 억제하여 Ti/TiN 박막이 산화되는 것을 방지하는데 그 특징이 있다. 또한, 본 발명은 절연막 내에 형성되는 플러그의 상부를 Ti/TiN막으로 형성하고 절연막의 일부를 제거하여 Ti/TiN막을 노출시키고, Ti/TiN막 측벽에 실리콘질화막 스페이서를 형성시킴으로써 후속 탄탈륨산화막 증착공정 및 열처리공정시 실리콘 질화막 스페이서가 산소의 침투를 효과적으로 억제하여 Ti/TiN 박막이 산화되는 것을 방지하는데 다른 특징이 있다.
본 발명의 일실시예에 따른 캐패시터 제조 방법을 도2a 내지 도2i를 참조하여 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 소자 분리절연막(도시하지 않음), 트랜지스터(도시하지 않음), 또는 비트라인(도시하지 않음) 등이 형성된 반도체 기판(20) 상에 층간절연 및 평탄화를 위하여 제1 절연막(21)을 형성하고, 제1 절연막(21)을 선택적으로 식각하여 반도체 기판(20)을 노출시키는 제1 콘택홀(C1)을 형성하고 제1 콘택홀(C1) 내에 제1 플러그(plug)(22)를 형성한다. 이어서, 전체 구조 상에 제2 절연막(23)하고 제2 절연막을 선택적으로 식각하여 제1 플러그(22)를 노출시키는 제2 콘택홀(C2)을 형성하고, 플러그의 넓이를 최소화하여 스토리지 노드(storage node)와의 오정렬(mis-align)에 의한 콘택 브릿지(contact bridge)를 방지하려는 목적으로 일정두께의 실리콘산화막을 증착한 뒤 전면식각하여 실리콘산화막 스페이서(24)를 형성하고 제2 플러그를 형성하기 위하여 전체 구조 상에 폴리실리콘막(25)을 증착한다.
이때, 제2 절연막(23)으로는 4000 Å 내지 5000 Å 두께의 BPSG(boro-phospho-silicate glass)막을 형성하거나 또는 고밀도 플라즈마 (high density plasma)를 이용하여 4000 Å 내지 5000 Å 두께의 실리콘 산화막을 형성한다. 또한 스페이서 형성을 위한 실리콘산화막으로는 400 Å 내지 600 Å 두께의 중온산화막(medium temperature oxide, MTO)을 형성하며, 제2 플러그를 형성하기 위한 폴리실리콘막(25)에는 인(P)을 도핑하고 그 두께가 2500 Å 내지 3000 Å이 되도록 한다.
다음으로, 도2b에 도시한 바와 같이 폴리실리콘막(25)을 습식식각, 건식식각 또는 화학적 기계적 연마(chemical mechanical polishing) 방법으로 제거하여 제2 절연막(23)을 노출시킨다.
이때, 건식식각은 플라즈마를 이용하여 전면식각을 실시하며, 습식식각은 암모니아수, 과산화수소수 및 초순수를 섞은 수용액으로 절연막과 폴리실리콘과의 식각 선택비를 이용하여 식각을 실시한다.
이어서, 플라즈마를 이용한 건식식각 혹은 습식식각법을 이용한 전면 식각으로 1000 Å 내지 1500 Å 두께의 폴리실리콘막(25)을 제거하여 제2 콘택홀(C2)의 일부분에만 폴리실리콘막(25) 플러그가 남도록 한다. 제2 절연막(23)이 노출될 때까지 폴리실리콘막(25)을 식각하는 공정과, 제2 콘택홀(C2)의 일부분에만 폴리실리콘막(25)이 남도록 하기 위한 식각 공정을 중지없이 계속하여 실시할 수도 있다.
폴리실리콘막(25)을 습식식각하기 위한 식각제로 이용되는 암모니아수, 과산화수소수 및 초순수의 혼압 수용액의 온도는 70 ℃이 되도록 한다. 또한, 혼합수용액에서 암모니아수는 30 wt%, 과산화수소수는 30 wt%가 되도록 하거나, 암모니아수, 과산화수소수 및 초순수의 부피비가 1:1: 5 내지 3:1:5가 되도록 한다. 습식식각제로 절연막과 폴리실리콘과의 식각선택비가 높은 질산, 초산 및 불산의 혼합수용액을 이용할 수도 있다. 그리고, 2.3wt%의 TMAH(tetramethly-ammonium hydroxide)수용액을 이용할 수도 있으며, 이 경우 수용액의 온도가 60℃ 이상인 조건에서 습식식각을 실시한다.
다음으로, 도2c에 도시한 바와 같이 Ti/TiN(26)을 증착하여 그 하부에 폴리실리콘막(25) 플러그가 형성된 제2 콘택홀(C2)의 상부 공간을 매립한다. 이때, Ti막은 100 Å 내지 200 Å 두께로 형성하고, TiN막은 1000 Å 내지 1500 Å 두께로 형성한다. 한편, Ti/TiN(26)과 폴리실리콘막(25)의 접촉저항을 감소시키기 위하여 Ti/TiN 박막을 증착하기 전에 폴리실리콘막(25) 표면의 자연산화막을 제거하기 위한 세정공정을 실시하기도 한다. 이때, 실리콘 산화막의 스페이서의 손실을 최소화 하기 위하여 초순수로 희석시킨 불산수용액 또는 희석된 완충불산수용액을 이용하여 세정공정을 실시한다.
다음으로, 도2d에 도시한 바와 같이 Ti/TiN(26)을 화학적 기계적 연마하여 하여 제2 콘택홀(C2) 내부, 폴리실리콘막(25) 플러그 상에만 Ti/TiN(26)이 플러그 형태로 남도록 한다. 이때, 화학적 기계적 연마 대신 플라즈마를 이용한 건식식각법 또는 습식식각법으로 Ti/TiN(26)을 전면식각할 수도 있다. 이때, Ti/TiN(26)과 실리콘산화막인 절연막의 식각선택비를 조절하여 식각을 실시한다. 습식식각의 경우 암모니아수, 과산화수소수 및 초순수를 섞은 혼합 수용액을 사용하여 혼합수용액의 온도가 25 ℃ 내지 40 ℃인 조건에서 습식식각을 실시한다.. 이러한, 혼합수용액에서 암모니아수 및 과산화수소수는 각각 30wt%가 되도록하거나 또는 혼합수용액에서 암모니아수, 과산화수소수 및 초순수의 부피비가 0.25:1:5 내지 1:1:5가 되도록 한다. 또한, 습식식각시 희석된 불산수용액을 식각제로 이용할 수도 있으며, 이 경우 49wt%의 불산수용액인 것을 사용하거나 초순수와 불산을 100;1 내지 300:1의 부피비로 희석하여 사용한다.
다음으로, 도2e에 도시한 바와 같이 하부전극 식각시 제어를 위하여 300 Å 내지 600 Å 두께의 질화막(27)을 전체 구조 상에 증착한다. 이때, 질화막(27)은 플라즈마를 이용하여 형성한 실리콘산화질화막(siliconoxynitride)이거나 또는, 플라즈마를 이용하여 대기압, 650 ℃ 조건에서 형성한 실리콘 질화막이다.
계속하여, 질화막(27) 상에 하부전극 패턴 형성을 위한 제3 절연막(28)을 증착한다. 제3 절연막(28)으로는 6000 Å 내지 10000 Å 두께의 PSG(phosphosilicate glass)막을 형성한다.
다음으로, 도2f에 도시한 바와 같이 하부전극 패턴을 정의하는 마스크(도시하지 않음)를 이용해서 제3 절연막(28) 및 질화막(27)을 선택적으로 식각하여 그 바닥에 Ti/TiN(26) 플러그를 노출시키는 개구부를 형성한다.
이어서, Ti/TiN(26) 플러그 표면과 텅스텐 하부전극의 접촉저항을 감소시키기 위하여 자연산화막 제거를 위한 세정공정을 실시한다. 이때, 제3 절연막(28)의 손실을 최소화하기 위하여 희석된 완충불산수용액을 이용하여 세정공정을 실시한다.
계속하여, 캐패시터의 하부전극 형성을 위하여 400 Å 내지 600 Å 두께의 텅스텐막(29)을 전체구조 상에 형성한다, 이때, 텅스텐막(29) 중 약 100 Å은 물리기상증착법(physical vapor deposition, PVD)으로 형성하고, 300 Å 내지 500 Å 두께는 화학기상증착법(chemical vapor deposition, CVD)으로 증착한다.
이어서, 셀 영역만을 포토레지스트(PR)로 도포한다.
다음으로, 도2g에 도시한 바와 같이 셀 영역의 포토레지스트(PR)와 텅스텐막(29)을 연마해서 개구부 내에만 텅스텐막(29)과 포토레지스트(PR)가 남도록 한다.
다음으로, 도2h에 도시한 바와 같이 잔류한 포토레지스트(PR)를 제거한다. 이어서, 2.3wt%의 TMAH수용액을 이용하여 60℃의 온도에서, 또는 97wt%의 황산수용액에 1g/min 내지 3g/min의 속도로 오존가스를 불어넣은 혼합수용액을 이용하여 90℃이상의 온도에서 잔류한 미량의 포토레지스트 잔여물(residue)을 제거한다.
이어서, 불산수용액을 이용하여 제3 절연막(28)을 식각하여 텅스텐막(29) 하부전극을 노출시킨다. 이때, 텅스텐막(29)은 식각되지 않고 제3 절연막(28)만이 식각되도록 하기 위하여 49wt%의 불산수용액을 초순수로 희석시킨 불산수용액을 이용한다.
다음으로, 도2i에 도시한 바와 같이 저압화학기상증착법(low pressure chemical vapor deposition, CVD)으로 Ta2O5막(30)을 형성하고, Ta2O5막(30) 상에 화학기상증착법으로 TiN막(31)막을 형성한 후, 폴리실리콘막(32)을 증착한다.
전술한 본 발명의 일실시예에서 Ti/TiN막을 대신하여 텅스텐실리사이드를 형성할 수도 있다.
본 발명의 다른 실시예에 따른 캐패시터 제조 방법을 도3a 내지 도3j를 참조하여 상세히 설명한다.
먼저, 도3a에 도시한 바와 같이 소자 분리절연막(도시하지 않음), 트랜지스터(도시하지 않음), 또는 비트라인(도시하지 않음) 등이 형성된 반도체 기판(40) 상에 층간절연 및 평탄화를 위하여 제1 절연막(41)을 형성하고, 제1 절연막(41)을 선택적으로 식각하여 반도체 기판(40)을 노출시키는 제1 콘택홀(C1)을 형성하고 제1 콘택홀(C1) 내에 제1 플러그(plug)(42)를 형성한다. 이어서, 전체 구조 상에 제2 절연막(43)하고 제2 절연막을 선택적으로 식각하여 제1 플러그(42)를 노출시키는 제2 콘택홀(C2)을 형성하고, 플러그의 넓이를 최소화하여 스토리지 노드와의 오정렬을 방지하려는 목적으로 일정두께의 실리콘산화막을 증착한 뒤 전면식각하여 실리콘산화막 스페이서(44)를 형성하고 제2 플러그를 형성하기 위하여 전체 구조 상에 폴리실리콘막(45)을 증착한다.
이때, 제2 절연막(43)으로는 4000 Å 내지 5000 Å 두께의 BPSG(boro-phospho-silicate glass)막을 형성하거나 또는 고밀도 플라즈마 (high density plasma)를 이용하여 4000 Å 내지 5000 Å 두께의 실리콘 산화막을 형성한다. 또한 스페이서 형성을 위한 실리콘산화막으로는 400 Å 내지 600 Å 두께의 중온산화막을 형성하며, 제2 플러그를 형성하기 위한 폴리실리콘막(45)에는 인(P)을 도핑하고 그 두께가 2500 Å 내지 3000 Å이 되도록 한다.
다음으로, 도3b에 도시한 바와 같이 폴리실리콘막(25)을 습식식각, 건식식각 또는 화학적 기계적 연마로 제거하여 제2 절연막(43)을 노출시킨다.
이때, 건식식각은 플라즈마를 이용하여 전면식각을 실시하며, 습식식각은 암모니아수, 과산화수소수 및 초순수를 섞은 수용액으로 절연막과 폴리실리콘과의 식각 선택비를 이용하여 식각을 실시한다.
또한, 노출된 제2 절연막(43)의 500 Å 내지 1500 Å 두께를 과도하게 연마하여 제2 절연막(43)의 두께를 보다 감소시킨다. 이에 따라, 상대적으로 면적이 넓은 콘택홀 상부를 제거하여 플러그의 위부분의 넓이를 최소화함으로써 스토리지 노드와의 오정렬에 의한 브릿지(bridge) 문제를 해결할 수 있다.
이어서, 플라즈마를 이용한 건식식각 혹은 습식식각법을 이용한 전면 식각으로 1000 Å 내지 1500 Å 두께의 폴리실리콘막(45)을 제거하여 제2 콘택홀(C2)의 일부분에만 폴리실리콘막(45) 플러그가 남도록 한다. 제2 절연막(43)이 노출될 때까지 폴리실리콘막(25)을 식각하는 공정과, 제2 콘택홀(C2)의 일부분에만 폴리실리콘막(45)이 남도록 하기 위한 식각 공정을 중지없이 계속하여 실시할 수도 있다.
폴리실리콘막(45)을 습식식각하기 위한 식각제로 이용되는 암모니아수, 과산화수소수 및 초순수의 혼압 수용액의 온도는 70 ℃이 되도록 한다. 또한, 혼합수용액에서 암모니아수는 30 wt%, 과산화수소수는 30 wt%가 되도록 하거나, 암모니아수, 과산화수소수 및 초순수의 부피비가 1:1: 5 내지 3:1:5가 되도록 한다. 습식식각제로 절연막과 폴리실리콘과의 식각선택비가 높은 질산, 초산 및 불산의 혼합수용액을 이용할 수도 있다. 그리고, 2.3wt%의 TMAH 수용액을 이용할 수도 있으며, 이 경우 수용액의 온도가 60℃ 이상인 조건에서 습식식각을 실시한다.
다음으로, 도3c에 도시한 바와 같이 Ti/TiN(46)을 증착하여 그 하부에 폴리실리콘막(45) 플러그가 형성된 제2 콘택홀(C2)의 상부 공간을 매립한다. 이때, Ti막은 100 Å 내지 200 Å 두께로 형성하고, TiN막은 1000 Å 내지 1500 Å 두께로 형성한다. 한편, Ti/TiN(46)과 폴리실리콘막(45)의 접촉저항을 감소시키기 위하여 Ti/TiN 박막의 증착전 폴리실리콘 표면의 자연산화막을 제거하기 위한 세정공정을 실시하기도 하는데, 이때 실리콘 산화막의 스페이서의 손실을 최소화하기 위하여 초순수로 희석시킨 불산수용액 또는 희석된 완충불산수용액을 이용하여 세정공정을 실시한다.
다음으로, 도3d에 도시한 바와 같이 Ti/TiN(46)을 화학적 기계적 연마하여 하여 제2 콘택홀(C2) 내부, 폴리실리콘막(45) 플러그 상에만 Ti/TiN(46)이 플러그 형태로 남도록 한다. 이때, 화학적 기계적 연마 대신 플라즈마를 이용한 건식식각법 또는 습식식각법으로 Ti/TiN(46)을 전면식각할 수도 있다. 이때, Ti/TiN(46)과 실리콘산화막인 절연막의 식각선택비를 조절하여 식각을 실시한다. 습식식각의 경우 암모니아수, 과산화수소수 및 초순수를 섞은 혼합 수용액을 사용하여 혼합수용액의 온도가 25 ℃ 내지 40 ℃인 조건에서 습식식각을 실시한다. 이러한, 혼합수용액에서 암모니아수는 30 wt%, 과산화수소수는 30wt%가 되도록하거나 또는 혼합수용액에서 암모니아수, 과산화수소수 및 초순수의 부피비가 0.25:1:5 내지 1:1:5가 되도록 한다. 또한, 습식식각시 희석된 불산수용액을 식각제로 이용할 수도 있으며, 이 경우 49wt%의 불산수용액인 것을 사용하거나 초순수와 불산을 100;1 내지 300:1의 부피비로 희석하여 사용한다.
다음으로, 도3e에 도시한 바와 같이 Ti/TiN(46) 플러그 주변의 제2 절연막(43)을 500 Å 내지 1000 Å 정도 식각하여 Ti/TiN(46) 플러그의 일부를 돌출시킨다. 이때, Ti/TiN막(46)은 거의 식각하지 않고 절연막만을 식각하는 완충불산수용액(BHF) 또는 완충산화식각제를 이용하여 식각을 실시한다.
이어서, 하부전극 식각시 제어를 위한 300 Å 내지 600 Å 두께의 질화막(47)을 전체 구조 상에 증착한다. 이때, 질화막(47)은 플라즈마를 이용하여 형성한 실리콘산화질화막(siliconoxynitride)이거나 또는, 플라즈마를 이용하여 대기압, 650 ℃ 조건에서 형성한 실리콘 질화막이다.
계속하여, 질화막(47) 상에 하부전극 패턴 형성을 위한 제3 절연막(48)을 증착한다. 제3 잘연막(48)으로는 6000 Å 내지 10000 Å 두께의 PSG막을 형성한다.
다음으로, 도3f에 도시한 바와 같이 하부전극 패턴을 정의하는 마스크(도시하지 않음)를 이용해서 제3 절연막(48)을 선택적으로 식각하여 개구부를 형성하면서 Ti/TiN(46) 플러그와 그 주변의 제2 절연막(43) 상에 형성된 질화막(27)을 노출시키고, 노출된 질화막(47)을 전면식각하여 돌출된 Ti/TiN(46) 플러그 측벽에 질화막 스페이서(47A)를 형성한다.
이어서, Ti/TiN(46) 플러그 표면과 텅스텐 하부전극의 접촉저항을 감소시키기 위하여 자연산화막 제거를 위한 세정공정을 실시한다. 이때, 제3 절연막(48)의 손실을 최소화하기 위하여 희석된 완충불산수용액을 이용하여 세정공정을 실시한다.
다음으로, 도3g에 도시한 바와 같이 캐패시터의 하부전극 형성을 위하여 400 Å 내지 600 Å 두께의 텅스텐막(49)을 전체구조 상에 형성한다, 이때, 텅스텐막(49)은 물리기상증착법(physical vapor deposition, PVD)으로 약 100 Å 두께를 형성하고, 화학기상증착법으로(chemical vapor deposition, CVD) 방법으로 300 Å 내지 500 Å 두께를 증착한다.
다음으로, 셀 영역만을 포토레지스트(PR)로 도포하고 셀 이외 영역의 텅스텐막(49)을 식각하여 제거한 다음, 도3h에 도시한 바와 같이 셀 영역의 포토레지스트(PR)와 텅스텐막(49)을 연마해서 개구부 내에만 텅스텐막(49)과 포토레지스트(PR)가 남도록 한다.
다음으로, 도3i에 도시한 바와 같이 잔류한 포토레지스트(PR)를 제거한다. 이어서, 2.3wt%의 TMAH수용액을 이용하여 60℃의 온도에서, 또는 97wt%의 황산수용액에 1g/min 내지 3g/min의 속도로 오존가스를 불어넣은 혼합수용액을 이용하여 90℃이상의 온도에서 잔류한 미량의 포토레지스트 잔여물(residue)을 제거한다.
이어서, 불산수용액을 이용하여 제3 절연막(48)을 식각한다. 이때, 텅스텐막(49)은 식각되지 않고 제3 절연막(48)만이 식각되도록 하기 위하여 49wt%의 불산수용액을 초순수로 희석시킨 불산수용액을 이용한다.
다음으로, 도3j에 도시한 바와 같이 저압화학기상증착법(low pressure chemical vapor deposition, CVD)으로 Ta2O5막(50)을 형성하고, Ta2O5막(50) 상에 화학기상증착법으로 TiN막(51)막을 형성한 후, 폴리실리콘막(52)을 증착한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 Ti/TiN 또는 텅스텐 실리사이드를 플러그 형태로 형성하여 Ti/TiN박막의 노출을 막아 줌으로써 Ta2O5증착 및 후속열처리 공정시 산소의 침투를 막아 얇은 유효 산화막 두께와 소자의 안정적인 동작에 필요한 충분한 정전용량과 누설전류 특성을 확보할 수 있다. 또한, 산화막 스페이서를 이용하여 플러그 폭을 최소화함으로써 플러그와 캐패시터 전극 형성을 위한 마스크 공정시 접촉이 어긋나는 오정렬 현상을 방지할 수 있다. 또한, 질화막의 식각 공정시 돌출된 플러그의 측벽에 스페이서 질화막을 형성시킴으로써 산소의 침투를 보다 효과적으로 억제할 수 있어 누설전류의 증가에 따른 소자특성 저하를 방지할 수 있다.
Claims (5)
- 반도체 소자의 캐패시터 제조 방법에 있어서,반도체 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1 단계;상기 콘택홀 내에 폴리실리콘막 및 전도막을 적층하여 플러그(plug)를 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 제1 절연막 및 제2 절연막을 형성하고, 상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 개구부를 형성하는 제3 단계;상기 제2 절연막 및 상기 플러그 상에 텅스텐막을 형성하고, 상기 개구부 내에 감광막을 매립하는 제4 단계;상기 감광막 및 상기 텅스텐막을 연마하여 상기 제2 절연막을 노출시키는 제5 단계;상기 감광막 및 상기 제2 절연막을 제거하여 텅스텐 하부전극을 형성하는 제6 단계; 및상기 하부전극 상에 유전막 및 상부전극을 형성하는 제7 단계를 포함하는 반도체 소자의 캐패시터 제조 방법
- 제 1 항에 있어서,상기 제1 단계 후,상기 콘택홀 측벽에 절연막 스페이서를 형성하는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2 단계 후,상기 층간절연막을 식각하여 상기 플러그의 전도막 부분을 돌출시키는 제9 단계를 더 포함하고,상기 제3 단계에서,상기 제2 절연막을 식각하여 상기 제9 단계에서 돌출된 상기 전도막 측벽에 제2 절연막 스페이서를 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 전도막을Ti 및 TiN막의 적층막 또는 텅스텐 실리사이드로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 4 항에 있어서,상기 유전막을 탄탈륨산화막(Ta2O5)으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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| KR100418573B1 (ko) * | 2001-09-14 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
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- 1998-12-30 KR KR1019980061051A patent/KR100296915B1/ko not_active Expired - Fee Related
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