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KR101170261B1 - 집적 회로 및 그 제조 방법과, 전하 저장을 위해 구성된 디바이스 - Google Patents

집적 회로 및 그 제조 방법과, 전하 저장을 위해 구성된 디바이스 Download PDF

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KR101170261B1
KR101170261B1 KR1020107021370A KR20107021370A KR101170261B1 KR 101170261 B1 KR101170261 B1 KR 101170261B1 KR 1020107021370 A KR1020107021370 A KR 1020107021370A KR 20107021370 A KR20107021370 A KR 20107021370A KR 101170261 B1 KR101170261 B1 KR 101170261B1
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conductive layer
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매튜 메츠
길버트 드웨이
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인텔 코포레이션
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Abstract

본 명세서에는 디바이스 내의 상안정 비정질 하이-k 유전체층의 실시예 및 디바이스 내에 상안정 비정질 하이-k 유전체층을 형성하는 방법을 개시하고 있다. 다른 실시예들이 개시되고 청구되어 있을 수도 있다.

Description

집적 회로 및 그 제조 방법과, 전하 저장을 위해 구성된 디바이스{PHASE MEMORIZATION FOR LOW LEAKAGE DIELECTRIC FILMS}
본 발명은 일반적으로 반도체 집적 회로 제조 분야에 관한 것으로서, 보다 구체적으로는 열처리에 노출될 때 결정화를 방지하는 저누설(low leakage) 유전체층을 갖는 마이크로전자 디바이스에 관한 것이다.
실리콘 다이옥사이드는 집적 회로 제조에서 유전체층으로 사용되어 왔다. 유전체층의 두께는 2 나노미터 이하의 크기이므로, 누설 전류가 크게 증가할 수 있으며, 이로 인해 전력 소비가 증가하고 디바이스 신뢰도가 감소하게 된다. 실리콘 다이옥사이드를 하이-k(high-k) 재료로 대체하면, 집적 회로 제조업자에게 디바이스의 캐패시턴스를 증가시키면서 유전체층의 두께를 점진적으로 작게 하는 대안을 제공할 수 있다. 반도체 기판 상에 하이-k 유전체 필름을 증착하는 종래의 방법으로는 PVD(physical vapor deposition), MOCVD(metalorganic chemical vapor deposition) 및 ALD(atomic layer deposition)가 있다.
도 1은 상안정(phase-stable) 비정질 하이-k 유전체층을 형성하는데 사용되는 제조 공정의 일실시예를 도시한 순서도.
도 2는 전하 저장 디바이스를 생성하기 위해 2개의 도전층 사이에 형성된 상안정 비정질 하이-k 유전체층을 갖는 기판을 도시한 도면.
도 3은 리세스에 형성된 제 1 도전층의 평면 레이아웃도.
도 4는 도 3의 디바이스를 A-A 라인을 따라 절취하여 도시한 도 3의 단면도.
도 5는 제 1 도전층 상에 상안정 비정질 하이-k 유전체층을 형성한 후 도 3의 디바이스의 일실시예를 도시한 도면.
도 6은 도 5의 디바이스를 A-A 라인을 따라 절취하여 도시한 도 5의 단면도.
도 7은 다른 전하 저장 디바이스를 생성하기 위해 상안정 비정질 하이-k 유전체층 상에 제 2 도전체층을 형성한 후의 도 5의 디바이스의 일실시예를 도시한 도면.
도 8은 도 7의 전하 저장 디바이스를 A-A 라인을 따라 절취하여 도시한 도 7의 단면도.
도 9는 집적 회로에 형성된 전하 저장 디바이스를 구비하는 집적 회로의 일실시예를 도시한 도면.
도 10은 전하 저장 디바이스의 다른 실시예를 도시한 도면.
도 11은 어닐(anneal) 처리 전후의 전하 저장 디바이스의 누설전류대 등가 산화물 두께를 나타내는 도면.
이하, 첨부 도면을 참조하여 본 발명을 설명한다.
저누설 유전체 필름을 형성하는 시스템 및 방법을 다양한 실시예에서 예를 들어 설명한다. 이하의 설명에서, 결정화 방지 고유전율 필름을 제조하는 방법 및 결정화 방지 고유전율 필름을 포함하는 디바이스의 실시예의 설명과 같은 다수의 특정 세부사항을 설명한다. 그러나, 당업자라면 본 발명이 이들 특정 세부사항들 중 하나 이상 없이, 다른 방법, 부품, 재료 등으로 실시될 수 있음을 알 수 있을 것이다. 다른 예에서, 공지된 구조, 재료, 또는 동작들은 본 발명의 특징들을 모호하게 하지 않도록 상세히 도시 또는 설명하지 않는다.
마이크로전자 디바이스의 제조 동안 하나 이상의 고 유전율(하이-k) 유전체층의 상 변화를 제어 및/또는 최소화하는 것이 본 기술분야에서 진보적인 것이다. 하이-k 유전체층은 하나 이상의 층에 걸쳐 캐패시턴스를 최대화하고 누설 전류를 최소화하기 위해 완전히 비정질 상태로 선택적으로 형성될 수 있다. 하이-k 유전체층에서 구조적 차수의 정도(a degree of structural order)라 하는 일부 레벨의 결정도(crystallinity) 레벨로 형성된 하이-k 유전체층은 열처리 또는 높은 온도를 포함하는 후속 공정에 노출되었을 때 상을 결정 상태로 변화시키는 경향이 있다. 완전히 비정질의 상태에서 하이-k 유전체층을 형성하면, 하나 이상의 하이-k 유전체층의 상 변화를 제거, 최소화 및/또는 제어할 수 있으며, 따라서 디바이스 내의 누설 전류를 감소시킬 수 있다. 그 결과, 검출가능한 결정도가 거의 없거나 전혀 없는 또는 실질적인 결정도가 없는 하이-k 유전체층을 제조하는 방법을 이용하는 경우, 전력 소비가 감소하고 디바이스 신뢰도가 증가하는 마이크로전자 디바이스 또는 집적 회로를 제공할 수 있다. 이상적으로는, 하이-k 유전체층은 결정 경계(grain boundaries)를 따라 누설 경로를 방지하고 하이-k 유전체층과 인접층 사이에 경계면을 제공할 정도로 완전히 비정질이어야 한다.
일실시예에서, 이 방법은 상안정 비정질 하이-k 유전체층의 증착을 위해 기판에 도전층을 제공하는 것을 포함한다. 기판과 도전층은 제 1 프리커서(precursor)에 노출되어 도전층의 표면 상에 단층(monolayer)을 형성한다. 단층은 실질적으로 230 내지 270℃의 증착 온도에서 제 2 프리커서에 노출되어 도전층 상에 상안정 비정질 하이-k 유전체층을 형성한다.
이제 도면으로 돌아가면, 도 1은 마이크로전자 디바이스에서 비정질 하이-k 층을 형성하는데 사용되는 제조 공정의 일실시예를 도시한 순서도이다. 단계 100에서, 기판 상에 도전층을 갖는 기판이 제공된다. 기판은 벌크 실리콘 또는 실리콘-온-절연체(silicon-on-insulator) 구조일 수 있다. 이와 달리, 기판은 게르마늄, 인듐 안티모나이드, 납 텔루라이드, 인듐 아스나이드, 인듐 포스파이드, 갈륨 아스나이드 또는 갈륨 안티모나이드와 같은 다른 재료들(실리콘과 결합될 수도 있고 결합되지 않을 수도 있음)을 포함할 수도 있다. 기판을 형성하는 재료의 예를 본 명세서에 개시하고 있지만, 반도체 디바이스를 형성하는 기초적인 역할을 하는 재료가 본 발명의 사상 및 범주 내에 속할 수도 있다.
기판 상의 도전체층은 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄 니트라이드(TiN) 및 탄탈 니트라이드(TaN)와 같은 하나 이상의 전이 재료를 포함하는 도전 재료의 기판 상에 직접 형성될 수 있다. 다른 실시예에서는, 도전층이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘과 같은 비금속 도전체 재료로 형성될 수도 있다. 일실시예에서는, 도전층이 ALD(atomic layer depositiion) 공정을 이용하여 기판 상에 형성된다. 일반적으로는, ALD 공정은 기판을 반응물의 교류 펄스에 노출시킴으로써 층 단위로 필름을 형성하는 것을 포함하는데, 이들 각각은 자기제한적 반응을 하여 제어된 필름 증착을 한다. 도전층을 형성하는데 ALD 공정을 이용하면 층이 균일하고, 연속적이며 정각(conformal)하다는 이점이 있다. 다른 실시예에서는, 반응 스퍼터링, 플라즈마 강화 화학 기상 증착(PECVD) 또는 물리적 기상 증착(PVD)을 포함하는 하나 이상의 증착 방법을 이용하여 도전층을 증착한다.
다른 실시예에서는, 기판과 도전층 사이에 격리층이 형성되어 격리/도전층 스택을 갖는 기판을 제공한다. 바람직하게는, 격리층이 실리콘 니트라이드(Si3N4)를 포함한다. 다른 실시예에서는, 격리층이 당업자에게 공지되어 있는 하나 이상의 유전체 재료를 포함하여 도전층과 기판 사이에 격리부를 제공한다. 격리층의 재료 유형 및 두께는 기판과 도전층 사이에 전기적 격리부를 제공하도록 선택적으로 설계된다.
단계(110)에서, 기판은 ALD(atomic layer deposition) 공정을 이용하여 도전층 상에 단층(monolayer)을 형성하도록 제 1 프리커서에 노출된다. 지르코늄 산화물층의 형성을 위한 바람직한 실시예에서, 제 1 프리커서는 지르코늄 테트라클로라이드(ZrCl4) 또는 지르코늄 아미드 소스를 포함할 수도 있다. 하프늄 산화물층의 형성을 위한 다른 실시예에서, 제 1 프리커서는 하프늄 테트라클로라이드 또는 하프늄 아미드 소스를 포함할 수 있다. 알루미늄 산화물층의 형성을 위한 다른 실시예에서는 제 1 프리커서가 알루미늄 클로라이드(AlCl3) 또는 트리메틸 알루미늄(Al(CH3)3)일 수 있다.
단계(120)에서, 단층이 제 2 프리커서에 노출되어 지르코늄 산화물, 하프늄 산화물 또는 알루미늄 산화물과 같은 완전히 비정질의 하이-k 층을 형성한다. 제 2 프리커서는 물(H2O), 산소(O2), 니트로스 산화물(N2O), 오존(O3), 이소프로필 알코올과 t-부타놀과 같은 하나 이상의 알코올 및 실라놀 중 하나 이상일 수 있다. 제 1 프리커서를 갖는 단층을 형성하고, 선택적으로 흡수되지 않은 제 1 프리커서를 제거하며, 단층을 제 2 프리커서에 노출시키는 공정이 완전히 비정질의 하이-k 층이 획득될 때까지 반복적으로 행해질 수 있다. 완전히 비정질의 하이-k 층을 형성하는 공정은 지르코늄 산화물에 대해 230℃ 내지 270℃ 사이의 증착 온도에서 수행된다. 이 실시예에서, 증착 온도는 비정질 하이-k 층의 형성 동안 웨이퍼 및/또는 기판의 제어 온도이다. 증착 온도는 증착될 때 비정질인 필름을 증착하도록 각각의 프리커서 반응물 세트에 대해 선택된다. 진공의 정도는 원자층 증착 침버설계 및 관련 기체 흐름에 따라 약 0.01 내지 10 torr, 바람직하게는 1 내지 5 torr의 범위로 제어된다.
이 온도 범위에서 ALD 공정을 이용하여 완전히 비정질의 하이-k 층을 형성하는 것은, 증착 공정의 아티팩트로서 완전히 비정질의 하이-k 층에서 트랩되게 되는 추적 오염물로 인해, 일반적으로 회피된다. 증착 온도가 증가할수록 증가된 양의 염소(Cl)가 완전히 비정질의 하이-k 층에 트랩된다. 층 내에 Cl을 삽입하는 동안 완전히 비정질의 하이-k 층을 형성하면 완전히 비정질의 하이-k 층의 결정화를 회피하거나 또는 최소화할 수 있다.
본 발명의 실시예에 설명된 방법 및 공정 조건에 따라 제조된 층들은 보다 많은 프리커서 부산물, 예컨대 유기 프리커서로부터 보다 많은 탄소(C) 및 질소(N)를, 무기 프리커서로부터 염소(Cl)와 같은 할로겐화물을 갖는 경향이 있다. 또한, 가용 산소의 부족으로 인한 공정 조건의 결과로서 산소(O)에 대한 메틸(CH3)의 비가 증가하는 경향이 있다. 그러나, 이들 공정 조건을 이용하여 완전히 비정질의 하이-k 층을 형성하면, 완전히 비정질 또는 실질적으로 비정질의 필름이 형성되는데, 이것은 하이-k 층에 형성된 검출가능한 결정 구조가 사실상 없다는 것을 의미한다.
그 결과, 집적 회로 제조에서 상호접속층의 형성에 통상 사용되는 하나 이상의 후속 열처리에 노출된 후에도 완전히 비정질의 하이-k 층이 비정질로 남게 된다. 예를 들면, 완전히 비정질의 하이-k 층은 400℃에서 4시간 동안 가열될 때 비정질 상태 또는 실질적으로 비정질 상태로 남게 된다는 것을 보여주는데, 이것은 누적 백엔드 처리(cumulative backend processing)를 나타낼 수 있다. 열처리의 온도 및/또는 시간은 완전히 비정질의 하이-k 층을 두껍게 함으로써 선택적으로 증가될 수 있다. 비정질 상태로부터 다결정 상태 또는 결정 상태로 변화하지 않고 하나 이상의 열적 사이클에 노출되는 비정질 하이-k 유전체층을 여기서는 상안정 비정질(phase-stable amorphous) 하이-k 유전체층이라 한다.
다른 실시예에서는, 완전히 비정질의 하이-k 층이 반응성 스퍼터링, PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition) 공정과 같은 증착 방법을 이용하여 기판 상에 형성될 수 있다. 이러한 CVD 공정에서, 금속 산화물 프리커서(예컨대, 금속 클로라이드) 및 증기가 선택된 유속으로 CVD 반응기에 공급될 수 있으며, 반응기는 그 후 선택된 온도 및 압력에서 동작하여 기판과 완전히 비정질의 하이-k 층 사이에 원자적으로 평탄한 계면을 생성한다. CVD 반응기는 원하는 두께를 갖는 층을 형성하도록 충분히 동작해야 한다.
하이-k 층을 형성하는데 사용될 수 있는 일부 재료는 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루니늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오베이트를 포함한다. 하프늄 산화물, 지르코늄 산화물 및 알루미늄 산화물이 특히 바람직하다. 하이-k 층을 형성하는데 사용될 수 있는 재료의 일부 예를 개시하였지만, 하이-k 층은 다른 재료로 형성될 수도 있다.
도 1에 개시된 방법을 적어도 부분적으로 이용하여 형성된 상안정 비정질 하이-k 유전체층 스택(200)이 도 2에 도시되어 있는데, 여기서 상안정 비정질 하이-k 유전체층(240)은 기판(210) 상의 격리층(220) 상의 도전층(230, 250) 사이에 형성된다. 바람직하게는, 격리층은 실리콘 질화물(Si3N4)을 포함한다. 다른 실시예에서, 격리층은 유전체층과 기판 사이에 격리부를 제공하기 위해 당업자에게 공지된 하나 이상의 유전체 재료를 포함한다. 상안정 비정질 하이-k 유전체층 스택(200)은 다음의 예에 설명하는 바와 같이 리세스 또는 웰의 표면과 같은 2차원 또는 3차원 표면 내 또는 그 위의 평면 기판 상에 형성될 수 있다. 상안정 비정질 하이-k 유전체층 스택(200)은 금속-절연체-금속 스택의 일실실시예로 지칭될 수 있다.
도 3은 필드 산화물층, 질화물층 또는 다른 유전체층과 같은 격리 영역(310)의 리세스 내에 형성된 제 1 도전층(320)의 평면 레이아웃도이다. 다른 실시예에서, 격리 영역(310)은 기판(210)의 일부이다. 제 1 도전층(320)의 두께는 리세스 내에 부가적인 층이 형성될 수 있도록 하면서 신호 경로를 제공하도록 선택적으로 설계된다. 예컨대, 제 1 도전층(320)의 두께는 10 내지 300 옹스트롬 또는 바람직하게는 50 내지 100 옹스트롬의 범위일 수 있다. 제 1 도전층(320)은 ALD를 이용하여 형성될 수 있는데, ALD는 일정하고 균일한 두께를 제공하고 도 4에 도시된 바와 같이 수직 표면 상에 제 1 도전층(320)을 형성하는 방법을 제공하기 때문이다. 리세스 또는 다른 구조의 종횡비가 층을 따라 허용할 수 없는 두께 차를 일으키지 않는다면 당업자에게 공지된 다른 증착 방법을 이용하여 제 1 도전층(320)을 형성할 수도 있다.
도 4는 도 3의 디바이스를 라인 A-A을 따라 절취한 도 3의 단면을 도시한 도면이다. 제 1 도전층(320)은 제 1 도전층 측벽(410) 및 제 1 도전층 바닥(420)을 제공하도록 일정하고 균일한 두께를 갖는 리세스 내에 형성된다. 도 5는 제 1 도전층(320) 상에 ZrO2, HfO2 또는 Al2O3와 같은 상안정 비정질 하이-k 유전체층(510)을 형성한 후에 도 3의 디바이스의 일실시예를 도시한 것이다. 일실시예에서, 상안정 비정질 하이-k 유전체층(510)의 두께는 약 40 내지 50 옹스트롬(Å)이다.
바람직하게는, 먼저 공기로의 노출을 통해 또는 제어된 산화 공정을 이용하여 제 1 도전층(320) 상에 산화물을 형성하지 않고 상안정 비정질 하이-k 유전체층(510)은 제 1 도전층(320) 상에 형성된다. 일실시예에서, 제 1 도전층(320)의 노출된 표면 영역은 노출된 제 1 도전층(320)의 거칠기를 개선하여, 제 1 도전층(320) 상에 또는 직접 인접하게 형성된 상안정 비정질 하이-k 유전체층(510)에 대한 표면 영역 접촉부를 증가시킴으로써 증가된다. 노출된 제 1 도전층(320)의 거칠기는 증착 동안 또는 사전 증착 처리 공정을 이용하여 향상될 수 있다.
도 6은 도 5의 디바이스를 라인 A-A를 따라 절취한 도 5의 단면도이다. 상안정 비정질 하이-k 유전체층(510)은 유전체층 측벽(610) 및 유전체층 바닥(620)을 제공하도록 일정하고 균일한 두께를 갖는 리세스 내에 형성된다. 상안정 비정질 하이-k 유전체층(510)의 두께는 일실시예에서 약 40 내지 60Å의 원하는 디바이스 특성을 제공하도록 선택적으로 설계된다.
도 7은 도 8에 도시된 MIM(metal-insulator-metal) 캐패시터 구조체(800)와 같은 전하 저장 디바이스를 생성하기 위해 상안정 비정질 하이-k 유전체층(510) 상에 제 2 도전층(710)을 형성한 후의 디바이스의 일실시예를 도시한 도면이다. 제 2 도전층(710)은 ALD 공정, PVD(physical vapor deposition) 공정 또는 당업자에게 공지된 다른 증착 공정을 이용하여 형성될 수 있다. 도 7 및 도 8에 도시된 제 2 도전층(710)은 제 1 도전층(320) 및 상안정 비정질 하이-k 유전체층(510)에 의해 채워지지 않은 원래의 리세스의 캐비티 또는 나머지 공간을 완전히 채운다. 다른 실시예에서, 제 2 도전층(710)은 상안정 비정질 하이-k 유전체층(510)의 노출된 표면을 따라 공칭 두께로 측벽을 형성함으로써 캐비티의 일부만 채운다. 제 2 도전층(710)의 두께는 신호 경로를 제공하도록 선택적으로 설계된다. 예컨대, 제 2 도전층(710)의 두께는 약 10 옹스트롬보다 더 두껍다. 일부 애플리케이션에서, 제 2 도전층(710)의 최대 두께는 도 7에 도시된 바와 같이 캐비티의 직경에 의해 확립된다.
MIM 캐패시터(800)는 예컨대 전하 펌프 회로 또는 노이즈 디커플링을 위한 저장 캐패시터와 같이 다수의 기능을 위해 사용될 수 있다. MIM 캐패시터(800)는 로직, 메모리 및 아날로그 회로에서 귀중한 구성요소이며, 통상 최소 풋프린트를 제공하도록 구성되어 IC의 상부에서 봤을 때 집적 회로(IC)의 표면적을 최소화한다.
도 9는 집적 회로에 형성된 MIM 캐패시터(800)와 같은 전하 저장 디바이스를 갖는 집적 회로의 일실시예이다. MIM 캐패시터(800)는 이 실시예에서 도시된 프리메탈(pre-metal) 유전체 또는 인터메탈(inter-metal) 유전체(925)와 같은 격리 영역(310) 및/또는 기판(910)에 형성될 수 있다. MIM 캐패시터(800)는 플러그(915), 비아(930) 및 트렌치(935)와 같은 일련의 전기 경로를 통해 집적 회로에 결합될 수 있다.
도 10은 격리 영역(310)과 제 1 도전층(320) 사이에 형성된 격리층(1010)으로 제조된 전하 저장 디바이스(1000)의 다른 실시예를 도시한 것이다. 바람직하게는, 격리층(1010)은 실리콘 니트라이드(Si3N4)를 포함한다. 다른 실시예에서, 격리층(1010)은 도전층과 기판 사이에 격리부를 제공하도록 당업자에게 공지된 하나 이상의 유전체 재료를 포함한다. 격리층(1010)의 재료 유형 및 두께는 도 2의 기판(210)과 제 1 유전체층(320) 사이에 전기적 격리를 촉진하도록 선택적으로 설계된다.
상안정 비정질 하이-k 유전체층(510)이 제 1 도전층(320) 상에 형성되고, 제 2 도전층(710)이 상안정 비정질 하이-k 유전체층(510) 상에 형성된다. 전하 저장 디바이스(1000)를 형성하도록 코어(1050)가 나머지 리세스 내에서 제 2 도전층(710) 상에 W, Al 또는 Cu와 같은 도전성 금속으로 형성될 수 있다. 코어(1050)는 ALD 공정, PVD(physical vapor deposition) 공정, CVD(chemical vapor deposition) 공정 또는 당업자에게 공지된 다른 증착 공정을 이용하여 형성될 수 있다.
도 11은 라인 어닐 처리의 종료 전후의 MIM 디바이스의 누설 전류(Jox) 대 등가 산화물 두께(Toxe)를 도시한 도면이다. 빈 원을 갖는 라인들은 어닐 처리 단계를 수행하기 전의 종래기술을 이용하여 준비한 MIM 디바이스의 특성들을 나타낸다. 검은 원을 가진 라인들은 어닐 처리 단계를 수행한 후의 종래기술을 이용하여 준비한 MIM 디바이스의 특성들을 나타낸다. 검은 박스를 가진 라인들은 어닐 처리의 종료 후의 본 명세서에 개시된 방법 및 구조체를 이용하여 준비한 상안정 비정질 하이-k 유전체층을 포함하는 MIM 디바이스의 특성들을 나타낸다. 도 11에 도시된 바와 같이, 본 명세서에 개시된 방법을 이용하여 준비한 상안정 비정질 하이-k 유전체층을 포함하는 MIM 디바이스는 기대 이상으로 가장 저누설과 함께 실질적으로 보다 얇은 등가의 산화물 두께(따라서 보다 높은 캐패시턴스)를 제공한다. 예를 들면, 본 명세서에서 제공된 방법을 이용하여 준비한 상안정 비정질 하이-k 유전체층은 종래기술을 이용하여 준비한 MIM 디바이스보다 크기에 있어 3차수까지 저누설을 제공할 수 있다.
디바이스에서 상안정 비정질 하이-k 유전체층을 형성하기 위한 장치 및 방법의 복수의 실시예를 상술하였다. 본 발명의 실시예들에 대한 이상의 설명은 예시 및 설명을 위한 것이다. 이들은 개시된 정확한 형태로 본 발명을 한정하고자 하는 것은 아니다. 이 설명 및 하기 청구범위는 좌측, 우측, 상부, 바닥, 위, 아래, 상위, 하위, 제 1 , 제 2 등과 같은 용어들을 포함하지만, 이들 용어는 설명을 위해 사용한 것일 뿐 한정적인 것으로 해석해서는 안 된다. 예를 들어, 상대적인 수직 위치를 나타내는 용어들은 기판 또는 집적 회로의 디바이스측(또는 활성 표면)이 그 기판의 "상부(top)" 표면인 상황을 지칭하는 것으로, 기판은 실제로 임의의 방향으로 있을 수 있으며 따라서 기판의 상부측이 기준의 표준 지상의 프레임 내의 바닥측보다 더 낮을 수도 있지만 이 또한 상부란 용어의 의미에 포함된다. 본 명세서(청구범위 포함)에서 사용된 "상의(on)"란 용어는 특별한 언급이 없는 한 제 2 층 상의 제 1 층이 제 2 층 상에 직접 그리고 제 2 층과의 직접 접촉부 내에 있다는 것을 나타내는 것은 아니며, 제 3 층 또는 다른 구조물이 제 1 층과 제 2 층 사이의 제 1 층 상에 있을 수도 있다. 본 명세서에 개시된 디바이스 또는 제품의 실시예는 다수의 위치 및 방향으로 제조, 사용 또는 선적될 수 있다.
그러나, 당업자라면, 다양한 실시예들이 특정한 세부사항들 중 하나 이상이 없이 또는 다른 대체물 및/또는 부가적인 방법들, 재료들 또는 구성요소들과 함께 실시될 수도 있음을 알 수 있을 것이다. 다른 예에서는, 본 발명의 다양한 실시예의 특징들을 모모하게 하지 않도록 공지된 구조물, 재료들 또는 동작들이 상세하게 도시되지 않거나 설명되지 않을 것이다. 이와 유사하게, 설명을 위해, 본 발명의 철저한 이해를 위해 특정 수, 재료 및 구성들이 개시된다. 그러나, 본 발명은 특정 세부사항 없이 실시될 수도 있다. 또한, 도면에 도시된 다양한 실시예들은 예시적인 것이며 반드시 실제 축척으로 도시된 것은 아니다.
본 명세서에서 "일실시예"는 그 실시예와 관련하여 설명한 특정 피처, 구조, 재료 또는 특징이 본 발명의 적어도 일실시예에 포함된다는 것을 의미하지만, 모든 실시예에 이들이 존재한다는 것을 의미하지는 않는다. 따라서, 본 명세서의 도처에서 "일실시예에서"란 문구는 반드시 본 발명의 동일 실시예를 지칭하는 것은 아니다. 또한, 특정 피처, 구조, 재료 또는 특징들은 하나 이상의 실시에에서 임의의 적절한 방식으로 결합될 수도 있다. 다양한 부가적인 층 및/또는 구조물이 포함될 수도 있고/또는 설명된 피처들이 다른 실시예에서는 생략될 수도 있다.
본 발명의 이해를 최대한 돕는 방식으로 다양한 동작들이 복수의 별개의 동작들로 설명된다. 그러나, 설명의 순서는 이들 동작들이 반드시 그 순서대로 이루어지는 것을 의미하는 것으로 해석해서는 안 된다. 특히, 이들 동작들은 표시된 순서대로 수행되지 않을 수도 있다. 설명된 순서는 설명된 실시예와 다른 순서로 수행될 수도 있다. 다양한 부가적인 동작들이 수행될 수도 있고/또는 상술된 동작들이 부가적인 실시에에서 생략될 수도 있다.
당업자라면 상술한 기술사상을 감안하여 많은 변형들 및 수정들이 가능함을 이해할 수 있을 것이다. 당업자는 도면에 도시된 다양한 구성요소에 대한 다양한 등가의 조합 및 대체를 이해할 수 있을 것이다. 따라서, 본 발명의 범위는 상세한 설명에 의해 한정되지 않고 첨부한 청구범위에 의해 한정된다.

Claims (20)

  1. 집적 회로 제조 방법에 있어서,
    도전층을 갖는 기판을 제공하는 단계를 포함하되,
    상기 기판은 제 1 프리커서(precursor)에 노출되어 상기 도전층 상에 단층(monolayer)을 형성하고,
    상기 단층은 실질적으로 230℃ 내지 270℃의 증착 온도에서 제 2 프리커서에 노출되어, 상기 제 1 프리커서 및 상기 제 2 프리커서 중 적어도 하나로부터의 프리커서 부산물(precursor by-product)을 포함하는 상 안정 비정질 하이-k(phase-stable amorphous high-k) 유전체층을 상기 도전층에 직접 인접하도록 형성하는
    집적 회로 제조 방법.
  2. 제 1 항에 있어서,
    상기 상 안정 비정질 하이-k 유전체층 상에 제 2 도전층을 형성하는 단계를 더 포함하는
    집적 회로 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 2 도전층의 두께는 10 옹스트롬보다 더 큰
    집적 회로 제조 방법.
  4. 제 1 항에 있어서,
    상기 상 안정 비정질 하이-k 유전체층의 상기 프리커서 부산물은 Cl, N 및 C로 이루어진 그룹으로부터 선택되는
    집적 회로 제조 방법.
  5. 제 1 항에 있어서,
    상기 상 안정 비정질 하이-k 유전체층의 두께는 40 내지 60 옹스트롬(Å)인
    집적 회로 제조 방법.
  6. 제 1 항에 있어서,
    상기 상 안정 비정질 하이-k 유전체층은 완전히 비정질(fully amorphous)인
    집적 회로 제조 방법.
  7. 제 4 항에 있어서,
    상기 기판과 상기 도전층 사이에 격리층을 형성하는 단계를 더 포함하는
    집적 회로 제조 방법.
  8. 집적 회로에 있어서,
    격리 영역(isolation region)에 직접 인접하는 제 1 도전층과,
    상기 제 1 도전층에 직접 인접하고, 프리커서 부산물을 포함하는 상 안정 비정질 하이-k 유전체층과,
    상기 상 안정 비정질 하이-k 유전체층에 직접 인접하게 형성된 제 2 도전층을 포함하는
    집적 회로.
  9. 제 8 항에 있어서,
    상기 제 2 도전층의 두께는 10 옹스트롬보다 큰
    집적 회로.
  10. 제 8 항에 있어서,
    상기 상 안정 비정질 하이-k 유전체층의 프리커서 부산물은 Cl, N 및 C로 이루어진 그룹으로부터 선택되는
    집적 회로.
  11. 제 8 항에 있어서,
    상기 상 안정 비정질 하이-k 유전체층의 두께는 40 내지 60 옹스트롬(Å)인
    집적 회로.
  12. 제 8 항에 있어서,
    상기 상 안정 비정질 하이-k 유전체층은 완전히 비정질(fully amorphous)인
    집적 회로.
  13. 제 8 항에 있어서,
    상기 제 1 도전층은 격리층 상에 위치하는
    집적 회로.
  14. 전하 저장을 위해 구성된 디바이스에 있어서,
    리세스의 표면에 직접 인접하는 제 1 도전층과,
    상기 제 1 도전층에 직접 인접하고, 프리커서 부산물을 포함하며, 캐비티를 형성하는 상 안정 비정질 하이-k 유전체층과,
    상기 캐비티 내에 형성된 제 2 도전층을 포함하는
    전하 저장을 위해 구성된 디바이스.
  15. 제 14 항에 있어서,
    상기 제 2 도전층의 두께는 10 옹스트롬보다 큰
    전하 저장을 위해 구성된 디바이스.
  16. 제 14 항에 있어서,
    상기 상 안정 비정질 하이-k 유전체층의 상기 프리커서 부산물은 Cl, N 및 C로 이루어진 그룹으로부터 선택되는
    전하 저장을 위해 구성된 디바이스.
  17. 제 14 항에 있어서,
    상기 상 안정 비정질 하이-k 유전체층의 두께는 40 내지 60 옹스트롬(Å)인
    전하 저장을 위해 구성된 디바이스.
  18. 제 14 항에 있어서,
    상기 상 안정 비정질 하이-k 유전체층은 완전히 비정질(fully amorphous)인
    전하 저장을 위해 구성된 디바이스.
  19. 제 14 항에 있어서,
    상기 제 1 도전층은 격리층에 직접 인접하여 형성되는
    전하 저장을 위해 구성된 디바이스.
  20. 제 14 항에 있어서,
    상기 제 2 도전층에 직접 인접하는 도전성 코어를 더 포함하는
    전하 저장을 위해 구성된 디바이스.
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