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KR100655774B1 - 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 - Google Patents

식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 Download PDF

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KR100655774B1
KR100655774B1 KR1020040082048A KR20040082048A KR100655774B1 KR 100655774 B1 KR100655774 B1 KR 100655774B1 KR 1020040082048 A KR1020040082048 A KR 1020040082048A KR 20040082048 A KR20040082048 A KR 20040082048A KR 100655774 B1 KR100655774 B1 KR 100655774B1
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etch stop
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박재영
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임기빈
신원식
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임헌형
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남석우
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Abstract

다양한 식각 용액에 대하여 매우 우수한 내성을 갖는 식각 저지 구조물 및 이를 포함하는 반도체 장치가 개시된다. 하부 구조물을 포함하는 기판 상에 하프늄 산화물 또는 알루미늄 산화물을 포함하는 금속 산화물층을 형성한 후, 금속 산화물층을 약 200∼900℃의 온도에서 열처리하여 식각 저지 구조물을 형성한다. 적어도 산화막 및 질화막을 식각하는 식각 용액에 대하여 극히 우수한 내성을 갖는 금속 산화물층을 포함하는 식각 저지 구조물을 적용하여, 반도체 장치의 여러 가지 구조를 형성하기 위한 다양한 식각 공정 동안 식각 저지 구조물 아래에 위치하는 하부 구조물을 식각 손상 없이 안정적으로 보호할 수 있다.

Description

식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법{ETCHING STOP STRUCTURE, METHOD OF MANUFACTURING THE ETCHING STOP STRUCTURE, SEMICONDUCTOR DEVICE HAVING THE ETCHING STOP STRUCTURE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래의 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 식각 저지 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 식각 저지 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 식각 저지 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5e는 본 발명의 또 다른 실시예에 따른 식각 저지 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 식각 저지 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 식각 저지 구조물의 제 조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8j는 본 발명의 일 실시예에 따른 식각 저지 구조물을 포함하는 반도체 장치의 제조 방법을 성명하기 위한 단면도들이다.
도 9a 내지 도 9f는 본 발명의 다른 실시예에 따른 식각 저지 구조물을 포함하는 반도체 장치의 제조 방법을 성명하기 위한 단면도들이다.
도 10a 내지 도 10d는 본 발명의 또 다른 실시예에 따른 식각 저지 구조물을 포함하는 반도체 장치의 제조 방법을 성명하기 위한 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 스토리지 전극들의 전자 현미경 사진이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 스토리지 전극들의 전자 현미경 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400, 500, 600, 700, 900, 1100：기판
105, 205, 305：도전성 패턴 110, 210, 310, 510, 610：제1 절연막
115, 215, 315, 450, 550, 650, 795, 995, 1195：식각 저지 구조물
120, 220, 320, 410, 545, 645：제2 절연막
128, 225, 325：콘택홀 135, 235, 335：콘택
240, 340, 580, 680, 780, 980, 1180：제1 식각 저지층
245, 350, 585, 690, 790, 985, 1190：제2 식각 저지층
345, 685, 785, 1185：버퍼층 405, 505, 605：콘택 영역
415, 515, 615, 710, 910, 1110：게이트 절연막 패턴
420, 520, 620, 715, 915, 1115：게이트 전극
425, 525, 625, 720, 920, 1120：게이트 마스크
430, 530, 630, 725, 925, 1125：게이트 스페이서
435, 535, 635, 730, 930, 1130：게이트 구조물
438, 538, 638：제1 콘택홀 440, 540, 640：제1 패드
445, 555, 655：제3 절연막 455：제4 절연막
465, 568, 668：제2 콘택홀 470, 570, 670：제2 패드
705, 905, 1105：소자 분리막 735, 935, 1135：제1 콘택 영역
740, 940, 1140：제2 콘택 영역 745, 945, 1145：제1 층간 절연막
750, 950, 1150： 제1 패드 755, 955, 1155：제2 패드
760, 960, 1160：제2 층간 절연막 765, 965, 1165：제3 층간 절연막
770, 970, 1170：제4 패드 775, 975, 1175：제4 층간 절연막
800：몰드막 805, 1010, 1215：스토리지 마스크
815, 1220：제4 콘택홀 820：제5 도전막
825, 1030, 1230：스토리지 전극 835, 1035：희생막 패턴
840, 1040, 1240：유전층 845, 1045, 1245：플레이트 전극
850, 1050, 1250：캐패시터 1000, 1200：제1 몰드막
1005, 1205：제2 몰드막 1020, 1225：스토리지 전극용 도전막
1025：희생막 1210：제3 몰드막
1215：스토리지 마스크층
본 발명은 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 다양한 식각 용액에 대하여 우수한 내성을 가짐으로써 하부 구조물을 효과적으로 보호할 수 있는 식각 저지 구조물 및 이의 제조 방법에 관한 것이다. 또한, 본 발명은 이러한 식각 저지 구조물을 구비하여 크게 향상된 구조적 안정성을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
근래 들어, DRAM 장치의 집적도가 기가(giga)급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가, 이후에는 박스 형상 또는 실린더 형상으로 형성하고 있다. 그러나, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 캐패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 캐패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 캐패시터들 사이에 2-비트 단락(bit fail)이 발생하는 문제점이 있다.
이러한 문제점을 해결하기 위하여 이중 식각 저지막을 적용한 캐패시터의 제조 방법이 국내 공개 특허 제 2003-63811호, 미국 공개 특허 제 2003-136996호, 일 본 공개 특허 제 2003-224210호, 국내 등록 특허 제 423900호 및 미국 등록 특허 제 6667209호 등에 개시되어 있다.
도 1a 내지 도 1f는 상기 국내 공개 특허에 개시된 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 1a를 참조하면, 소정의 콘택 영역들을 갖는 반도체 기판(5) 상에 층간 절연막(10)을 형성한다. 층간 절연막(10)을 부분적으로 식각하여 층간 절연막(10)에 상기 콘택 영역들을 노출시키는 콘택홀들(15)을 형성한 후, 콘택홀들(15)을 매립하면서 층간 절연막(10) 상에 도전막을 형성한다. 층간 절연막(10)이 노출될 때까지 상기 도전막을 제거하여 콘택홀들(15) 내에 매립되며, 상기 콘택 영역에 접촉되는 콘택 패드들(20)을 형성한다.
콘택 패드들(20) 및 층간 절연막(10) 상에 순차적으로 제1 식각 저지막(25), 제1 절연막(30) 및 제2 식각 저지막(35)을 형성한다. 여기서, 제1 및 제2 식각 저지막(25, 35)은 질화물로 이루어지며, 제1 절연막(30)은 산화물로 구성된다.
제2 식각 저지막(35) 상에 산화물을 사용하여 제2 절연막(40)을 형성한 다음, 제2 절연막(40) 상에 반사 방지막(45)을 형성한다.
도 1b를 참조하면, 반사 방지막(40) 상에 포토레지스트막을 형성한 다음, 상기 포토레지스트막을 패터닝하여 반사 방지막(40) 상에 스토리지 전극이 형성될 위치를 정의하는 포토레지스트 패턴(50)을 형성한다.
포토레지스트 패턴(50)을 식각 마스크로 이용하여, 반사 방지막(45), 제2 절연막(40), 제2 식각 저지막(35), 제1 절연막(30) 및 제1 식각 저지막(25)을 부분적 으로 식각하여 콘택 패드들(20)을 노출시키는 개구부(55)들을 형성한다.
도 1c를 참조하면, 포토레지스트 패턴(50) 및 반사 방지막(45)을 제거한 다음, 노출된 콘택 패드들(20)의 상면, 개구부들(55)의 내벽 및 제2 절연막(60) 상에 스토리지 전극용 도전막(60)을 형성한다.
개구부들(20)을 채우면서 스토리지 전극용 도전막(60) 상에 산화물로 이루어진 제3 절연막(65)을 형성한다.
도 1d를 참조하면, 제2 절연막(40)이 노출될 때까지 제3 절연막(65) 및 스토리지 전극용 도전막(60)을 제거하여 개구들(55)의 내벽 및 콘택 패드들(20) 상에 스토리지 전극들(70)을 형성하는 한편, 개구들(55)을 매립하는 제3 절연막 패턴들(75)을 형성한다.
도 1e를 참조하면, 제3 절연막 패턴들(75) 및 제2 절연막(40)을 불화수소를 함유하는 식각 용액 또는 LAL 용액을 사용하는 습식 식각 공정으로 제거하여 콘택 패드들(20)에 각기 접촉되는 스토리지 전극들(70)을 완성한다. 이에 따라 스토리지 전극들(70) 주변의 제2 식각 저지막(35)이 노출된다.
도 1f를 참조하면, 스토리지 전극들(70) 및 제2 식각 저지막(35) 상에 유전막(80) 및 플레이트 전극(85)을 순차적으로 형성하여 캐패시터들(90)을 완성한다.
그러나, 전술한 종래의 이중 식각 저지막을 포함하는 캐패시터의 제조 방법에 있어서, 식각 저지막들이 모두 질화물로 이루어지기 때문에 스토리지 전극을 완성하기 위하여 몰드막인 제2 절연막을 식각하는 비교적 긴 시간의 식각 공정 동안 식각 저지막들도 함께 식각되어 하부 구조물들 충분히 보호하지 못하는 단점이 있 다. 즉, 산화물로 이루어진 몰드막을 식각하기 위하여 사용되는 순수로 희석한 불화수소를 포함하는 식각 용액인 LAL 식각 용액이나 SC-1 식각 용액 등을 사용하는 습식 식각 공정이 비교적 장시간 동안 진행될 경우에는, 질화물로 구성된 식각 저지막들도 함께 식각되어 스토리지 전극이 손상을 입게 되는 문제점이 있다. 특히, 도 1e에서 A1 및 A2로 나타낸 부분에서 식각 저지막들이 식각 용액에 식각됨으로써, 식각 저지막들에 발생된 식각 손상으로 한하여 스토리지 전극의 손상을 야기하거나 스토리지 전극이 쓰러지는 문제점이 발생한다.
본 발명의 제1 목적은 다양한 식각 용액에 대하여 우수한 내성을 가짐으로써, 장시간의 식각 공정 동안 하부 구조물을 효과적으로 보호할 수 있는 식각 저지 구조물을 제공하는 것이다.
본 발명의 제2 목적은 다양한 식각 용액에 대하여 우수한 내성을 가짐으로써 습식 식각 공정 동안 하부 구조물을 효과적으로 보호할 수 있는 식각 저지 구조물의 제조 방법을 제공하는 것이다
본 발명의 제3 목적은 다양한 식각 용액에 대하여 우수한 내성을 갖는 식각 저지 구조물을 포함하여 크게 향상된 구조적 안정성을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 제4 목적은 다양한 식각 용액에 대하여 우수한 내성을 갖는 식각 저지 구조물을 포함하여 크게 향상된 구조적 안정성을 갖는 반도체 장치의 제조 방 법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 일 실시예에 따르면 하부 구조물을 포함하는 기판 상에 형성되며, 열처리된 금속 산화물층을 포함하는 식각 저지 구조물이 제공된다. 상기 하부 구조물은 상기 기판 상에 형성된 콘택 영역, 도전성 패드, 도전성 구조물, 산화막 또는 질화막 중에서 하나 또는 둘 이상을 포함할 수 있다. 상기 금속 산화물층은 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖는 알루미늄 산화물막 및 하프늄 산화물막 중 어느 하나 이상을 포함하며, 약 200∼900℃ 정도의 온도에서 열처리된다. 상기 금속 산화물층의 두께는 약 10∼500Å 정도가 된다.
전술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 다른 실시예에 따르면 하부 구조물을 포함하는 기판 상에 형성된 제1 식각 저지층 및 상기 제1 식각 저지층 상에 형성된 제2 식각 저지층을 포함하는 식각 구조물이 제공된다. 여기서, 상기 제1 및 제2 식각 저지층 중 적어도 하나는 열처리된 금속 산화물로 이루어진다. 상기 제1 및 제2 식각 저지층은 각기 열처리된 알루미늄 산화물 또는 열처리된 하프늄 산화물로 구성될 수 있다. 또한, 상기 제1 식각 저지층은 질화물로 구성되고, 상기 제2 식각 저지층은 열처리된 알루미늄 산화물 또는 열처리된 하프늄 산화물로 구성될 수 있다. 상기 제1 식각 저지층과 상기 제2 식각 저지층 사이에는 버퍼층을 형성될 수 있다. 상기 제1 및 제2 식각 저지층은 각기 10∼500Å의 두께를 가지며, 상기 버퍼층은 500∼10000Å의 두께를 가진다.
상술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 일 실시예에 따르면, 하부 구조물을 포함하는 기판 상에 금속 산화물층을 형성한 후, 상기 금속 산화물층을 열처리하여 식각 저지 구조물을 제조한다. 상기 금속 산화물층은 상기 기판 상으로 금속 원소를 포함하는 전구체를 도입하여 상기 기판 상에 금속층을 형성한 후, 산화제를 사용하여 상기 금속층을 산화시켜 형성된다.
전술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 다른 실시예에 따르면, 하부 구조물을 포함하는 기판 상에 제1 식각 저지층을 형성한 다음, 상기 제1 식각 저지층 상에 제2 식각 저지층을 형성한다. 이어서, 상기 제1 및 제2 식각 저지층 중 적어도 하나를 열처리하여 식각 저지 구조물을 제조한다. 여기서, 상기 제1 및 제2 식각 저지층 중 적어도 하나는 산화막을 식각하는 용액 및 질화막을 식각하는 용액에 대하여 내성을 가진다. 상기 제1 식각 저지층은 상기 기판 상에 제1 금속 산화물막을 형성한 다음, 상기 제1 금속 산화물막을 열처리하여 형성될 수 있다. 또한, 상기 제2 식각 저지층도 상기 제1 식각 저지층 상에 제2 금속 산화물막을 형성한 후, 상기 제2 금속 산화물막을 열처리하는 형성될 수 있다. 상기 제1 식각 저지층과 상기 제2 식각 저지층 사이에는 버퍼층이 형성될 수 있다. 여기서, 상기 버퍼층은 BPSG, PSG, PE-TEOS 또는 HDP-CVD 산화물을 사용하여 형성될 수 있다.
상술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는, 제1 절연막 및 상기 제1 절연막에 매립된 도전성 구조물이 형성된 반도체 기판, 상기 제1 절연막 및 상기 도전성 구조물 상에 형성되며, 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖는 식각 저 지 구조물, 상기 식각 저지 구조물 상에 형성된 층간 절연막, 그리고 상기 층간 절연막 및 상기 식각 저지 구조물을 관통하여 상기 도전성 구조물에 접촉되는 패드를 포함한다.
전술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 절연막 및 도전성 구조물을 포함하는 반도체 기판, 상기 제1 절연막 및 상기 도전성 구조물 상에 형성된 제1 식각 저지층 및 상기 제1 식각 저지층 상에 형성된 제2 식각 저지층을 포함하는 식각 저지 구조물, 상기 식각 저지 구조물 상에 형성된 층간 절연막, 그리고 상기 층간 절연막 및 상기 식각 저지 구조물을 관통하여 상기 도전성 구조물에 접촉되는 패드를 포함한다. 여기서, 상기 제1 및 제2 식각 저지층 중 적어도 하나는 열처리된 금속 산화물로 이루어진다.
전술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 장치는, 콘택 영역이 형성된 기판, 상기 콘택 영역에 접촉되는 도전성 패드, 상기 도전성 패드를 매립하는 층간 절연막, 상기 층간 절연막 상에 형성되며, 적어도 하나의 열처리된 금속 산화물층을 포함하는 식각 저지 구조물, 상기 식각 저지 구조물을 관통하여 상기 도전성 패드에 접촉되는 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막, 그리고 상기 유전막 상에 형성된 플레이트 전극을 포함한다.
전술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 장치는, 콘택 영역이 형성된 기판, 상기 콘택 영역에 접촉되는 도전성 패드, 상기 도전성 패드를 매립하는 층간 절연막, 상기 층간 절연막 상에 형성되는 제1 식각 저지층 및 상기 제1 식각 저지층 상에 형성되는 제2 식각 저지층을 포함하며, 상기 제1 식각 저지층 및 상기 제2 식각 저지층 중 하나 이상은 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖는 식각 저지 구조물, 상기 식각 저지 구조물을 관통하여 상기 도전성 패드에 접촉되는 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막, 그리고 상기 유전막 상에 형성된 플레이트 전극을 포함한다.
상술한 본 발명의 제4 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판 상에 제1 절연막을 형성한 후, 상기 제1 절연막에 매립되는 도전성 구조물을 형성한다. 상기 제1 절연막 및 상기 도전성 구조물 상에 금속 산화물층을 형성한 다음, 상기 금속 산화물층을 열처리하여 식각 저지 구조물을 형성한다. 상기 식각 저지 구조물 상에 층간 절연막을 형성한 후, 상기 층간 절연막 및 상기 식각 저지 구조물을 관통하여 상기 도전성 구조물에 접촉되는 패드를 형성한다.
전술한 본 발명의 제4 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판 상에 절연막을 형성한 다음, 상기 절연막에 매립되는 도전성 구조물을 형성한다. 상기 절연막 및 상기 도전성 구조물 상에 제1 식각 저지층 및 제2 식각 저지층을 포함하며, 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖는 식각 저지 구조물을 형성한다. 상기 식각 저지 구조물 상에 층간 절연막을 형성한 후, 상기 층간 절연막 및 상기 식각 저지 구조물을 관통하여 상기 도전성 구조물에 접촉되는 패드 를 형성한다.
상술한 본 발명의 제4 목적을 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판에 콘택 영역을 형성한 후, 상기 반도체 기판 상에 상기 콘택 영역에 접촉되는 도전성 패드를 형성한다. 상기 반도체 기판 상에 상기 도전성 패드를 매립하는 층간 절연막을 형성한 다음, 상기 층간 절연막 상에 적어도 하나의 열처리된 금속 산화물층을 포함하는 식각 저지 구조물을 형성한다. 상기 식각 저지 구조물 상에 적어도 하나의 몰드막을 형성한 다음, 상기 몰드막을 부분적으로 식각하여 상기 식각 저지 구조물을 노출시키는 예비 콘택홀을 형성한다. 상기 노출된 식각 저지 구조물을 부분적으로 식각하여 상기 도전성 패드를 노출시키는 콘택홀을 형성한 후, 상기 노출된 도전성 패드 및 상기 콘택홀의 내벽 상에 스토리지 전극을 형성한다. 상기 몰드막을 제거한 다음, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성한다.
전술한 본 발명의 제4 목적을 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판 상에 콘택 영역을 형성하고, 상기 기판 상에 상기 콘택 영역에 접촉되는 도전성 패드를 형성한다. 이어서, 상기 기판 상에 상기 도전성 패드를 매립하는 층간 절연막을 형성한 후, 상기 층간 절연막 상에 적어도 하나가 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖는 제1 식각 저지층 및 제2 식각 저지층을 포함하는 식각 저지 구조물을 형성한다. 상기 식각 저지 구조물 상에 적어도 하나의 몰드막을 형성하고, 상기 몰드막을 부분적으로 식각하여 상기 식각 저지 구조물을 노출시키는 예비 콘택홀을 형성한 다음, 상기 노출된 식각 저지 구조물을 부분적으로 식각하여 상기 도전성 패드를 노출시키는 콘택홀을 형성한다. 상기 노출된 도전성 패드 및 상기 콘택홀의 내벽 상에 스토리지 전극을 형성한 후, 상기 몰드막을 제거한다. 상기 스토리지 전극 상에 유전막을 형성한 다음, 상기 유전막 상에 플레이트 전극을 형성한다.
본 발명에 따르면, 적어도 하나의 열처리된 금속 산화물층을 포함하는 식각 저지 구조물을 적용하여, 반도체 장치의 여러 가지 구조를 형성하기 위한 다양한 식각 공정 동안 식각 저지 구조물 아래에 위치하는 하부 구조물을 식각 손상 없이 안정적으로 보호할 수 있다. 또한, 본 발명에 따른 식각 저지 구조물은 산화막의 식각을 위한 식각 용액 및 질화막의 식각을 위한 식각 용액에 대하여 극히 우수한 내성을 가지기 때문에, 높은 종횡비를 갖는 캐패시터의 스토리지 전극을 형성하기 위하여 두꺼운 두께를 갖는 하나 이상의 몰드막에 콘택홀을 형성하는 공정 및 몰드막들을 제거하는 공정 동안 식각 저지 구조물 하부에 위치하는 패드와 절연막들 포함하는 하부 구조물에 전혀 식각으로 인한 손상이 발생하지 않게 할 수 있다. 이에 따라, 반도체 장치의 신뢰성을 확보할 수 있는 동시에 반도체 제조 공정의 수율을 크게 향상시킬 수 있다.
식각 저지 구조물 및 그 제조 방법
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 식각 저지 구조물 및 그 제조 방법을 상세하게 설명하지만 본 발명이 하기의 실시예들에 의하여 제한되거나 한정되는 것은 아니다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 식각 저지 구조물의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(100) 상에 제1 절연막(110)에 매립된 도전성 패턴(105)을 형성한다. 여기서, 도전성 패턴(105)은 반도체 장치의 회로 배선, 도전성 패드, 콘택 영역 등을 포함한다.
본 발명의 일 실시예에 따르면, 반도체 기판(100) 상에 금속 또는 도핑된 폴리실리콘 등과 같은 도전성 물질을 도포하여 기판(100) 상에 제1 도전막을 형성한다. 이어서, 상기 제1 도전막을 패터닝하여 기판(100) 상에 소정의 형상을 갖는 도전성 패턴(105)을 형성한다. 계속하여, 반도체 기판(100) 상에 도전성 패턴(105)을 덮는 제1 절연막(110)을 형성한 다음, 도전성 패턴(105)의 상면이 노출될 때까지 제1 절연막(110)을 부분적으로 제거하여 제1 절연막(110)에 매립된 도전성 패턴(105)을 형성한다. 여기서, 제1 절연막(110)은 산화물 또는 질화물로 이루어진다.
본 발명의 다른 실시예에 따르면, 반도체 기판(100) 상에 제1 절연막(110)을 먼저 형성한 다음, 제1 절연막(110)을 부분적으로 식각하여 제1 절연막(110)에 반도체 기판(100)의 일부를 노출시키는 개구를 형성한다. 이어서, 상기 개구를 채우면서 노출된 반도체 기판(100) 및 제1 절연막(110) 상에 제1 도전막을 형성한 후, 제1 절연막(110)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 상기 개구에 매립되는 도전성 패턴(105)을 형성한다.
도 2b를 참조하면, 도전성 패턴(105) 및 제1 절연막(110) 상에 식각 저지 구 조물(115)을 형성한다. 식각 저지 구조물(115)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성된다.
본 발명의 일 실시예에 따르면, 식각 저지 구조물(115)은 하프늄 산화물(HfO2) 또는 알루미늄 산화물(Al2O3) 등과 같은 금속 산화물막으로 구성된다. 본 발명의 다른 실시예에 따르면, 식각 저지 구조물(115)은 하프늄 산화물막 및 알루미늄 산화물막을 포함하는 이중층 구조를 가질 수 있다. 바람직하게는, 식각 저지 구조물(115)은 하프늄을 포함하는 금속 전구체를 제1 절연막(110) 및 도전성 패턴(105)이 형성된 기판(100) 상에 도입하여 제1 절연막(110) 상에 금속막을 형성한다. 이어서, 오존(O3) 또는 수증기(H2O)를 산화제로 이용하여 상기 금속막을 산화시켜 하프늄 산화물막을 형성하는 원자층 증착 공정을 이용하여 제1 절연막(110) 및 도전성 패턴(105) 상에 식각 저지 구조물(115)을 형성한다. 이 경우, 제1 절연막(110) 및 도전성 패턴(105) 상에 하프늄 산화물을 증착하여 하프늄 산화물막을 형성한 다음, 상기 하프늄 산화물막을 약 200 내지 약 900℃의 온도에서 열처리하여 열처리된 하프늄 산화물막으로 이루어진 식각 저지 구조물(115)을 형성한다.
상기 금속 산화물막으로 구성된 식각 저지 구조물(115)은 제1 절연막(110)의 상면으로부터 약 10 내지 약 500Å 정도의 두께로 형성된다. 식각 저지 구조물(115)은 후속하는 콘택(135) 형성을 위한 식각 공정 동안 아래에 위치하는 도전성 패턴(105) 및 제1 절연막(110)이 손상을 입는 것을 효과적으로 방지할 수 있다.
다시 도 2b를 참조하면, 식각 저지 구조물(115) 상에 제2 절연막(120)을 형성한다. 제2 절연막(120)은 도전성 패턴(105)과 상부 배선(도시되지 않음)을 전기적으로 절연시키는 층간 절연막의 기능을 수행하며, 산화물 또는 질화물 등과 같이 제1 절연막(110)과 실질적으로 동일한 물질이나 상이한 물질을 사용하여 형성될 수 있다.
산화막 또는 질화막을 식각할 수 있는 식각 용액을 사용하는 습식 식각 공정으로 제2 절연막(120)을 부분적으로 식각하여, 제2 절연막(120)에 콘택(135)(도 2d 참조)이 형성될 영역을 정의하는 예비 콘택홀(125)을 형성한다. 예를 들면, 제2 절연막(120)은 LAL 식각 용액과 같이 순수(pure water)로 희석한 불화수소(HF) 식각 용액, SC 1(Standard Clean-1) 식각 용액 또는 황산(H2SO4)을 포함하는 식각 용액, 또는 인산(H3PO4)을 함유하는 식각 용액 등을 사용하는 습식 식각 공정으로 식각된다. 이에 따라, 도전성 패턴(105) 상의 식각 저지 구조물(115)이 부분적으로 노출된다. 이 경우, 식각 저지 구조물(115)이 전술한 금속 산화물막을 포함하기 때문에 제2 절연막(120)을 식각하는 습식 식각 공정 동안 하부의 도전성 패턴(105) 및 제1 절연막(110)이 손상되는 것을 효과적으로 방지할 수 있다. 이러한 메커니즘을 보다 상세하게 설명하면 다음과 같다.
하기 표는 예비 콘택홀(125)을 형성하기 위한 습식 식각 공정에 있어서, 열처리된 하프늄 산화물막을 사용하여 식각 저지 구조물(115)을 형성한 경우에 여러 가지 식각 용액에 대한 식각 속도를 측정한 결과이다.
조 건 열처리 공정을 수행하지 않은 경우 열처리 공정을 수행한 경우
식각 용액 200:1 HF SC 1 H2SO4 200:1 HF SC 1 H2SO4
식각 시간 30초 30분 10분 30초 30분 10분
식각 속도 34.39Å/분 1.07Å/분 103.39Å/분 0.00Å/분 0.00Å/분 0.00Å/분
상기 표에 나타낸 바와 같이, 약 200∼900℃ 정도의 온도에서 열처리한 하프늄 산화물막은 LAL 용액과 같이 순수를 사용하여 약 200:1 정도로 희석된 불화수소를 함유하는 식각 용액, SC 1 용액 및 황산을 포함하는 식각 용액에 대하여 거의 식각 되지 않는 매우 우수한 내성을 나타낸다. 이에 비하여, 열처리 공정을 수행하지 않은 하프늄 산화물막의 경우에는 200:1 정도로 희석된 불화수소를 함유하는 식각 용액, SC 1 용액 및 황산을 포함하는 식각 용액에 대하여 각기 약 34.39Å/분, 약 1.07Å/분 및 약 103.39Å/분 정도의 식각 속도를 보였으며, 특히 불화수소를 포함하는 식각 용액에 대하여 비교적 빠르게 식각됨을 알 수 있다.
대체로 하프늄 산화물막을 열처리하기 전에는 불화탄소(CxFy) 가스 또는 불화수소 가스를 포함하는 식각 가스 사용하는 건식 식각 공정 및 상술한 식각 용액들을 사용하는 습식 식각 공정에 대하여 거의 같은 식각 속도를 보인다. 그러나, 본 발명에서와 같이, 하프늄 산화물막을 열처리할 경우에는 건식 식각 공정에서는 열처리하지 않은 경우에 비하여 약 4배 정도 빠른 속도로 식각되지만, 산화막 또는 질화막을 식각하기 위한 식각 용액을 사용하는 습식 식각 공정에 대해서는 거의 식각되지 않는 장점을 나타낸다. 여기서, 산화막을 식각할 수 있는 식각 용액으로는 불화수소를 포함하는 식각 용액, SC 1 용액, 또는 황상은 포함하는 식각 용액을 들 수 있으며, 질화막을 식각할 수 있는 식각 용액으로는 인산을 포함하는 식각 용액 을 들 수 있다. 본 발명에서는, 이러한 하프늄 산화물막의 특성을 식각 저지 구조물(115)에 적용하여 산화물 또는 질화물로 구성된 제2 절연막(120)을 식각하는 동안 식각 저지 구조물(115)이 거의 식각되지 않음으로써 하부의 제1 절연막(110) 및 도전성 패턴(105)의 손상을 방지할 수 있다. 즉, 제2 절연막(120)을 식각하여 예비 콘택홀(125)을 형성하는 동안 식각 저지 구조물(115)은 식각되지 않기 때문에, 하부의 도전성 패턴(105) 및 제1 절연막(110)은 식각 공정으로 인한 손상을 전혀 입지 않게 된다. 또한, 상기 하프늄 산화물막을 형성하는 동안 하프늄 산화물막 내에 통상적인 산화막이나 질화막에 비하여 스트레스(stress)가 상대적으로 매우 적게 발생되기 때문에, 상기 하프늄 산화물막을 포함하는 식각 저지 구조물(115) 및 그 상부에 형성되는 제2 절연막(120)이 스트레스로 인하여 박리되거나 휘어지는 현상을 효율적으로 방지할 수 있다.
도 2c를 참조하면, 불화탄소 또는 불화수소를 함유하는 식각 가스를 사용하는 건식 식각 공정으로 노출된 식각 저지 구조물(115)을 제거하여 하부의 도전성 패턴(105)을 노출시킴으로써, 제2 절연막(120)을 관통하여 도전성 패턴(105)을 노출시키는 콘택홀(128)을 형성한다.
콘택홀(128)을 채우면서 도전성 패드(105) 및 제2 절연막(120) 상에 제2 도전막(130)을 형성한다. 콘택(135)을 형성하기 위한 제2 도전막(130)은 텅스텐, 알루미늄, 구리 등과 같은 금속이나 도핑된 폴리실리콘과 같은 도전성 물질을 사용하여 형성된다.
도 2d를 참조하면, 제2 절연막(120)의 상면이 노출될 때까지 제2 도전막 (130)의 일부를 제거하여 콘택홀(128)에 매립되는 콘택(135) 또는 플러그를 형성한다. 여기서, 제2 도전막(120)은 화학 기계적 연마(CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 부분적으로 제거될 수 있다. 콘택(135)은 도전성 패드(105)와 상기 상부 배선을 전기적으로 연결하는 역할을 한다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 식각 저지 구조물의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 3a를 참조하면, 반도체 기판(200) 상에 매립된 도전성 패턴(205)을 포함하며, 산화물이나 질화물로 이루어진 제1 절연막(210)을 형성한다. 이 경우, 도전성 패턴(205)은 반도체 장치의 회로 배선, 도전성 패드, 콘택 영역 또는 플러그 등을 포함한다.
전술한 바와 같이, 반도체 기판(200) 상에 도전성 물질을 도포하여 제1 도전막을 형성한 후, 상기 제1 도전막을 패터닝하여 기판(200) 상에 소정의 형상을 갖는 도전성 패턴(205)을 형성한다. 이어서, 반도체 기판(200) 상에 도전성 패턴(205)을 덮는 제1 절연막(210)을 형성한 다음, 도전성 패턴(205)의 상면이 노출될 때까지 제1 절연막(210)을 부분적으로 제거하여 제1 절연막(210)에 매립된 도전성 패턴(205)을 형성할 수 있다. 또한, 반도체 기판(200) 상에 제1 절연막(210)을 먼저 형성하고 제1 절연막(210)을 부분적으로 식각하여 제1 절연막(210)에 반도체 기판(200)의 일부를 노출시키는 개구를 형성한다. 계속하여, 상기 개구를 채우면서 노출된 반도체 기판(200) 및 제1 절연막(210) 상에 제1 도전막을 형성한 다음, 제1 절연막(210)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 상기 개구에 매립되는 도전성 패턴(205)을 형성할 수 있다.
제1 절연막(210) 및 도전성 패턴(205) 상에 제1 식각 저지층(240) 및 제2 식각 저지층(245)이 순차적으로 적층된 식각 저지 구조물(215)을 형성한다. 식각 저지 구조물(215)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성된다.
제1 식각 저지층(240)은 실리콘 질화물과 같은 질화물을 사용하거나 하프늄 산화물 내지 알루미늄 산화물과 같은 금속 산화물을 사용하여 형성된다. 한편, 제2 식각 저지층(245)은 하프늄 산화물 또는 알루미늄 산화물과 같은 금속 산화물을 사용하여 형성된다. 제1 및 제2 식각 저지층(240, 245)은 각기 제1 절연막(210)의 상면으로부터 약 50∼500Å 정도의 두께로 형성된다.
본 발명의 일 실시예에 따르면, 제1 및 제2 식각 저지층(240, 245)은 모두 전술한 금속 산화물을 사용하여 형성될 수 있다. 이 경우, 제1 식각 저지층(240)은 제1 절연막(210) 및 도전성 패턴(205) 상에 제1 금속 산화물막을 형성한 다음, 상기 제1 금속 산화물막을 약 200∼900℃ 정도의 온도에서 열처리하여 형성된다. 또한, 제2 식각 저지층(245)은 제1 식각 저지층(240) 상에 제2 금속 산화물막을 형성한 다음, 실질적으로 동일한 온도에서 열처리함으로써 형성된다.
본 발명의 다른 실시예에 따르면, 제1 식각 저지층(240)을 질화물을 사용하여 형성하는 반면, 제2 식각 저지층(245)은 금속 산화물을 사용하여 형성할 수 있다. 예를 들면, 실리콘 질화물을 사용하여 제1 식각 저지층(240)을 형성한 후, 제1 식각 저지층(240) 상에 하프늄 산화물막을 형성한다. 이어서, 상기 하프늄 산화물막을 열처리하여 제1 식각 저지층(240) 상에 제2 식각 저지층(245)을 형성할 수 있다.
본 발명에 있어서, 제1 및 제2 식각 저지층(240, 245)을 포함하는 식각 저지 구조물(215)이 도전성 패턴(205) 및 제1 절연막(210) 상에 형성되지 때문에, 후속하는 콘택(235)(도 3c 참조)을 형성하기 위한 식각 공정 동안 도전성 패턴(205) 및 제1 절연막(210)이 식각으로 인한 손상을 전혀 입지 않게 된다. 즉, 산화막이나 질화막을 식각하는 식각 용액에 대하여 매우 우수한 내성을 갖는 제1 및 제2 식각 저지층(240, 245)이 제2 절연막 (210) 및 도전성 패턴(205) 상에 순차적으로 형성되기 때문에, 비록 콘택홀(225)을 형성하기 위한 식각 공정이 장시간 동안 진행되더라도 하부의 도전성 패턴(205) 및 제1 절연막(210)은 전혀 손상을 입지 않는다.
도 3b를 참조하면, 식각 저지 구조물(215) 상에 산화물 또는 질화물을 사용하여 제2 절연막(220)을 형성한다. 제2 절연막(220)은 도전성 패턴(205)과 상부 배선(도시되지 않음)을 전기적으로 절연시키는 층간 절연막의 기능을 수행하며, 제1 절연막(210)과 실질적으로 동일한 물질이나 상이한 물질을 사용하여 형성될 수 있다.
산화막 또는 질화막을 식각할 수 있는 식각 용액을 사용하는 습식 식각 공정으로 제2 절연막(220)을 부분적으로 식각하여, 제2 절연막(120)에 콘택(235)이 형성될 영역을 정의하는 예비 콘택홀(도시되지 않음)을 형성한다. 예를 들면, 제2 절연막(220)은 LAL 용액과 같이 순수로 희석한 불화수소(HF)를 포함하는 식각 용액, SC 1 식각 용액, 황산을 함유하는 식각 용액 또는 인산을 함유하는 식각 용액 등을 사용하는 습식 식각 공정으로 식각된다. 제2 절연막(220)에 상기 예비 콘택홀이 형성되면, 도전성 패턴(205) 상에 위치하는 식각 저지 구조물(215)이 부분적으로 노출된다.
제2 식각 저지층(245) 및 제1 식각 저지층(240)이 모두 금속 산화물로 구성된 경우, 불화탄소 가스 또는 불화수소 가스를 함유하는 식각 가스를 사용하는 건식 식각 공정으로 제2 및 제1 식각 저지층(245, 240)을 순차적으로 식각하여 도전성 패턴(205)을 노출시키는 콘택홀(225)을 형성한다. 이에 비하여, 제2 식각 저지층(245)이 금속 산화물로 이루어지고, 제1 식각 저지층(240)이 질화물로 구성된 경우, 전술한 식각 가스를 사용하는 건식 식각 공정인 제1 식각 공정으로 제2 식각 저지층(245)을 부분적으로 식각하여 제1 식각 저지층(240)의 일부를 노출시킨다. 이어서, 인산을 포함하는 식각 용액을 사용하는 습식 식각 공정인 제2 식각 공정으로 노출된 제1 식각 저지층(240)을 식각하여 콘택홀(225)을 완성한다.
도 3c를 참조하면, 텅스텐, 알루미늄, 구리 등과 같은 금속이나 도핑된 폴리실리콘과 같은 도전성 물질을 사용하여 콘택홀(225)을 채우면서 도전성 패드(205) 및 제2 절연막(220) 상에 제2 도전막을 형성한다.
제2 절연막(220)의 상면이 노출될 때까지 상기 제2 도전막의 일부를 제거하여 콘택홀(225)에 매립되는 콘택(235) 또는 플러그를 형성한다. 상기 제2 도전막은 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 부분적으로 제거될 수 있다. 여기서, 콘택(235)은 도전성 패드 (205)와 상기 상부 배선을 전기적으로 연결하는 역할을 한다.
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 식각 저지 구조물의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 4a를 참조하면, 매립된 도전성 패턴(305)을 포함하는 제1 절연막(310)이 형성된 반도체 기판(300) 상에 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 원자층 증착 공정을 이용하여 식각 저지 구조물(315)을 형성한다. 이 경우, 제1 절연막(310)에 매립되는 도전성 패턴(305)을 형성하는 공정은 도 2a를 참조하여 설명한 공정과 실질적으로 동일하다.
식각 저지 구조물(315)은 제1 절연막(310) 및 도전성 패턴(305) 상에 형성된 제1 식각 저지층(340), 제1 식각 저지층(340) 상에 형성된 버퍼층(345) 및 버퍼층 상에 형성된 제2 식각 저지층(350)을 포함한다.
제1 및 제2 식각 저지층(340, 350)은 알루미늄 산화물 내지 하프늄 산화물과 같은 금속 산화물이나 실리콘 질화물과 같은 질화물을 사용하여 형성되며, 버퍼층(345)은 BPSG(Boro-Phosphor Silicate Glass), PSG(Phosphor Silicate Glass), PE-TEOS(Plasma Enhanced Tetra ethyl ortho silicate), HDP-CVD(High Density Plasma-CVD) 산화물 등과 같은 산화물을 사용하여 형성된다. 제1 및 제2 식각 저지층(340, 350)은 각기 제1 절연막(310)의 상면으로부터 약 10∼500Å 정도의 두께로 형성되며, 버퍼층(345)은 제1 식각 저지층(345)의 상면을 기준으로 약 500∼10000Å 정도의 두께로 형성된다.
본 발명의 일 실시예에 따르면, 제1 식각 저지층(340)은 질화물을 사용하여 형성되고, 버퍼층(345)은 산화물을 사용하여 형성되며, 제2 식각 저지층(350)은 하프늄 산화물이나 알루미늄 산화물 등과 같은 금속 산화물을 사용하여 형성된다. 예를 들면, 제1 식각 저지층(340)을 실리콘 질화물을 사용하여 형성하고, 버퍼층(345)을 PE-TEOS를 사용하여 형성하며, 제2 식각 저지층(350)을 하프늄 산화물을 사용하여 형성할 수 있다. 이 경우, 버퍼층(345) 상에 금속 산화물막을 형성한 다음, 약 200∼900℃ 정도의 온도에서 상기 금속 산화물막을 열처리하여 제2 식각 저지층(350)을 형성한다.
본 발명의 다른 실시예에 따르면, 제1 식각 저지층(340) 및 제2 식각 저지층(350)은 모두 하프늄 산화물 또는 알루미늄 산화물로 이루어진 금속 산화물을 사용하여 형성할 수도 있다. 즉, 제1 절연막 (310) 상에 제1 금속 산화물막을 형성한 후, 상기 제1 금속 산화물막을 약 200∼900℃ 정도의 온도에서 열처리하여 제1 식각 저지층(340)을 형성한다. 다음에, 제1 식각 저지층(340) 상에 위치하는 버퍼층(345) 상에 제2 금속 산화물막을 형성한 후, 상기 제2 금속 산화물막에 대해 약 200∼900℃ 정도의 온도에서 열처리 공정을 수행하여 제2 식각 저지층(350)을 형성한다.
본 발명의 또 다른 실시예에 따르면, 도전성 패턴(305) 및 제1 절연막(310) 상에 순차적으로 제1 금속 산화물막, 버퍼층(345) 및 제2 금속 산화물막을 형성한 다음, 상기 제1 및 제2 금속 산화물막을 약 200∼900℃ 정도의 온도에서 동시에 열처리하여 제1 및 제2 식각 저지층(340, 350)을 형성할 수 있다.
적어도 하나가 산화막의 식각을 위한 식각 용액 및 질화물막의 식각을 위한 식각 용액에 대하여 극히 우수한 내성을 갖는 제1 및 제2 식각 저지층(340, 350)을 포함하는 식각 저지 구조물(315)이 도전성 패턴(305) 및 제1 절연막(310) 상에 형성되기 때문에, 후속하는 콘택(335)(도 4b 참조)을 형성하기 위한 식각 공정 동안 도전성 패턴(305) 및 제1 절연막(310)이 식각으로 인한 손상을 전혀 입지 않게 된다. 즉, 산화막이나 질화막을 식각하는 식각 용액에 대하여 매우 우수한 내성을 갖는 제1 및 제2 식각 저지층(340, 350)이 제2 절연막(310) 및 도전성 패턴(305) 상에 순차적으로 형성되기 때문에, 비록 콘택홀(325)을 형성하기 위한 식각 공정이 장시간 동안 진행되더라도 하부의 도전성 패턴(305) 및 제1 절연막(310)은 전혀 손상을 입지 않는다.
다시 도 4a를 참조하면, 식각 저지 구조물(315) 상에 산화물 또는 질화물을 사용하여 제2 절연막(320)을 형성한다. 제2 절연막(320)은 도전성 패턴(305)과 상부 배선(도시되지 않음)을 전기적으로 절연시키는 층간 절연막의 기능을 수행하며, 제1 절연막(310)과 실질적으로 동일한 물질이나 상이한 물질을 사용하여 형성될 수 있다.
도 4b를 참조하면, 산화막 또는 질화막을 식각하기 위한 식각 용액을 사용하는 습식 식각 공정으로 제2 절연막(320)을 부분적으로 식각하여, 제2 절연막(320)에 콘택(335)이 형성될 영역을 정의하는 예비 콘택홀(도시되지 않음)을 형성한다. 예를 들면, 제2 절연막(320)은 LAL과 같이 순수를 이용하여 약 200：1 정도로 희석한 불화수소(HF) 식각 용액, SC 1 식각 용액, 황산을 함유하는 식각 용액 또는 인산을 함유하는 식각 용액 등을 사용하는 습식 식각 공정으로 식각된다. 제2 절연막 (320)에 상기 예비 콘택홀이 형성되면, 도전성 패턴(305) 상에 위치하는 식각 저지 구조물(315)이 부분적으로 노출된다.
제2 식각 저지층(350)이 열처리된 금속 산화물로 구성된 경우, 제2 식각 저지층(350)을 불화탄소 또는 불화수소를 함유하는 식각 가스를 사용하는 건식 식각 공정인 제1 식각 공정으로 식각하여 버퍼층(345)의 일부를 노출시킨다. 한편, 제2 식각 저지층(350)이 질화물로 이루어진 경우에는 질화막의 식각을 위한 식각 용액을 사용하는 습식 식각 공정인 제1 식각 공정을 통하여 제2 식각 저지층(350)을 식각하여 버퍼층(345)의 일부를 노출시킨다.
노출된 버퍼층(345)을 전술한 식각 가스를 사용하는 건식 식각 공정 또는 산화막의 식각을 위한 식각 용액을 사용하는 습식 식각 공정인 제2 식각 공정으로 식각하여 제1 식각 저지층(340)의 일부를 노출시킨다.
노출된 제1 식각 저지층(340)은 건식 식각 공정 또는 습식 식각 공정인 제3 식각 공정을 통하여 식각된다. 제1 식각 저지층(340)이 질화물로 구성된 경우, 질화막의 식각을 위한 식각 용액을 포함하는 습식 식각 공정으로 식각되어 도전성 패턴(305)을 노출시키는 콘택홀(325)을 형성한다. 한편, 제1 식각 저지층(340)이 열처리된 금속 산화물로 이루어진 경우에는 상술한 식각 가스를 사용하는 건식 식각 공정으로 식각하여 도전성 패턴(305)을 노출시키는 콘택홀(325)을 형성한다.
텅스텐, 알루미늄, 구리 등과 같은 금속이나 도핑된 폴리실리콘과 같은 도전성 물질을 사용하여 콘택홀(325)을 채우면서 도전성 패드(305) 및 제2 절연막(320) 상에 제2 도전막을 형성한다. 제2 절연막(320)의 상면이 노출될 때까지 상기 제2 도전막의 일부를 제거하여 콘택홀(325)에 매립되는 플러그 또는 콘택(335)을 형성한다. 여기서, 상기 제2 도전막은 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 부분적으로 제거될 수 있다. 콘택(335)은 도전성 패드(305)와 상기 상부 배선을 전기적으로 연결하는 역할을 한다.
도 5a 내지 도 5e는 본 발명의 또 다른 실시예에 따른 식각 저지 구조물의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 5a를 참조하면, 반도체 기판(400) 상에 게이트 구조물들(435)을 형성한다. 각 게이트 구조물(435)은 반도체 기판(400) 상에 차례로 형성된 게이트 절연막 패턴(415), 게이트 전극(420), 게이트 마스크(425) 및 게이트 스페이서(430)를 구비한다.
게이트 구조물(435)을 형성하기 위하여, 먼저 반도체 기판(400) 상에 얇은 게이트 산화막을 형성한다. 이어서, 상기 게이트 산화막 상에 게이트 도전막인 제1 도전막을 형성한 다음, 상기 제1 도전막 상에 게이트 마스크층을 형성한다. 여기서, 상기 게이트 도전막은 도핑된 폴리실리콘이나 금속과 같이 도전성 물질을 사용하여 형성하며, 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 상기 게이트 마스크층 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 게이트 마스크층을 패터닝함으로써, 상기 제1 도전막 상에 게이트 마스크(425)를 형성한다. 계속하여, 게이트 마스크(425)를 식각 마스크로 이용하여 상기 제1 도전막 및 게이트 산화막 을 차례로 패터닝하여 게이트 전극(420) 및 게이트 절연막 패턴(415)을 형성한다. 다음에, 게이트 마스크(430)를 덮으면서 반도체 기판(400) 상에 제1 절연막을 형성한 후, 상기 제1 절연막을 이방성 식각하여 게이트 마스크(425), 게이트 전극(420) 및 게이트 절연막 패턴(415)의 측벽에 게이트 스페이서(430)를 형성한다. 이에 따라, 반도체 기판(400) 상에 게이트 구조물(435)이 완성된다.
게이트 구조물들(435) 사이로 노출되는 반도체 기판(400)의 일부에 이온 주입 공정으로 불순물을 주입한 다음, 열처리 공정을 수행하여 반도체 기판(400)에 불순물 영역인 콘택 영역(405)을 형성한다.
콘택 영역(405) 및 게이트 구조물들(435)이 형성된 반도체 기판(400) 상에 제2 절연막(410)을 형성한다. 제2 절연막(410)은 SOG(Spin On Glass), USG(Undoped Silicate Glass), BPSG, PE-TEOS, 또는 HDP-CVD 산화물 등을 사용하여 형성된다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 게이트 구조물들(435)의 상면이 노출될 때까지 제2 절연막(410)을 부분적으로 제거함으로써, 제2 절연막(410)을 평탄화시킨다.
도 5b를 참조하면, 제2 절연막(410)을 부분적으로 식각하여 제2 절연막(410)에 콘택 영역(405)을 노출시키는 제1 콘택홀(438)을 형성한다. 이 경우, 각 게이트 구조물(435)이 게이트 스페이서(430)를 구비하기 때문에, 제1 콘택홀(438)은 게이트 스페이서(430)에 대하여 자기 정렬(self-aligned)되면서 형성된다.
제1 콘택홀(438)을 채우면서 게이트 구조물들(435) 및 제2 절연막(410) 상에 제2 도전막을 형성한 다음, 게이트 구조물들(435) 및 제2 절연막(410)의 상면이 노 출될 때까지 상기 제2 도전막을 제거하여 제1 콘택홀(438)에 매립되는 제1 패드(440)를 형성한다. 여기서, 제1 패드(440)는 상기 제2 도전막의 일부를 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 제거하여 형성된다. 제1 패드(440)는 콘택 영역(405)에 접촉되어 상부 배선(도시되지 않음)과 콘택 영역(405)을 전기적으로 연결시키는 기능을 수행한다.
도 5c를 참조하면, 제2 절연막(410), 게이트 구조물들(435) 및 제1 패드(438) 상에 층간 절연막으로 기능하는 제3 절연막(445)을 형성한다. 제3 절연막(445)은 제2 절연막(410)과 동일한 산화물을 사용하여 형성한다. 또한, 제3 절연막(445)은 제2 절연막(410)과 상이한 산화물을 사용하여 형성할 수 있다.
제3 절연막(445) 상에 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 또는 원자층 증착(ALD) 공정을 이용하여 식각 저지 구조물(450)을 형성한다. 전술한 바와 같이, 식각 저지 구조물(450)은 열처리된 하프늄 산화물 또는 열처리된 알루미늄 산화물과 같은 열처리된 금속 산화물로 구성된다. 또한, 식각 저지 구조물(450)은 열처리된 하프늄 산화물막 및 열처리된 알루미늄 산화물막을 포함하는 이중층 구조를 가질 수 있다. 식각 저지 구조물(450)은 제3 절연막(445)의 상면을 기준으로 약 10 내지 약 500Å 정도의 두께로 형성된다. 식각 저지 구조물(450)리 형성됨으로써, 후속하는 제2 콘택홀(465) 형성을 위한 식각 공정 동안 하부 구조물인 제3 절연막(445), 게이트 구조물들(435), 제1 패드(440) 및 콘택 영역(405) 등이 손상을 입는 것을 방지할 수 있다.
식각 저지 구조물(450) 상에 산화물 또는 질화물을 사용하여 제4 절연막 (455)을 형성한 다음, 제4 절연막(455) 중 아래에 제1 패드(440)가 위치하는 부분을 습식 식각 공정으로 식각한다. 이에 따라, 제4 절연막(455)에 식각 저지 구조물(450)의 일부를 노출시키는 예비 콘택홀(460)이 형성된다.
도 5d를 참조하면, 불화탄소 또는 불화수소를 함유하는 식각 가스를 사용하는 건식 식각 공정으로 노출된 식각 저지 구조물(450)을 식각한다. 습식 식각 공정으로 제3 절연막(445)을 부분적으로 식각하여 제1 패드(440)를 노출시키는 제2 콘택홀(465)을 형성한다.
도 5e를 참조하면, 제2 콘택홀(465)을 채우면서 제4 절연막(455) 상에 도핑된 폴리실리콘이나 금속을 사용하여 제3 도전막을 형성한다. 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 사용하여 제4 절연막(455)의 상면이 노출될 때까지 상기 제3 도전막을 부분적으로 제거함으로써, 제2 콘택홀(465)에 매립되는 제2 패드(470)를 형성한다. 제2 패드(470)는 상기 상부 배선과 콘택 영역(405)을 전기적으로 연결시키는 역할을 한다. 이에 따라, 상기 상부 배선은 제2 패드(470) 및 제1 패드(440)를 통하여 콘택 영역(405)에 전기적으로 연결된다.
도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 식각 저지 구조물의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 6a를 참조하면, 반도체 기판(500) 상에 게이트 구조물들(535) 및 콘택 영역(505)을 형성한다. 이 경우, 각 게이트 구조물(535) 및 콘택 영역(505)을 형성하는 공정은 도 5a를 참조하여 설명한 공정과 실질적으로 동일하다. 각 게이트 구조 물(535)은 반도체 기판(500) 상에 순차적으로 형성된 게이트 절연막 패턴(515), 게이트 전극(520), 게이트 마스크(530) 및 게이트 스페이서(535)를 구비한다.
게이트 구조물들(535) 및 콘택 영역(505)을 덮으면서 반도체 기판(500) 상에 제1 절연막(510)을 형성한 다음, 게이트 구조물들(535)의 상면이 노출될 때까지 제1 절연막(510)을 부분적으로 제거하여 제1 절연막(510)을 평탄화시킨다.
제1 절연막(510) 중 아래에 콘택 영역(505)이 위치하는 부분을 식각하여 콘택 영역(505)을 노출시키는 제1 콘택홀(538)을 형성한다. 제1 콘택홀(538)을 채우면서 제1 절연막(510) 상에 제1 도전막을 형성한 다음, 제1 절연막(510) 및 게이트 구조물들(535)의 상면이 노출될 때까지 상기 제1 도전막을 제거하여 제1 콘택홀(538)에 매립되는 제1 패드(540)를 형성한다.
제1 절연막(510), 게이트 구조물들(535) 및 제1 패드(540) 상에 제2 절연막(545)을 형성한 후, 제2 절연막(545) 상에 제1 식각 저지층(580) 및 제2 식각 저지층(585)을 포함하는 식각 저지 구조물(550)을 형성한다. 상술한 바와 같이, 제1 및 제2 식각 저지층(580, 585)은 각기 질화물 또는 금속 산화물 중 어느 하나를 사용하여 형성할 수 있다. 또한, 제1 및 제2 식각 저지층(580, 585)을 모두 금속 산화물을 사용하여 형성할 수도 있다.
식각 저지 구조물(550) 상에 산화물 또는 질화물로 이루어진 제3 절연막(555)을 형성한 후, 제3 절연막(555) 중 아래에 제1 패드(540)가 위치하는 부분을 식각하여 제3 절연막(555)에 예비 콘택홀(565)을 형성한다. 예비 콘택홀(565)은 산화막을 식각하는 식각 용액이나 질화막을 식각하는 식각 용액을 사용하는 습식 식 각 공정을 통하여 형성된다. 예비 콘택홀(565)이 형성되면, 식각 저지 구조물(550) 중 아래에 제1 패드(540)가 위치하는 부분이 노출된다.
도 6b를 참조하면, 제2 식각 저지층(585) 및 제1 식각 저지층(580)을 차례로 식각하여 제2 절연막(545)의 일부를 노출시킨 다음, 노출된 제2 절연막(545)을 식각하여 제1 패드(540)를 노출시키는 제2 콘택홀(568)을 완성한다. 제2 식각 저지층(585)이 금속 산화물로 형성되고 제1 식각 저지층(580)이 질화물로 형성될 경우, 제2 식각 저지층(585)은 불화탄소 또는 불화수소를 포함하는 식각 가스를 사용하는 제1 식각 공정인 건식 식각 공정으로 식각되며, 제1 식각 저지층(580)은 인산을 포함하는 식각 용액을 사용하는 제2 식각 공정인 습식 식각 공정으로 식각된다. 또한, 제2 및 제1 식각 저지층(585, 580)이 모두 금속 산화물로 형성될 경우에는, 상술한 건식 식각 공정으로 제2 및 제1 식각 저지층(585, 580)을 순차적으로 식각한다.
제2 콘택홀(568)을 채우면서 제1 패드(540) 및 제3 절연막(555) 상에 제2 도전막을 형성한 후, 제3 절연막(555)의 상면이 노출될 때까지 상기 제2 도전막을 부분적으로 제거하여 제2 콘택홀(568)에 매립되는 제2 패드(570)를 형성한다. 식각 저지 구조물(550)이 산화물 및 질화물을 식각하는 식각 용액에 대하여 극히 우수한 내성을 갖는 제1 및 제2 식각 저지층(580, 585)을 구비하기 때문에, 제2 콘택홀(568)을 형성하기 위한 식각 공정 동안 하부 구조물인 제1 패드(540), 제2 절연막(545), 제1 절연막(510) 및 게이트 구조물들(535)이 전혀 식각 손상을 입지 않는다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 식각 저지 구조물의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 7a를 참조하면, 반도체 기판(600) 상에 각기 게이트 절연막 패턴(615), 게이트 전극(620), 게이트 마스크(630) 및 게이트 스페이서(635)를 갖는 게이트 구조물들(635)을 형성한 다음, 게이트 구조물들(635) 사이의 반도체 기판(600)에 콘택 영역(605)을 형성한다. 여기서, 각 게이트 구조물(635) 및 콘택 영역(605)을 형성하는 공정은 도 5a를 참조하여 설명한 공정과 실질적으로 동일하다.
게이트 구조물들(635) 및 콘택 영역(605)을 갖는 반도체 기판(600) 상에 산화물로 이루어진 제1 절연막(610)을 형성한 후, 게이트 구조물들(635)의 상면이 노출될 때까지 제1 절연막(610)을 부분적으로 제거하여 제1 절연막(610)을 평탄화시킨다.
제1 절연막(610) 중 아래에 콘택 영역(605)이 위치하는 부분을 식각하여 콘택 영역(605)을 노출시키는 제1 콘택홀(638)을 형성한 다음, 제1 콘택홀(638)을 채우면서 제1 절연막(610) 상에 제1 도전막을 형성한다.
제1 절연막(610) 및 게이트 구조물들(635)의 상면이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 제1 콘택홀(638)에 매립되는 제1 패드(640)를 형성한다.
게이트 구조물들(635), 제1 패드(640) 및 제1 절연막(610) 상에 제2 절연막(645)을 형성한 후, 제2 절연막(645) 상에 제1 식각 저지층(680), 버퍼층(685) 및 제2 식각 저지층(690)을 순차적으로 형성하여 제2 절연막(645) 상에 식각 저지 구 조물(650)을 형성한다. 전술한 바와 같이, 제1 식각 저지층(680) 및 제2 식각 저지층(690)은 각기 질화물 및 금속 산화물을 사용하여 형성할 수 있다. 또한, 제1 및 제2 식각 저지층(680, 690)을 모두 금속 산화물을 사용하여 형성할 수 있다. 이 때, 버퍼층(685)은 산화물로 이루어진다.
제1 식각 저지층(680), 버퍼층(685) 및 제2 식각 저지층(690)을 구비하는 식각 저지 구조물(650) 상에 산화물 또는 질화물로 이루어진 제3 절연막(655)을 형성한다.
제3 절연막(655) 중 아래에 제1 패드(640)가 위치하는 부분을 식각하여 제3 절연막(655)에 예비 콘택홀(660)을 형성함으로써, 식각 저지 구조물(650) 중 아래에 제1 패드(540)가 위치하는 부분이 노출된다. 즉, 제2 식각 저지층(690) 중 아래에 제1 패드(640)가 위치하는 부분이 노출된다. 예비 콘택홀(660)은 산화물을 식각하는 식각 용액이나 질화물을 식각하는 식각 용액을 사용하는 습식 식각 공정을 통하여 형성된다.
도 7b를 참조하면, 건식 식각 공정인 제1 식각 공정으로 노출된 제2 식각 저지층(690)을 식각하여 버퍼층(685)의 일부를 노출시킨다. 제2 식각 저지층(690)이 금속 산화물로 구성되기 때문에, 제2 식각 저지층(690)은 불화수소 또는 불화탄소를 함유하는 식각 가스를 사용하는 건식 식각 공정으로 비교적 빠르게 식각된다.
제2 식각 저지층(690)의 식각에 따라 노출되는 버퍼층(685)을 제2 식각 공정으로 식각하여 제1 식각 저지층(680)의 일부를 노출시킨다. 이 경우, 버퍼층(685)은 상술한 건식 식각 공정 또는 산화막의 식각을 위한 식각 용액을 사용하는 습식 식각 공정으로 식각된다.
노출된 제1 식각 저지층(680)을 건식 식각 공정 또는 습식 식각 공정인 제3 식각 공정으로 식각하여 제2 절연막(645) 중 아래에 제1 패드(640)가 위치하는 부분을 노출시킨다. 제1 식각 저지층(680)이 질화물로 이루어질 경우, 제1 식각 저지층(680)은 질화물의 식각을 위한 식각 용액을 사용하는 습식 식각 공정으로 식각된다. 한편, 제1 식각 저지층(680)이 금속 산화물로 구성될 경우에는 제1 식각 저지층(680)은 전술한 식각 가스를 사용하는 건식 식각 공정을 통하여 식각된다.
상술한 바와 같은 식각 저지 구조물(650)의 부분적인 식각에 따라 노출되는 제2 절연막(645)을 식각하여 예비 콘택홀(660)로부터 제1 패드(640)를 노출시키는 제2 콘택홀(668)을 완성한다.
제2 콘택홀(668)을 채우면서 제1 패드(640) 및 제3 절연막(655) 상에 제2 도전막을 형성한 후, 제3 절연막(655)의 상면이 노출될 때까지 상기 제2 도전막을 부분적으로 제거하여 제2 콘택홀(668)에 매립되는 제2 패드(670)를 형성한다. 식각 저지 구조물(650)이 산화막 및 질화막을 식각하는 식각 용액에 대하여 극히 우수한 내성을 갖는 제1 및 제2 식각 저지층(680, 690)을 구비하기 때문에, 제2 콘택홀(668)을 형성하기 위한 식각 공정 동안 하부 구조물인 제1 패드(640), 제2 절연막(645), 제1 절연막(610) 및 게이트 구조물들(635)이 전혀 식각 손상을 입지 않게 된다.
반도체 장치 및 그 제조 방법
도 8a 내지 도 8j는 본 발명의 일 실시예에 따른 식각 저지 구조물을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 8a 내지 도 8j에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 8a는 반도체 기판 상에 게이트 구조물들 및 콘택 영역들을 형성하는 단계를 설명하기 위한 단면도들이다.
도 8a를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(700) 상에 소자 분리막(705)을 형성하여 반도체 기판(700)을 액티브 영역 및 필드 영역으로 구분한다.
열 산화법이나 화학 기상 증착 공정으로 소자 분리막(705)이 형성된 반도체 기판(500) 상에 얇은 두께를 가지는 산화막인 게이트 절연막을 형성한다. 이 때, 상기 게이트 절연막은 소자 분리막(705)에 의해 정의되는 상기 액티브 영역에만 형성된다. 상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크층을 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 전극(715)으로 패터닝된다. 한편, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다. 상기 게이트 마스크층은 후에 게이트 마스크(725)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(745)(도 8b 참조)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(745)이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
상기 게이트 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 게이트 마스크층, 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 반도체 기판(700) 상에는 각기 게이트 절연막 패턴(710), 게이트 전극(715) 및 게이트 마스크(720)를 포함하는 게이트 구조물(730)들이 형성된다.
게이트 구조물들(730)이 형성된 반도체 기판(700) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물(730)들의 측벽 상에 게이트 스페이서(725)를 형성한다. 따라서, 반도체 기판(700) 상에는 나란하게 배치된 복수 개의 워드 라인들이 형성된다. 여기서, 반도체 기판(700)의 상기 액티브 영역에 형성된 워드 라인들은 각기 그 측벽에 형성된 게이트 스페이서(725) 및 게이트 마스크(720)에 의하여 인접하는 워드 라인과 서로 전기적으로 절연된다.
게이트 구조물들(730)을 마스크로 이용하여 게이트 구조물들(730) 사이로 노출된 반도체 기판(700)에 이온 주입 공정으로 불순물을 주입한 다음, 열처리 공정을 수행한다. 이에 따라, 반도체 기판(700)에는 소오스/드레인 영역들에 해당되는 제1 콘택 영역(735) 및 제2 콘택 영역(740)이 형성된다. 제1 및 제2 콘택 영역들(735, 740)은 캐패시터(850)(도 8j 참조)를 위한 제1 패드(750)와 비트 라인을 위한 제2 패드(755)(도 8b 참조)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역에 해당된다.
도 8b는 게이트 구조물들 및 콘택 영역들이 형성된 반도체 기판 상에 패드들 및 층간 절연막을 형성하는 단계를 설명하기 위한 단면도이다.
도 8b를 참조하면, 반도체 기판(700) 상에 산화물을 사용하여 게이트 구조물들(730)을 포함하는 도전성 하부 구조물을 덮는 제1 층간 절연막(745)을 형성한다. 예를 들면, 제1 층간 절연막(745)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다.
게이트 구조물들(730)의 상면이 노출될 때까지 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(745)을 부분적으로 제거함으로써, 제1 층간 절연막(745)을 평탄화시킨다.
평탄화된 제1 층간 절연막(745) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(745)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(745)에 제1 및 제2 콘택 영역(735, 740)을 각기 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 예를 들면, 산화물로 구성된 제1 층간 절연막(745)을 식각할 때, 질화물로 이루어진 게이트 마스크(725)에 대하여 높은 식각 선택비를 갖는 식각 용액이나 식각 가스를 사용하여 제1 층간 절연막(745)을 식각한다. 이에 따라, 상기 제1 콘택홀들이 게이트 구조물들(730)에 대하여 자기 정렬(self-alignment) 방식으로 형성된다. 상기 제1 콘택홀들 중 일부는 캐패시터 콘택 영역에 해당되는 제1 콘택 영역(735)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트 라인 콘택 영역에 상응하는 제2 콘택 영역(740)을 노출시킨다.
상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정으로 제거한 다음, 제1 및 제2 콘택 영역(735, 740)을 노출시키는 상기 제1 콘택홀들을 채우면서 제1 층간 절연막(745) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘이나 텅스텐, 알루미늄 또는 구리 등과 같은 금속을 사용하여 형성된다.
제1 층간 절연막(745)의 상면이 노출될 때까지 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 상기 제2 도전막을 부분적으로 제거한다. 따라서, 각기 상기 제1 콘택홀들을 매립하는 자기 정렬된 콘택(SAC) 패드인 제1 및 제2 패드(750, 755)가 형성된다. 제1 패드(750)는 캐패시터 콘택 영역인 제1 콘택 영역(735) 상에 위치하며, 제2 패드(755)는 비트 라인 콘택 영역인 제2 콘택 영역(740) 상에 위치한다.
도 8c는 반도체 기판 상에 제2 및 제3 층간 절연막과 및 제3 및 제4 패드를 형성하는 단계를 설명하기 위한 단면도이다.
도 8c를 참조하면, 제1 및 제2 패드(750, 755)와 제1 층간 절연막(745) 상에 제2 층간 절연막(760)을 형성한다. 제2 층간 절연막(760)은 비트 라인(도시되지 않음)과 제1 패드(750)를 전기적으로 절연시키는 기능을 수행한다. 예를 들면, 제2 층간 절연막(760)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등을 사용하여 형성한다. 여기서, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(760)을 부분적으로 제거함으로써, 제2 층간 절연막(760)의 상면을 평탄화시킬 수 있다.
제2 층간 절연막(760) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(760)을 부분적으로 식각함으로써, 제2 층간 절연막(760)에 제2 패드(755)를 노출시키는 제2 콘택홀(도시되지 않음)을 형성한다. 상기 제2 콘택홀 내에는 비트 라인과 제2 패드(755)를 서로 연결하기 위한 제3 패드(도시되지 않음)가 형성된다.
상기 제3 포토레지스트 패턴을 제거한 다음, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(760) 상에 제3 도전막 및 비트 라인 마스크층을 순차적으로 형성한다.
상기 비트 라인 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 비트 라인 마스크층 및 상기 제3 도전막을 차례로 패터닝하여 상기 제2 콘택홀을 채우는 상기 제3 패드를 형성한다, 이와 동시에, 제2 층간 절연막(760) 상에 비트 라인 도전막 패턴(도시되지 않음) 및 비트 라인 마스크(도시되지 않음)를 포함하는 상기 비트 라인을 형성한다. 상기 제3 패드는 상기 비트 라인과 제2 패드(755)를 전기적으로 연결시킨다. 예를 들면, 상기 비트 라인 도전막 패턴은 티타늄/티타늄 질화물로 구성된 제1 층 및 텅스텐 화합물로 이루어진 제2 층으로 이루어진다. 상기 비트 라인 마스크는 스토리지 전극(825)(도 8h 참조)을 위한 제4 콘택홀(815)을 형성하는 식각 공정 동안 상기 비트 라인 도전막 패턴을 보호한다. 따라서, 상기 비트 라인 마스크는 산화막에 대하여 식각 선택비를 갖는 물질인 실리콘 질화물과 같은 질화물로 구성된다.
제2 층간 절연막(760) 및 상기 비트 라인 상에 제2 절연막(도시되지 않음)을 형성한 후, 상기 제2 절연막을 이방성 식각하여 각 비트 라인의 측벽에 비트 라인 스페이서(도시되지 않음)를 형성한다. 상기 비트 라인 스페이서는 후속하여 제4 패드(770)를 형성하는 동안 상기 비트 라인을 보호하는 역할을 한다. 상기 비트 라인 스페이서는 제2 층간 절연막(760) 및 후속하여 형성되는 산화막들에 대하여 식각 선택비를 갖는 물질인 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
상기 비트 라인 스페이서가 형성된 비트 라인을 덮으면서 제2 층간 절연막(760) 상에 제3 층간 절연막(765)을 형성한다. 예를 들면, 제3 층간 절연막(765)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성한다.
상기 비트 라인의 상면이 노출될 때까지 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제3 층간 절연막(765)을 부분적으로 제거함으로써, 제3 층간 절연막(765)의 상면을 평탄화시킬 수 있다.
제3 층간 절연막(765) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(765) 및 제2 층간 절연막(760)을 부분적으로 식각함으로써, 제1 패드(750)들을 노출시키는 제3 콘택홀들(도시되지 않음)을 형성한다. 여기서, 상기 제3 콘택홀들은 상기 비트 라인 스페이서를 구비하는 상기 비트 라인에 대하여 자기 정렬 방식으로 형성된다.
상기 제3 콘택홀들을 채우면서 제3 층간 절연막(765) 상에 제4 도전막을 형성한 후, 화학 기계적 연마, 에치 백 또는 이들을 조합한 공정을 이용하여 제3 층 간 절연막(765) 및 상기 비트 라인의 상면이 노출될 때까지 상기 제4 도전막을 부분적으로 제거한다. 따라서, 상기 제3 콘택홀들 내에는 제4 패드들(770)이 형성된다. 제2 콘택 영역(735) 상에 형성된 제1 패드(750)에 접촉되는 제4 패드(770)는 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(770)는 제1 패드(750)와 후속하여 형성되는 스토리지 전극(825)을 서로 전기적으로 연결시킨다.
도 8d는 제4 층간 절연막 및 식각 저지 구조물을 형성하는 단계를 설명하기 위한 단면도이다.
도 8d를 참조하면, 제4 패드(770), 제3 층간 절연막(762) 및 상기 비트 라인 상에 제4 층간 절연막(775)을 형성한다. 예를 들면, 제4 층간 절연막(775)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성된다. 제4 층간 절연막(775)은 상기 비트 라인과 스토리지 전극(825)을 전기적으로 절연시킨다. 이 경우, 전술한 평탄화 공정을 통하여 제4 층간 절연막(775)의 상부를 평탄화시킬 수 있다.
제4 층간 절연막(775) 상에 순차적으로 제1 식각 저지층(780), 버퍼층(785) 및 제2 식각 저지층(790)을 형성하여 식각 저지 구조물(795)을 완성한다. 식각 저지 구조물(795)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 원자층 증착 공정을 통하여 형성된다.
제1 및 제2 식각 저지층(780, 790)은 각기 약 10∼500Å 정도의 두께로 형성되며, 버퍼층(785)은 약 500∼10000Å 정도의 두께로 형성된다. 제1 식각 저지층(780)은 질화물이나 열처리된 하프늄 산화물 또는 열처리된 알루미늄 산화물 등과 같이 열처리된 금속 산화물로 구성된다. 제2 식각 저지층(790)은 열처리된 하프늄 산화물 또는 열처리된 알루미늄 산화물 등과 같이 열처리된 금속 산화물로 이루어지며, 버퍼층(785)은 BPSG, PSG, PE-TEOS, HDP-CVD 산화물 등과 같은 산화물로 이루어진다. 열처리된 금속 산화물로 이루어진 제1 식각 저지층(780) 및/또는 제2 식각 저지층(790)을 형성하는 공정에 있어서, 하프늄 산화물막 또는 알루미늄 산화물막을 제4 층간 절연막(775) 상에 형성한 다음, 약 200∼900℃ 정도의 온도에서 상기 하프늄 산화물막 또는 상기 알루미늄 산화물막을 열처리하여 제1 식각 저지층(780) 및/또는 제2 식각 저지층(790)을 형성한다. 이 경우, 상기 하프늄 산화물막 또는 알루미늄 산화물막은 제4 층간 절연막(775) 상에 알루미늄 또는 하프늄을 포함하는 전구체를 도입하여 금속막을 형성한 후, 산화제로 상기 금속막을 산화시킴으로써 제4 층간 절연막(775) 상에 형성된다.
본 발명의 다른 실시예에 따르면, 상술한 바와 같이 식각 저지 구조물(795)은 열처리된 금속 산화물층만으로 구성될 수 있다. 즉, 제4 층간 절연막(775) 상에 하프늄 산화물층 또는 알루미늄 산화물층을 형성한 다음, 상기 하프늄 산화물층 또는 알루미늄 산화물층을 약 200∼900℃ 정도의 온도에서 열처리함으로써, 제4 층간 절연막(775) 상에 열처리된 금속 산화물층만을 포함하는 식각 저지 구조물(795)을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 식각 저지 구조물(795)은 버퍼층을 개재하지 않고 제4 층간 절연막(775) 상에 차례로 형성된 제1 식각 저지층 및 제2 식각 저지층으로 이루어진다. 이 경우, 질화물을 사용하여 제1 식각 저지층을 형성하고, 열처리된 금속 산화물을 사용하여 제2 식가 저지층을 형성할 수 있다. 또한, 제1 및 제2 식각 저지층 모두 열처리된 금속 산화물을 사용하여 형성할 수도 있다.
도 8e는 몰드막 및 스토리지 마스크를 형성하는 단계를 설명하기 위한 단면도이다.
도 8e를 참조하면, 식각 저지 구조물(795) 상에 HDP-CVD 산화물, USG, PSG, BPSG 또는 SOG 등을 사용하여 몰드막(800)을 형성한다. 몰드막(800)은 식각 저지 구조물(795)의 상면을 기준으로 약 100 내지 약 20,000Å 정도의 두께로 형성된다. 몰드막(800)의 두께는 캐패시터(850)에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 즉, 캐패시턴스를 좌우하는 주요한 요소인 캐패시터(850)의 높이는 몰드막(800)의 두께에 의하여 결정되므로, 반도체 장치의 특성에 따라 요구되는 캐패시턴스를 갖는 캐패시터(850)를 형성하기 위하여 몰드막(800)의 두께를 적절하게 조절할 수 있다.
몰드막(800) 상에 산화물로 이루어진 몰드막(800)에 대하여 식각 선택비를 갖는 물질, 예를 들면 폴리실리콘이나 실리콘 질화물 등을 사용하여 스토리지 마스크층을 형성한다. 상기 스토리지 마스크층은 몰드막(800)의 상면을 기준으로 약 100 내지 약 6,000Å 정도의 두께를 가지도록 형성된다. 여기서, 상기 스토리지 마스크층의 두께는 몰드막(800)의 두께에 따라 적절하게 조절 가능하다. 한편, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막(800)의 상면을 평탄화시킨 다음, 평탄화된 몰드막(800) 상에 상기 스토리지 마스크층을 형성할 수 있다.
상기 스토리지 마스크층 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성 한 후, 상기 제6 포토레지스트 패턴을 식각 마스크로 이용하여 상기 스토리지 마스크층을 패터닝함으로써, 몰드막(800) 상에 스토리지 마스크(805)를 형성한다.
상기 제6 포토레지스트 마스크 패턴을 제거한 후, 스토리지 마스크(805)를 식각 마스크로 이용하여 몰드막(800)을 일차적으로 부분적으로 이방성 식각하여 몰드막(800)에 식각 저지 구조물(795)의 제2 식각 저지층(790)을 부분적으로 노출시키는 예비 콘택홀들(810)을 형성한다. 이 때, 예비 콘택홀들(810)은 각기 몰드막(800) 중 아래에 제4 패드들(770)이 위치하는 부분에 형성된다.
도 8f는 제4 콘택홀들을 형성하는 단계를 설명하기 위한 단면도이다.
도 8f를 참조하면, 노출된 제2 식각 저지층(790)을 불화탄소 또는 불화수소를 포함하는 식각 가스를 사용하는 건식 식각 공정인 제1 식각 공정으로 식각하여 하부의 버퍼층(785)의 일부를 노출시킨다.
노출된 버퍼층(785)을 건식 식각 공정 또는 습식 식각 공정은 제2 식각 공정으로 식각하여 아래의 제1 식각 저지층(780)의 일부를 노출시킨다. 상기 제2 식각 공정이 건식 식각 공정일 경우, 버퍼층(785)은 불화탄소 또는 불화수소를 함유하는 식각 가스를 사용하여 부분적으로 식각된다. 한편, 상기 제2 식각 공정이 습식 식각 공정일 경우에는 버퍼층(785)은 산화막의 식각을 위한 식각 용액을 사용하여 부분적으로 식각된다. 특히, 상기 제2 식각 공정이 건식 식각 공정일 경우에는 1회의 건식 식각 공정으로 제2 식각 저지층(790)과 버퍼층(785)을 연속적으로 식각할 수 있다.
버퍼층(785)의 식각에 따라 노출되는 제1 식각 저지층(780)을 건식 식각 공 정 또는 습식 식각 공정인 제3 식각 공정을 통하여 부분적으로 식각하여 예비 콘택홀(810)로부터 제4 패드들(770)을 노출시키는 제4 콘택홀들(815)을 완성한다. 제1 식각 저지층(780)이 질화물로 이루어진 경우에는 질화막의 식각을 위한 식각 용액을 사용하는 습식 식각 공정으로 식각되어 제4 패드들(770)을 노출시킨다. 제1 식각 저지층(780)이 열처리된 금속 산화물로 이루어진 경우, 제1 식각 저지층(780)은 불화탄소 또는 불화수소를 함유하는 식각 가스를 사용하는 건식 식각 공정으로 식각되어 제4 패드들(770)이 노출된다. 특히, 제1 식각 저지층(780)이 열처리된 금속 산화물로 구성된 경우에는 제2 식각 저지층(790), 버퍼층(785) 및 제1 식각 저지층(780)을 1회의 건식 식각 공정으로 연속적으로 식각함으로써, 제4 패드들(770)을 노출시키는 제4 콘택홀들(815)을 형성할 수 있다.
제4 콘택홀들(815)을 형성하기 위한 식각 공정을 진행하는 동안, 산화물로 구성된 몰드막(800) 및 버퍼층(785)은 제1 및 제2 식각 저지층(790, 780)에 비하여 보다 더 식각되어 제1 및 제2 식각 저지층(780, 790)이 제4 콘택홀(815)의 내부로 약간 돌출하게 된다.
도 8g는 제5 도전막을 형성하는 단계를 설명하기 위한 단면도이다.
도 8g를 참조하면, 제4 콘택홀들(815)의 내벽, 제4 패드들(770)의 상면 및 스토리지 마스크(805) 상에 제5 도전막(820)을 형성한다. 예를 들면, 제5 도전막(820)은 불순물로 도핑된 폴리실리콘이나 금속과 같은 도전성 물질을 사용하여 형성된다. 또한, 제5 도전막(820)은 탄탈륨(Ta)막 및 티타늄 질화물(TiN)막의 이중층 구조로 형성될 수 있다. 여기서, 상기 탄탈륨막은 약 30∼100Å 정도의 두께로 형 성되며, 상기 티타늄 질화물막은 약 200∼300Å 정도의 두께로 형성된다. 상술한 바와 같이, 제1 및 제2 식각 저지층(780. 790)에 각기 제4 콘택홀들(815)의 내부를 향하는 돌출부들이 형성되기 때문에, 상기 돌출부들 상에 부착되는 제5 도전막(820)의 하부의 구조적 안정성이 높아진다. 이에 따라, 제5 도전막(820)으로부터 형성되는 스토리지 전극들(825)도 크게 향상된 구조적 안정성을 갖게 된다.
도 8h는 스토리지 전극들을 및 희생막 패턴들을 형성하는 단계를 설명하기 위한 단면도이다.
도 8h를 참조하면, 제4 콘택홀들(815)을 채우면서 제4 패드들(770) 및 제5 도전막(820) 상에 산화물을 사용하여 희생막을 형성한다. 상기 희생막은 스토리지 전극(825)의 형성을 위한 스토리지 노드 분리 공정 및 후속되는 식각 공정 시에 스토리지 전극(825)을 보호하는 역할을 한다. 예를 들면, 상기 희생막은 BPSG, USG, PSG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성된다. 이 경우, 상기 희생막의 상부를 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 평탄화시킬 수 있다.
화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막(800)의 상면이 노출될 때까지 상기 희생막 및 제5 도전막(820)의 일부와 스토리지 마스크(805)를 제거하여 제4 콘택홀들(815)의 내벽 및 제4 패드들(770) 상에 각기 스토리지 전극들(825)을 형성한다. 이와 동시에, 제4 콘택홀들(815)을 채우면서 스토리지 전극들(825) 상에 희생막 패턴(835)을 형성한다.
도 8i는 몰드막 및 희생막 패턴들을 제거하여 스토리지 전극들을 완성하는 단계를 설명하기 위한 단면도이며, 도 11은 도 8i에 도시한 스토리지 전극들의 전자 현미경 사진이다.
도 8i를 참조하면, 산화막의 식각을 위한 식각 용액을 사용하는 습식 식각 공정으로 몰드막(800) 및 희생막 패턴들(835)을 제거하여 제4 패드들(770)에 접촉되는 실린더형 스토리지 전극들(825)을 완성한다. 몰드막(800)이 제거되면 스토리지 전극들(825) 주변의 제2 식각 저지층(790)이 노출된다. 도 11에 도시한 바와 같이, 두꺼운 두께를 갖는 몰드막(800)을 비교적 장시간 동안 진행되는 습식 식각 공정으로 제거하더라도 습식 식각 공정에 대하여 극히 우수한 내성을 갖는 제2 식각 저지층(790)은 식각되지 않는다. 따라서, 식각 저지 구조물(795) 아래에 위치하는 하부 구조물은 식각 공정에 기인하는 손상을 전혀 받지 않는다.
도 8j는 캐패시터를 형성하는 단계를 설명하기 위한 단면도이다.
도 8j를 참조하면, 실린더형 스토리지 전극(825) 상에 유전층(840) 및 플레이트 전극(845)을 차례로 형성하여 캐패시터(850)를 완성한다.
본 발명의 일 실시예에 따르면, 유전층(840)은 스토리지 전극(825) 상에 제1 하프늄 산화물막, 알루미늄 산화물막 및 제2 하프늄 산화물막이 차례로 적층된 다층 구조를 가진다. 이 경우, 상기 제1 하프늄 산화물막은 약 20∼50Å 정도의 두께로 형성되고, 상기 알루미늄 산화물막은 약 3∼10Å 정도의 두께로 형성되며, 상기 제2 하프늄 산화물막은 약 20∼50Å 정도의 두께로 형성된다. 이와 같이, 유전층(840)이 하프늄 산화물막 및 알루미늄 산화물막과 같은 금속 산화물막들의 다층 구조로 형성될 경우 캐패시터(850)의 정전 용량을 크게 향상시킬 수 있다. 또한, 플 레이트 전극(845)은 약 50∼250Å 정도의 두께를 갖는 티타늄 질화물막으로 구성될 수 있다. 본 발명의 다른 실시예에 따르면, 캐패시터(850)의 정전 용량을 향상시키기 위하여 HSG(Hemi-Spherical Grain) 실리콘막을 유전층(340)으로 적용할 수 있다.
캐패시터(850) 상에 상부 배선과의 전기적 절연을 위하여 추가 층간 절연막을 형성한 후, 상기 추가 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
도 9a 내지 도 9f는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 9a 내지 도 9f에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 9a는 반도체 기판 상에 몰드막들 및 스토리지 마스크를 형성하는 단계를 설명하기 위한 단면도이다.
도 9a를 참조하면, 소자 분리 공정을 통하여 반도체 기판(900) 상에 소자 분리막(905)을 형성함으로써, 반도체 기판(900)에 액티브 영역 및 필드 영역을 정의한다.
도 8a를 참조하여 설명한 공정과 실질적으로 동일한 공정으로, 반도체 기판(900) 상에 각기 게이트 절연막 패턴(910), 게이트 전극(915), 게이트 마스크(920) 및 게이트 스페이서(925)를 구비하는 게이트 구조물들(930)을 형성한다. 또한, 게이트 구조물들(930) 사이의 반도체 기판(900)에는 제1 콘택 영역(935) 및 제2 콘택 영역(940)이 형성된다.
산화물을 사용하여 반도체 기판(900) 상에 게이트 구조물들(930)을 포함하는 도전성 하부 구조물을 덮는 제1 층간 절연막(945)을 형성한 다음, 제1 층간 절연막(945)을 부분적으로 식각하여 제1 층간 절연막(945)에 제1 및 제2 콘택 영역(935, 940)을 각기 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다.
상기 제1 콘택홀들을 채우면서 제1 층간 절연막(945) 상에 제1 도전막을 형성한 다음, 제1 층간 절연막(945)의 상면이 노출될 때까지 상기 제2 도전막을 부분적으로 제거하여 각기 상기 제1 콘택홀들을 매립하는 제1 및 제2 패드(950, 955)를 형성한다.
제1 및 제2 패드(950, 955)와 제1 층간 절연막(945) 상에 제2 층간 절연막(960)을 형성한 후, 제2 층간 절연막(960)을 부분적으로 식각하여 제2 층간 절연막(960)에 제2 패드(955)를 노출시키는 제2 콘택홀(도시되지 않음)을 형성한다. 상기 제2 콘택홀을 채우면서 제2 층간 절연막(960) 상에 비트 라인 도전막 패턴, 비트 라인 마스크 및 비트라인 스페이서를 포함하는 비트 라인을 형성한다.
상기 비트 라인을 덮으면서 제2 층간 절연막(960) 상에 제3 층간 절연막(965)을 형성한 다음, 상기 비트 라인의 상면이 노출될 때까지 제3 층간 절연막(965) 및 제2 층간 절연막(960)을 부분적으로 식각하여 제1 패드들(950)을 노출시키는 제3 콘택홀들(도시되지 않음)을 형성한다.
상기 제3 콘택홀들을 채우면서 제3 층간 절연막(965) 상에 제2 도전막을 형성한 후, 제3 층간 절연막(965) 및 상기 비트 라인의 상면이 노출될 때까지 상기 제2 도전막을 부분적으로 제거한다. 이에 따라, 상기 제3 콘택홀들 내에는 제1 패 드들(950)에 각기 접촉되는 제4 패드들(970)이 형성된다.
제4 패드(970), 제3 층간 절연막(965) 및 상기 비트 라인 상에 산화물을 사용하여 제4 층간 절연막(975)을 형성한 다음, 제4 층간 절연막(975) 상에 순차적으로 제1 식각 저지층(980) 및 제2 식각 저지층(985)을 형성하여 식각 저지 구조물(995)을 마련한다. 제1 및 제2 식각 저지층(980, 985)은 각기 약 10∼500Å 정도의 두께로 형성된다. 상술한 바와 마찬가지로, 제1 식각 저지층(980)은 질화물이나 열처리된 하프늄 산화물 또는 열처리된 알루미늄 산화물 등과 같이 열처리된 금속 산화물로 구성되며, 제2 식각 저지층(985)은 열처리된 하프늄 산화물 또는 열처리된 알루미늄 산화물 등과 같이 열처리된 금속 산화물로 이루어진다. 또한, 제1 및 제2 식각 저지층(980, 985)은 모두 열처리된 금속 산화물로 구성될 수 있으며. 식각 저지 구조물(995)은 제1 및 제2 식각 저지층(980, 985) 사이에 개재된 버퍼층을 더 구비할 수도 있다.
식각 저지 구조물(995) 상에 산화물로 이루어진 제1 몰드막(1000)을 형성한다. 제1 몰드막(1000)은 불순물이 제1 농도로 도핑된 산화물을 사용하여 형성한다. 예를 들면, 제1 몰드막(1000)은 붕소(B) 및/또는 인(P) 등의 불순물이 도핑된 BPSG 또는 PSG를 사용하여 형성한다. 제1 몰드막(1000)은 식각 저지 구조물(995)의 상면으로부터 약 4000∼8000Å 정도의 두께로 형성된다.
제1 몰드막(1000) 상에 불순물이 제2 농도로 도핑된 산화물을 사용하여 제2 몰드막(1005)을 형성한다. 예를 들면, 제2 몰드막(1005)은 붕소 및/또는 인이 제2 농도로 도핑된 BPSG 또는 PSG 등을 사용하여 형성된다. 제2 몰드막(1005)은 제1 몰 드막(1000)의 상면을 기준으로 약 6000∼12000Å 정도의 두께로 형성된다. 여기서, 제2 몰드막(1005)은 제1 몰드막(1000)의 불순물 농도에 비하여 높은 불순물 농도를 가진다. 따라서, 후술하는 바와 같이 제1 몰드막(1000)이 제2 몰드막(1005)에 비하여 불화수소를 포함하는 식각 용액 또는 수산화암모늄(NH4OH), 과산화수소(H2O2 ) 및 탈이온수(deionized water)를 포함하는 식각 용액을 사용하는 습식 식각 공정에 대하여 보다 빠른 속도로 식각된다.
제2 몰드막(1005) 상에 산화물에 대하여 식각 선택비를 갖는 물질을 사용하여 스토리지 마스크층을 형성한 후, 사진 식각 공정으로 상기 스토리지 마스크층을 패터닝하여 제2 몰드막(1005) 상에 스토리지 마스크(1010)를 형성한다.
도 9b는 몰드막들을 식각하여 예비 콘택홀을 형성하는 단계를 설명하기 위한 단면도이다.
도 9b를 참조하면, 스토리지 마스크(1010)를 식각 마스크로 이용하여 제2 몰드막(1005) 및 제1 몰드막(1000)의 일부를 차례로 식각하여 식각 저지 구조물(995)을 부분적으로 노출시키는 예비 콘택홀(1015)을 형성한다. 제1 및 제2 몰드막(1000, 1005)이 상이한 불순물 농도를 가지기 때문에, 제1 및 제2 몰드막(1000, 1005)은 각기 불화수소를 포함하는 식각 용액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각 용액에 대하여 각기 상이한 식각 속도로 식각된다. 다시 말하면, 상기 식각 용액에 대하여, 불순물 농도에 따라 제1 몰드막(1000)이 제2 몰드막(1005) 보다 빠르게 식각됨으로써, 하부로부터 직경이 감소하는 계단형 피라미 드 구조의 단면을 갖는 예비 콘택홀(1015)이 형성된다. 이 경우, 식각 저지 구조물(995)이 산화막의 식각을 위한 식각 용액에 대하여 매우 우수한 내성을 가지고 있기 때문에, 예비 콘택홀(1015)을 형성하는 동안 식각 저지 구조물(995) 아래에 위치하는 하부 구조물에 식각으로 인한 손상이 전혀 발생되지 않는다.
도 9c는 스토리지 전극용 도전막 및 희생막을 형성하는 단계를 설명하기 위한 단면도이다.
도 9c를 참조하면, 상술한 식각 가스를 사용하는 건식 식각 공정인 제1 식각 공정으로 예비 콘택홀(1015)의 형성에 따라 노출되는 제2 식각 저지층(985)을 식각한다. 이어서, 질화막의 식각을 위한 식각 용액을 사용하는 습식 식각 공정 또는 상기 건식 식각 공정인 제2 식각 공정으로 노출된 제1 식각 저지층(980)을 식각하여 제4 패드(970)를 노출시키는 제4 콘택홀을 완성한다. 제1 및 제2 식각 저지층(980, 985)이 모두 열처리된 금속 산화물로 구성된 경우에는, 1회의 건식 식각 공정으로 제2 및 제1 식각 저지층(985, 980)을 차례로 식각하여 상기 제4 콘택홀을 형성할 수 있다.
노출된 제4 패드(970)의 상면, 상기 제4 콘택홀의 내벽 및 스토리지 마스크(1010) 상에 스토리지 전극용 도전막(1020)을 형성한 후, 상기 제4 콘택홀을 채우면서 스토리지 전극용 도전막(1020) 상에 희생막(1025)을 형성한다. 여기서, 상기 제4 콘택홀이 안정성이 향상된 계단형 피라미드 구조를 갖기 때문에, 상기 제4 콘택홀의 내벽에 형성되는 스토리지 전극용 도전막(1020)도 동일한 구조로 형성된다.
도 9d는 희생막 패턴 및 스토리지 전극을 형성하는 단계를 설명하기 위한 단 면도이다.
도 9d를 참조하면, 제2 몰드막(1005)의 상면이 노출될 때까지 희생막(1025)의 일부, 스토리지 전극용 도전막(1020)의 일부 및 스토리지 마스크(1010)를 제거한다. 이에 따라, 상기 제4 콘택홀의 내벽 및 제4 패드(970) 상에는 스토리지 전극(1030)이 형성되는 동시에 상기 제4 콘택홀을 매립하는 희생막 패턴(1035)이 형성된다.
도 9e는 몰드막들 및 희생막 패턴들을 제거하여 스토리지 전극을 완성하는 단계를 설명하기 위한 단면도이며, 도 12는 도 9e에 도시한 스토리지 전극들의 전자 현미경 사진이다.
도 9e를 참조하면, 상술한 식각 용액을 사용하는 습식 식각 공정으로 제2 몰드막(1005), 제1 몰드막(1000) 및 희생막 패턴(1035)을 제거하여 제4 패드(970)에 접촉되는 스토리지 전극(1030)을 완성한다. 이 때, 도 12에 도시한 바와 같이, 전체적으로 매우 두꺼운 두께를 갖는 제2 및 제1 몰드막(1005, 1000)과 희생막 패턴(1035)을 장시간 동안 진행되는 습식 식각 공정으로 제거하더라도 습식 식각 공정에 대하여 극히 우수한 내성을 갖는 제2 식각 저지층(985)은 식각되지 않는다. 이에 따라, 식각 저지 구조물(995) 아래에 위치하는 하부 구조물은 식각 공정에 기인하는 손상을 전혀 받지 않는다. 또한, 상기 제4 콘택홀이 계단형 피라미드 형태의 단면 구조를 가지기 때문에 실린더형 스토리지 전극(1030)도 동일한 형상의 안정적인 구조로 형성된다.
도 9f는 반도체 기판의 상부에 캐패시터를 형성하는 단계를 설명하기 위한 단면도이다.
도 9f를 참조하면, 스토리지 전극(1035) 상에 유전층(1040) 및 플레이트 전극(1045)을 차례로 형성하여 캐패시터(1050)를 완성한다. 상술한 바와 같이, 유전층(1040)은 금속 산화물막들의 다층 구조로 형성될 수 있고, HSG 실리콘막을 유전층(1040)으로 적용할 수도 있다. 캐패시터(1050) 상에 상부 배선과의 전기적 절연을 위하여 추가 층간 절연막을 형성한 후, 상기 추가 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
도 10a 내지 도 10d는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 10a 내지 도 10d에 있어서, 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 10a는 반도체 기판 상에 몰드막들 및 스토리지 마스크층을 형성하는 단계를 설명하기 위한 단면도이다.
도 10a를 참조하면, 반도체 기판(1100) 상에 소자 분리막(1105)을 형성하여 액티브 영역 및 필드 영역을 정의한 다음, 각기 게이트 절연막 패턴(1110), 게이트 전극(1115), 게이트 마스크(1120) 및 게이트 스페이서(1125)를 구비하는 게이트 구조물들(1130)을 형성한다. 마찬가지로, 게이트 구조물들(1130) 사이의 반도체 기판(1100)에는 제1 콘택 영역(1135) 및 제2 콘택 영역(1140)이 형성된다.
반도체 기판(1100) 상에 게이트 구조물들(1130)을 포함하는 도전성 하부 구조물을 덮는 제1 층간 절연막(1145)을 형성한 후, 제1 층간 절연막(1145)을 부분적으로 식각하여 제1 층간 절연막(1145)에 제1 및 제2 콘택 영역(1135, 1140)을 각기 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 상기 제1 콘택홀들을 채우면서 제1 층간 절연막(1145) 상에 제1 도전막을 형성한 후, 제1 층간 절연막(1145)의 상면이 노출될 때까지 상기 제2 도전막을 부분적으로 제거하여 각기 상기 제1 콘택홀들을 매립하는 제1 및 제2 패드(1150, 1155)를 형성한다.
제1 및 제2 패드(1150, 1155)와 제1 층간 절연막(1145) 상에 제2 층간 절연막(1160)을 형성한 다음, 제2 층간 절연막(1160)을 부분적으로 식각하여 제2 층간 절연막(1160)에 제2 패드(1155)를 노출시키는 제2 콘택홀(도시되지 않음)을 형성한다. 상기 제2 콘택홀을 채우면서 제2 층간 절연막(1160) 상에 비트 라인 도전막 패턴, 비트 라인 마스크 및 비트라인 스페이서를 포함하는 비트 라인을 형성한다.
상기 비트 라인을 덮으면서 제2 층간 절연막(1160) 상에 제3 층간 절연막(1165)을 형성한 후, 상기 비트 라인의 상면이 노출될 때까지 제3 층간 절연막(1165) 및 제2 층간 절연막(1160)을 부분적으로 식각하여 제1 패드들(1150)을 노출시키는 제3 콘택홀들(도시되지 않음)을 형성한다. 상기 제3 콘택홀들을 채우면서 제3 층간 절연막(1165) 상에 제2 도전막을 형성한 후, 제3 층간 절연막(1165) 및 상기 비트 라인의 상면이 노출될 때까지 상기 제2 도전막을 부분적으로 제거한다. 이에 따라, 상기 제3 콘택홀들 내에는 제1 패드들(1150)에 각기 접촉되는 제4 패드들(1170)이 형성된다.
제4 패드(1170), 제3 층간 절연막(1165) 및 상기 비트 라인 상에 제4 층간 절연막(1175)을 형성한 다음, 제4 층간 절연막(1175) 상에 제1 식각 저지층(1180), 버퍼층(1185) 및 제2 식각 저지층(1190)을 구비하는 식각 저지 구조물(1195)을 마 련한다. 이 경우, 식각 저지 구조물(1195)을 형성하는 공정은 도 8d를 참조하여 설명한 공정과 실질적으로 동일하다.
식각 저지 구조물(1195) 상에 산화물로 이루어진 제1 몰드막(1200)을 형성한다. 제1 몰드막(1200)은 붕소 및/또는 인 등의 불순물이 제1 농도로 도핑된 BPSG 또는 PSG와 같은 산화물을 사용하여 형성한다. 제1 몰드막(1200)은 식각 저지 구조물(1195)의 상면으로부터 약 4000∼8000Å 정도의 두께로 형성된다.
제1 몰드막(1200) 상에 붕소 및/또는 인 등의 불순물이 제2 농도로 도핑된 BPSG 또는 PSG와 같은 산화물을 사용하여 제2 몰드막(1205)을 형성한다. 제2 몰드막(1205)은 제1 몰드막(1000)의 상면을 기준으로 약 4000∼8000Å 정도의 두께로 형성된다. 여기서, 제2 몰드막(1205)은 제1 몰드막(1200)의 불순물 농도에 비하여 높은 불순물 농도를 가진다. 따라서, 제1 몰드막(1200)이 제2 몰드막(1205)에 비하여 불화수소를 포함하는 식각 용액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각 용액을 사용하는 습식 식각 공정에 대하여 보다 빠른 속도로 식각된다.
제2 몰드막(1205) 상에는 불순물이 도핑되지 않은 산화물로 이루어진 제3 몰드막(1210)이 형성된다. 제3 몰드막(1210)은 약 7000∼11000Å정도의 두께로 형성된다. 예를 들면, 제3 몰드막(1210)은 USG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성된다. 한편, 제3 몰드막(1210)은 붕소 또는 인 등의 불순물이 제3 농도로 도핑된 BPSG 또는 PSG와 같은 산화물을 사용하여 형성할 수 있다. 이 때, 제3 몰드막(1210)은 제2 몰드막(1205)의 농도에 비하여 높은 불순물 농도를 가진다. 마찬가지 로, 제2 몰드막(1205)은 제3 몰드막(1210)에 비하여 불화수소를 포함하는 식각 용액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각 용액에 대하여 빠른 속도로 식각된다.
제1 내지 제3 몰드막(1200, 1205, 1210)이 각기 상이한 불순물 농도를 가지기 때문에, 제1 내지 제3 몰드막(1200, 1205, 1210)은 각기 불화수소를 포함하는 식각 용액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각 용액에 대하여 각기 상이한 식각 속도로 식각된다. 즉, 상기 식각 용액에 대하여, 불순물 농도에 따라 제1 몰드막(1200)이 제2 몰드막(1205) 보다 빠르게 식각되며, 또한, 제2 몰드막(1205)이 제3 몰드막(1210) 보다 빠르게 식각된다. 따라서, 후술하는 바와 같이 하부로부터 직경이 감소하는 계단형 피라미드 구조의 단면을 갖는 제4 콘택홀(1220)(도 10b 참조)이 형성된다.
제3 몰드막(1210) 상에는 산화물에 대하여 식각 선택비를 갖는 폴리실리콘 또는 도핑된 폴리실리콘 등과 같은 물질을 사용하여 스토리지 마스크층(1215)을 형성된다.
도 10b는 제4 콘택홀 및 스토리지 전극용 도전막을 형성하는 단계를 설명하기 위한 단면도이다.
도 10b를 참조하면, 사진 식각 공정으로 스토리지 마스크층(1215)을 패터닝하여 제3 몰드막(1210) 상에 스토리지 마스크(1215)를 형성한다.
스토리지 노드 마스크(1215)를 식각 마스크로 이용하여 제3 몰드막(1210), 제2 몰드막(1205) 및 제1 몰드막(1200)을 부분적으로 식각하여 식각 저지 구조물 (1195)의 제2 식각 저지층(1190)을 부분적으로 노출시키는 예비 콘택홀(도시되지 않음)을 형성한다. 여기서, 제2 몰드막(1205)이 제3 몰드막(1210)에 비하여 빠르게 식각되고, 제1 몰드막(1200)이 제2 몰드막(1205)에 비하여 빠르게 식각되기 때문에, 상기 예비 콘택홀은 하부로 갈수록 직경이 증가하는 피라미드형 구조를 가지게 된다. 즉, 상기 예비 콘택홀은 상부의 직경 보다 중앙부의 직경이 더 넓으며, 중앙부의 직경 보다 하부 직경이 더 넓은 계단형 피라미드 구조로 형성된다. 이와 같은 구조를 갖는 예비 콘택홀 내에 스토리지 전극(1230)(도 10c 참조)을 형성하기 때문에, 스토리지 전극(1230)도 상부로 갈수록 직경이 감소하는 계단형 피라미드 구조를 가진다.
노출된 제2 식각 저지층(1190)을 전술한 식각 가스를 사용하는 건식 식각 공정인 제1 식각 공정으로 식각하여 하부의 버퍼층(1185)의 일부를 노출시킨 다음, 노출된 버퍼층(1185)을 건식 식각 공정 또는 습식 식각 공정은 제2 식각 공정으로 식각하여 아래의 제1 식각 저지층(1180)의 일부를 노출시킨다. 노출된 제1 식각 저지층(1180)을 건식 식각 공정 또는 습식 식각 공정인 제3 식각 공정을 통하여 부분적으로 식각하여 상기 예비 콘택홀로부터 제4 패드들(1170)을 노출시키는 제4 콘택홀들(1220)을 형성한다. 제4 콘택홀들(1220)을 형성하기 위한 식각 공정을 진행하는 동안, 각기 산화물로 구성된 제1 내지 제3 몰드막(1200, 1205, 1210) 및 버퍼층(1185)은 제1 및 제2 식각 저지층(1190, 1180)에 비하여 더 식각되어 제1 및 제2 식각 저지층(1180, 1190)이 제4 콘택홀(1220)의 내부로 돌출하게 된다.
계단형 피라미드 구조를 갖는 제4 콘택홀(1220)의 내벽, 노출된 제4 패드 (1170) 및 스토리지 마스크(1215) 상에 스토리지 전극용 도전막(1225)을 형성한다. 도시하지는 않았지만, 산화물을 사용하여 스토리지 전극용 도전막(1225) 상에 제4 콘택홀(1220)을 채우는 희생막을 형성한다. 이 경우, 상기 희생막은 하부, 중앙부 및 상부가 서로 다른 불순물 농도를 갖는 BPSG 또는 PSG를 사용하여 형성할 수 있다. 즉, 상기 희생막의 하부는 제1 몰드막(1200)과 동일하게 제1 불순물 농도를 갖는 BPSG나 PSG로 구성되며, 상기 희생막의 중앙부는 제2 몰드막(1205)과 동일한 제2 불순물 농도를 갖는 BPSG나 PSG로 이루어진다. 또한, 상기 희생막의 상부는 제3 몰드막(1210)과 같이 불순물이 도핑되지 않은 산화물이나 제3 불순물 농도를 갖는 BPSG 또는 PSG를 사용하여 형성한다.
도 10c는 몰드막들을 제거하여 스토리지 전극을 완성하는 단계를 설명하기 위한 단면도이다.
도 10c를 참조하면, 제3 몰드막(1210)의 상면이 노출될 때까지, 상기 희생막의 일부, 스토리지 전극용 도전막(1225) 및 스토리지 마스크(1215)를 제거하여 제4 콘택홀(1220)의 내벽 및 제4 패드(1170) 상에 스토리지 전극(1230)을 형성하는 동시에 제4 콘택홀(1220)을 매립하는 희생막 패턴(도시되지 않음)을 형성한다.
전술한 식각 용액을 사용하는 습식 식각 공정으로 제3 몰드막(1210), 제2 몰드막(1205) 제1 몰드막(1200) 및 상기 희생막 패턴을 제거하여 제4 패드(1170)애 접촉되며, 계단형 피라미드 형상의 단면 구조를 갖는 스토리지 전극(1230)을 완성한다. 제1 내지 제3 몰드막(1200, 1205, 1210)을 식각하는 식각 공정이 장시간 진행되더라도 식각 저지 구조물(1195)이 산화물을 식각하는 식각 용액에 대하여 매우 우수한 내성을 가지기 때문에 하부의 도전성 구조물들은 전혀 식각 손상을 입지 않는다.
도 10d는 반도체 기판의 상부에 캐패시터를 형성하는 단계를 설명하기 위한 단면도이다.
도 10d를 참조하면, 스토리지 전극(1230) 상에 유전층(1240) 및 플레이트 전극(1245)을 차례로 형성하여 캐패시터(1250)를 완성한다. 전술한 바와 마찬가지로, 유전층(1240)은 금속 산화물막들의 다층 구조로 형성될 수 있는 한편, HSG 실리콘막을 유전층(1240)으로 적용할 수도 있다. 이어서, 캐패시터(1250) 상에 상부 배선과의 전기적 절연을 위하여 추가 층간 절연막을 형성한 후, 상기 추가 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
전술한 바와 같이 본 발명에 따르면, 적어도 하나의 열처리된 금속 산화물층을 포함하는 식각 저지 구조물을 적용하여, 반도체 장치의 여러 가지 구조를 형성하기 위한 다양한 식각 공정 동안 식각 저지 구조물 아래에 위치하는 하부 구조물을 식각 손상 없이 안정적으로 보호할 수 있다.
또한, 본 발명에 따른 식각 저지 구조물은 산화막의 식각을 위한 식각 용액 및 질화막의 식각을 위한 식각 용액에 대하여 극히 우수한 내성을 가지기 때문에, 높은 종횡비를 갖는 캐패시터의 스토리지 전극을 형성하기 위하여 두꺼운 두께를 갖는 하나 이상의 몰드막에 콘택홀을 형성하는 공정 및 몰드막들을 제거하는 공정 동안 식각 저지 구조물 하부에 위치하는 패드와 절연막들 포함하는 하부 구조물에 전혀 식각으로 인한 손상이 발생하지 않게 할 수 있다. 이에 따라, 반도체 장치의 신뢰성을 확보할 수 있는 동시에 반도체 제조 공정의 수율을 크게 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (73)

  1. 하부 구조물을 포함하는 기판 상에 형성되며, 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖도록 열처리된 금속 산화물층을 포함하는 식각 저지 구조물.
  2. 제1항에 있어서, 상기 하부 구조물은 도전성 패드, 도전성 패턴, 콘택 영역, 도전성 구조물, 산화막 및 질화막으로 이루어진 그룹 중에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는 식각 저지 구조물.
  3. 제1항에 있어서, 상기 금속 산화물층은 알루미늄 산화물막 및 하프늄 산화물막 중 어느 하나 이상을 포함하는 것을 특징으로 하는 식각 저지 구조물.
  4. 제3항에 있어서, 상기 금속 산화물층은 200∼900℃의 온도에서 열처리된 것을 특징으로 하는 식각 저지 구조물.
  5. 제3항에 있어서, 상기 금속 산화물층은 10∼500Å의 두께를 갖는 것을 특징으로 하는 식각 저지 구조물.
  6. 삭제
  7. 제1항에 있어서, 상기 하부 구조물과 상기 금속 산화물층 사이에 형성된 질화물층을 더 포함하는 것을 특징으로 하는 식각 저지 구조물.
  8. 제7항에 있어서, 상기 질화물층과 상기 금속 산화물층 사이에 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 식각 저지 구조물.
  9. 제8항에 있어서, 상기 질화물층은 실리콘 질화물로 이루어지며, 상기 버퍼층은 산화물로 이루어진 것을 특징으로 하는 식각 저지 구조물.
  10. 하부 구조물을 포함하는 기판 상에 형성된 제1 식각 저지층; 및
    상기 제1 식각 저지층 상에 형성된 제2 식각 저지층을 포함하며,
    상기 제1 및 제2 식각 저지층 중 적어도 하나는 열처리된 금속 산화물로 이루어진 것을 특징으로 하는 식각 저지 구조물.
  11. 제10항에 있어서, 상기 제1 및 제2 식각 저지층은 각기 열처리된 알루미늄 산화물 또는 열처리된 하프늄 산화물로 구성되는 것을 특징으로 하는 식각 저지 구조물.
  12. 제10항에 있어서, 상기 제1 식각 저지층은 질화물로 구성되며, 상기 제2 식각 저지층은 열처리된 알루미늄 산화물 또는 열처리된 하프늄 산화물로 구성되는 것을 특징으로 하는 식각 저지 구조물.
  13. 제10항에 있어서, 상기 제1 식각 저지층과 상기 제2 식각 저지층 사이에 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 식각 저지 구조물.
  14. 제13항에 있어서, 상기 제1 및 제2 식각 저지층은 각기 10∼500Å의 두께를 가지며, 상기 버퍼층은 500∼10000Å의 두께를 갖는 것을 특징으로 하는 식각 저지 구조물.
  15. 하부 구조물을 포함하는 기판 상으로 금속 원소를 포함하는 전구체를 도입하여 상기 기판 상에 금속층을 형성하는 단계;
    산화제를 사용하여 상기 금속층을 산화시켜 금속 산화물층을 형성하는 단계; 및
    산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖도록 상기 금속 산화물층을 열처리하는 단계를 포함하는 식각 저지 구조물의 제조 방법.
  16. 제15항에 있어서, 상기 금속 산화물층은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 원자층 증착 공정을 사용하여 형성되는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  17. 삭제
  18. 제15항에 있어서, 상기 금속 산화물층은 하프늄 산화물 또는 알루미늄 산화물을 포함하는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  19. 제18항에 있어서, 상기 금속 산화물층은 200∼900℃의 온도에서 열처리되는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  20. 하부 구조물을 포함하는 기판 상에 제1 식각 저지층을 형성하는 단계;
    상기 제1 식각 저지층 상에 제2 식각 저지층을 형성하는 단계; 및
    상기 제1 및 제2 식각 저지층 중 적어도 하나를 열처리하는 단계를 포함하는 식각 저지 구조물의 제조 방법.
  21. 제20항에 있어서, 상기 제1 및 제2 식각 저지층 중 적어도 하나는 산화막을 식각하는 용액 및 질화막을 식각하는 용액에 대하여 내성을 갖는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  22. 제20항에 있어서, 상기 제1 식각 저지층을 형성하는 단계는,
    상기 기판 상에 금속 산화물막을 형성하는 단계; 및
    상기 금속 산화물막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  23. 제22항에 있어서, 상기 금속 산화물막은 알루미늄 산화물 또는 하프늄 산화물을 사용하여 형성되는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  24. 제20항에 있어서, 상기 제2 식각 저지층을 형성하는 단계는,
    상기 제1 식각 저지층 상에 금속 산화물막을 형성하는 단계; 및
    상기 금속 산화물막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  25. 제24항에 있어서, 상기 금속 산화물막은 알루미늄 산화물 또는 하프늄 산화물을 사용하여 형성되는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  26. 제20항에 있어서, 상기 제1 식각 저지층은 질화물을 사용하여 형성되며, 상기 제2 식각 저지층은 알루미늄 산화물 또는 하프늄 산화물을 사용하여 형성되는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  27. 제20항에 있어서, 상기 제1 식각 저지층을 형성하는 단계는,
    상기 기판 상에 제1 금속 산화물막을 형성하는 단계; 및
    상기 제1 금속 산화물막을 열처리하는 단계를 더 포함하며,
    상기 제2 식각 저지층을 형성하는 단계는,
    제1 식각 저지층 상에 제2 금속 산화물막을 형성하는 단계; 및
    상기 제2 금속 산화물막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  28. 제27항에 있어서, 상기 제1 및 제2 금속 산화물막은 각기 알루미늄 산화물 또는 하프늄 산화물을 사용하여 형성되는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  29. 제20항에 있어서, 상기 제1 식각 저지층과 상기 제2 식각 저지층 사이에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  30. 제29항에 있어서, 상기 버퍼층은 산화물을 사용하여 형성되는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  31. 제30항에 있어서, 상기 버퍼층은 BPSG, PSG, PE-TEOS 및 HDP-CVD 산화물로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 형성되는 것을 특징으로 하는 식각 저지 구조물의 제조 방법.
  32. 반도체 장치의 식각 저지층으로 사용되며, 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖도록 열처리된 금속 산화물층.
  33. 제32항에 있어서, 하프늄 산화물 또는 알루미늄 산화물을 포함하는 것을 특징으로 하는 열처리된 금속 산화물층.
  34. 제1 절연막 및 상기 제1 절연막에 매립된 도전성 구조물이 형성된 반도체 기판;
    상기 제1 절연막 및 상기 도전성 구조물 상에 형성되며, 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖도록 열처리된 금속 산화물층을 포함하는 식각 저지 구조물;
    상기 식각 저지 구조물 상에 형성된 층간 절연막; 및
    상기 층간 절연막 및 상기 식각 저지 구조물을 관통하여 상기 도전성 구조물에 접촉되는 패드를 포함하는 반도체 장치.
  35. 제34항에 있어서, 상기 도전성 구조물은 콘택 영역, 도전성 패드, 도전성 패턴 및 게이트 구조물 중 적어도 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 장치.
  36. 제34항에 있어서, 상기 제1 절연막과 상기 식각 저지 구조물 사이에 형성된 제2 절연막을 더 포함하며, 상기 패드는 상기 제2 절연막을 관통하여 형성되는 것을 특징으로 하는 반도체 장치.
  37. 제34항에 있어서, 상기 층간 절연막은 산화물 또는 질화물로 이루어진 것을 특징으로 하는 반도체 장치.
  38. 삭제
  39. 제38항에 있어서, 상기 금속 산화물층은 200∼900℃의 온도에서 열처리된 하프늄 산화물막 및 알루미늄 산화물막 중 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 장치.
  40. 제38항에 있어서, 상기 식각 저지 구조물은 상기 도전성 구조물 및 상기 제1 절연막과 상기 열처리된 금속 산화물층 사이에 형성된 질화물층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  41. 제38항에 있어서, 상기 식각 저지 구조물은 상기 질화물층과 상기 금속 산화물층 사이에 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  42. 제1 절연막 및 도전성 구조물을 포함하는 반도체 기판;
    상기 제1 절연막 및 상기 도전성 구조물 상에 형성된 제1 식각 저지층 및 상기 제1 식각 저지층 상에 형성된 제2 식각 저지층을 포함하는 식각 저지 구조물;
    상기 식각 저지 구조물 상에 형성된 층간 절연막; 및
    상기 층간 절연막 및 상기 식각 저지 구조물을 관통하여 상기 도전성 구조물에 접촉되는 패드를 포함하며,
    상기 제1 및 제2 식각 저지층 중 적어도 하나는 열처리된 금속 산화물로 이루어진 것을 특징으로 하는 반도체 장치.
  43. 제42항에 있어서, 상기 제1 및 제2 식각 저지층은 각기 열처리된 하프늄 산화물 또는 열처리된 알루미늄 산화물로 구성된 것을 특징으로 하는 반도체 장치.
  44. 제42항에 있어서, 상기 제1 식각 저지층은 질화물로 구성되며, 상기 제2 식각 저지층은 열처리된 하프늄 산화물 또는 열처리된 알루미늄 산화물로 구성된 것을 특징으로 하는 반도체 장치.
  45. 제42항에 있어서, 상기 제1 식각 저지층과 상기 제2 식각 저지층 사이에 형 성되며 산화물로 이루어진 버퍼층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  46. 제42항에 있어서, 상기 제1 식각 저지층과 상기 제1 절연막 및 상기 도전성 구조물 사이에 형성된 제2 절연막을 더 포함하며, 상기 패드는 상기 제2 절연막을 관통하여 상기 도전성 구조물에 접촉되는 것을 특징으로 하는 반도체 장치.
  47. 제46항에 있어서, 상기 층간 절연막은 산화물 또는 질화물로 이루어지며, 상기 제1 식각 저지층 및 상기 제2 식각 저지층 중 적어도 하나는 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖는 것을 특징으로 하는 반도체 장치.
  48. 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막에 매립되는 도전성 구조물을 형성하는 단계;
    상기 반도체 기판 상으로 금속 원소를 포함하는 전구체를 도입하여 상기 제1 절연막 및 상기 도전성 구조물 상에 금속층을 형성하는 단계;
    산화제를 사용하여 상기 금속층을 산화시켜 금속 산화물층을 형성하고, 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖도록 상기 금속 산화물층을 열처리하여 식각 저지 구조물을 형성하는 단계;
    상기 식각 저지 구조물 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 및 상기 식각 저지 구조물을 관통하여 상기 도전성 구조물에 접촉되는 패드를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  49. 제48항에 있어서, 상기 식각 저지 구조물을 형성하는 단계는,
    상기 제1 절연막 및 상기 도전성 패드 상에 하프늄 산화물층 또는 알루미늄 산화물층을 형성하는 단계; 및
    상기 하프늄 산화물층 또는 알루미늄 산화물층을 200∼900℃의 온도에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제48항에 있어서, 상기 패드를 형성하는 단계는,
    상기 층간 절연막을 부분적으로 식각하여 상기 식각 저지 구조물을 노출시키는 예비 콘택홀을 형성하는 단계;
    상기 노출된 식각 저지 구조물을 식각하여 상기 도전성 구조물을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매립하는 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 제50항에 있어서, 상기 예비 콘택홀을 형성하는 단계는 산화막의 식각을 위한 식각 용액 또는 질화막의 식각을 위한 식각 용액을 사용하는 습식 식각 공정을 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제51항에 있어서, 상기 콘택홀을 형성하는 단계는 건식 식각 공정을 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 제52항에 있어서, 상기 건식 식각 공정은 불화탄소 또는 불화수소를 함유하는 식각 가스를 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 제48항에 있어서, 상기 식각 저지 구조물을 형성하는 단계는 상기 제1 절연막 및 상기 도전성 구조물과 상기 열처리된 금속 산화물층 사이에 질화물층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  55. 제54항에 있어서, 상기 패드를 형성하는 단계는,
    상기 층간 절연막을 부분적으로 식각하여 상기 열처리된 금속 산화물층을 노출시키는 단계;
    상기 노출된 열처리된 금속 산화물층을 부분적으로 식각하여 상기 질화물층을 노출시키는 단계;
    상기 노출된 질화물층을 부분적으로 식각하여 상기 도전성 구조물을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매립하는 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  56. 제55항에 있어서, 상기 층간 절연막을 부분적으로 식각하는 단계는 산화막의 식각을 위한 식각 용액 또는 질화막의 식각을 위한 식각 용액을 사용하는 습식 식각 공정을 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  57. 제56항에 있어서, 상기 열처리된 금속 산화물층을 부분적으로 식각하는 단계는 건식 식각 공정을 이용하여 수행되며, 상기 질화물층을 식각하는 단계는 습식 식각 공정을 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  58. 제57항에 있어서, 상기 건식 식각 공정은 불화탄소 또는 불화수소를 함유하는 식각 가스를 사용하여 수행되며, 상기 습식 식각 공정은 인산을 함유하는 식각 용액을 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  59. 제54항에 있어서, 상기 식각 저지 구조물을 형성하는 단계는 상기 열처리된 금속 산화물층과 상기 질화물층 사이에 버퍼층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  60. 제59항에 있어서, 상기 패드를 형성하는 단계는,
    상기 층간 절연막을 부분적으로 식각하여 상기 열처리된 금속 산화물층을 노출시키는 단계;
    상기 노출된 열처리된 금속 산화물층을 부분적으로 식각하여 상기 버퍼층을 노출시키는 단계;
    상기 노출된 버퍼층을 부분적으로 식각하여 상기 질화물층을 노출시키는 단계;
    상기 질화물층을 부분적으로 식각하여 상기 도전성 구조물을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매립하는 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  61. 제60항에 있어서, 상기 층간 절연막을 부분적으로 식각하는 단계는 산화막의 식각을 위한 식각 용액 또는 질화막의 식각을 위한 식각 용액을 사용하는 습식 식각 공정을 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  62. 제61항에 있어서, 상기 열처리된 금속 산화물층을 부분적으로 식각하는 단계는 제1 식각 공정을 이용하여 수행되고, 상기 버퍼층을 부분적으로 식각하는 단계는 제2 식각 공정을 이용하여 수행되며, 상기 질화물층을 부분적으로 식각하는 단계는 제3 식각 공정을 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  63. 제62항에 있어서, 상기 제1 식각 공정은 불화탄소 또는 불화수소를 함유하는 식각 가스를 사용하는 건식 식각 공정이고, 상기 제2 식각 공정은 불화탄소 또는 불화수소를 함유하는 식각 가스를 사용하는 건식 식각 공정 또는 산화막을 식각하는 식각 용액을 사용하는 습식 식각 공정이며, 상기 제3 식각 공정은 인산을 함유하는 식각 용액을 사용하는 습식 식각 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  64. 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막에 매립되는 도전성 구조물을 형성하는 단계;
    상기 절연막 및 상기 도전성 구조물 상에 제1 식각 저지층 및 제2 식각 저지층을 포함하며, 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖는 식각 저지 구조물을 형성하는 단계;
    상기 식각 저지 구조물 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 및 상기 식각 저지 구조물을 관통하여 상기 도전성 구조물에 접촉되는 패드를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  65. 제64항에 있어서, 상기 제1 식각 저지층은 질화물을 사용하여 형성되며, 상기 제2 식각 저지층은 상기 제1 식각 저지층 상에 금속 산화물막을 형성한 후 상기 금속 산화물막을 열처리하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  66. 제65항에 있어서, 상기 패드를 형성하는 단계는,
    상기 층간 절연막을 부분적으로 식각하여 상기 제2 식각 저지층을 노출시키는 단계;
    상기 노출된 제2 식각 저지층을 제1 식각 공정으로 부분적으로 식각하여 상 기 제1 식각 저지층을 노출시키는 단계;
    상기 노출된 제1 식각 저지층을 제2 식각 공정으로 부분적으로 식각하여 도전성 구조물을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매립하는 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  67. 제66항에 있어서, 상기 제1 식각 공정은 불화수소 또는 불화탄소를 함유하는 식각 가스를 사용하는 건식 식각 공정이며, 상기 제2 식각 공정은 인산을 포함하는 식각 용액을 사용하는 습식 식각 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  68. 콘택 영역이 형성된 기판;
    상기 콘택 영역에 접촉되는 도전성 패드;
    상기 도전성 패드를 매립하는 층간 절연막;
    상기 층간 절연막 상에 형성되며, 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖도록 열처리된 적어도 하나의 금속 산화물층을 포함하는 식각 저지 구조물;
    상기 식각 저지 구조물을 관통하여 상기 도전성 패드에 접촉되는 스토리지 전극;
    상기 스토리지 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 반도체 장치.
  69. 반도체 기판에 콘택 영역을 형성하는 단계;
    상기 반도체 기판 상에 상기 콘택 영역에 접촉되는 도전성 패드를 형성하는 단계;
    상기 반도체 기판 상에 상기 도전성 패드를 매립하는 층간 절연막을 형성하는 단계;
    상기 반도체 기판 상으로 금속 원소를 포함하는 전구체를 도입하여 상기 층간 절연막 상에 적어도 하나의 금속층을 형성하는 단계;
    산화제를 사용하여 상기 금속층을 산화시켜 금속 산화물층을 형성하는 단계;
    산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖도록 상기 금속 산화물층을 열처리하여 상기 층간 절연막 상에 적어도 하나의 식각 저지 구조물을 형성하는 단계;
    상기 식각 저지 구조물 상에 적어도 하나의 몰드막을 형성하는 단계;
    상기 몰드막을 부분적으로 식각하여 상기 식각 저지 구조물을 노출시키는 예비 콘택홀을 형성하는 단계;
    상기 노출된 식각 저지 구조물을 부분적으로 식각하여 상기 도전성 패드를 노출시키는 콘택홀을 형성하는 단계;
    상기 노출된 도전성 패드 및 상기 콘택홀의 내벽 상에 스토리지 전극을 형성하는 단계;
    상기 몰드막을 제거하는 단계;
    상기 스토리지 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  70. 콘택 영역이 형성된 기판;
    상기 콘택 영역에 접촉되는 도전성 패드;
    상기 도전성 패드를 매립하는 층간 절연막;
    상기 층간 절연막 상에 형성되는 제1 식각 저지층 및 상기 제1 식각 저지층 상에 형성되는 제2 식각 저지층을 포함하며, 상기 제1 식각 저지층 및 상기 제2 식각 저지층 중 하나 이상은 산화막을 식각하는 식각 용액 및 질화막을 식각하는 식각 용액에 대하여 내성을 갖는 식각 저지 구조물;
    상기 식각 저지 구조물을 관통하여 상기 도전성 패드에 접촉되는 스토리지 전극;
    상기 스토리지 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 반도체 장치.
  71. 제70항에 있어서, 상기 식각 저지 구조물은 상기 제1 식각 저지층과 상기 제2 식각 저지층 사이에 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  72. 반도체 기판 상에 콘택 영역을 형성하는 단계;
    상기 기판 상에 상기 콘택 영역에 접촉되는 도전성 패드를 형성하는 단계;
    상기 기판 상에 상기 도전성 패드를 매립하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 적어도 하나가 산화막을 식각하는 식각 용액 및 질화 막을 식각하는 식각 용액에 대하여 내성을 갖는 제1 식각 저지층 및 제2 식각 저지층을 포함하는 식각 저지 구조물을 형성하는 단계;
    상기 식각 저지 구조물 상에 적어도 하나의 몰드막을 형성하는 단계;
    상기 몰드막을 부분적으로 식각하여 상기 식각 저지 구조물을 노출시키는 예비 콘택홀을 형성하는 단계;
    상기 노출된 식각 저지 구조물을 부분적으로 식각하여 상기 도전성 패드를 노출시키는 콘택홀을 형성하는 단계;
    상기 노출된 도전성 패드 및 상기 콘택홀의 내벽 상에 스토리지 전극을 형성하는 단계;
    상기 몰드막을 제거하는 단계;
    상기 스토리지 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  73. 제72항에 있어서, 상기 식각 저지 구조물을 형성하는 단계는 상기 제1 식각 저지층과 상기 제2 식각 저지층 사이에 버퍼층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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