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KR100382732B1 - 반도체 소자의 실린더형 커패시터 제조 방법 - Google Patents

반도체 소자의 실린더형 커패시터 제조 방법 Download PDF

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KR100382732B1
KR100382732B1 KR10-2001-0001353A KR20010001353A KR100382732B1 KR 100382732 B1 KR100382732 B1 KR 100382732B1 KR 20010001353 A KR20010001353 A KR 20010001353A KR 100382732 B1 KR100382732 B1 KR 100382732B1
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Abstract

반도체 소자의 실린더형 커패시터 제조 방법을 개시한다. 본 발명에서는, 도전 영역이 형성된 반도체 기판상에 제1 절연막, 제1 식각저지막, 제2 절연막 및 제2 식각저지막을 순차적으로 형성한다. 제1 절연막의 일부 표면을 노출시키는 스토리지 노드 홀이 형성되도록 제2 식각저지막, 제2 절연막 및 제1 식각저지막의 일부를 식각하여 제2 식각저지막 패턴, 제2 절연막 패턴 및 제1 식각저지막 패턴을 형성한다. 스토리지 노드 홀의 내벽상에 스페이서를 형성한다. 도전 영역을 노출시키는 노드 콘택 홀이 형성되도록 제2 식각저지막 패턴 및 스페이서를 마스크로 하여 노출된 제1 절연막을 식각하여 제1 절연막 패턴을 형성한다. 제2 식각저지막 패턴 및 스페이서를 제거하고, 제1 식각저지막 패턴, 제1 절연막 패턴 및 도전 영역에 접하는 하부전극을 형성한다. 다음에, 하부전극상에 유전막과 상부전극을 형성한다. 본 발명에 따르면, 공정을 단순화함으로써 생산단가가 낮은 반도체 소자의 실린더형 커패시터를 제조할 수 있다.

Description

반도체 소자의 실린더형 커패시터 제조 방법{Method for fabricating cylinder-type capacitor of semiconductor device}
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 반도체 소자의 실린더형 커패시터 제조 방법에 관한 것이다.
반도체 소자 중에서 특히 DRAM(Dynamic Random Access Memory)과 같은 메모리 셀의 특성은 셀 커패시터의 정전용량과 직접적인 관계가 있다. 예를 들어, 셀 커패시터의 정전용량이 증가할수록 메모리 셀의 저전압 특성 및 소프트 에러 특성 등이 향상된다.
최근 반도체 소자의 집적화에 따라 커패시터가 형성되는 단위 셀의 면적은 점점 감소하고 있는 추세이다. 따라서, 제한된 면적 내에서 커패시터의 정전용량을 증가시키기 위한 방법이 요구되고 있다.
유전막의 박막화 방법, 높은 유전율을 가지는 물질을 유전막으로 이용하는방법, 전극을 실린더형, 핀(fin)형 등으로 입체화하거나 전극 표면에 HSG(Hemispherical Grain)를 성장시켜 전극의 유효면적을 늘리는 방법 등이 제안된 바 있다.
이하에서는, 도 1 내지 도 5를 참조하여 종래의 반도체 소자의 실린더형 커패시터 제조 방법을 설명한다. 도면에서 동일한 부호는 동일한 층 및 요소를 지칭한다.
도 1을 참조하면, 도전 영역(110)이 형성된 반도체 기판(100)상에 제1 절연막(120)을 형성한다. 상기 도전 영역(110)에 대응하는 위치에 제1 개구부(A)를 갖는 제1 포토레지스트 패턴(122)을 상기 제1 절연막(120)상에 형성한다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴(122)을 마스크로 사용하여 상기 제1 절연막(120)의 노출 부분을 식각함으로써, 상기 도전 영역(110)을 노출시키는 콘택 홀(125)을 갖는 제1 절연막 패턴(120a)을 형성한다. 상기 제1 포토레지스트 패턴(122)을 제거한 다음, 상기 콘택 홀(125)을 매립하는 제1 도전층(130)을 형성한다.
도 3을 참조하면, 상기 제1 절연막 패턴(120a)의 상부 표면이 드러날 때까지 도 2에 나타낸 결과물의 상부 표면을 평탄화시켜서 콘택 플러그(130a)를 형성한다. 상기 제1 절연막 패턴(120a) 및 콘택 플러그(130a)의 상부 표면에 식각저지막(140)과 제2 절연막(150)을 순차적으로 형성한다. 상기 콘택 플러그(130a)에 대응하는 위치에 제2 개구부(B)를 갖는 제2 포토레지스트 패턴(152)을 상기 제2 절연막(150)상에 형성한다.
도 4를 참조하면, 상기 제2 포토레지스트 패턴(152)을 마스크로 사용하여 상기 제2 절연막(150) 및 식각저지막(140)을 식각함으로써, 상기 콘택 플러그(130a)의 상부 표면을 노출시키는 스토리지 노드 홀(155)을 갖는 제2 절연막 패턴(150a) 및 식각저지막 패턴(140a)을 형성한다. 상기 제2 포토레지스트 패턴(152)을 제거한 다음, 상기 스토리지 노드 홀(155)이 완전히 매립되지 않을 정도의 두께를 가지는 제2 도전층(160)을 형성한다.
도 5를 참조하면, 상기 제2 도전층(160)의 상부 및 제2 절연막 패턴(150a)을 제거하여 분리된 스토리지 노드(160a)를 형성한다. 상기 스토리지 노드(160a)상에 유전막(180)과 상부전극(190)을 형성한다.
상술한 종래 방법에 의하면, 콘택 플러그와 스토리지 노드를 형성하기 위해서는, 도 1 및 도 3을 참조하여 설명한 바와 같이 2회의 포토리소그래피 공정이 필요하다. 그리고, 도 2와 도 4를 참조하여 설명한 바와 같이 2회의 도전층 형성 공정이 필요하다. 포토리소그래피 공정은 한계 해상력이 뛰어난 노광 설비를 사용하여야만 하는 제한이 있을 뿐만 아니라, 생산단가가 매우 높아서 생산성을 좌우하는 공정이다. 또한, 상기 도전층 형성 공정은 대개 폴리실리콘막을 확산에 의하여 형성하므로 장시간이 소요되는 공정이다.
따라서, 상술한 종래의 반도체 소자의 실린더형 커패시터 제조 방법은 공정 수가 많고 생산단가가 높다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 공정을 단순화함으로써 생산단가가낮은 반도체 소자의 실린더형 커패시터를 제조하는 방법을 제공하는 것이다.
도 1 내지 도 5는 종래의 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 제2 실시예에 따른 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위한 단면도이다.
도 16 내지 도 18은 본 발명의 제3 실시예에 따른 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 제4 실시예에 따른 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위한 단면도이다.
도 20 내지 도 24는 본 발명의 제5 실시예에 따른 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
200, 300, 400, 500, 600 : 반도체 기판, 210, 310, 610 : 활성 영역,
410, 510 : 콘택 패드,
220a, 320a, 420a, 520a, 620a : 제1 절연막 패턴,
230a, 330a, 430a, 530a, 630a : 제1 식각저지막 패턴,
651 : 실리콘산화막, 255, 655 : 스토리지 노드 홀,
260a, 660a : 스페이서, 265, 665: 노드 콘택 홀,
270a, 470a : 스토리지 노드, 370b, 570b : 하부전극,
280, 380, 480, 580 : 유전막, 290, 390, 490, 590 : 상부전극
상기 기술적 과제를 달성하기 위하여, 본 발명은 도전 영역이 형성된 반도체 기판상에 제1 절연막, 제1 식각저지막, 제2 절연막 및 제2 식각저지막을 순차적으로 형성한다. 상기 제1 절연막의 일부 표면을 노출시키는 스토리지 노드 홀이 형성되도록 상기 제2 식각저지막, 제2 절연막 및 제1 식각저지막을 식각하여 제2 식각저지막 패턴, 제2 절연막 패턴 및 제1 식각저지막 패턴을 형성한다. 상기 스토리지 노드 홀의 내벽상에 스페이서를 형성한다. 상기 도전 영역을 노출시키는 노드 콘택 홀이 형성되도록 상기 제2 식각저지막 패턴 및 스페이서를 마스크로 하여 노출된 상기 제1 절연막을 식각하여 제1 절연막 패턴을 형성한다. 상기 제2 식각저지막 패턴 및 스페이서를 제거한 다음에, 상기 제1 식각저지막 패턴, 제1 절연막 패턴 및 도전 영역에 접하는 하부전극을 형성한다. 상기 하부전극상에 유전막과 상부전극을 형성한다.
본 발명에 있어서, 상기 도전 영역은 상기 반도체 기판 표면에 존재하는 활성 영역 또는 상기 반도체 기판의 상부에 존재하는 콘택 패드일 수 있다.
본 발명에 있어서, 상기 반도체 기판상에 형성된 인접하는 2개의 게이트 전극에 의해서 자기 정렬되는 콘택 패드를 형성하는 단계를 더 포함하고, 상기 도전 영역은 상기 콘택 패드일 수 있다. 이 때, 상기 콘택 패드를 형성하는 단계는 반도체 기판상에 복수개의 게이트 전극을 형성하는 단계, 상기 복수개의 게이트 전극 사이의 공간을 완전히 매립하는 층간절연막을 형성하는 단계, 상기 층간절연막을패터닝하여 인접하는 2개의 상기 게이트 전극 사이에서 상기 반도체 기판의 표면을 노출시키는 콘택 홀을 형성하는 단계 및 상기 콘택 홀내에 도전 물질을 매립하는 단계를 포함할 수 있다. 상기 게이트 전극은 폴리실리콘층상에 실리사이드층이 형성된 폴리사이드 구조로 형성할 수 있다. 상기 층간절연막은 BPSG(Boron Phosphorus Silicate Glass)막, SOG(Spin On Glass)막, USG(Undoped Silicate Glass)막, HDP-CVD(High Density Plasma-Chemical Vapor Deposition)법을 이용하여 형성한 실리콘산화막, 및 PE-CVD(Plasma Enhanced-CVD)법 이용하여 형성한 TEOS(tetraethylorthosilicate)막으로 이루어지는 군에서 선택되는 어느 하나일 수 있다.
본 발명에 있어서, 상기 제2 식각저지막상에 실리콘산화막을 형성하고, 상기 스토리지 노드 홀을 형성하기 위하여 상기 실리콘산화막의 일부를 식각하여 실리콘산화막 패턴을 형성하며, 상기 노드 콘택 홀을 형성하는 동안 상기 실리콘산화막 패턴을 제거하는 단계를 더 포함할 수 있다. 이 때, 상기 실리콘산화막은 PE-CVD법을 이용하여 형성한 실리콘산화막 또는 고온산화막(High Temperature Oxide)일 수 있다.
본 발명에 있어서, 상기 제1 절연막으로서 실리콘산화막을 HDP-CVD법에 의하여 형성할 수 있고, 상기 제2 절연막으로서 TEOS막을 PE-CVD법에 의하여 형성할 수 있으며, 상기 제1 식각저지막 및 제2 식각저지막으로서 각각 실리콘질화막을 LP-CVD(Low Pressure-CVD)법에 의하여 형성할 수 있다.
본 발명에 있어서, 상기 제1 절연막의 두께는 8000Å ~ 12000Å일 수 있고,상기 제2 절연막의 두께는 5000Å ~ 20000Å일 수 있으며, 상기 제1 식각저지막 및 제2 식각저지막의 두께는 각각 300Å ~ 500Å일 수 있다.
본 발명에 있어서, 상기 스페이서를 형성하는 단계는 상기 스토리지 노드 홀이 완전히 매립되지 않을 정도의 두께를 가지는 제3 절연막을 형성하는 단계 및 상기 제3 절연막을 에치 백(etch back)하는 단계를 포함할 수 있다. 이 때, 상기 제3 절연막으로서 실리콘질화막 또는 실리콘산화질화막을 PE-CVD법에 의하여 형성할 수 있다.
본 발명에 있어서, 상기 제2 식각저지막 패턴 및 스페이서를 제거하는 단계는 상기 제2 식각저지막 패턴을 제거한 후에 상기 스페이서를 제거하거나, 상기 제2 식각저지막 패턴과 상기 스페이서를 동시에 제거하는 방식으로 이루어진다.
본 발명에 있어서, 상기 제2 식각저지막 패턴 및 스페이서를 제거하는 단계는 과산화수소, 물 및 불산의 혼합액을 이용한 습식식각법에 의하여 행할 수 있다.
본 발명에 있어서, 상기 하부전극을 형성하는 단계는 상기 노드 콘택 홀이 형성된 결과물 전체 표면에 상기 스토리지 노드 홀 및 노드 콘택 홀이 완전히 매립되지 않을 정도의 두께를 가지는 도전층을 형성하는 단계 및 상기 도전층의 상부 및 제2 절연막 패턴을 제거하여 각각 분리된 복수개의 스토리지 노드를 형성하는 단계를 포함할 수 있다. 상기 도전층으로서 폴리실리콘막을 확산에 의하여 형성할 수 있다. 상기 스토리지 노드를 형성하는 단계는 상기 도전층상에 상기 스토리지 노드 홀 및 노드 콘택 홀을 완전히 매립하는 산화막을 형성하는 단계, 상기 제2 절연막 패턴이 노출되도록 상기 산화막의 일부 및 도전층의 상부를 제거하는 단계 및상기 스토리지 노드 홀 및 노드 콘택 홀을 매립하는 상기 산화막과, 상기 제2 절연막 패턴을 습식식각법으로 제거하는 단계를 포함할 수 있다. 이 때, 상기 산화막은 USG막, BPSG막, 실리콘산화막과 USG막으로 이루어지는 복합산화막 및 실리콘산화막과 BPSG막으로 이루어지는 복합산화막으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하다.
본 발명에 있어서, 상기 하부전극을 형성하는 단계는 상기 스토리지 노드의 표면에 HSG를 형성하는 단계를 더 포함할 수 있다.
본 발명에 있어서, 상기 유전막은 Al2O3막, Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막 및 BaTiO3(BTO)막으로 이루어지는 군에서 선택되는 어느 하나일 수 있다. 대신에, 상기 유전막은 실리콘산화막, 실리콘질화막 및 실리콘산화막으로 이루어지는 삼중막, 또는 실리콘질화막 및 실리콘산화막으로 이루어지는 이중막일 수 있다.
본 발명에 있어서, 상기 상부전극으로서 폴리실리콘막을 확산에 의하여 형성할 수 있다.
본 발명에 의하면, 포토리소그래피 공정과 도전층 형성 공정을 각각 1회씩만 수행한다. 따라서, 공정이 단순화되어 생산성 향상 및 원가 절감을 도모할 수 있다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
제1 실시예
도 6 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위한 단면도들이다.
먼저 도 6을 참조하면, 반도체 기판(200)상에 게이트 절연막(201)을 개재시켜 상부에는 캡핑층(203), 측벽에는 게이트용 스페이서(204)가 형성된 게이트 전극(205)을 형성한다. 상기 게이트 전극(205)이 형성된 반도체 기판(200)에 불순물을 이온 주입하여 상기 반도체 기판(200) 표면에 활성 영역(210, 210')을 형성한다. 상기 활성 영역(210, 210')이 형성된 결과물상에 제1 절연막(220), 제1 식각저지막(230), 제2 절연막(240) 및 제2 식각저지막(250)을 순차적으로 형성한다.
상기 제1 절연막(220)과 제2 절연막(240)은 동일한 막질이어도 무방하나, 상기 제2 절연막(240)은 스토리지 노드 분리시에 쉽게 제거될 수 있도록 상기 제1 절연막(220)보다 식각선택비가 큰 막질로 형성한다. 예를 들어, 상기 제1 절연막(220)으로서 실리콘산화막을 HDP-CVD법에 의하여 형성하고, 상기 제2 절연막(240)으로서 TEOS막을 PE-CVD법에 의하여 형성한다.
상기 제1 절연막(220)의 두께는 형성하고자 하는 소자의 배치 설계를 고려하여 결정하는데, 8000Å ~ 12000Å으로 할 수 있다. 상기 제2 절연막(240)의 두께는 설계하고자 하는 스토리지 노드의 높이를 고려하여 스토리지 노드의 높이와 동일하거나 그 이상의 두께로 형성하는데, 5000Å ~ 20000Å의 두께로 할 수 있다.
상기 제1 식각저지막(230) 및 제2 식각저지막(250)으로서 각각 실리콘질화막을 LP-CVD법에 의하여 형성하는 것이 바람직하다. 상기 제1 식각저지막(230) 및 제2 식각저지막(250)의 두께는 각각 상기 제2 절연막(240) 및 제1 절연막(220)이 식각되지 않도록, 식각저지 기능을 수행할 수 있는 정도이면 된다. 예를 들어, 상기 제1 식각저지막(230) 및 제2 식각저지막(250)의 두께는 각각 300Å ~ 500Å으로 할 수 있다.
도 7을 참조하면, 상기 활성 영역(210, 210') 중 어느 하나의 활성 영역(210)에 대응하는 위치에 폭 W21인 개구부를 갖는 포토레지스트 패턴(252)을 상기 제2 식각저지막(250)상에 형성한다. 상기 포토레지스트 패턴(252)을 마스크로 하여 상기 제2 식각저지막(250), 제2 절연막(240) 및 제1 식각저지막(230)을 식각함으로써, 상기 제1 절연막(220)의 일부 표면을 노출시키는 스토리지 노드 홀(255)이 형성되도록 제2 식각저지막 패턴(250a), 제2 절연막 패턴(240a) 및 제1 식각저지막 패턴(230a)을 형성한다.
도 8을 참조하면, 상기 포토레지스트 패턴(252)을 제거한 후, 상기 스토리지 노드 홀(255)이 완전히 매립되지 않을 정도의 두께를 가지는 제3 절연막(260)을 형성한다. 이 때, 상기 제3 절연막(260)으로서 실리콘질화막 또는 실리콘산화질화막을 PE-CVD법에 의하여 형성한다. 상기 제3 절연막(260)의 두께는 상기 제1 절연막(220)내에 형성될 노드 콘택 홀의 폭을 고려하여 결정한다.
도 9를 참조하면, 상기 제3 절연막(260)을 에치 백하여 상기 스토리지 노드 홀(255)의 내벽상에 스페이서(260a)를 형성한다. 이 때, 상기 제1 절연막(220)의 상부 표면이 폭 W22(W22<W21)만큼 노출된다.
도 10을 참조하면, 상기 제2 식각저지막 패턴(250a) 및 스페이서(260a)를 마스크로 하여 노출된 상기 제1 절연막(220)을 식각함으로써, 상기 활성 영역(210)의 일부 표면이 노출되는 노드 콘택 홀(265)을 갖는 제1 절연막 패턴(220a)을 형성한다.
도 11을 참조하면, 상기 제2 식각저지막 패턴(250a) 및 스페이서(260a)를 제거한다. 상기 제2 식각저지막 패턴(250a)은 도 9 및 도 10을 참조하여 설명한 공정 중에 소모되어 없어질 수도 있다. 만약 도 9 및 도 10을 참조하여 설명한 공정 후에도 상기 제2 식각저지막 패턴(250a)이 남아있다면, 상기 스페이서(260a)를 제거할 때 함께 제거한다. 즉, 상기 제2 식각저지막 패턴(250a) 및 스페이서(260a)를 제거하는 단계는 상기 제2 식각저지막 패턴(250a)을 제거한 후에 상기 스페이서(260a)를 제거하는 방식 또는, 상기 제2 식각저지막 패턴(250a)과 상기 스페이서(260a)를 동시에 제거하는 방식으로 이루어진다. 상기 제1 절연막패턴(220a), 제2 절연막 패턴(240a) 및 반도체 기판(200)에 비해 상기 스페이서(260a)에 대한 식각선택비가 우수한 식각액 혹은 식각가스를 사용하는 것이 바람직하다. 예를 들어, 과산화수소, 물 및 불산이 포함된 식각액을 사용한 습식식각법에 의할 수 있다. 식각액 혹은 식각가스의 식각선택비가 우수하지 않아 상기 제2 절연막 패턴(240a)이 식각될 경우, 스토리지 노드의 높이가 낮아져 정전용량 저하를 초래할 우려가 있다.
도 12를 참조하면, 도 11에 나타낸 결과물 전체 표면에 상기 스토리지 노드 홀(255) 및 노드 콘택 홀(265)이 완전히 매립되지 않을 정도의 두께를 가지는 도전층(270)을 형성한다. 상기 도전층(270)으로서 폴리실리콘막을 확산에 의하여 형성하는 것이 바람직하다. 상기 도전층(270)상에 상기 스토리지 노드 홀(255) 및 노드 콘택 홀(265)을 완전히 채우는 산화막(280)을 형성한다. 이 때, 상기 산화막(280)은 USG막, BPSG막, 실리콘산화막과 USG막으로 이루어지는 복합산화막 및 실리콘산화막과 BPSG막으로 이루어지는 복합산화막으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하다. USG막 또는 BPSG막을 형성하기 전에 식각내성이 우수한 실리콘산화막을 형성하여, 실리콘산화막과 USG막으로 이루어지는 복합산화막 또는 실리콘산화막과 BPSG막으로 이루어지는 복합산화막으로 상기 산화막(280)을 형성하면, 상기 활성 영역(210)을 식각으로부터 보호할 수 있다.
도 13을 참조하면, 도 12에 나타낸 결과물의 상부 표면을 에치 백 또는 CMP(Chemical Mechanical Polishing)하여 상기 제2 절연막 패턴(240a)이 노출되도록 상기 산화막(280)의 일부 및 도전층(270)의 상부를 제거한다. 상기 스토리지 노드 홀(255) 및 노드 콘택 홀(265)을 채우는 상기 산화막(280)과, 상기 제2 절연막 패턴(240a)을 습식식각법으로 제거하여 분리된 스토리지 노드(270a)를 형성한다. 상기 스토리지 노드(270a)는 실린더형 커패시터의 하부전극이 된다.
도 14를 참조하면, 상기 스토리지 노드(270a)상에 유전막(280)과 상부전극(290)을 형성한다. 상기 유전막(280)은 예를 들어, Al2O3막, Ta2O5막, STO막, BST막, PbTiO3막, PZT막, SBT막, (Pb,La)(Zr,Ti)O3막 및 BTO막으로 이루어지는 군에서 선택되는 어느 하나로 형성한다. 대신에, 실리콘산화막, 실리콘질화막 및 실리콘산화막으로 이루어지는 삼중막, 또는 실리콘질화막 및 실리콘산화막으로 이루어지는 이중막으로 형성할 수도 있다. 상기 상부전극(290)으로서 폴리실리콘막을 확산에 의하여 형성한다.
상술한 본 실시예에 따르면, 포토리소그래피 공정과 도전층 형성 공정을 각각 1회씩 수행하므로 공정이 단순화된다. 그리고, 도 14를 도 5와 비교해 볼 때, 도 14에서는 도 5의 콘택 플러그(130a)에 해당하는 부분에까지 커패시터가 형성되므로 커패시터 전극의 유효면적이 증가된다. 따라서, 정전 용량이 향상된 커패시터를 제조할 수 있다.
제2 실시예
도 15는 본 발명의 제2 실시예에 따른 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위한 단면도이다.
도 15를 참조하면, 반도체 기판(300)상에 게이트 절연막(301)을 개재시켜 상부에는 캡핑층(303), 측벽에는 게이트용 스페이서(304)가 형성된 게이트 전극(305)을 형성한다. 상기 게이트 전극(305)이 형성된 반도체 기판(300) 표면에 활성 영역(310, 310')을 형성한다. 상기 활성 영역(310, 310')이 형성된 결과물상에 제1 절연막 패턴(320a), 제1 식각저지막 패턴(330a)을 형성한다. 상기 제1 식각저지막 패턴(330a), 제1 절연막 패턴(320a) 및 활성 영역(310)에 접하는 스토리지 노드를 형성한다. 정전용량의 향상을 위하여 상기 스토리지 노드 표면에 HSG를 형성하여 하부전극(370b)을 완성한다. 상기 하부전극(370b)상에 유전막(380)과 상부전극(390)을 형성한다. 상기 HSG 형성 공정을 제외하고는 상기 제1 실시예와 동일하므로 설명을 생략한다.
제3 실시예
도 16 내지 도 18은 본 발명의 제3 실시예에 따른 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 16을 참조하면, 반도체 기판(400)상에 복수개의 게이트 전극(405)을 형성한다. 상기 게이트 전극(405) 아래에는 게이트 절연막(401)을 개재시킨다. 상기 게이트 전극(405) 상부에 캡핑층(403), 측벽에는 게이트용 스페이서(404)를 형성한다. 상기 게이트 전극(405)은 폴리실리콘층(405a)위에 실리사이드층(405b), 예컨대 텅스텐 실리사이드층이 형성된 폴리사이드 구조로 형성할 수 있다. 상기 복수개의 게이트 전극(405) 사이의 공간을 완전히 매립하는 층간절연막(407)을 형성한다. 상기 층간절연막(407)으로서 BPSG막, SOG막, USG막, HDP-CVD법을 이용하여 형성한 실리콘산화막, 또는 PE-CVD법을 이용하여 형성한 TEOS막을 형성할 수 있다.
도 17을 참조하면 상기 층간절연막(407)상에 포토레지스트 패턴(미도시)을 형성하고 이를 마스크로 하여 상기 층간절연막(407)을 패터닝한다. 이로써, 인접하는 2개의 상기 게이트 전극(405) 사이에서 상기 반도체 기판(400)의 표면을 노출시키는 콘택 홀(H)을 갖는 층간절연막 패턴(407a)이 형성된다. 상기 콘택 홀(H)내에 도전 물질을 매립하여 콘택 패드(410)를 형성한다.
도 18을 참조하면, 상기 콘택 패드(410)가 형성된 결과물상에 제1 절연막 패턴(420a), 제1 식각저지막 패턴(430a)을 형성한다. 상기 제1 식각저지막 패턴(430a), 제1 절연막 패턴(420a) 및 콘택 패드(410)에 접하는 스토리지 노드(470a)를 형성한다. 상기 스토리지 노드(470a)상에 유전막(480)과 상부전극(490)을 형성한다. 본 실시예는 실린더형 커패시터가 상기 콘택 패드(410)에 접하여 형성된다는 점을 제외하고는 상기 제1 실시예와 동일하므로 설명을 생략한다.
제4 실시예
도 19는 본 발명의 제4 실시예에 따른 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위한 단면도이다.
도 19를 참조하면, 반도체 기판(500)상에 게이트 절연막(501)을 개재시켜 상부에는 캡핑층(503), 측벽에는 게이트용 스페이서(504)가 형성된 게이트 전극(505)을 복수개 형성한다. 상기 게이트 전극(505)은 폴리실리콘층(505a)상에 실리사이드층(505b), 예컨대 텅스텐 실리사이드층이 형성된 폴리사이드 구조로 형성한다. 상기 게이트 전극(505)이 형성된 결과물상에 층간절연막 패턴(507a) 및 콘택패드(510)를 형성한다. 상기 콘택 패드(510)가 형성된 결과물상에 제1 절연막 패턴(520a), 제1 식각저지막 패턴(530a)을 형성한다. 상기 제1 식각저지막 패턴(530a), 제1 절연막 패턴(520a) 및 콘택 패드(510)에 접하는 스토리지 노드를 형성한다. 정전용량의 향상을 위하여 상기 스토리지 노드 표면에 HSG를 형성하여 하부전극(570b)을 완성한다. 상기 하부전극(570b)상에 유전막(580)과 상부전극(590)을 형성한다. 본 실시예는 상기 HSG 형성 공정을 제외하고는 상기 제3 실시예와 동일하므로 설명을 생략한다.
제5 실시예
도 20 내지 도 24는 본 발명의 제5 실시예에 따른 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 반도체 기판(600)상에 게이트 절연막(601)을 개재시켜 상부에는 캡핑층(603), 측벽에는 게이트용 스페이서(604)가 형성된 게이트 전극(605)을 형성한다. 상기 게이트 전극(605)이 형성된 반도체 기판(600) 표면에 활성 영역(610, 610')을 형성한다. 상기 활성 영역(610, 610')이 형성된 결과물상에 제1 절연막(620), 제1 식각저지막(630), 제2 절연막(640) 및 제2 식각저지막(650)을 순차적으로 형성한다. 상기 제2 식각저지막(650)상에 실리콘산화막(651)을 형성한다. 이 때, 상기 실리콘산화막(651)은 PE-CVD법을 이용하여 형성한 실리콘산화막 또는 고온산화막일 수 있다.
도 21을 참조하면, 상기 활성 영역(610, 610') 중 어느 하나의 활성 영역(610)에 대응하는 위치에 폭 W31인 개구부를 갖는 포토레지스트 패턴(652)을 상기 실리콘산화막(651)상에 형성한다. 상기 포토레지스트 패턴(652)을 마스크로 사용하여 상기 실리콘산화막(651), 제2 식각저지막(650), 제2 절연막(640) 및 제1 식각저지막(630)을 식각함으로써, 상기 제1 절연막(620)의 일부 표면을 노출시키는 스토리지 노드 홀(655)을 갖는 실리콘산화막 패턴(651a), 제2 식각저지막 패턴(650a), 제2 절연막 패턴(640a) 및 제1 식각저지막 패턴(630a)을 형성한다.
도 22를 참조하면, 상기 포토레지스트 패턴(652)을 제거한 후, 상기 스토리지 노드 홀(655)이 완전히 매립되지 않을 정도의 두께를 가지는 제3 절연막(660)을 형성한다. 이 때, 상기 제3 절연막(660)으로서 실리콘질화막 또는 실리콘산화질화막을 PE-CVD법에 의하여 형성하는 것이 바람직하다.
도 23을 참조하면, 상기 제3 절연막(660)을 에치 백하여 상기 스토리지 노드 홀(655)의 내벽상에 스페이서(660a)를 형성한다. 상기 제1 절연막(620)은 폭 W32만큼 노출된다. 상기 제1 절연막(620)의 노출된 표면에 잔류하는 실리콘질화막 또는 실리콘산화질화막을 제거할 필요가 있는 경우에는 선택비가 없는 잔사처리공정을 수행한다. 이 때, 상기 실리콘산화막 패턴(651a)은 상기 제2 식각저지막 패턴(650a)을 보호한다. 상기 제2 식각저지막 패턴(650a)이 소모되면, 후속의 노드 콘택 홀 형성 공정에서 상기 제2 절연막 패턴(640a)이 식각되어 스토리지 노드의 높이가 낮아진다. 이것은 커패시터의 정전용량을 저하시키는데, 상기 실리콘산화막 패턴(651a)을 형성함으로써 이러한 문제를 방지한다. 상기 실리콘산화막 패턴(651a)은 상기 잔사처리공정중에 소모되어 없어질 수도 있고 잔류할 수도 있다.
도 24를 참조하면, 상기 제2 식각저지막 패턴(650a) 및 상기 스페이서(660a)를 마스크로 하여 노출된 상기 제1 절연막(620)을 식각함으로써, 상기 활성 영역(610)의 일부 표면이 노출되는 노드 콘택 홀(665)을 갖는 제1 절연막 패턴(620a)을 형성한다. 상기 잔사처리공정 후에 잔류하는 상기 실리콘산화막 패턴(651a)과 상기 제1 절연막(620)은 동일한 막질이므로, 상기 실리콘산화막 패턴(651a)은 이 단계에서 완전히 제거된다. 이후에는 도 11 내지 도 14를 참조하여 설명한 바와 같은 공정, 또는 도 15의 결과물을 얻기 위한 공정을 진행한다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, 포토리소그래피 공정을 1회 수행하여 스토리지 노드 홀을 형성하고, 스페이서를 이용하여 노드 콘택 홀을 형성한 다음, 1회의 도전층 형성 공정을 수행한다. 즉, 종래 제조 방법에서 콘택플러그와 스토리지 노드를 형성하기 위해 2회씩 필요하던 포토리소그래피 공정과 도전층 형성 공정을 각각 1회씩만 수행한다. 따라서, 공정이 단순화되어 생산성 향상 및 원가 절감을 도모할 수 있다. 또한, 종래 제조 방법에 의한 실린더형 커패시터의 콘택 플러그에 해당하는 부분까지 커패시터의 하부전극으로 활용할 수도 있으므로, 커패시터 전극의 유효면적이 증가되어 커패시터의 정전용량이 향상되는 효과도 있다.

Claims (34)

  1. 도전 영역이 형성된 반도체 기판상에 제1 절연막, 제1 식각저지막, 제2 절연막 및 제2 식각저지막을 순차적으로 형성하는 단계;
    상기 제1 절연막의 일부 표면을 노출시키는 스토리지 노드 홀이 형성되도록, 상기 제2 식각저지막, 제2 절연막 및 제1 식각저지막의 일부를 식각하여 제2 식각저지막 패턴, 제2 절연막 패턴 및 제1 식각저지막 패턴을 형성하는 단계;
    상기 스토리지 노드 홀의 내벽상에 상기 제1 절연막의 일부 표면을 노출시키는 스페이서를 형성하는 단계;
    상기 도전 영역을 노출시키는 노드 콘택 홀이 형성되도록 상기 제2 식각저지막 패턴 및 스페이서를 마스크로 하여 노출된 상기 제1 절연막을 식각하여 제1 절연막 패턴을 형성하는 단계;
    상기 제2 식각저지막 패턴 및 스페이서를 제거하는 단계;
    상기 제1 식각저지막 패턴, 제1 절연막 패턴 및 도전 영역에 접하는 하부전극을 형성하는 단계; 및
    상기 하부전극상에 유전막과 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  2. 제1항에 있어서,
    상기 도전 영역은 상기 반도체 기판 표면에 존재하는 활성 영역 또는 상기 반도체 기판의 상부에 존재하는 콘택 패드인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판상에 형성된 인접하는 2개의 게이트 전극에 의해서 자기 정렬되는 콘택 패드를 형성하는 단계를 더 포함하고,
    상기 도전 영역은 상기 콘택 패드인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  4. 제3항에 있어서,
    상기 콘택 패드를 형성하는 단계는
    상기 2개의 게이트 전극 사이의 공간을 완전히 매립하는 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 인접하는 2개의 상기 게이트 전극 사이에서 상기 반도체 기판의 표면을 노출시키는 콘택 홀을 형성하는 단계; 및
    상기 콘택 홀내에 도전 물질을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  5. 제4항에 있어서,
    상기 게이트 전극은 폴리실리콘층상에 실리사이드층이 형성된 폴리사이드 구조로 형성되는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  6. 제4항에 있어서,
    상기 층간절연막은 BPSG(Boron Phosphorus Silicate Glass)막, SOG(Spin On Glass)막, USG(Undoped Silicate Glass)막, HDP-CVD(High Density Plasma-Chemical Vapor Deposition)법을 이용하여 형성한 실리콘 산화막 및 PE-CVD(Plasma Enhanced-CVD)법을 이용하여 형성한 TEOS(tetraethylorthosilicate)막으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  7. 제1항에 있어서,
    상기 제1 절연막은 실리콘산화막인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  8. 제7항에 있어서,
    상기 제1 절연막은 HDP-CVD법에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  9. 제1항에 있어서,
    상기 제2 절연막은 TEOS막인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  10. 제9항에 있어서,
    상기 제2 절연막은 PE-CVD법에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  11. 제1항에 있어서,
    상기 제1 식각저지막 및 제2 식각저지막은 각각 실리콘질화막인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  12. 제11항에 있어서,
    상기 제1 식각저지막 및 제2 식각저지막은 LP-CVD(Low Pressure-CVD)법에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  13. 제1항에 있어서,
    상기 제1 절연막의 두께는 8000Å ~ 12000Å인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  14. 제1항에 있어서,
    상기 제2 절연막의 두께는 5000Å ~ 20000Å인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  15. 제1항에 있어서,
    상기 제1 식각저지막 및 제2 식각저지막의 두께는 각각 300Å ~ 500Å인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  16. 제1항에 있어서,
    상기 제2 식각저지막상에 실리콘산화막을 형성하는 단계;
    상기 스토리지 노드 홀을 형성하기 위하여 상기 실리콘산화막의 일부를 식각하여 실리콘산화막 패턴을 형성하는 단계; 및
    상기 노드 콘택 홀을 형성하는 동안 상기 실리콘산화막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  17. 제16항에 있어서,
    상기 실리콘산화막은 PE-CVD법을 이용하여 형성한 실리콘산화막 또는 고온산화막(High Temperature Oxide)인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 형성 방법.
  18. 제1항에 있어서,
    상기 스페이서를 형성하는 단계는
    상기 스토리지 노드 홀이 완전히 매립되지 않을 정도의 두께를 가지는 제3절연막을 형성하는 단계; 및
    상기 제3 절연막을 에치 백(etch back)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  19. 제18항에 있어서,
    상기 제3 절연막은 실리콘질화막 또는 실리콘산화질화막인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  20. 제19항에 있어서,
    상기 제3 절연막은 PE-CVD법에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  21. 제1항에 있어서,
    상기 제2 식각저지막 패턴 및 스페이서를 제거하는 단계는 상기 제2 식각저지막 패턴을 제거한 후에 상기 스페이서를 제거하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  22. 제1항에 있어서,
    상기 제2 식각저지막 패턴 및 스페이서를 제거하는 단계는 상기 제2 식각저지막 패턴과 상기 스페이서를 동시에 제거하는 것을 특징으로 하는 반도체 소자의실린더형 커패시터 제조 방법.
  23. 제1항에 있어서,
    상기 제2 식각저지막 패턴 및 스페이서를 제거하는 단계는 과산화수소, 물 및 불산의 혼합액을 이용한 습식식각법에 의하여 행하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  24. 도전 영역이 형성된 반도체 기판상에 제1 절연막, 제1 식각저지막, 제2 절연막 및 제2 식각저지막을 순차적으로 형성하는 단계;
    상기 제1 절연막의 일부 표면을 노출시키는 스토리지 노드 홀이 형성되도록, 1회의 포토리소그래피 공정으로 상기 제2 식각저지막, 제2 절연막 및 제1 식각저지막의 일부를 식각하여 제2 식각저지막 패턴, 제2 절연막 패턴 및 제1 식각저지막 패턴을 형성하는 단계;
    상기 스토리지 노드 홀의 내벽상에 스페이서를 형성하는 단계;
    상기 도전 영역을 노출시키는 노드 콘택 홀이 형성되도록 상기 제2 식각저지막 패턴 및 스페이서를 마스크로 하여 노출된 상기 제1 절연막을 식각하여 제1 절연막 패턴을 형성하는 단계;
    상기 제2 식각저지막 패턴 및 스페이서를 제거하는 단계;
    상기 노드 콘택 홀이 형성된 결과물 전체 표면에 상기 스토리지 노드 홀 및 노드 콘택 홀이 완전히 매립되지 않을 정도의 두께를 가지는 도전층을 형성하는 단계;
    상기 도전층의 상부 및 제2 절연막 패턴을 제거하여 각각 분리된 복수개의 하부전극을 형성하는 단계; 및
    상기 하부전극상에 유전막과 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  25. 제24항에 있어서,
    상기 도전층은 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  26. 제25항에 있어서,
    상기 폴리실리콘막은 확산에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  27. 제24항에 있어서,
    상기 하부전극을 형성하는 단계는
    상기 도전층상에 상기 스토리지 노드 홀 및 노드 콘택 홀을 완전히 매립하는 산화막을 형성하는 단계;
    상기 제2 절연막 패턴이 노출되도록 상기 산화막의 일부 및 도전층의 상부를 제거하는 단계; 및
    상기 스토리지 노드 홀 및 노드 콘택 홀을 매립하는 상기 산화막과, 상기 제2 절연막 패턴을 습식식각법으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  28. 제27항에 있어서,
    상기 산화막은 USG막, BPSG막, 실리콘산화막과 USG막으로 이루어지는 복합산화막 및 실리콘산화막과 BPSG막으로 이루어지는 복합산화막으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  29. 제24항에 있어서,
    상기 하부전극을 형성하는 단계는 표면에 HSG(Hemispherical Grain)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  30. 제1항에 있어서,
    상기 유전막은 Al2O3막, Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막 및 BaTiO3(BTO)막으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  31. 제1항에 있어서,
    상기 유전막은 실리콘산화막, 실리콘질화막 및 실리콘산화막으로 이루어지는 삼중막, 또는 실리콘질화막 및 실리콘산화막으로 이루어지는 이중막인 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  32. 제1항에 있어서,
    상기 상부전극은 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  33. 제32항에 있어서,
    상기 폴리실리콘막은 확산에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터 제조 방법.
  34. 반도체 기판의 도전 영역에 직접 접하고 한층의 도전층으로 된 하부전극으로서, 바닥 가운데가 오픈된 큰 실린더와 상기 오픈된 부분 주위 바닥과 연결된 작은 실린더가 상하 적층된 형상을 가지는 하부전극; 및
    상기 하부전극상에 차례로 형성된 유전막과 상부전극을 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 커패시터.
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