KR19990080413A - 배리어층 측벽에 산소 차단 스페이서가 형성된고유전율 커패시터 및 그 제조방법 - Google Patents

Abstract

배리어층 측벽에 산소 차단 스페이서가 형성된 고유전율 커패시터 및 그 제조 방법에 관하여 개시한다. 본 발명에서는 본 발명에서는 도전성 플러그가 상면에 노출되어 있는 반도체 기판상에 상기 도전성 플러그를 덮도록 배리어층과 하부 전극을 차례로 형성한다. 상기 배리어층의 노출된 측벽 부분을 일부 제거하여 상기 하부 전극보다 폭이 작은 짧은 배리어층을 형성하는 동시에 상기 하부 전극 아래에서 상기 짧은 배리어층 주위에 리세스 영역을 형성한다. 상기 리세스 영역을 충분히 채우면서 상기 하부 전극의 측벽을 덮는 산소 차단 스페이서를 형성한다. 상기 산소 차단 스페이서가 형성된 결과물상에 유전막을 형성한다. 상기 유전막 위에 상부 전극을 형성한다.

Description

배리어층 측벽에 산소 차단 스페이서가 형성된 고유전율 커패시터 및 그 제조 방법

본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 배리어층 측벽에 산소 차단 스페이서가 형성된 고유전율 커패시터 및 그 제조 방법에 관한 것이다.

DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라, 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위하여 커패시터의 유전막을 박막화하는 방법, 또는 커패시터의 유효 면적을 증가시키기 위해 커패시터 하부 전극의 구조를 입체화시키는 방법 등이 제안되고 있다.

그러나, 상기한 바와 같은 방법을 채용하더라도 기존의 유전체로는 1G DRAM 이상의 메모리 소자에서는 소자 작동에 필요한 커패시턴스 값을 얻기 어렵다. 따라서, 이와 같은 문제를 해결하기 위하여 커패시터의 유전막으로서 BST(Ba(Sr, Ti)O₃), PZT(Pb(Zr, Ti)O₃), PLZT((Pb, Zr)(Ti, La)TiO₃)와 같은 고유전율을 갖는 박막으로 대체하는 연구가 활발히 진행중에 있다. PZT 또는 BST와 같은 고유전 물질은 각각 FRAM(Ferroelectric Random Acess Memory) 및 DRAM으로의 응용이 기대되고 있는 물질이다. BST와 같은 고유전 물질을 DRAM에 적용하는 경우에는, 통상적으로 사용되는 ONO막 또는 Ta₂O₅막을 유전막으로서 사용하는 경우와 마찬가지로, 커패시터를 형성하기 위하여 먼저 도핑된 폴리실리콘과 같은 도전성 플러그를 사용하여 BC(Buried Contact)을 형성한 후 그 위에 하부 전극을 형성하고 유전 물질을 증착한다.

상기와 같은 고유전막을 사용하는 커패시터에서는 전극 물질로서 백금족 원소 또는 그 산화물, 예를 들면 Pt, Ir, Ru, RuO₂, IrO₂등을 사용한다. 그 중에서도 특히 우수한 내산화성을 갖는 Pt는 실리콘과의 반응성이 크다. 따라서, Pt와 같은 백금족 원소 또는 그 산화물을 전극 물질로서 채용하는 경우에는 이와 같은 전극 물질이 도핑된 폴리실리콘과 같은 도전성 플러그와 접할 때 플러그와 하부 전극 사이에 상호 반응 및 상호 확산이 일어난다. 따라서, 하부 전극과 도전성 플러그 사이에는 상기와 같은 상호 반응 및 상호 확산을 방지하기 위하여 하부 전극과 도전성 플러그층을 격리시킬 수 있는 배리어층(barrier layer)이 반드시 필요하다.

하부 전극과 도전성 플러그 사이에 배리어층을 형성한 종래 기술이 문헌(Kuniaki Koyama 등, "A STACKED CAPACITOR WITH (Ba_XSr_1-X)TiO₃FOR 256M DRAM", IEDM-91, pp.823-826)에 개시되어 있다. 이 종래 기술에서는 Pt와 실리콘 플러그 사이의 반응을 방지하기 위한 배리어층으로서 50 nm 두께의 Ta를 이용하고 있다. 이 방법에서는 통상적인 DRAM 형성 방법과 같이, 먼저 스토리지 콘택을 오픈시킨 후에 도핑된 폴리실리콘으로 상기 스토리지 콘택홀을 채우고, 배리어층으로서 Ta를 증착하고, 하부 전극 물질인 Pt를 형성한다. 이어서, 유전막으로서 BST, 상부 전극으로서 TiN을 증착한다. 이 경우에는 하부 전극 즉 스토리지 노드에서 Pt/Ta의 측벽이 노출되어 있게 된다. 따라서, 스토리지 노드 형성 후 유전막으로서 PZT 또는 BST와 같은 고유전 물질을 증착하는 공정이 500℃ 이상의 고온 공정으로서 산화성 분위기에서 행해지므로, Ta가 산소에 의하여 산화되어 부도체인 Ta₂O₅로 됨으로써 도핑된 폴리실리콘과 전극 사이의 콘택 저항이 증가하는 문제가 발생된다.

상기와 같은 문제를 해결하기 위하여 미합중국 특허 제5,478,722호에는 두꺼운 절연층 내에 도전성 플러그를 형성하고, 상기 도전성 플러그를 그 평탄화된 상면으로부터 리세스(recess)하고, 이 리세스된 부분에 배리어층을 형성함으로써, 유전막 증착시 또는 후속의 열처리 공정시에 배리어층이 산화되는 것을 방지하는 방법이 제안되어 있다. 이 방법에서는 도전성 플러그와 Pt 사이의 반응을 방지하는 배리어층이 BC 내에 리세스되어 있으므로, 배리어층의 측면은 노출되지 않는다. 그러나, 이 방법은 배리어층을 증착한 후에 배리어층을 에치백 또는 CMP(Chemical Mechanical Polishing)하는 공정이 추가되어야 한다는 점, 배리어층을 형성한 후 스토리지 노드를 패터닝할 때 미스얼라인이 발생되는 경우에는 배리어층이 BST막과 같은 유전막 증착시에 산소 분위기에 노출되어 산화되는 것을 피할 수 없는 점 등의 문제점을 가지고 있다. 특히, 스토리지 노드의 미스얼라인이 발생되는 경우, 스토리지 노드의 노출된 부분을 통하여 확산된 산소가 배리어층 전체를 산화시키는 결과 배리어층이 부도층으로 되므로, 콘택 저항이 증가하여 배리어층을 통하여 전류가 흐를 수 없게 된다. 따라서, 이 방법은 미스얼라인 발생시에 치명적인 수율 저하를 초래한다.

배리어층의 산화를 방지하기 위한 또 다른 방법이 미합중국 특허 제5,335,138호에 기재되어 있다. 이 방법에서는 배리어층과 하부 전극의 측벽에 스페이서를 형성하거나, 하부 전극과 배리어층으로 이루어진 스토리지 노드 사이의 공간을 산화 방지 역할을 할 수 있는 물질로 채운다. 이 방법에서는 배리어층의 측면이 전극과 다른 물질인 스페이서로 둘러싸여 있으므로, 스토리지 노드를 형성한 후 BST 박막을 증착할 때 고온의 산소 분위기에 노출되더라도 스페이서 또는 스토리지 노드 사이의 공간에 채워진 물질이 산소의 확산을 억제하게 된다. 그러나, 이 방법은 스페이서의 사용으로 인해 공정 마진을 얻기 어려운 점, 스페이서에 의하여 일정 부분에서 산소 확산이 차단되어 배리어층의 산화를 방지할 수는 있으나 전극과 스페이서와의 계면을 통한 산소 확산에 의하여 배리어층이 산화될 수 있는 점 등의 문제를 가지고 있다. 즉, 배리어층의 산화를 방지하기 위한 스페이서를 형성하더라도, 스페이서와 Pt 사이의 계면을 통한 산소의 확산에 의하여 배리어층의 산화가 진행된다. 이와 같은 사실은 공지된 문헌(이병택 등, "Integration of (Ba, Sr)TiO₃Capacitor with Platinum Electrodes Having SiO₂Spacer", IEDM-97, pp.249-252)을 통하여 확인할 수 있다.

상기한 문제를 해결하기 위하여 제시된 하나의 방법으로서, 미합중국 특허 제5,559,666호에서는 배리어층을 하부 전극의 밑에서 리세스되도록 형성하고, 하부 전극 아래에서 상기 리세스된 부분에 산화 차단 블록을 형성하였다. 이 방법도 계면 확산에 의한 배리어층의 산화를 방지하기에는 충분한 방법은 아니다. 집적화가 진행되어 스토리지 노드 사이의 간격이 0.20 μm 이하로 감소하는 1G DRAM 이상이 되면 형성 가능한 산화 차단 블록의 길이가 짧아지며, 이는 고유전막의 증착시에 확산을 막을 수 있는 거리가 더 줄어들고 산화를 막을 수 있는 능력이 저하된다는 것을 뜻한다. 따라서, 이 구조 역시 산소의 계면 확산에 의한 배리어층의 산화를 막을 수 없다.

따라서, 고유전막 커패시터를 형성하는 경우에 장벽층의 산화를 효과적으로 방지할 수 있도록 커패시터의 구조를 개선하는 것이 필요하다.

본 발명의 목적은 커패시터의 유전막으로서 고유전막을 사용하는 경우에 배리어층의 산화를 억제할 수 있는 구조를 가지는 반도체 메모리 장치의 커패시터를 제공하는 것이다.

본 발명의 다른 목적은 상기와 같은 구조를 가지는 커패시터를 단순한 공정으로 제조할 수 있는 반도체 메모리 장치의 커패시터 제조 방법을 제공하는 것이다.

도 1 내지 도 9는 본 발명의 제1 실시예에 따른 고유전율 커패시터를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.

도 10은 상기 설명한 실시예의 효과를 설명하기 위한 도면이다.

도 11은 본 발명의 제2 실시예를 설명하기 위한 단면도이다.

도 12 및 도 13은 본 발명의 제3 실시예를 설명하기 위한 단면도들이다.

도 14는 본 발명의 제4 실시예를 설명하기 위한 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체 기판, 12 : 소자 분리막

14 : 트랜지스터, 16 : 비트 라인

20 : 층간절연막, 30 : 도전층

30a : 도전성 플러그, 40 : 배리어층

40a : 짧은 배리어층, 40b : 리세스 영역

50 : 하부 전극, 60 : 산소 확산 방지막

60a : 산소 차단 스페이서, 62 : 유전막

70 : 상부 전극, 80 : 금속 층간절연막

90 : 금속 배선층

상기 목적을 달성하기 위하여, 본 발명에서는 콘택을 통하여 반도체 기판의 활성 영역과 연결되는 하부 전극과, 상기 콘택과 상기 하부 전극 사이에 형성되고, 상기 하부 전극 아래에 리세스 영역이 형성되도록 상기 하부 전극보다 작은 폭을 가지는 배리어층과, 상기 리세스 영역을 채우면서 상기 배리어층의 측벽과 상기 하부 전극의 측벽을 덮도록 형성된 산소 차단 스페이서와, 상기 산소 차단 스페이서 및 상기 하부 전극을 덮는 고유전막과, 상기 고유전막 위에 형성된 상부 전극을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터를 제공한다.

상기 하부 전극은 백금족 금속 또는 백금족 금속의 산화물로 형성된다.

상기 배리어층은 고융점 금속, 그 실리사이드 또는 그 질화물로 형성된다.

상기 산소 차단 스페이서는 상기 하부 전극의 측벽을 완전히 덮거나 또는 상기 하부 전극의 측벽을 일부만 덮도록 할 수 있다.

상기 산소 차단 스페이서는 SiO₂, SiN, BPSG, USG, Al₂O₃, BST, 백금족 금속, 백금족 금속 산화물, 도전성 산화물, 내열성 금속 및 내열성 금속의 질화물로 이루어지는 군에서 선택되는 어느 하나로 형성된다.

상기 고유전막은 Ta₂O₅, SrTiO₃(STO), (Ba, Sr)TiO₃(BST), PbZrTiO₃(PZT), SrBi₂Ta₂O₉(SBT), (Pb, La)(Zr, Ti)O₃및 Bi₄Ti₃O₁₂로 이루어지는 군에서 선택된 어느 하나로 형성된다.

상기 상부 전극은 백금족 금속 또는 백금족 금속의 산화물로 형성된다.

또한, 상기 목적을 달성하기 위하여 본 발명에서는 콘택을 통하여 반도체 기판의 활성 영역과 연결되는 복수의 하부 전극과, 상기 콘택과 상기 하부 전극 사이에 각각 형성되고, 상기 하부 전극 아래에 리세스 영역이 형성되도록 상기 하부 전극보다 작은 폭을 가지는 복수의 배리어층과, 상기 배리어층 사이 및 상기 하부 전극 사이의 각각의 공간을 연속적으로 덮는 복수의 평탄화된 산소 차단 스페이서와,

상기 산소 차단 스페이서 및 상기 하부 전극을 덮는 고유전막과, 상기 고유전막 위에 형성된 상부 전극을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터를 제공한다.

상기 평탄화된 산소 차단 스페이서는 그 상면이 상기 하부 전극의 상면과 동일한 높이를 가지거나, 상기 하부 전극의 측벽을 일부 노출시키도록 그 상면이 상기 하부 전극의 높이보다 낮은 높이를 가지도록 구성할 수 있다.

상기 다른 목적을 달성하기 위하여, 본 발명에서는 도전성 플러그가 상면에 노출되어 있는 반도체 기판상에 상기 도전성 플러그를 덮도록 배리어층과 하부 전극을 차례로 형성하는 단계와, 상기 배리어층의 노출된 측벽 부분을 일부 제거하여 상기 하부 전극보다 폭이 작은 짧은 배리어층을 형성하는 동시에 상기 하부 전극 아래에서 상기 짧은 배리어층 주위에 리세스 영역을 형성하는 단계와, 상기 리세스 영역을 충분히 채우면서 상기 하부 전극의 측벽을 덮는 산소 차단 스페이서를 형성하는 단계와, 상기 산소 차단 스페이서가 형성된 결과물상에 유전막을 형성하는 단계와, 상기 유전막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법을 제공한다.

상기 산소 차단 스페이서를 형성하는 단계는 상기 리세스 영역이 형성된 결과물을 완전히 덮도록 산소 확산 방지막을 형성하는 단계와, 상기 산소 확산 방지막을 에치백하는 단계를 포함한다.

이 때, 상기 산소 확산 방지막은 CVD(Chemical Vapor Deposition) 방법에 의하여 형성된다.

또는, 상기 산소 차단 스페이서를 형성하는 단계는 상기 리세스 영역이 형성된 결과물을 완전히 덮도록 산소 확산 방지막을 형성하는 단계와, 상기 산소 확산 방지막을 CMP(Chemical Mechanical Polishing)에 의하여 상기 하부 전극의 상면의 높이까지 연마하여, 상기 짧은 배리어층 사이 및 상기 하부 전극 사이의 각각의 공간을 연속적으로 덮는 평탄화된 산소 차단 스페이서를 형성하는 단계를 포함한다.

이 때, 상기 산소 확산 방지막은 CVD, 코팅, SOG(Spin On Glass)또는 졸-겔법에 의하여 형성된다.

상기 평탄화 단계 후에 상기 평탄화된 산소 차단 스페이서를 습식 식각에 의하여 일부 두께만 제거하는 단계를 더 포함할 수 있다.

본 발명에 의하면, 고유전막을 증착할 때 배리어층이 산소 분위기에 노출되는 시간이 길어져도 산소가 배리어층까지 도달되지 않게 되어 종래 기술에 비하여 효과적으로 배리어층이 산화되는 것을 억제할 수 있다.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 1 내지 도 9는 본 발명의 제1 실시예에 따른 고유전율 커패시터를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.

도 1을 참조하면, 소자 분리막(12)에 의하여 활성 영역과 필드 영역이 한정된 반도체 기판(10)상에 트랜지스터(14) 및 비트 라인(16)을 형성하고, BC 홀(H)에 의하여 상기 반도체 기판(10)의 활성 영역을 일부 노출시키는 층간절연막(20)을 형성한다.

도 2를 참조하면, 상기 BC 홀(H) 내부가 완전히 채워지도록 상기 결과물상에 도전 물질, 예를 들면 도핑된 폴리실리콘, 고융점 금속, 백금족 원소 또는 금속 실리사이드를 적층하여 도전층(30)을 형성한다.

도 3을 참조하면, 상기 결과물을 에치백 방법 또는 CMP 방법에 의하여 평탄화하여 상기 BC 홀(H) 내부를 제외한 부분의 도전층(30)을 제거하고, 상기 BC 홀(H) 내에는 도전성 플러그(30a)를 형성한다.

도 4를 참조하면, 배리어 물질과 하부 전극 형성용 도전층을 차례로 적층한다.

상기 배리어 물질로는 예를 들면 TiN, TiSiN, TaSiN, TaAlN, Ir, Ru, WN, WSi와 같은 고융점 금속, 또는 그 실리사이드 또는 그 질화물을 사용한다. 상기 배리어 물질은 스퍼터링 방법에 의하여 증착할 수 있다.

상기 하부 전극 형성용 도전 물질로는 예를 들면 Pt를 포함하는 백금족 금속 또는 백금족 금속의 산화물로 이루어지는 단일층 또는 그 복합층을 사용한다. 상기 하부 전극 형성 물질로서 Pt를 증착하는 경우 Ar 분위기, 1 ∼ 10 mTorr에서 0.1 ∼ 10 W/㎠의 파워 밀도, 상온 ∼ 500℃의 기판 온도로 스퍼터링한다.

이어서, 상기 하부 전극 형성용 도전층 및 배리어 물질을 상부로부터 차례로 패터닝하여 배리어층(40)과 하부 전극(50)을 형성한다. 이 때, 패터닝시 사용되는 식각 마스크로서 포토레지스트막 또는 산화막을 사용할 수 있으며, Ar, Cl₂및 O₂혼합 가스 분위기에서 MERIE(Magnetron Enhanced Reactive Ion Etching) 방법에 의하여 식각한다. 이 식각 공정 후 사용된 마스크층은 통상의 방법에 의하여 제거한다.

도 5를 참조하면, 습식 식각에 의하여 상기 배리어층(40)의 노출된 측벽 부분을 식각하여 짧은 배리어층(40a)을 형성한다. 이 때, 상기 짧은 배리어층(40a) 주위에는 상기 하부 전극 아래에서 상기 하부 전극(50)과 상기 반도체 기판(10) 사이에 리세스 영역(40b)이 형성된다. 여기서, 습식 식각시 배리어층(40)에서 제거되는 양은 후속 공정에서 증착되는 고유전 물질의 증착 온도 및 시간에 따라서 원하는 대로 조절할 수 있다. 즉, 고유전막, 예를 들면 BST가 증착되는 동안의 산소의 확산 거리(L)는 (산소의 확산 계수(D) × 고유전막 증착 시간(t))의 제곱근에 비례하므로, 이를 고려하여 배리어층(40)에서 제거되는 양, 즉 상기 리세스 영역(40b)의 폭을 조절한다.

상기 배리어층(40)을 TiN으로 형성한 경우에는 습식 식각시 식각액으로서 H₂O₂: H₂SO₄의 부피비가 10 : 1인 용액을 사용하여 상기 배리어층(40)을 식각한다.

도 6을 참조하면, 상기 리세스 영역(40b)이 형성된 결과물을 완전히 덮도록 산소 확산 방지막(60)을 형성한다. 상기 산소 확산 방지막(60)은 예를 들면 SiO₂, SiN, BPSG, USG, Al₂O₃, BST 등과 같은 부도체, 또는 백금족 금속 및 백금족 금속 산화물, 도전성 산화물, 내열성 금속, 내열성 금속의 질화물 등과 같은 도전체로 형성할 수 있다. 상기 산소 확산 방지막(60)은 단차 도포성이 우수한 CVD(Chemical Vapor Deposition) 방법에 의하여 형성한다. 이 때, 상기 산소 확산 방지막(60)의 증착 두께는 상기 리세스 영역(40b)을 충분히 채우는 동시에 상기 하부 전극(50)의 측벽에서의 두께가 약 500 ∼ 5,000Å이 되도록 하는 것이 적당하다.

상기 산소 확산 방지막(60)을 SiO₂로 형성하는 경우에는 소스 가스로서 SiH₄및 O₂가스를 사용하고, 기판 온도를 약 450℃로 하여 CVD 공정을 진행한다.

도 7은 본 발명의 가장 특징적인 부분으로서, 상기 리세스 영역(40b) 및 하부 전극(50)의 측벽에 산소 차단 스페이서(60a)를 형성하는 단계를 나타낸다.

구체적으로 설명하면, 전면 에치백 공정에 의하여 상기 산소 확산 방지막(60)을 건식 식각하여 상기 짧은 배리어층(40a) 및 하부 전극(50)의 측벽에 산소 차단 스페이서(60a)를 형성한다. 그 결과, 상기 리세스 영역(40b)과 상기 하부 전극(50)의 측벽이 상기 산소 차단 스페이서(60a)에 의하여 가려진다. 이 때, 상기 산소 확산 방지막(60)을 SiO₂로 형성한 경우에는 CF₄및 O₂의 플라즈마 분위기에서 상기 에치백 공정을 행한다.

도 8을 참조하면, 상기 산소 차단 스페이서(60a)가 형성된 결과물상에 상기 산소 차단 스페이서(60a) 및 하부 전극(50)의 상면을 덮도록 유전막(62)을 약 100 ∼ 500Å의 두께로 형성한다. 상기 유전막(62)은 예를 들면 Ta₂O₅, SrTiO₃(STO), (Ba, Sr)TiO₃(BST), PbZrTiO₃(PZT), SrBi₂Ta₂O₉(SBT), (Pb, La)(Zr, Ti)O₃, Bi₄Ti₃O₁₂등과 같은 고유전 물질을 사용하여 형성할 수 있다. 본 실시예에서는 BST를 사용하여 상기 유전막(62)을 형성하는 경우를 예로 들어 설명한다.

상기 유전막(62)으로서 BST막을 형성하기 위하여는 스퍼터링 방법 또는 CVD 방법이 적당하다.

스퍼터링 방법을 사용하는 경우에는 Ba : Ti : Sr = 0.5 : 0.5 : 1.0의 조성을 가지는 소결체 타겟을 사용하여 1 ∼ 10 mTorr의 압력에서 Ar 및 O₂가스를 스퍼터링 가스로 하여 상온 내지 600℃의 기판 온도에서 BST 박막을 증착한다.

CVD 방법을 사용하는 경우에는 Ba(TMHD)₂, Sr(TMHD)₂, Ti(TMHD)₂를 기본으로 하는 유기 소스와 O₂및 N₂O 가스를 산화 가스로 사용하여, 400 ∼ 600℃의 기판 온도, 1 ∼ 10 Torr의 챔버 압력 조건하에서 BST막을 형성한다. 특히, 스토리지 노드의 아스펙트 비가 1 이상으로 큰 경우에는 단차 도포성이 우수한 CVD 방법으로 BST 박막을 형성하는 것이 바람직하다.

그 후, 상기 유전막(62) 위에 상부 전극(70)을 약 1,000 ∼ 3,000Å의 두께로 형성한다. 상기 상부 전극(70)은 Pt, Ru, Ir 등과 같은 백금족 금속 또는 RuO₂, IrO₂등과 같은 백금족 금속의 산화물로 형성한다.

필요에 따라서, 상기 상부 전극(70)을 형성한 후 상기 유전막(62)과 상기 하부 전극(50) 및 상부 전극(70)과의 사이의 계면 특성을 개선하기 위하여, 산소가 약 1 ∼ 10% 포함된 질소 분위기하에서 약 500 ∼ 800℃의 온도로 약 30분 동안 열처리한다.

도 9를 참조하면, 상기 상부 전극(70) 위에 통상의 방법으로 금속 층간절연막(80)을 형성하고, 금속 배선층(90)을 형성한다.

도 10은 상기 설명한 제1 실시예의 효과를 설명하기 위한 도면이다. 즉, 제1 실시예에서와 같은 구조로 반도체 장치의 커패시터를 형성하는 경우에는, 고유전막 형성시에 산소가 배리어층을 산화시키기 위하여 통과하여야 하는 거리는 화살표 L1으로 나타낸 바와 같다. 이는 배리어층이 하부 전극 아래에서 하부 전극 전체 폭에 걸쳐서 형성되어 리세스 영역이 형성되지 않은 종래의 커패시터 구조에 비하여 훨씬 긴 산소 확산 거리를 제공한다. 따라서, 동일한 조건하에서 고유전막을 증착할 때 산소 분위기에 노출되는 시간이 길어져도 종래 기술에 비하여 효과적으로 배리어층이 산화되는 것을 억제할 수 있다.

도 11은 본 발명의 제2 실시예를 설명하기 위한 단면도이다. 구체적으로 설명하면, 본 발명의 제2 실시예에서는 산소 차단 스페이서(160a)가 짧은 배리어막(140a)의 측벽과 하부 전극(150)의 측벽의 일부를 덮도록 제1 실시예의 경우보다 낮게 형성된다. 상기 산소 차단 스페이서(160a)를 이와 같이 형성하기 위하여, 도 7을 참조하여 설명한 에치백 단계에서와 동일한 방법으로 건식 식각 공정을 행하되, 에치백 시간을 도 7의 경우보다 더 길게 하여 상기 하부 전극(150)의 측벽의 일부는 노출되고 나머지 일부만 상기 산소 차단 스페이서(160a)에 의하여 덮이도록 상기 산소 차단 스페이서(160a)를 형성한다. 이후 공정은 실시예 1에서와 동일하다.

그 결과, 상기 하부 전극(150)과 유전막이 접촉되는 면적이 제1 실시예에서보다 더 커지게 된다.

제2 실시예에서와 같은 구조로 반도체 장치의 커패시터를 형성하는 경우에는, 고유전막 형성시에 산소가 배리어층을 산화시키기 위하여 통과하여야 하는 거리는 화살표 L2로 나타낸 바와 같다. 이는 배리어층 주위에서 하부 전극 아래에만 산화 차단 블록을 형성한 종래의 커패시터 구조에 비하여 훨씬 긴 산소 확산 거리를 제공한다. 따라서, 동일한 조건하에서 고유전막을 증착할 때 산소 분위기에 노출되는 시간이 길어져도 종래 기술에 비하여 효과적으로 배리어층이 산화되는 것을 억제할 수 있다.

도 12 및 도 13은 본 발명의 제3 실시예를 설명하기 위한 단면도들이다.

도 12를 참조하면, 먼저 제1 실시예에서 도 6을 참조하여 설명한 방법과 같은 방법으로 산소 확산 방지막(260)을 형성한다. 단, 본 실시예에서는 상기 산소 확산 방지막(260)이 짧은 배리어층(240a) 및 하부 전극(250) 각각의 사이의 공간을 완전히 메우도록 두껍게 형성한다. 바람직하게는 상기 산소 확산 방지막(260)은 상기 하부 전극(250)의 상면 위로 약 1,000Å 이상 덮이도록 CVD, 코팅, SOG(Spin On Glass) 또는 졸-겔(sol-gel)법에 의하여 형성한다.

도 13을 참조하면, 상기 산소 확산 방지막(260)을 CMP(Chemical Mechanical Polishing)에 의하여 상기 하부 전극(250)의 상면의 높이까지 연마하여, 상기 하부 전극(250)의 상면과 동일한 높이를 가지는 평탄화된 산소 차단 스페이서(260a)를 형성한다. 그 결과, 상기 산소 차단 스페이서(260a)는 상기 짧은 배리어층(240a) 사이 및 상기 하부 전극(250) 사이의 각각의 공간을 연속적으로 덮게 된다. 상기 산소 확산 방지막(260)을 SiO₂를 사용하여 형성한 경우에는 CMP 공정시에 순수, SiO₂파우더 및 KOH를 주성분으로 하는 슬러리를 사용한다.

이와 같은 구조로 반도체 장치의 커패시터를 형성하는 경우에는, 고유전막 형성시에 산소가 배리어층을 산화시키기 위하여 통과하여야 하는 거리는 화살표 L3로 나타낸 바와 같다. 이는 제1 실시에서와 동일한 산소 확산 거리를 제공한다. 따라서, 동일한 조건하에서 고유전막을 증착할 때 산소 분위기에 노출되는 시간이 길어져도 종래 기술에 비하여 효과적으로 배리어층이 산화되는 것을 억제할 수 있다.

도 14는 상기 제3 실시예의 변형 실시예를 나타내는 것으로서, 본 발명의 제4 실시예를 설명하기 위한 단면도이다. 구체적으로 설명하면, 도 13에서와 같이 평탄화된 산소 차단 스페이서(260a)를 형성한 후에 습식 식각 공정에 의하여 상기 산소 차단 스페이서(260a)의 노출된 부분중 일부 두께만을 제거함으로써 상기 짧은 배리어층의 측벽과 상기 하부 전극(250) 측벽의 일부만을 덮는 평탄화된 산소 차단 스페이서(260b)를 형성한다. 따라서, 상기 평탄화된 산소 차단 스페이서(260a)는 상기 하부 전극(250)의 측벽을 일부 노출시키도록 그 상면이 상기 하부 전극(250)의 높이보다 낮은 높이를 갖는다. 이와 같이 하면, 상기 하부 전극(250)과 유전막이 접촉되는 면적이 제3 실시예에서보다 더 커지게 된다. 이후 공정은 실시예 1에서와 동일하다.

제4 실시예에서와 같은 구조로 반도체 장치의 커패시터를 형성하는 경우에는, 고유전막 형성시에 산소가 배리어층을 산화시키기 위하여 통과하여야 하는 거리는 화살표 L4로 나타낸 바와 같다. 이는 실시예 2의 경우와 동일한 산소 확산 거리를 제공한다. 따라서, 동일한 조건하에서 고유전막을 증착할 때 산소 분위기에 노출되는 시간이 길어져도 종래 기술에 비하여 효과적으로 배리어층이 산화되는 것을 억제할 수 있다.

상기한 바와 같이, 본 발명에 의하면 하부 전극 아래에서 배리어층의 폭을 하부 전극보다 작게 하여 하부 전극 아래에서 배리어층의 둘레에 리세스 영역을 형성하고 그 부분과 하부 전극의 측벽에 산소 차단 스페이서를 형성함으로써, 고유전막 형성시에 산소가 배리어층을 산화시키기 위하여 통과하여야 하는 거리를 길게 한다. 따라서, 고유전막을 증착할 때 배리어층이 산소 분위기에 노출되는 시간이 길어져도 산소가 배리어층까지 도달되지 않게 되어 종래 기술에 비하여 효과적으로 배리어층이 산화되는 것을 억제할 수 있다. 본 발명은 메모리 셀이 고집적화되는 추세에 따라 스토리지 노드의 폭이 보다 작아지는 경우에 특히 유용하다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (28)

1. 콘택을 통하여 반도체 기판의 활성 영역과 연결되는 하부 전극과,

   상기 콘택과 상기 하부 전극 사이에 형성되고, 상기 하부 전극 아래에 리세스 영역이 형성되도록 상기 하부 전극보다 작은 폭을 가지는 배리어층과,

   상기 리세스 영역을 채우면서 상기 배리어층의 측벽과 상기 하부 전극의 측벽을 덮는 산소 차단 스페이서와,

   상기 산소 차단 스페이서 및 상기 하부 전극을 덮는 고유전막과,

   상기 고유전막 위에 형성된 상부 전극을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
2. 제1항에 있어서, 상기 하부 전극은 백금족 금속 또는 백금족 금속의 산화물로 형성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
3. 제1항에 있어서, 상기 배리어층은 고융점 금속, 그 실리사이드 또는 그 질화물로 형성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
4. 제1항에 있어서, 상기 산소 차단 스페이서는 상기 하부 전극의 측벽을 완전히 덮는 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
5. 제1항에 있어서, 상기 산소 차단 스페이서는 상기 하부 전극의 측벽을 일부만 덮는 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
6. 제4항 또는 제5항에 있어서, 상기 산소 차단 스페이서는 SiO₂, SiN, BPSG, USG, Al₂O₃, BST, 백금족 금속, 백금족 금속 산화물, 도전성 산화물, 내열성 금속 및 내열성 금속의 질화물로 이루어지는 군에서 선택되는 어느 하나로 형성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
7. 제1항에 있어서, 상기 고유전막은 Ta₂O₅, SrTiO₃(STO), (Ba, Sr)TiO₃(BST), PbZrTiO₃(PZT), SrBi₂Ta₂O₉(SBT), (Pb, La)(Zr, Ti)O₃및 Bi₄Ti₃O₁₂로 이루어지는 군에서 선택된 어느 하나로 형성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
8. 제1항에 있어서, 상기 상부 전극은 백금족 금속 또는 백금족 금속의 산화물로 형성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
9. 콘택을 통하여 반도체 기판의 활성 영역과 연결되는 복수의 하부 전극과,

   상기 콘택과 상기 하부 전극 사이에 각각 형성되고, 상기 하부 전극 아래에 리세스 영역이 형성되도록 상기 하부 전극보다 작은 폭을 가지는 복수의 배리어층과,

   상기 배리어층 사이 및 상기 하부 전극 사이의 각각의 공간을 연속적으로 덮는 복수의 평탄화된 산소 차단 스페이서와,

   상기 산소 차단 스페이서 및 상기 하부 전극을 덮는 고유전막과,

   상기 고유전막 위에 형성된 상부 전극을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
10. 제9항에 있어서, 상기 하부 전극은 백금족 금속 또는 백금족 금속의 산화물로 형성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
11. 제9항에 있어서, 상기 배리어층은 고융점 금속, 그 실리사이드 또는 그 질화물로 형성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
12. 제9항에 있어서, 상기 평탄화된 산소 차단 스페이서는 그 상면이 상기 하부 전극의 상면과 동일한 높이를 가지는 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
13. 제9항에 있어서, 상기 평탄화된 산소 차단 스페이서는 상기 하부 전극의 측벽을 일부를 노출시키도록 그 상면이 상기 하부 전극의 높이보다 낮은 높이를 가지는 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
14. 제12항 또는 제13항에 있어서, 상기 평탄화된 산소 차단 스페이서는 SiO₂, SiN, BPSG, USG, Al₂O₃및 BST로 이루어지는 군에서 선택되는 어느 하나로 형성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
15. 제9항에 있어서, 상기 고유전막은 Ta₂O₅, SrTiO₃(STO), (Ba, Sr)TiO₃(BST), PbZrTiO₃(PZT), SrBi₂Ta₂O₉(SBT), (Pb, La)(Zr, Ti)O₃및 Bi₄Ti₃O₁₂로 이루어지는 군에서 선택된 어느 하나로 형성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
16. 제9항에 있어서, 상기 상부 전극은 백금족 금속 또는 백금족 금속의 산화물로 형성된 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
17. 도전성 플러그가 상면에 노출되어 있는 반도체 기판상에 상기 도전성 플러그를 덮도록 배리어층과 하부 전극을 차례로 형성하는 단계와,

    상기 배리어층의 노출된 측벽 부분을 일부 제거하여 상기 하부 전극보다 폭이 작은 짧은 배리어층을 형성하는 동시에 상기 하부 전극 아래에서 상기 짧은 배리어층 주위에 리세스 영역을 형성하는 단계와,

    상기 리세스 영역을 충분히 채우면서 상기 하부 전극의 측벽을 덮는 산소 차단 스페이서를 형성하는 단계와,

    상기 산소 차단 스페이서가 형성된 결과물상에 유전막을 형성하는 단계와,

    상기 유전막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
18. 제17항에 있어서, 상기 배리어층은 고융점 금속, 그 실리사이드 또는 그 질화물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
19. 제17항에 있어서, 상기 하부 전극은 백금족 금속 또는 백금족 금속의 산화물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
20. 제17항에 있어서, 상기 산소 차단 스페이서를 형성하는 단계는

    상기 리세스 영역이 형성된 결과물을 완전히 덮도록 산소 확산 방지막을 형성하는 단계와,

    상기 산소 확산 방지막을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
21. 제20항에 있어서, 상기 산소 확산 방지막은 SiO₂, SiN, BPSG, USG, Al₂O₃, BST, 백금족 금속, 백금족 금속 산화물, 도전성 산화물, 내열성 금속 및 내열성 금속의 질화물로 이루어지는 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
22. 제20항에 있어서, 상기 산소 확산 방지막은 CVD(Chemical Vapor Deposition) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
23. 제17항에 있어서, 상기 산소 차단 스페이서를 형성하는 단계는

    상기 리세스 영역이 형성된 결과물을 완전히 덮도록 산소 확산 방지막을 형성하는 단계와,

    상기 산소 확산 방지막을 CMP(Chemical Mechanical Polishing)에 의하여 상기 하부 전극의 상면의 높이까지 연마하여, 상기 짧은 배리어층 사이 및 상기 하부 전극 사이의 각각의 공간을 연속적으로 덮는 평탄화된 산소 차단 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
24. 제23항에 있어서, 상기 산소 확산 방지막은 SiO₂, SiN, BPSG, USG, Al₂O₃, BST, 백금족 금속, 백금족 금속 산화물, 도전성 산화물, 내열성 금속 및 내열성 금속의 질화물로 이루어지는 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
25. 제23항에 있어서, 상기 산소 확산 방지막은 CVD, 코팅, SOG(Spin On Glass)또는 졸-겔법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
26. 제23항에 있어서, 상기 평탄화 단계 후에

    상기 평탄화된 산소 차단 스페이서를 습식 식각에 의하여 일부 두께만 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
27. 제17항에 있어서, 상기 유전막은 Ta₂O₅, SrTiO₃(STO), (Ba, Sr)TiO₃(BST), PbZrTiO₃(PZT), SrBi₂Ta₂O₉(SBT), (Pb, La)(Zr, Ti)O₃및 Bi₄Ti₃O₁₂로 이루어지는 군에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
28. 제17항에 있어서, 상기 상부 전극은 백금족 금속 또는 백금족 금속의 산화물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.