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KR100389754B1 - 반도체장치 - Google Patents

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KR100389754B1
KR100389754B1 KR1019960703919A KR19960703919A KR100389754B1 KR 100389754 B1 KR100389754 B1 KR 100389754B1 KR 1019960703919 A KR1019960703919 A KR 1019960703919A KR 19960703919 A KR19960703919 A KR 19960703919A KR 100389754 B1 KR100389754 B1 KR 100389754B1
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KR
South Korea
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substrate
silicon
contact
layer
carrier body
Prior art date
Application number
KR1019960703919A
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English (en)
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KR970700942A (ko
Inventor
데커 로널드
그데프리더스 라파엘 마스 헨리커스
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR970700942A publication Critical patent/KR970700942A/ko
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Abstract

본 발명은 기판(3)이 접착층(2)에 의해 고정되어 있고, 상기 기판은 캐리어 본체(carrier body)(1)와 대향하고 있는 그의 제 1 측(4)에 반도체 소자를 구비하고 있으며, 상기 캐리어 본체(1)로부터 멀리 떨어져 대향하고 있는 기판의 제 2 측(8)으로부터 외부 접촉시키기 위한 접촉 전극 또는 결합 패드(7)를 가진 도체 트랙(conductor tracks)(6)의 패턴을 더 구비하고 있는 캐리어 본체(1)를 가진 반도체 장치(semiconductor device)를 개시한다. 외부 접촉을 위한 접촉 전극(7)을 가진 도체 트랙(6)의 패턴은 여기서 접촉 전극(7)의 영역에 제 2 측(8)으로부터의 외부 접촉을 위한 윈도우(9)를 구비한 기판(3)의 제 1 측(4)에 제공된다. 기판(3)을 캐리어 본체(1)에 고정시키는 접착 공정 이전의 공정 단계는 반도체 소자의 제조에 적합한 청정실(clean room)내에서 수행하지만, 나머지 공정 단계는 바람직하게 최종 실장을 위한 보다 하급의 청정실내에서 수행한다. 본 발명에서는 간단한 접촉 마스크를 이용하여 비교적 큰 윈도우(9)를 형성시킬 수 있기 때문에, 상기 2개의 청정실에 이용되는 고가의 포토리소그래픽 장비를 사용하지 않고서도 상기 공정을 수행할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE WITH A CARRIER BODY ON WHICH A SUBSTRATE WITH A SEMICONDUCTOR ELEMENT IS FASTENED BY MEANS OF A GLUE LAYER AND ON WHICH A PATTERN OF CONDUCTOR TRACKS IS FASTENED}
반도체 장치는 단 하나의 반도체 소자 또는 다수의 반도체 소자를 포함할 수 있으며, 이때 전자의 경우는 개별 반도체 장치이고, 후자의 경우는 집적된 반도체 장치이다. 반도체 소자는, 예를 들면, 바이폴라 트랜지스터(bipolar transistor) 또는 전제 효자 트랜지스터(field effect transistor)일 수 있다. 이러한 능동 소자 이외에도, 반도체 장치는, 예를 들면, 코일(coil), 캐패시터(capacitor) 및 광 도파관(optical waveguide)과 같은 수동 소자를 더 포함할 수도 있다.
기판은 반도체 소자를 제조하는 동안 실제로 200 ℃를 훨씬 초과하는 온도로 수차래 가열된다. 이는, 예를 들면, 반도체 영역(semiconductor zone)을 형성시키는 동안에는 대략 900 ℃ 이하이고, 반도체 물질의 층을 에피텍셜 성장(epitaxial growing)시키는 동안에는 대략 1000 ℃ 이하이며, 절연 물질의 층을 증착시키는 동안에는 대략 400 내지 700 ℃ 이다. 반도체 장치가 형성된 후에는, 추가 공정 단계에서 기판을 더 이상 200 ℃ 이상의 온도로 가열하지 않는다. 따라서, 예를 들면, 에폭시(epoxy) 또는 아크릴레이트(acrylate)계 접착제와 같은 합성 수지 접착제를 사용하여 반도체 소자를 가진 기판을 유리로 구성된 캐리어 본체에 고정시킬 수 있다. 유리는 반도체 물질과 다른 팽창 계수를 가질 수 있다.
미국 특허 제 4,980,308 호에는 도체 트랙의 패턴이 캐리어 본체와 대향하고 있는 제 1 측상에 부분적으로 구비되어 있고 상기 캐리어 본체와 멀리 떨어져 대향하고 있는 기판의 제 2 측상에도 부분적으로 구비되어 있는, 서두에 언급된 종류의 반도체 장치가 개시되어 있다. 기판의 양 측상에 구비되어 있는 이러한 반도체 트랙의 패턴부는 기판내에 형성되어 있는 연결 영역에 의해 서로 연결된다. 기판의 제 2 측에서 반도체 장치의 외부 접촉이 일어날 수 있다.
기판의 제 1 측상의 패턴부는 접착제를 사용하여 기판을 캐리어 본체에 고정시키기 전에 형성시키는 반면, 제 2 측상의 패턴부는 상기 공정 후에 형성시킨다. 실제로, 접착 이전의 공정 단계는 반도제 소자의 제조에 적합한 특급 청정실 (special clean room)내에서 수행하는 반면, 접착 자체 및 후속 공정 단계는 바람직하게 최종 실장에 적합한 하급 청정실(less clean room)내에서 수행한다. 이러한경우에 있어서의 상기 도체 트랙의 상기 2 가지 패턴부는 상이한 청정실내에서 제공될 것이다. 이러한 2가지의 비교적 복잡한 패턴부의 제조는 비교적 작은 치수를 갖는 도체 트랙을 구현할 수 있는 금속화(metallization) 공정을 필요로 하기 때문에, 상기 2개의 청정실내에는 매우 고가의 증착 및 포토리소그래픽 (photolithographical) 장비의 세트가 존재해야만 한다.
본 발명은, 기판(substrate)이 접착층(glue layer)에 의해 캐리어 본체에 고정되어 있는 반도체 장치(semiconductor device) -상기 기판은 캐리어 본체 (carrier body)와 대향하고 있는 그의 제 1 측에 반도체 소자를 구비하고 있으며, 상기 기판은 또한 상기 캐리어 본체로부터 멀리 떨어져 대향하고 있는 기판의 제 2측으로부터의 외부 접촉을 위한 접촉 전극(contact electrode)(또는 결합 패드 (bond pads))을 포함하는 도체 트랙(conductor tracks)의 패턴(pattern)을 더 구비하고 있음- 에 관한 것이다.
이하, 첨부된 도면을 참조로 본 발명의 실시예를 통하여 보다 상세히 설명할 것이다.
도 1 은 본 발명에 따른 반도체 장치의 제 1 실시예의 개략 단면도,
도 2 는 본 발명에 따른 반도체 장치의 제 2 실시예의 개략 단면도.
도 3 은 본 발명에 따른 반도체 장치의 제 3 실시예의 개략 단면도.
도 4 내지 도 7 은 도 3 에 도시된 반도체 장치 제조시의 몇몇 단계의 개략적인 단면도 및 평면도.
본 발명의 목적은 2 개의 상이한 청정실(특급 청정실에는 고가의 증착 및 포토리소그래픽 장비가 존재하지만, 최종 실장에 적합한 다른 청정실내에는 존재하지 않는다.)내에서 제조할 수 있도록 서두에서 언급한 반도체 장치를 개선시키는데 있다.
이러한 목적을 위하여, 본 발명에 따른 반도체 장치는 외부 접촉을 위한 접촉 전극을 갖는 도체 트랙 패턴들이 기판의 제 1 측상에 제공되고, 상기 기판은 접촉 전극 또는 결합 패드의 영역에, 접촉 소자를 제 2 측으로부터 상기 접촉 전극 또는 결합 패드에 외부적으로 접촉시키기 위한 윈도우(window)를 구비하는 것을 특징으로 한다.
따라서, 반도체 소자와 기판의 동일 측상에 제공되어 있는 도체 트랙의 패턴이 증착 및 포토리소그래픽 장치를 가진 매우 청정한 공간(청정실)내에서 제공될 수 있다. 도체 트랙의 패턴은 외부 접촉을 위한 결합 패드를 구비하고 있다. 이러한 결합 패드 또는 접촉 전극은 비교적 큰 길이와 폭, 예를 들어, 실제로는 100 ㎛의 길이와 폭을 갖는다. 기판을 캐리어 본체상에 고정시킨 후, 최종 실장에 적합한공간내에서 외부 접촉을 위한 윈도우를 제 2 측으로부터 기판내에 설치할 수 있다. 이러한 윈도우는 접촉 전극보다 약간 작은, 예를 들면, 90 ㎛의 길이와 폭을 갖는다. 따라서, 이들 윈도우들 또한 비교적 크며, 향상된 증착 또는 포토리소그래픽 장비를 사용하지 않고서도 간단한 수단을 이용하여 저렴한 방법으로 설치할 수 있다. 윈도우는 통상의 방법으로 간단한 접촉 마스크를 이용하여 포토레지스트 층(photoresist layer)내에 한정시킬 수 있으며, 이후에 에칭 배스(etching bath) 내의 기판 내에 윈도우를 에칭시킬 수 있다. 이렇게 형성시킨 윈도우를 통하여 반도체 장치를 외부 접촉시킬 수 있다.
기판은 반도체 물질의 통상적인 슬라이스(slice)일 수 있다. 이어서, 슬라이스의 제 1 측에 반도체 소자 및 접촉 전극을 가진 도체 트릭의 패턴을 형성시킨다. 외부 접촉용 윈도우를 제 2 측으로부터 에칭시킨다. 이러한 경우, 슬라이스가 두꺼우면 불리하다. 이러한 두께는 접촉 전극 및 접촉 윈도우의 길이 및 폭과 비교할 때에 큰 값이다. 바람직하게, 기판은 이러한 치수에 비해 보다 작은, 예를 들면, 10 ㎛보다 작은 두께를 갖는다.
기판은 그것이 절연 물질의 층으로 이루어진 경우 매우 얇게 만들 수 있으며, 반도체 소자는 기판 상에 존재하는 실리콘 층 내에 제공된다. 이렇게 함으로써 1 ㎛ 미만의 두께를 가진 기판을 구현할 수 있으며, 상기 언급된 치수의 윈도우를 간단한 방식으로 제공할 수 있다.
이어서, 기판을 형성하는 절연충의 전체 표면이 실리콘 층으로 덮여질 수 있다. 이어서, 실리콘층상에 접촉 전극을 가진 도체 트랙의 패턴을 제공한다. 이러한경우, 외부 접촉용 윈도우는 단지 절연층 내에서만 또는 절연층과 실리콘층 내에서 에칭시킬 수 있다. 전자의 경우에는 제공되는 외부 접촉 소자와 접촉 전극 사이에 얇은 실리콘 층이 존재하지만, 후자의 경우에는 그렇지 않다. 전자의 경우, 접촉 전극 영역에서 실리콘 층을 강하게 도핑(doping)시킴으로써 낮은 접촉 저항을 구현할 수 있다. 후자의 경우, 이러한 접촉 저항은 최소이다. 그러나. 이러한 두 가지경우 모두에서, 제공되는 접촉 소자는 실리콘에 연결되며, 이는 반도체 소자의 설계시에 반드시 고려되어야 한다.
바람직하게는, 실리콘 층을 반도체 소자가 존재하는 아일랜드(island)와 인접한 영역에서 실리콘 산화물로 전환시키고, 상기 아일랜드에 인접한 실리콘 산화물 층상에 접촉 전극을 형성시키거나, 또는 실리콘 층을 아일랜드의 형태로 기판상에 국부적으로 존재시키고 상기 실리콘 아일랜드 근처에서 접촉 전극을 기판 상에 직접 형성한다. 전자의 경우에는, 접촉 윈도우가 기판뿐만 아니라 실리콘 산화물 층 내에도 형성된다. 이들 양자의 경우, 접촉 전극은 윈도우의 에칭 도중에 노출되므로 제공되는 접촉 소자는 접촉 전극과 직접 접촉된다. 따라서, 접촉 저항은 최소이다. 접촉 전극은 반도체 소자와 완전히 분리되기 때문에, 후자의 경우는 완전히 독립적으로 설계할 수 있다.
제 1 측에 매립된(buried) 절연출층 구비한 실리콘 슬라이스로부터 기판을 형성시킨 다음 매립된 절연층 아래의 제 2 측으로부터 실리콘을 제거하는 경우, 반도체 장치는 간단한 방식으로 제조할 수 있다. 이어서, 청정실내에서 통상의 방법으로 제 1 측에서 매립된 절연층상에 존재하는 실리콘 층내의 실리콘 슬라이스내에반도체 소자를 형성시킬 수 있다. 그 후 그리고 아마도 제 1 측으로부터 실리콘 층을 국부적으로 제거한 후, 도체 트랙의 패턴을 제공할 수 있다. 이어서, 접착층을 이용하여 슬라이스를 캐리어 본체상의 제 1 측과 고정시킨 다음, 매립된 절연층 아래의 제 2 측으로부터 실리콘을 제거한다. 마지막으로, 캐리어 본체와 멀리 떨어져 대향하고 있는 제 2측에 윈도우를 제공할 수 있다.
도 1 은 기판(3)이 접착층(2)에 의해 캐리어 본체(1)애 고정되어 있는 반도체 장치(semiconductor device)의 개략적인 단면을 도시한 것으로, 상기 기판은 캐리어 본체(carrier body)와 대향하고 있는 그의 제 1 측(4)에 반도체 소자(5)를 구비차고 있으며, 상기 캐리어 본체(1)로부터 멀리 떨어져 대향하고 있는 기판의 제 2 측(8)으로부터의 외부 접촉을 위한 접촉 전극 또는 결합 패드(7)를 가진 도체 트랙(conductor tracks)(6)의 패턴을 더 구비하고 있다.
본 실시예에는 단일 반도체 소자(5), 즉, 바이폴라 트랜지스터가 도시되어 있다. 그러나, 이와는 달리 실제로는, 이러한 반도체 장치는 이러한 소자들을 다수 포함할 수도 있다. 전자의 경우는 개별 반도체 장치에 관한 것이고, 후자의 경우는 집적 반도체 장치에 관한 것이다. 반도체 소자는, 예를 들면, 도시된 바이폴라 트랜지스터(5) 대신에 전계 효과 트랜지스터일 수도 있다. 이러한 능동 소자(active element) 대신에, 반도체 장치는 예를 들어, 코일, 캐패시터 및 광 도파관과 같은 수동 소자(passive element)를 더 포함할 수도 있다.
본 발명에 따르면, 외부 접촉을 위한 접촉 전극(7)을 가진 도체 트랙(6)의 패턴이 기판(3)의 제 1 측(4)에 제공되는데, 이것은 접촉 전극(7)의 영역에서 제 2 측(8)으로부터의 외부 접촉을 위한 윈도우(9)를 구비한다.
접착층(2)을 사용하여 기판(3)을 캐리어 본체(1)에 고정시키기 이전의 공정 단계는 반도체 소자의 제조에 적합한 특급 청정실내에서 수행하지만, 접착 공정 자체 및 후속 공정 단계는 바람직하게는 최종 실장을 위해 청정실 외측에 설치된 보다 덜 청정한 공간 내에서 수행된다. 반도체 소자 및 도제 패턴을 제조하기 위해서는 복잡한 공정이 필요하며, 이를 위하여 매우 고가의 증착 및 포토리소그래픽 장비가 사용된다. 본 발명에 따른 반도체 장치의 제조시에는 최종 실장을 위한 공간내에 이러한 고가의 장비가 필요치 않다.
반도체 소자(5)와 기판(3)의 동일 측상에 제공된 도체 트랙(6)의 패턴은 청정실 내에 설치되어 있는 증착 및 포토리소그래픽 장비를 이용하여 제공될 수 있다. 도체 트랙(6)의 패턴은 상기 공정의 진행 도중의 외부 접촉을 위한 접촉 전극(7)을 구비한다. 이들 접촉 전극(7), 소위 결합 패드는 비교적 큰 길이와 폭, 예를 들면, 실제로는 100 ㎛의 길이와 폭을 갖는다. 이어서, 캐리어 본체(1) 상에 기판 (3)을 고정시킨 후, 최종 실장에 적합한 글간 내에서 제 2 측(8)으로부터의 외부 접촉을 위한 윈도우(9)를 기판(3) 내에 제공할 수 있다. 이러한 윈도우는 접촉 전극(7)보다 약간 작은데, 예를 들면, 90 ㎛의 길이와 폭을 갖는다. 따라서, 이들 원도우(9)도 또한 비교적 크며, 향상된 증착 및 포토리소그래픽 장비를 사용하지 않고서도 간단한 수단을 이용하여 저렴하게 설치할 수 있다. 윈도우(9)는 통상의 방법으로 간단한 접촉 마스크를 사용하여 포토레지스트 층 내에 규정될 수 있으며, 이후에 이들 윈도우가 에칭 배스(etching bath)예서 기판 내로 에칭될 수 있다. 접촉 소자(10)를 가진 반도체 장치는 이렇게 형성시킨 윈도우(9)를 통하여 외부 접촉될 수 있다.
도 1 에 도시된 실시예에서 기판(3)은 절연 물질의 층이며, 반도체 소자(5)는 기판(3) 상에 존재하는 실리콘 층(11) 내에 제공되어 있다. 하기에서 자명해 지는 바와 같이, 이러한 기판(3)은 윈도우(9)의 길이 및 폭보다 훨씬 작은 두께를 갖도록 구현할 수 있다. 이러한 두께는 1 ㎛ 미만일 수 있다. 상기 치수를 갖는 윈도우(9)는 간단한 방법으로 기판 내에 제공될 수 있다. 이러한 사실은 기판이 통상적인 반도체 물질의 슬라이스인 경우는 아니다. 이러한 슬라이스의 두께는 윈도우의 에칭시에 불리하다. 이러한 두께는 접촉 전극 및 접촉 윈도우의 길이 및 폭과 비교할 때에 큰 값이다.
도 1 에 도시된 실시예에서, 기판(3)을 형성하는 절연층은 그의 전 표면 상에서 실리콘 층(11)으로 덮여져 있다. 접촉 전극(7)을 가진 도체 트랙(6)의 패턴은 실리콘 층(11)상에 제공되어 있다. 외부 접촉용 윈도우(9)는 단지 기판층(3) 내에서만 에칭되어 있다. 실리콘 층(11)은 제공되는 외부 접촉 소자(10)와 접촉 전극 (7)사이에 존재한다. 실리론 층(11)을 접촉 전극(7)의 영역에서 강하게 도핑시켜서 접촉 소자(10)와 접촉 전극(7) 사이에서 낮은 접촉 저항을 구현한다. 실리콘 산화물의 절연부(12)를 이용하여 실리콘 층(11)을 절연 아일랜드(13,14)로 세분하여 반도체 소자(5)가 형성되어 있는 실리콘 층(11)의 일부에 접촉 소자(10)가 연결되는 것을 막아야한다. 아일랜드(13)는 반도체 소자(5)를 포함하고, 아일랜드(14)는 접촉 소자(10)를 접촉 전극(7)에 연결시켜 준다. 절연부(12)는 통상의 방법으로 실리콘 층(11)을 국부적으로 산화시켜 형성시킬 수 있다.
윈도우(9)는 기판(3)뿐만 아니라 실리콘 층(11)내에도 형성시킬 수 있다. 그러면, 접촉 소자(10)는 접촉 전극(7)에 직접 연결된다. 또한 이러한 경우에, 도시되지는 않았지만, 윈도우가 에칭되어 있는 실리콘 층(14)의 일부는 반도체 소자가 형성되어 있는 부분(13)으로부터 절연되어야 한다. 또한 본원에서는, 통상의 방법으로 실리콘 층(11)을 국부 산화시켜 절연부(12)를 형성시킬 수도 있다.
도 2(여기서, 상응하는 구성요소는 도 1의 실시예에서와 동일한 참조 번호를 갖는다.)에 도시된 실시예에서, 반도체 소자(5)가 형성되어 있는 아일랜드(15) 다음의 전 표면상에서 실리콘 층을 국부 산화시켜 절연 실리콘 산화물(12)로 전환시킨다. 접촉 전극(7)은 아일랜드(15) 다음의 상기 절연층(12)상에 제공되어 있다. 윈도우(9)는 기판(3)내뿐만 아니라 절연층(12)내에서도 에칭되어 있다. 접촉 전극(7)은 윈도우(9)의 에칭 도중에 노출되므로, 제공되는 접촉 소자(10)는 접촉 전극 (7)과 직접 접촉한다. 따라서, 접촉 저항은 최소로 된다. 접촉 전극(7)은 또한 반도체 소자(5)와 완전히 분리된다.
도 3(여기서, 상응하는 구성요소는 도 1의 실시예에서와 동일한 참조 번호를 갖는다.)에 도시된 실시예에서, 실리콘 층은 아일랜드(15)의 형태로 기판(3) 상에 국부적으로 존재하며, 접촉 전극(7)은 상기 아일랜드(15) 다음의 기판(3) 상에 직접 형성되어 있다. 접촉 전극(7)은 윈도우(9)의 에칭 도중에 노출되므로, 제공되는 접촉 소자(10)는 접촉 전극(7)과 직접 접촉한다. 따라서, 접촉 저항은 최소로 된다. 접촉 전극(7)은 또한 반도체 소자(5)와 완전히 분리된다.
도 4 내지 도 7은 도 3의 반도체 장치 제조시의 몇몇 단계의 단면도 및 평면도를 도식적으로 나타낸 것이다. 출발점은 도 4에 단면이 도시된 실리콘 슬라이스 (16)이다. 이러한 슬라이스는 제 1 측(4)에 대략 0.4 ㎛의 두께를 가진 실리콘 산화물의 절연층(3), 대략 1020 개의 인 원자/cc로 비교적 강하게 도핑되고 대략 0.1 ㎛의 두께를 갖는 실리콘 층(17) 및 대략 1016 개의 인 원자/cc로 비교적 약하게 도핑되고 대략 0.1 ㎛의 두께를 갖는 실리콘 층(18)을 구비하고 있다. 이러한 슬라이스는, 예를 들면, 통상의 웨이퍼 결합 기법을 이용하여 제조할 수 있다. 이러한 기법을 이용하여 실리콘 산화물 상부 층을 구비한 제 1 실리콘 슬라이스를 상기 상부층에 의해 제 2 실리콘 슬라이스에 연결시키고, 이어서 산화물층상에 단지 상기 언급된 얇은 실리콘 충만이 잔류할 때까지 상기 제 1 슬라이스로부터 실리콘을 제거한다. 바람직하게는, 실리콘과 함께 절연물질을 형성하는 이온, 예를 들면 질소또는 산소 이온과 같은 이온을 주입함으로써 실리콘 슬라이스(16)내에 매립된 절연층(3)을 형성한다. 예를 들면, 산소 이온을 주입하여 실리콘 산화물 층(3)을 대략 0.1 ㎛의 깊이로 형성하고, 상기 실리콘 산화물 층(3)상에 위치한 대략 0.1 ㎛ 두께의 층(17)을 인(P)으로 도핑시켜 상기 농도를 달성한 다음, 마지막으로 도핑된 층(18)을 상기 층(17)상에서 에피텍셜 성장시킴으로써 실리콘 슬라이스 내에 실리콘 산화물 층(3) 및 도핑된 실리콘 층(17, 18)을 가진 슬라이스(16)를 수득한다.
도 5 및 도 6은 각각 평면도 및 단면도를 나타낸 것으로, 절연 아일랜드(15)는 실리콘 층내에 형성되어 있다. 이러한 목적을 위하여 본 실시예에서는 층(17, 18)의 일부를 절연층(3)으로부터 제거한다 이어서, 통상의 방법으로 실리콘 아일랜드(15) 내에 바이폴라 트랜지스터(5)를 형성하는데, 이때 베이스 영역(base zone) (19)은 대략 5.1017개의 붕소 원자로 도핑시키고 이미터 영역(emitter zone)(20)은 대략 1020개의 비소(AS) 원자로 도핑시킨다. 실리콘 아일랜드(15)는 실리콘 산화물 층(21)을 구비하고 있으며, 이때 윈도우(22, 23)는 베이스 영역(19) 및 이미터 영역(20)을 각각 접촉시키기 위하여 제공된다.
트랜지스터(5)가 형성된 후, 기판(3)상에 증착된 알루미늄 층내에 접촉 전극 (7)을 가진 도체 트랙(6)의 패턴을 형성한다. 명확히 도시하기 위하여, 각 도면에서는 반도체 장치를 실제 크기로 도시하지 않았다. 예를 들어, 실제로 도체 트랙(6)은 대략 1 내지 10 ㎛의 폭을 가지며, 접촉 전극은, 예를 들면, 대략 100 ㎛의 길이 및 폭을 갖는다.
이어서, 조립체(assembly) 전체를 추가의 절연층(24)으로 피복시키고, 접착층(2)을 사용하여 제 1 측(4)을 캐리어 본체(1)에 고정시킨다. 접착제는, 예를 들면, 에폭시 또는 아크릴레이트 접착제이며, 캐리어 본체(1)는, 예를 들면, 유리판이다. 절연층(3)의 하부에서는 실리콘 슬라이스(16)를 제거한다. 이를 달성하기 위해서는, 절연층(3)의 두께가 수 ㎛ 이하로 될 때까지 슬라이스(16)의 제 2 측(8)을 화학-기계적 폴리싱(polishing) 처리한 다음, 상기 절연층(3)을 KOH의 에칭 배스 (etching bath)에 노출시킨다. 이러한 에칭 처리공정은 절연 실리콘 산화물 층(3)에 도달했을 때 자동적으로 정지한다.
트랜지스터(5)를 제조하는 도중, 슬라이스(16)는 200 ℃를 훨씬 초과하는 온도로 수회 가열한다. 이러한 공정은, 층(18)의 에피텍셜 성장 도중에는 약 1000 ℃ 이하, 반도체 영역(19,20)의 형성 도중에는 약 900 ℃ 이하, 절연 물질의 층 (21,24)의 증착 도중에는 약 400 ℃ 내지 700 ℃ 의 온도에서 일어난다. 트랜지스터가 형성된 후, 후속 공정단계에서 슬라이스(16)를 더 이상 200 ℃ 이상의 온도로 가열하지 않는다. 따라서, 슬라이스(16)는 에폭시 또는 아크릴레이트계 접착층과 같은 합성수지 접착층(2)에 의해 유리재 캐리어 본체(1)에 고정시킬 수 있다. 여기서 유리는 반도체 물질과 다른 팽창 계수를 가질 수 있다.
마지막으로, 통상의 방법으로 접촉 마스크 및 HF를 함유하는 에칭 배스(etching bath)를 사용하여 기판(3) 내에 대략 90 ㎛의 길이 및 폭을 갖는 윈도우(9)를 제공한다. 최종적으로, 제 2 측(8)으로부터 접촉 소자(10)를 제공할 수 있다. 실시예에서의 접촉 소자는 통상의 와이어 결합 기법(wire bondingtechnique)을 이용하여 형성시킨다. 그러나, 이와 달리, 전기 화학적으로 성장된 금속 부품(범프(bump))으로부터 형성시킬 수도 있다.

Claims (7)

  1. 접착층(2)에 의해 기판이 고정되어 있는 캐리어 본체를 구비하는 반도체 장치 -상기 기판은 상기 캐리어 본체를 향하고 있는 제 1 측(4)과 상기 캐리어 본체로부터 멀어지는 방향을 향하고 있는 기판의 제 2 측을 가지며, 상기 기판의 제 1 측은 반도체 소자(5)와 도체 트랙(6)의 패턴을 구비함- 에 있어서,
    상기 도체 트랙의 패턴은 상기 기판의 제 2 측(8)으로부터의 외부 접촉을 위한 접촉 전극(7)을 포함하고 상기 기판은 상기 접촉 전극의 영역에 상기 제 2측으로부터 상기 접촉 전극으로 접촉 소자(10)를 외부적으로 접촉시키기 위한 윈도우 (9)를 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 기판이 절연 물질의 층으로 이루어지고, 상기 반도체 소자가 상기 기판의 제 1 측상에 존재하는 실리콘 층내에 형성되어 있는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 실리콘 층이 반도체 소자가 존재하는 아일랜드(island) 근처에서 실리콘 산화물로 전환되고, 상기 접촉 전극이 상기 아일랜드 근처에서 실리콘 산화물 층상에 형성되어 있는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 실리콘 층이 아일랜드의 형태로 상기 기판상애 국부적으로 존재하고, 상기 접촉 전극이 상기 실리콘 아일랜드 근처에서 기판상에 직접 형성되어 있는 반도체 장치.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 기판이 그의 제 1 측에 매립된 절연층을 구비하고 있는 실리콘 슬라이스로부터 형성되고, 상기 슬라이스의 상기 매립된 절연층 아래의 제 2 측으로부터 실리콘을 제거함으로써 형성되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 매립된 절연층이 실리콘과 절연 물질을 형성하는 이온을 주입시킴으로써 실리콘 슬라이스내에 형성되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 매립된 절연층이 질소 또는 산소 이온을 주입시킴으로써 실리콘 슬라이스내에 형성되는 반도체 장치.
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