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KR100348233B1 - 반도체장치의제조방법 - Google Patents

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KR100348233B1
KR100348233B1 KR1019950012817A KR19950012817A KR100348233B1 KR 100348233 B1 KR100348233 B1 KR 100348233B1 KR 1019950012817 A KR1019950012817 A KR 1019950012817A KR 19950012817 A KR19950012817 A KR 19950012817A KR 100348233 B1 KR100348233 B1 KR 100348233B1
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KR
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semiconductor
layer
slice
conductive
insulating layer
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KR1019950012817A
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로날드데커
헨리쿠스고데프리더스라파엘마스
빌헬르무스테오도러스안토니우스요하네스반덴아인덴
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Publication date
Application filed by 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 절연층(3)상에 배치된 반도체 재료층(4)이 마련되어 있는 반도체 슬라이스(1)의 제 1 측면(2)상에 반도체 소자(5)와 도전체 트랙(14)이 형성된다. 그 다음에 상기 제 1 측면(2)에 의해 반도체 슬라이스(1)가 지지 슬라이스(15)에 고정되고, 이후 절연층(3)이 노출될 때까지 반도체 슬라이스(1)의 제 2 측면(17)으로부터 재료가 제거되는 반도체 장치의 제조 방법에 관한 것이다. 절연층(3)에는 도전성 소자(19)가 마련된 접촉 윈도우(18)가 마련된다. 이것은 반도체 슬라이스(1)가 지지 슬라이스(15)에 고정되기 전에, 반도체 슬라이스(1)의 제 1 측면(2)으로부터 실행된다. 반도체 소자(5)는 도전성 소자(19)를 거쳐 접촉 와이어(20)에 외부적으로 접촉된다. 반도체 소자를 제조하기 위해 실행되는 프로세스 단계 동안, 접촉 윈도우(18)와 도전성 소자(19)가 형성될 수도 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES WITH SEMICONDUCTOR ELEMENTS FORMED IN A LAYER OF SEMICONDUCTOR MATERIAL PROVIDED ON A SUPPORT SLICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 구체적으로는, 절연층상에 놓인 반도체 재료층이 마련되어 있는 반도체 슬라이스의 제 1 측면상에 반도체 소자와 도전체 트랙이 형성되고, 이후 이 제 1 측면에 의해 반도체 슬라이스가 지지 슬라이스에 고정되고, 이후 절연층이 노출될 때까지 반도체 슬라이스의 제 2 측면으로부터 재료가 제거되는 반도체 장치의 제조 방법으로서, 이 방법이 실행되는 동안에, 반도체 소자에 접속되는 도전성 소자가 마련된 접촉 윈도우가 절연층에 마련되는 반도체 장치의 제조 방법에 관한 것이다.
지지 슬라이스는 하나 또는 여러 개의 반도체 소자를 포함하는 각각의 반도체 장치를 형성하기 위해, 통상의 방식, 예를 들면 소윙(sawing)하는 것에 의해 개별적인 부분으로 나누어질 수 있다. 하나의 반도체 소자를 포함하는 경우, 이산적인 반도체 소자가 얻어지고, 여러 개의 반도체 소자를 포함하는 경우 집적화된 반도체 소자가 얻어진다. 이 반도체 소자는, 예를 들면 바이폴라 트랜지스터 또는 전계 효과 트랜지스터일 수도 있다.
반도체 슬라이스는 반도체 소자가 형성된 후 약 200℃ 이상의 온도로 가열될 필요가 없기 때문에, 지지 슬라이스에 대한 반도체 슬라이스의 고정 및 지지 슬라이스 그 자체에 극단적인 요구 조건이 부과될 필요는 없다. 반도체 슬라이스는, 에폭시 또는 아크릴 아교 등의 합성 수지 아교에 의해, 예를 들면 구리 등의 금속으로 제조되는 도전성 지지 슬라이스, 또는, 예를 들면 유리 또는 알루미나 등의 절연체로 제조되는 절연성 지지 슬라이스에 고정된다. 지지 슬라이스는 반도체 슬라이스의 재료와 상이한 팽창 계수를 가질 수도 있다. 팽창 계수에 있어서의 차이는 차후의 프로세스 단계 동안 작아진 후, 아교층에 의해 조정될 수도 있다.
예를 들면, 실리콘으로 제조되는 반도체 재료층은 단결정체 및 다결정체 또는 비정질일 수도 있다. 예를 들면, 산화실리콘으로 이루어지는 절연층은 증착 또는 다른 방식으로 마련될 수도 있다. 산화실리콘층은, 예를 들면 산소 이온을 실리콘 슬라이스에 주입하는 것에 의해 얻어질 수도 있다.
반도체 재료층이 마련된 절연층은, 절연층이 노출되는 벌크 감소 처리(bulk-reducing treatment) 동안 이 벌크 감소가 자동적으로 정지하는 층, 즉 에칭 처리시 에칭 스토퍼층 또는 폴리싱 처리시 폴리싱 스토퍼층으로서 작용한다. 절연층 그 자체는 제거되지 않고 반도체 소자에 대한 절연체로서 계속해서 작용한다. 이 절연층에는 접촉 윈도우가 마련되어 있고, 여기에는 반도체 소자에 접속된 도전성 소자가 마련되어 있다. 그 후, 반도체 소자는 이들 도전성 소자를 통해서 외부에 접촉될 수도 있다.
일본국 특허 공개 공보 평성 1/18248의 영문 초록에는, 서두에 언급한 종류의 방법, 즉 절연층에 접촉 윈도우가 마련되고, 절연층이 벌크 감소 처리에 의해 노출된 후 이 접촉 윈도우에 도전성 소자가 마련되는 방법이 개시되어 있다.
통상적으로, 포토레지스트 마스크는 절연층에 접촉 윈도우를 형성하기 위해 절연층상에 마련된다. 그러므로, 포토레지스트층은 노출된 절연층상에 마련되고, 이후 포토레지스트 마스크가 결상화(image)된다. 알려진 방법의 문제점은 이러한 포토리소그래픽 프로세스 동안, 제 1 측면상에 도전체 트랙 및 반도체 소자를 마련하는 동안 반도체 슬라이스의 제 1 측면상에 마련된 얼라인먼트 표시를 사용할 수 없다는 것이다. 또한, 접촉 윈도우에 도전성 소자를 마련하기 위해 포토레지스트마스크가 마련되기 때문에, 상기 얼라인먼트 표시도 사용될 수 없다.
또한, 반도체 슬라이스상의 도전체 트랙 및 반도체 소자를 형성하는데 사용된 것 이외의 장비는 접촉 윈도우 및 도전성 소자를 마련하는데 필요하다는 것을 알 수 있을 것이다. 반도체 소자, 도전체 트랙 및 절연층이 고정된 지지 슬라이스는, 예를 들면 반도체 슬라이스와는 상이한 두께를 갖는다.
본 발명의 목적은, 반도체 슬라이스의 제 1 측면상에서 동일한 포토리소그리픽 장비 및 동일한 얼라인먼트 표시를 사용하여, 반도체 슬라이스의 제 1 측면상에 반도체 소자 및 도전체 트랙을 형성하고, 절연층에 접촉 윈도우를 형성하며, 도전성 소자를 형성하는 방법을 제공하는 것이다.
서두에서 설명한 방법은 이러한 목적을 위해 이루어진 것으로, 도전성 소자가 지지 슬라이스에 고정되기 전에 접촉 윈도우가 절연층에 마련되고, 도전성 소자가 반도체 슬라이스의 제 1 측면으로부터 접촉 윈도우에 마련되는 것을 특징으로 한다.
동일한 반도체 슬라이스는, 절연층에 접촉 윈도우를 마련하고 도전성 소자를 제공하기 위해 반도체 소자 및 도전체 트랙의 형성시와 동일한 제 1 측면에서 프로세스된다. 이를 위해, 동일한 리소그래픽 장비 및 동일한 얼라인먼트 표시가 사용된다. 반도체 슬라이스가 지지 슬라이스상에 고정되기 전에 접촉 윈도우에 마련된 도전성 소자는, 절연층이 노출되는 벌크 감소 처리시에 노출된다는 인식에 의해 본 발명이 이루어진 것이다. 따라서, 이후 노출된 도전성 소자에 의해 반도체 소자의 외부 접촉이 가능하게 된다.
실제로, 지지 슬라이스상에서의 반도체 슬라이스의 고정에 선행하는 모든 프로세스 단계는 나머지 프로세스 단계가 실행되는 공간과는 상이한 공간에서 실행할 수 있다. 전자의 단계는 청정실에서 실행되어야 하고, 다른 단계는 먼지 입자의 존재 요건이 엄격하지 않은 공간에서 실행될 수도 있다. 이러한 공간은 청정실보다 상당히 저렴하므로, 본 발명에 따른 방법을 비교적 낮은 비용으로 실행할 수 있다.
절연층에 접촉 윈도우를 형성한 후에 도전층이 반도체 슬라이스의 제 1 측면에 증착되면, 도전체 트랙 및 도전성 소자는 단일의 포토리소그래픽 단계로 형성될 수도 있고, 계속해서 도전체 트랙 및 도전성 소자가 형성된다.
바람직하게는 도전층이 도전성 베이스층상에 증착되고, 그 후 도전체 트랙 및 도전성 소자가 도전층 및 베이스층에 형성된다. 그 후, 도전층이 절연층을 노출시키는 프로세스 동안 베이스층에 의해 만족스럽게 보호되고, 또한 도전체 트랙이 비교적 낮은 전기 저항을 갖도록 베이스층 및 도전층의 재료가 선택될 수도 있다. 실리콘으로 제조되는 반도체 슬라이스가 반도체 재료의 실리콘층이 마련된 산화실리콘의 절연층과 함께 사용되면, 그 후 실리콘은 절연층을 노출시키는 프로세스 동안 제거된다. 그 후, 벌크 감소 처리는 산화실리콘의 절연층에 도달할 때 정지해야 한다. 이것은 통상적인 방식, 예를 들면 KOH를 포함하는 에칭 배스(etch bath)에서 상당히 선택적으로 실행될 수도 있다. 이 경우, 도전층은 티탄, 텅스텐 또는 티탄 텅스텐 합금의 베이스층에 의해 효과적으로 보호될 수도 있다. 예를 들면, 알루미늄층 또는 알루미늄 합금층을 베이스층에 마련하는 것에 의해, 티탄, 텅스텐 또는 티탄 텅스텐 합금의 층에 형성된 도전체 트랙보다 낮은 전기 저항을 갖는 도전체트랙을 형성할 수 있다.
또한, 접촉 윈도우의 바닥면에는 보조층이 마련될 수도 있다. 그 후, 도전층은 절연층을 노출시키는 프로세스 동안 이 보조층에 의해 보호된다. 상기와 동일한 반도체 슬라이스를 사용하는 것에 의해, 보조층은 티탄, 텅스텐 또는 티탄 텅스텐 합금으로 제조될 수도 있다. 그러나, 대안적으로 보조층은 비도전성 재료로 제조될 수도 있다. 여기에 주어진 예에서는, 예를 들면 KOH를 포함하는 배드에서의 에칭 동안 매우 효과적인 에칭 스토퍼로서 기능하는 질화실리콘을 사용할 수 있다. 그러나, 벌크 감소 처리 동안, 또는 그 후에는 접촉 윈도우내의 도전층을 노출시킬 필요가 있다.
도전층은 보조층이 절연 재료로 제조되는 경우뿐만 아니라, 보다 바람직하게는 보조층이 도전성 재료로 제조되는 경우에 노출되고, 또 도전층이 도전성 베이스층상에 마련되는 경우에도 노출된다. 이들 모든 경우에 있어서, 알루미늄 또는 알루미늄 합금 등의 재료로부터 도전층을 제조하는 것이 가능하고, 여기에 외부 접촉을 위해 도전성 와이어가 통상의 본딩 기법으로 마련될 수 있다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
제 1 도~제 6 도는 본 발명에 따른 방법에 의한 다수의 제조 스테이지에 있어서의 반도체 장치의 일부분을 개략적으로 도시한 단면도이다. 제조는 절연층(3)상에 배치된 반도체 재료층(4)을 갖는 제 1 측면(2)에 마련된 약 700㎛ 두께의 반도체 슬라이스로 개시한다. 이 실시예에서는, 단결정 실리콘의 반도체 슬라이스(1)가 사용되며, 약 0.4㎛ 두께의 산화실리콘층(3)이 산소 이온 주입법에 의해 마련된다. 산화실리콘층(3)상에는 단결정 실리콘(4)으로 이루어진 약 0.1㎛ 두께의 반도체 재료층이 있다. 그러나, 이것은 본 발명에 있어서 중요하지 않다. 대안적으로 반도체층은 실리콘 이외의 반도체 재료인 비정질 반도체 재료 또는 다결정층일 수도 있다. 또한, 절연층은 산화실리콘 이외의 재료로 제조될 수도 있다.
반도체 소자는 통상의 방식으로 제 1 측면(2)에 형성된다. 이들은 전계 효과 트랜지스터 및 바이폴라 트랜지스터 등의 다양한 소자일 수도 있다. 이 실시예에서는, 보다 명료하게 하기 위해, 전계 효과 트랜지스터의 형태로 단일 소자가 마련된다. 이를 위해, 실리콘층(4)에는 통상의 방식으로 p형 도핑이 실시되고 계속해서 상호 절연된 섬(5)으로 분할되며, 이 실시예에 있어서는 실리콘층(4)이 섬(5)들 사이의 절연층(3)으로부터 에칭 제거된다. 전계 효과 트랜지스터는 이들 섬의 각각에 형성된다. 이를 위해, 실리콘층(4)에는 게이트 유전체층(6)이 마련되고, 그 후 실리콘층(4)이 통상의 열 산화 처리된다. 이어서, 다결정 실리콘층(7)이 증착되고, 여기에 게이트 전극(8)이 형성된다. 계속해서, 게이트 전극(8)을 마스크로서 기능하여, 소스(9) 및 드레인(10)이 n형 도펀트 주입법에 의해 형성된다. 따라서, 최종적으로 형성된 트랜지스터는 절연의 산화실리콘층(11)으로 덮혀진다.
다음에, 산화실리콘층(11)에 접촉 윈도우(12)가 마련되고, 그 후 통상의 방식으로 도전체 트랙(14)이 반도체 슬라이스(1)의 제 1 측면(2)상의 도전층(13)에 형성된다.
도전체 트랙(14)이 형성된 후, 반도체 슬라이스(1)는 제 1 측면(2)에 의해지지 슬라이스(15)에 고정된다. 이 실시예에 있어서, 반도체 슬라이스(1)는 아크릴 아교층(16)에 의해 약 1.5mm 두께의 유리 지지 슬라이스(15)에 고정된다. 지지 슬라이스(15)에 대한 반도체 슬라이스(1)의 고정 및 지지 슬라이스(15) 자체의 고정은 극단적인 요구 조건을 강요하지 않으므로, 도전체 트랙(14)의 형성 후에 약 200℃ 이상의 온도로 반도체 슬라이스(1)를 가열할 필요는 없다. 반도체 슬라이스(1)는, 예를 들면 에폭시 아교, 이 실시예에서는 아크릴 아교 등의 합성 수지에 의해 고정될 수도 있다. 이 실시예에 있어서의 지지판(15)은 유리로 이루어지지만, 선택적으로, 예를 들어 구리로 이루어진 금속 지지판 또는, 예를 들어 산화알루미늄으로 이루어진 다른 절연체도 가능하다. 통상적으로, 지지 슬라이스는 반도체 슬라이스 재료와는 상이한 팽창 계수를 갖는다. 팽창 계수에 있어서의 차이는 차후의 프로세스 단계동안 작아진 후, 아교층에 의해 조정될 것이다.
반도체 슬라이스(1)가 지지 슬라이스(15)에 고정된 후, 재료는 절연층(3)이 노출될 때까지 반도체 슬라이스의 제 2 측면(17)으로부터 제거된다. 이를 위해, 제 2 측면(17)은 산화실리콘의 절연층(3)이 수 ㎛ 정도로 될 때까지 통상의 화학 기계적(chemical-mechanical) 폴리싱 처리에 우선 노출되고, 이 층(3)은 KOH를 포함하는 에칭 배스에 노출된다. 이 에칭 처리는 층(3)에 도달되는 순간 자동적으로 정지하여, 에칭 스토퍼층으로서 기능한다.
산화실리콘 절연층(3)에는 접촉 윈도우(18)가 마련되어 있으며, 이 윈도우(18)에는 반도체 소자에, 즉 도면에 있어서 트랜지스터의 소스(9)에 접속되는 도전성 소자(19)가 마련되어 있다. 본 발명에 따르면, 접촉 윈도우(18) 및 도전성 소자(19)는, 그 도전성 소자(19)가 지지 슬라이스(15)에 고정되기 전에 반도체 슬라이스(1)의 제 1 측면(2)으로부터 형성된다. 이 실시예에 있어서, 접촉 윈도우(18)는, 접촉 윈도우(12)도 또한 산화실리콘층(11)에 형성되는 동일한 포토리소그래픽 프로세스 단계 동안, 절연용의 산화실리콘층(3)에 형성된다. 따라서, 접촉 윈도우(12)를 형성하는데 사용되는 것과 동일한 얼라인먼트 표시(도시하지 않음)가 접촉 윈도우(18)를 형성하는데 사용될 수도 있다. 이 실시예에 있어서의 도전체 트랙(14) 및 도전성 소자(19)는 하나의 동일한 도전층(13)에 형성된다. 그 후, 도전체 트랙(14) 및 도전성 소자(19)는 통상의 방식으로 하나의 동일한 포토리소그래픽 프로세스 단계에서 형성될 수도 있다. 이를 위해, 접촉 윈도우(12 및 18)를 형성하는데 사용되는 얼라인먼트 표시가 사용될 수도 있다.
절연 산화실리콘층(3)이 반도체 슬라이스(1)의 제 2 측면(17)으로부터 노출된 후, 접촉 윈도우(18)에 마련된 도전성 소자(19)도 또한 노출된다. 그 후, 이 실시예의 전계 효과 트랜지스터에 있어서, 반도체 소자는 노출된 이들 도전성 소자(19)에 의해 접촉될 수도 있다. 이 접촉은 이 실시예에 있어서 통상의 본딩 기법에 의해 마련된 접촉 와이어(20)에 의해 영향을 받는다. 대안적으로 전기 도금에 의해 노출된 도전성 소자(19)상에 외부 접촉을 가능하게 할 수 있다.
이러한 외부 접촉 와이어(20)를 마련하기 위해, 지지 슬라이스는 통상의 방식, 예를 들면 소윙에 의해, 각각의 부분으로 분할되어 개별적인 반도체 장치가 형성된다. 이들은 하나 또는 여러 개의 반도체 소자를 각각 포함할 수도 있다. 전자의 경우에는 이산적인 반도체 소자가 얻어지고, 후자의 경우에는 집적화된 반도체소자가 얻어진다.
반도체 슬라이스(1)를 지지 슬라이스(15)에 고정하는 것에 선행하는 모든 프로세스 단계는 나머지 프로세스 단계가 실행되는 공간과는 상이한 공간에서 실행된다. 전자의 단계는 청정실에서 실행되고, 그 외의 단계는 먼지 입자의 존재 요건이 엄격하지 않은 공간에서 실행된다. 따라서, 비교적 저렴한 비용으로 본 발명에 따른 방법을 실행할 수 있다.
제 7 도는 바람직한 방법의 실시예의 단계를 도시한 것으로, 도전층(13)은 도전성 베이스층(21)상에 증착되고, 그 후 도전체 트랙(14, 14A) 및 도전성 소자(19, 19A)가 모두 도전층(13)(14와 19) 및 베이스층(14A, 19A)에 형성된다. 그 후, 베이스층(21) 및 도전층(13)의 재료는, 도전층(13)이 절연층(3)을 노출시키는 프로세스 동안 베이스층(21)에 의해 적절하게 보호되고, 또 도전체 트랙(14)이 비교적 낮은 전기 저항을 갖도록 선택될 수도 있다. 여기에 주어진 실시예에서는 베이스층(21)의 재료로서 티탄, 텅스텐 또는 티탄 텅스텐 합금이 선택된다. 산화 실리콘의 절연층(3)은 KOH를 갖는 에칭 배스에서 노출된다. 도전층(13)은 이 에칭 배스에서 베이스층(21)에 의해 효과적으로 보호된다. 도전층(13)의 재료로서 알루미늄 또는 알루미늄 합금이 선택된다. 따라서, 도전성 트랙(14)은 티탄, 텅스텐 또는 티탄 텅스텐 합금층으로 형성된 도전체 트랙보다 낮은 전기 저항을 갖는다.
제 8 도는, 도전층(13)이 증착되기 전에 접촉 윈도우(18)에 바닥면(22)상의 보조층(23)이 마련되는 방법의 바람직한 실시예의 단계를 도시한 도면이다. 이것은 보조층(24)이 절연층(11)상에 또 접촉 윈도우(12) 및 (18)에 증착되고, 계속해서보조층이 윈도우(18) 및 이 윈도우 주위의 가장자리(15)를 덮는 포토레지스트 마스크(도시하지 않음)로 덮혀지는 것에 의해 실행된다. 그 후, 에칭 처리가 실행되어 보조층의 덮히지 않은 부분이 제거된다. 따라서, 보조층(23)은 접촉 윈도우(18)의 바닥면(22)상에 남는다. 바닥면(22)이 보조층(23)으로 덮힌 후, 도전층(13)이 증착되고 계속해서 여기에 도전체 트랙(14) 및 도전성 소자(19)가 형성된다.
절연층(3)을 노출시키는 프로세스 동안, 도전층(13)은 보조층(23)에 의해 보호된다. 제 8 도에 나타낸 예에 있어서, 보조층(23)의 재료 및 도전층(13)의 재료는 서로 완전히 독립적으로, 즉 KOH 에칭 배스에 효과적으로 저항하는 보조층의 재료 및 도전체 트랙(14)이 낮은 전기 저항을 갖고 반도체 소자와 접촉이 양호한 도전층(13)의 재료로 선택될 수도 있다. 여기에 주어진 실시예에서, 보조층(23)은 티탄, 텅스텐 또는 티탄 텅스텐 합금으로 제조되고, 도전층(13)은 알루미늄 또는 알루미늄 합금으로 제조될 수도 있다. 이 경우, 약 10mm의 두께를 갖는 보조층은 도전체 소자(19)를 적절하게 보호할 수 있다.
제 9 도는 바람직한 방법의 실시예를 도시한 것으로, 보조층(26)은 비도전성 재료, 예를 들면 약 20mm 두께의 질화 실리콘층으로 제조되고, 이 실시예에서 이것은 KOH를 포함하는 에칭 배스에 있어서의 에칭 동안 에칭스토퍼로서 효과적이다. 그 후, 제 10 도에 도시한 바와 같이, 절연층(3)의 노출 동안 또는 그 후, 접촉 윈도우(18)내의 도전성 소자(19)도 또한 노출된다. 이것은 산화실리콘의 절연층(3)이 KOH 에칭 배스에서 노출된 후, 에칭 처리가 통상의 CF4-02 플라즈마에서 실행되는 것과 같은 간단한 방법으로 실행될 수 있다.
제 8 도에 도시한 예에서와 같이, 보조층(23)이 도전성 재료로 제조되는 경우 또는 제 7 도에 도시한 예에서와 같이, 도전성 소자(19)가 도전성 베이스층(19A)상에 형성되는 경우, 도전성 소자(19)는 선택적으로 유리하게 노출될 수도 있다. 그 후, 이들 경우에 있어서, 알루미늄 또는 알루미늄 합금 등의 재료로부터 도전층(13)을 제조할 수 있고, 이 위에 외부 접촉을 위해 도전성 와이어(20)가 통상의 본딩 기법에 의해 마련될 수 있다.
제 1 도~제 6 도는 본 발명에 따른 방법에 의한 다수의 제조 스테이지에 있어서의 반도체 장치의 일부분을 개략적으로 도시한 단면도,
제 7 도~제 10 도는 본 발명에 따른 바람직한 실시예에 의한 다수의 제조 스테이지에 있어서의 반도체 장치의 일부를 개략적으로 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 슬라이스 2 : 제 1 측면
3 : 절연층 4 : 반도체 재료층
5 : 섬 12 : 접촉 윈도우
13 : 도전체 15 : 지지 슬라이스
18 : 접촉 윈도우

Claims (5)

  1. 절연층상에 놓인 반도체 재료층이 마련되어 있는 반도체 슬라이스의 제 1 측면상에 반도체 소자와 도전체 트랙이 형성되고, 이후 이 제 1 측면에 의해 상기 반도체 슬라이스가 지지 슬라이스에 고정되며, 이후 절연층이 노출될 때까지 반도체 슬라이스의 제 2 측면으로부터 재료가 제거되는 반도체 장치의 제조 방법으로서, 이 방법이 실행되는 동안에, 반도체 소자에 접속되는 도전성 소자가 마련된 접촉 윈도우가 상기 절연층에 마련되는 방법에 있어서,
    상기 도전성 소자는 상기 지지 슬라이스에 고정되기 전에 상기 접촉 윈도우가 상기 절연층에 마련되고 상기 도전성 소자가 상기 반도체 슬라이스의 제 1 측면으로부터 접촉 윈도우에 마련되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 절연층에 접촉 윈도우를 형성한 후, 도전층이 상기 반도체 슬라이스의 제 1 측면상에 증착되고, 계속해서 여기에 상기 도전체 트랙 및 상기 도전성 소자가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    도전성 재료층이 도전성 베이스층상에 증착되고, 이후 상기 도전체 트랙 및 도전성 소자가 상기 도전층 및 상기 베이스층에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 도전층을 증착하기 전에 접촉 윈도우의 바닥에 보조층이 마련되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 절연층이 노출된 후, 상기 접촉 윈도우 내부의 도전층이 또한 노출되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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