KR100269521B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로서 기판과, 상기 기판 상에 형성된 게이트와, 상기 기판 상에 상기 게이트를 덮도록 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 활성층과, 상기 활성층 상에 상기 게이트와 대응하는 부분을 제외한 부분에 형성된 오믹접촉층과, 상기 오믹접촉층과 접촉되며 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조로 형성된 소오스 및 드레인전극을 포함한다. 따라서, 소오스 및 드레인전극을 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), MoW, MoTa, MoNb 등과 같은 압축 응력을 가지는 제 2 금속층의 이층 구조로 형성하므로 저항을 감소시키지 않고 표면에 힐록이 발생되는 것을 방지할 수 있다. 그리고, 화소전극이 제 2 금속층과 접촉되므로 제 1 금속층이 산화되는 것을 방지하여 드레인전극과 화소전극 사이의 접촉 저항을 감소시키며, 또한, 소오스 및 드레인전극을 2중의 단차를 갖도록 형성하므로 보호막의 스텝 커버리지가 저하되는 것을 방지할 수 있다.
Description
본 발명은 액정표시장치(Liquid Crystal Display)의 박막트랜지스터 및 그의 제조방법에 관한 것으로서, 특히, 소오스 및 드레인의 저항을 감소시킬 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
액정표시장치는 구동소자인 스위칭 소자와 빛을 투과하거나 반사하는 화소(pixel) 전극을 기본단위로 하는 화소가 매트릭스 구조로 배열된 구조를 가진다. 상기에서, 스위칭 소자는 게이트와 소오스 및 드레인영역을 포함하는 박막트랜지스터로 이루어진다.
박막트랜지스터는 다결정실리콘 또는 비정질실리콘으로 이루어진 활성영역과 게이트의 상대적 위치에 따라 게이트가 활성영역 상에 형성되는 탑 게이트(top gate)형과 하부에 형성되는 바텀 게이트(bottom gate)형으로 분류된다.
도 1는 종래 기술에 따른 바텀게이트 구조를 갖는 박막트랜지스터의 단면도이다.
종래의 바텀게이트 구조의 박막트랜지스터는 절연물질로 이루어진 기판(11) 상에 알루미늄 등으로 이루어진 게이트(13)가 형성된다. 또한, 기판(11) 상에 게이트(13)를 덮는 산화실리콘 또는 질화실리콘으로 이루어진 게이트절연막(15)이 형성되며, 게이트절연막(15) 상에 게이트(13)가 중앙에 위치하도록 비정질실리콘으로 이루어진 활성층(17)이 형성된다. 그리고, 활성층(17) 상의 게이트(13)와 대응하는 부분을 제외한 부분에 불순물이 고농도로 도핑된 비정질실리콘으로 이루어진 오믹접촉층(19)이 형성된다.
오믹접촉층(19) 상에 소오스 및 드레인전극(21)(22)이 형성된다. 소오스 및 드레인전극(21)(22)은 크롬 또는 탄탈늄 등과 같은 고융점금속으로 형성된다. 그리고, 상술한 구조의 전 표면에 산화실리콘 또는 질화실리콘으로 이루어진 보호막(23)이 형성되며, 이 보호막(23)에 드레인전극(22)을 노출시키는 접촉구(25)가 형성된다. 보호막(23) 상에 접촉구(25)에 의해 노출된 드레인전극(22)과 접촉되어 전기적으로 연결되는 화소전극(27)이 형성된다. 상기에서 화소전극(27)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전 물질로 형성된다.
도 2는 종래 기술에 따른 탑게이트 구조를 갖는 박막트랜지스터의 단면도이다.
종래의 탑게이트 구조의 박막트랜지스터는 절연물질로 이루어진 기판(31) 상에 비정질실리콘으로 이루어진 활성층(33)이 형성되고, 이 활성층(33) 상에 게이트절연막(35)과 게이트(37)가 적층된다. 게이트(33) 양측의 활성층(33)에 N형 또는 P형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(41)(42)이 형성된다.
상술한 구조의 전 표면에 산화실리콘 또는 질화실리콘으로 이루어진 층간절연막(39)이 형성되며, 이 층간절연막(39)에 소오스 및 드레인영역(41)(42)을 노출시키는 제 1 접촉구(43)가 형성된다. 그리고, 제 1 접촉구(43) 내에 크롬 또는 탄탈늄 등과 같은 고융점금속으로 이루어져 소오스 및 드레인영역(41)(42)과 접촉되어 전기적으로 연결된 소오스 및 드레인전극(44)(45)이 형성된다.
층간절연막(39) 상에 소오스 및 드레인전극(44)(45)을 덮도록 산화실리콘으로 이루어진 보호막(47)이 형성되며, 이 보호막(47)에 드레인전극(45)을 노출시키는 제 2 접촉구(49)가 형성된다. 그리고, 보호막(47) 상에 제 2 접촉구(49)에 의해 노출된 드레인전극(45)과 접촉되어 전기적으로 연결되는 화소전극(51)이 형성된다. 상기에서 화소전극(51)은 ITO 등과 같은 투명한 도전 물질로 형성된다.
상술한 바와 같이 종래 기술에 따른 바텀게이트 구조 및 탑게이트 구조의 박막트랜지스터는 소오스 및 드레인전극이 크롬 또는 탄탈늄 등과 같은 고융점금속으로 형성된다.
상기에서 소오스 및 드레인전극이 크롬 또는 탄탈늄 등과 같은 고융점금속으로 형성되면 비정질실리콘층과 접촉면에서 접촉 스파이킹과 표면에서 힐록의 발생을 방지할 수 있다.
그러나, 종래 기술에 따른 박막트랜지스터는 소오스 및 드레인전극이 크롬 또는 탄탈늄 등과 같은 고융점금속으로 형성되므로 저항이 증가되어 동작 속도가 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 소오스 및 드레인전극의 표면에 힐록이 발생되는 것을 방지할 수 있는 박막트랜지스터 및 그의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 소오스 및 드레인전극의 저항을 감소시켜 동작 속도가 저하되는 것을 방지할 수 있는 박막트랜지스터 및 그의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 소오스 및 드레인전극을 2중 단차를 갖도록 형성하여 보호막의 스텝 커버리지가 저하되는 것을 방지할 수 있는 박막트랜지스터 및 그의 제조방법을 제공함에 있다.
이를 위해, 본 발명에 따른 바텀게이트 구조의 박막트랜지스터는 기판과, 상기 기판 상에 형성된 게이트와, 상기 기판 상에 상기 게이트를 덮도록 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 활성층과, 상기 활성층 상에 상기 게이트와 대응하는 부분을 제외한 부분에 형성된 오믹접촉층과, 상기 오믹접촉층과 접촉되며 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조로 형성된 소오스 및 드레인전극을 포함한다.
또한, 본 발명에 따른 탑게이트 구조의 박막트랜지스터는 기판과, 상기 기판 상에 형성된 활성층과, 상기 활성층 상에 게이트절연막을 개재시켜 형성된 게이트와, 상기 활성층의 상기 게이트 양측에 형성된 소오스 및 드레인영역과, 상기 기판 상에 상기 활성층 및 상기 게이트를 덮도록 형성되며 상기 소오스 및 드레인영역을 노출시키는 접촉구가 형성된 층간절연막과, 상기 접촉구를 통해 상기 소오스 및 드레인영역과 접촉되며 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조로 형성된 소오스 및 드레인전극을 포함한다.
그리고, 본 발명에 따른 바텀게이트 구조의 박막트랜지스터의 제조방법은 기판 상에 게이트를 형성하는 공정과, 상기 기판 상에 상기 게이트를 덮도록 형성된 게이트절연막과, 상기 게이트절연막 상에 활성층과 오믹접촉층을 형성하는 공정과, 상기 오믹접촉층과 접촉되어 전기적으로 연결되도록 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조를 갖는 소오스 및 드레인전극을 형성하면서 상기 활성층의 상기 게이트와 대응하는 부분을 제거하는 공정을 구비한다.
또한, 본 발명에 따른 탑게이트 구조의 박막트랜지스터의 제조방법은 기판 상에 활성층을 형성하는 공정과, 상기 활성층 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 기판 상에 상기 활성층 및 게이트를 덮도록 층간절연막을 형성하는 공정과, 상기 층간절연막을 패터닝하여 상기 활성층의 상기 게이트 양측을 노출시키는 접촉구를 형성하고 상기 활성층의 노출된 부분에 소오스 및 드레인영역을 형성하는 공정과, 상기 접촉구를 통해 상기 소오스 및 드레인전극과 접촉되어 전기적으로 연결되도록 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조를 갖는 소오스 및 드레인전극을 형성하는 공정을 구비한다.
도 1는 종래 기술에 따른 바텀게이트 구조를 갖는 박막트랜지스터의 단면도
도 2는 종래 기술에 따른 탑게이트 구조를 갖는 박막트랜지스터의 단면도
도 3은 본 발명의 일 실시예에 따른 바텀게이트 구조를 갖는 박막트랜지스터의 단면도
도 4는 본 발명의 다른 실시예에 따른 탑게이트 구조를 갖는 박막트랜지스터의 단면도
도 5A 내지 도 5D는 도 3에 도시된 바텀게이트 구조를 갖는 박막트랜지스터의 제조 공정도
도 6A 내지 도 6D는 도 4에 도시된 탑게이트 구조를 갖는 박막트랜지스터의 제조 공정도
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 바텀게이트 구조를 갖는 박막트랜지스터의 단면도이다.
본 발명에 따른 바텀게이트 구조의 박막트랜지스터는 절연물질로 이루어진 기판(111) 상에 형성된 게이트(113), 게이트절연막(115), 활성층(117), 오믹접촉층(119), 제 1 금속층(121)과 제 2 금속층(123)의 이층 구조를 갖는 소오스 및 드레인전극(125)(127), 보호막(129) 및 화소전극(133)을 구비한다.
상기에서 게이트(113)는 알루미늄 또는 구리 등과 같은 전기적 저항이 작고 인장 응력(tensil stress)을 가지는 도전성 금속으로 이루어질 수 있다. 기판(111) 상에 게이트(113)를 덮는 산화실리콘 또는 질화실리콘으로 이루어진 게이트절연막(115)이 형성된다.
활성층(117)은 게이트절연막(115) 상에 게이트(113)가 중앙에 위치하도록 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 그리고, 오믹접촉층(119)은 활성층(117) 상의 게이트(113)와 대응하는 부분을 제외한 부분에 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘으로 형성된다.
소오스 및 드레인전극(125)(127)은 제 1 및 제 2 금속층(121)(123)를 포함하는 이층 구조를 가지고 있다. 상기에서 제 1 금속층(121)은 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같이 전기적 저항이 작고 인장 응력을 가지는 도전성 금속, 또는, 이 도전성 금속에 실리콘(Si)이 고용되어 형성된다. 그리고, 제 2 금속층(123)은 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 금속으로 형성된다. 그러므로, 소오스 및 드레인전극(125)(127)은 저항이 감소되어 동작 속도가 저하되는 것을 방지할 수 있으며, 또한, 압축 응력을 가지는 제 2 금속층(123)에 의해 인장 응력을 갖는 제 1 금속층(121)의 인장 응력의 영향을 최소화하여 힐록의 생성을 방지한다.
상기에서 제 1 금속층(121)과 제 2 금속층(123)을 동일한 폭으로 형성할 수 있으나, 제 1 금속층(121)의 폭을 제 2 금속층(123)의 폭 보다 크게하여 소오스 및 드레인전극(125)(127)이 2중의 단차를 갖도록 하여 보호막(129)의 스텝 커버리지(step coverage)가 저하되는 것을 방지할 수도 있다. 즉, 인장 응력이 있는 금속으로 형성되는 제 1 금속층(121)을 압축 응력이 있는 금속으로 형성되는 제 2 금속층(123)보다 폭을 1㎛ ∼4㎛ 정도 크게 형성하여 소오스 및 드레인전극(125)(127)을 덮도록 형성된 보호막(129)의 스텝 커버리지의 저하를 효과적으로 방지할 수 있다.
상기 결과를 이용하여, 제 2 금속층(123)을 제 1 금속층(121)의 중앙부의 소정의 위치에 선택적으로 위치시켜 제 1 금속층(121)에서 제 2 금속층(123)이 형성되지 않은 양측의 폭이 동일하도록 한다. 그러므로, 제 1 금속층(121)의 제 2 금속층(123)이 형성되지 않은 양측 폭의 각각이 0.5㎛ ∼ 2㎛ 정도로 하는 것이 유리하다.
또한, 소오스 및 드레인전극(125)(127)의 제 1 금속층(121)이 실리콘(Si)이 고용된 알루미늄(Al), 구리(Cu) 또는 금(Au) 등으로 형성된 경우에 이 제 1 금속층(121)의 하부에 50∼100Å 정도 두께의 알루미늄(Al), 구리(Cu) 또는 금(Au) 등의 도전성 금속층이 더 형성될 수도 있다. 제 1 금속층(121)의 하부에 더 형성된 도전성 금속층은 소오스 및 드레인전극(125)(127)을 패터닝할 때 제 1 금속층(121)에 고용된 실리콘이 잔유물로 남는 것을 방지한다. 상기에서 제 1 금속층(121)의 하부에 더 형성된 도전성 금속층은 50∼100Å 정도 두께로 매우 얇게 형성되므로 오믹접촉층(119) 및 활성층(117)을 이루는 실리콘의 확산 량이 작아 접합 스파이크가 발생되지 않는다.
화소전극(133)은 보호막(129) 상에 접촉구(131)을 통해 드레인전극(127)과 접촉되게 형성된다. 화소전극(133)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전 물질로 형성된다.
상기에서 화소전극(133)이 실리콘(Si)이 고용된 알루미늄(Al), 구리(Cu) 또는 금(Au) 등으로 형성된 제 1 금속층(121)이 아닌 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)으로 이루어진 제 2 금속층(123)과 접촉되므로 제 1 금속층(121)을 산화시키지 않아 드레인전극(127)과 화소전극(133) 사이의 접촉 저항을 감소시킬 수 있다.
또한, 본 발명의 일 실시예에서 게이트(113)가 소오스 및 드레인전극(125)(127)과 같이 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같이 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 제 2 금속층의 이층 구조로 형성될 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 탑게이트 구조를 갖는 박막트랜지스터의 단면도이다.
본 발명에 따른 탑게이트 구조의 박막트랜지스터는 절연물질로 이루어진 기판(111) 상에 형성된 활성층(213), 게이트절연막(215), 게이트(217), 활성층(213)의 게이트(215) 양측 부분에 형성된 소오스 및 드레인영역(221)(222), 층간절연막(219), 제 1 금속층(224)과 제 2 금속층(226)의 이층 구조를 갖는 소오스 및 드레인전극(228)(229), 보호막(231) 및 화소전극(235)을 구비한다.
상기에서 활성층(213)은 불순물이 도핑되지 않은 비정질실리콘으로 형성되며, 양측에 N형 또는 P형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(221)(222)이 형성된다. 활성층(213)의 소오스 및 드레인영역(221)(222) 사이의 불순물이 도핑되지 않은 부분은 채널영역이 된다.
게이트(217)는 활성층(213)의 채널영역 상에 산화실리콘 또는 질화실리콘으로 이루어진 게이트절연막(215)을 개재시켜 형성된다. 게이트(217)는 알루미늄 또는 구리 등과 같은 도전성 금속으로 이루어질 수 있다.
층간절연막(219)은 게이트(217)를 덮도록 형성되며 소오스 및 드레인영역(221)(222)을 노출시키는 제 1 접촉구(220)이 형성된다.
소오스 및 드레인전극(228)(229)은 도 3에 도시된 바텀게이트 구조를 갖는 소오스 및 드레인전극과 동일하게 제 1 및 제 2 금속층(224)(226)를 포함하는 이층 구조를 가지며 제 1 접촉구(220) 내에 소오스 및 드레인영역(221)(222)과 접촉되게 형성된다. 상기에서 제 1 금속층(224)은 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 저항이 작고 인장 응력(tensil stress)을 가지는 도전성 금속, 또는, 이 도전성 금속에 실리콘(Si)이 고용되어 형성된다. 그리고, 제 2 금속층(226)은 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 금속으로 형성된다. 그러므로, 소오스 및 드레인전극(228)(229)은 저항이 감소되어 동작 속도가 저하되는 것을 방지할 수 있으며 제 2 금속층(226)에 의해 제 1 금속층(224)의 인장 응력의 영향을 최소화하여 힐록의 생성을 방지한다.
상기에서 제 1 금속층(224)과 제 2 금속층(226)을 동일한 폭으로 형성할 수 있으나, 제 1 금속층(224)의 폭을 제 2 금속층(226)의 폭 보다 크게하여 소오스 및 드레인전극(228)(229)이 2중의 단차를 갖도록 형성할 수도 있다. 즉, 인장 응력이 있는 금속으로 형성되는 제 1 금속층(224)을 압축 응력이 있는 금속으로 형성되는 제 2 금속층(226)보다 폭을 1㎛ ∼4㎛ 정도 크게 형성하여 제 1 금속층(224)의 제 2 금속층(226)이 형성되지 않은 양측의 폭이 동일하게 각각 0.5㎛ ∼ 2㎛ 정도로 하는 것이 유리하다.
또한, 소오스 및 드레인전극(228)(229)의 제 1 금속층(224)이 실리콘(Si)이 고용된 알루미늄(Al), 구리(Cu) 또는 금(Au) 등으로 형성된 경우에 이 제 1 금속층(224)의 하부에 50∼100Å 정도 두께의 알루미늄(Al), 구리(Cu) 또는 금(Au) 등의 도전성 금속층이 더 형성될 수도 있다. 제 1 금속층(224)의 하부에 더 형성된 도전성 금속층은 소오스 및 드레인전극(228)(229)을 패터닝할 때 제 1 금속층(224)에 고용된 실리콘이 잔유물로 남는 것을 방지한다. 상기에서 제 1 금속층(224)의 하부에 더 형성된 도전성 금속층은 50∼100Å 정도 두께로 매우 얇게 형성되므로 소오스 및 드레인영역(221)(222) 내의 실리콘의 확산 량이 작아 접합 스파이크가 발생되지 않는다.
보호막(231)은 층간절연막(219) 상에 소오스 및 드레인전극(228)(229)를 덮도록 형성된다. 보호막(231)에 드레인전극(229)를 노출시키는 제 2 접촉구(233)가 형성된다.
화소전극(235)은 보호막(231) 상에 ITO(Indium Tin Oxide) 등과 같은 투명한 도전 물질로 제 2 접촉구(233)을 통해 드레인전극(229)과 접촉되게 형성된다. 상기에서 화소전극(235)이 제 2 금속층(226)과 접촉되므로 제 1 금속층(224)을 산화시키지 않아 드레인전극(228)과 화소전극(235) 사이의 접촉 저항을 감소시킬 수 있다.
또한, 본 발명의 다른 실시예에서 게이트(217)은 소오스 및 드레인전극(228)(229)과 같이 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같이 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 제 2 금속층의 이층 구조로 형성될 수도 있다.
도 5A 내지 도 5D는 도 3에 도시된 바텀게이트 구조를 갖는 박막트랜지스터의 제조 공정도이다.
도 5A를 참조하면, 기판(111) 상에 알루미늄, 구리 또는 금 등과 같은 전기적 저항이 작고 인장 응력을 가지는 도전성 금속을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법이나, 또는, 스퍼터링(sputtering) 등의 물리기상증착(Physical Vapor Deposition : 이하, PVD라 칭함) 방법으로 증착한 후 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트(113)를 형성한다. 그리고, 기판(111) 상에 게이트(113)을 덮도록 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 게이트절연막(115)을 형성한다.
도 5B를 참조하면, 게이트절연막(115) 상에 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘의 실리콘층과, N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 순차적으로 증착한다. 그리고, 이 실리콘층들을 포토리쏘그래피 방법으로 게이트(113)가 중앙에 위치하도록 게이트절연막(113)이 노출되게 패터닝하여 활성층(117)과 오믹접촉층(119)을 한정한다.
도 5C를 참조하면, 게이트절연막(113) 상에 오믹접촉층(119)을 덮도록 제 1 및 제 2 금속층(121)(123)를 형성한다. 상기에서 제 1 금속층(121)을 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 저항이 작고 인장 응력(tensil stress)을 가지는 도전성 금속, 또는, 실리콘(Si)이 고용된 도전성 금속을 증착하여 형성한다. 그리고, 제 2 금속층(123)을 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), MoW, MoTa, MoNb 등과 같이 압축 응력(compressive stress)을 가지는 금속으로 형성된다. 상기에서 제 1 및 제 2 금속층(121)(123)을 CVD 방법이나, 또는, 스퍼터링(sputtering) 등의 PVD 방법으로 증착하여 형성할 수 있다.
제 2 금속층(123) 상에 포토레지스트를 도포한 후 노광 및 현상하여 마스크패턴(128)을 형성한다. 그리고, 마스크패턴(128)을 마스크로 사용하여 제 2 금속층(123) 및 제 1 금속층(121)을 순차적으로 패터닝하여 소오스 및 드레인전극(125)(127)을 한정한다. 이 때, 오믹접촉층(119)의 게이트(113)와 대응하는 부분도 활성층(117)이 노출되도록 제거한다.
상기에서 제 2 금속층(123)을 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 습식식각하여 패터닝한다. 이 때, 제 2 금속층(123)은 등방성 식각되므로 노출된 부분 뿐만 아니라 마스크패턴(128)에 의해 덮혀진 부분도 식각된다. 상기에서 제 2 금속층(123)은 마스크패턴(128)에 의해 덮혀진 부분은 양측이 동일하게 0.5㎛ 보다 크고 2㎛ 보다 작게 패터닝된다. 또한, 제 1 금속층(121)을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 이방성식각특성을 갖는 건식 방법으로 식각하여 패터닝한다. 이 때, 제 1 금속층(121)은 마스크패턴(128)이 덮혀진 부분을 제외한 나머지 부분이 식각되어 제거되므로 제 2 금속층(123) 보다 양측이 0.5㎛ 보다 크고 2㎛ 보다 작은 폭이 더 노출된다. 그러므로, 제 1 금속층(121)이 제 2 금속층(123) 보다 소정 폭, 즉, 1㎛ 보다 크고 4㎛ 보다 작은 폭이 더 넓어 소오스 및 드레인전극(125)(127)은 2중의 단차를 갖는다.
상기에서 소오스 및 드레인전극(125)(127)은 전기적 저항이 작은 제 1 금속층(121)에 의해 동작 속도가 저하되는 것이 방지되며 압축 응력을 가지는 제 2 금속층(123)에 의해 인장 응력을 갖는 제 1 금속층(121)의 인장 응력의 영향이 최소화되어 힐록의 생성이 방지된다.
또한, 소오스 및 드레인전극(125)(127)의 제 1 금속층(121)이 실리콘(Si)이 고용된 알루미늄(Al), 구리(Cu) 또는 금(Au) 등으로 형성된 경우에 이 제 1 금속층(121)의 하부에 50∼100Å 정도 두께의 알루미늄(Al), 구리(Cu) 또는 금(Au) 등의 도전성 금속층을 더 형성할 수도 있다. 이 때, 제 1 금속층(121)의 하부에 더 형성된 도전성 금속층이 매우 얇게 형성되므로 소오스 및 드레인영역(125)(127) 내의 실리콘의 확산 량이 작아 접합 스파이크가 발생되지 않는다.
도 5D를 참조하면, 제 2 금속층(123) 상에 잔류하는 마스크패턴(128)을 제거한다. 그리고, 게이트절연막(115) 상에 소오스 및 드레인전극(125)(127)과 활성층(117)의 노출된 부분을 덮도록 산화실리콘 또는 질화실리콘을 증착하여 보호막(129)을 형성한다. 이 때, 소오스 및 드레인전극(125)(127)이 2중의 단차를 가지므로 보호막(129)의 스텝 커버리지(step coverage)가 저하되는 것이 방지된다.
보호막(129)을 패터닝하여 드레인전극(127)을 노출시키는 접촉구(131)을 형성한다. 이 때, 접촉구(131)를 드레인전극(127)의 제 2 금속층(125)이 노출되도록 형성한다. 그리고, 보호막(129) 상에 접촉구(131)을 통해 드레인전극(127)과 접촉되도록 ITO(Indium Tin Oxide) 등과 같은 투명한 도전 물질을 증착한 후 패터닝하여 화소전극(133)을 형성한다. 상기에서 화소전극(133)이 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)으로 이루어진 제 2 금속층(123)과 접촉되므로 제 1 금속층(121)이 산화되는 것을 방지하여 드레인전극(127)과 화소전극(133) 사이의 접촉 저항을 감소시킬 수 있다.
또한, 본 발명에 있어서 게이트(113)를 소오스 및 드레인전극(125)(127)과 같이 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같이 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 제 2 금속층의 이층 구조로 형성될 수도 있다.
도 6A 내지 도 6D는 도 4에 도시된 탑게이트 구조를 갖는 박막트랜지스터의 제조 공정도이다.
도 6A를 참조하면, 기판(111) 상에 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘을 CVD 방법으로 증착한 후 포토리쏘그래피 방법으로 패터닝하여 활성층(213)을 한정한다.
기판(111) 상에 활성층(213)을 덮도록 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 게이트절연막(215)을 형성하고 게이트절연막(215) 상에 알루미늄, 구리 또는 금 등과 같은 도전성 금속을 CVD 방법이나, 스퍼터링 등의 PVD 방법으로 3000∼4000Å 정도의 두께로 증착한다. 그리고, 도전성 금속을 포토리쏘그래피 방법으로 활성층(213)의 가운데 부분과 대응하는 부분만 남도록 패터닝하여 게이트(217)를 형성한다. 이 때, 게이트절연막(215)도 패터닝하여 게이트(217) 하부에만 잔류하도록 한다.
도 6B를 참조하면, 기판(211) 상에 활성층(213) 및 게이트(217)을 덮도록 산화실리콘 등을 증착하여 층간절연막(219)을 형성한다. 그리고, 층간절연막(219)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 게이트(217) 양측의 활성층(213)을 노출시키는 제 1 접촉구(220)를 형성한다. 그리고, 제 1 접촉구(220)를 통해 활성층(213)의 노출된 부분에 N형 또는 P형의 불순물을 이온 주입하여 고농도의 소오스 및 드레인영역(221)(222)을 형성한다. 상기에서 활성층(213)의 소오스 및 드레영역(221)(222) 사이의 불순물이 도핑되지 않은 부분은 채널영역이 된다.
도 6C를 참조하면, 층간절연막(219) 상에 제 1 접촉구(220)를 통해 소오스 및 드레인영역(221)(222)과 접촉되어 전기적으로 연결되는 제 1 및 제 2 금속층(224)(226)을 형성한다. 상기에서 제 1 금속층(224)을 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 저항이 작고 인장 응력(tensil stress)을 가지는 도전성 금속, 또는, 실리콘(Si)이 고용된 도전성 금속을 증착하여 형성한다. 그리고, 제 2 금속층(226)을 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 금속으로 형성된다. 상기에서 제 1 및 제 2 금속층(224)(226)을 CVD 방법이나, 또는, 스퍼터링(sputtering) 등의 PVD 방법으로 증착하여 형성할 수 있다.
제 2 금속층(226) 상에 포토레지스트를 도포한 후 노광 및 현상하여 마스크패턴(230)을 형성한다. 그리고, 마스크패턴(230)을 마스크로 사용하여 제 2 금속층(226) 및 제 1 금속층(224)을 순차적으로 패터닝하여 소오스 및 드레인전극(228)(229)을 한정한다.
상기에서 제 2 금속층(226)을 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 습식식각하여 마스크패턴(230)에 의해 덮혀진 부분이 양측으로 동일하게 0.5㎛ 보다 크고 2㎛ 보다 작은 폭이 더 식각되어 패터닝되도록 한다. 또한, 제 1 금속층(224)을 마스크패턴(230)을 마스크로 사용하여 RIE 등의 이방성식각특성을 갖는 건식 방법으로 식각하여 패터닝한다. 그러므로, 제 1 금속층(224)은 제 2 금속층(226) 보다 양측이 0.5㎛ 보다 크고 2㎛ 보다 작은 폭이 더 노출되며, 이에 의해, 제 1 금속층(224)은 제 2 금속층(226) 보다 소정 폭, 즉, 1㎛ 보다 크고 4㎛ 보다 작은 폭이 더 넓어 소오스 및 드레인전극(228)(229)은 2중의 단차를 갖는다.
상기에서 소오스 및 드레인전극(228)(229)은 전기적 저항이 작은 제 1 금속층(121)에 의해 동작 속도가 저하되는 것이 방지되며 압축 응력을 가지는 제 2 금속층(226)에 의해 인장 응력을 갖는 제 1 금속층(224)의 인장 응력의 영향이 최소화되어 힐록의 생성이 방지된다.
또한, 소오스 및 드레인전극(228)(229)의 제 1 금속층(224)이 실리콘(Si)이 고용된 알루미늄(Al), 구리(Cu) 또는 금(Au) 등으로 형성된 경우에 이 제 1 금속층(224)의 하부에 50∼100Å 정도 두께의 알루미늄(Al), 구리(Cu) 또는 금(Au) 등의 도전성 금속층을 더 형성할 수도 있다.
도 6D를 참조하면, 제 2 금속층(226) 상에 잔류하는 마스크패턴(230)을 제거한다. 그리고, 층간절연막(219) 상에 소오스 및 드레인전극(228)(229)를 덮도록 산화실리콘 또는 질화실리콘을 증착하여 보호막(231)을 형성한다. 이 때, 소오스 및 드레인전극(228)(229)이 2중의 단차를 가지므로 보호막(231)의 스텝 커버리지(step coverage)가 저하되는 것이 방지된다.
보호막(231)을 패터닝하여 드레인전극(228)을 노출시키는 제 2 접촉구(233)을 형성한다. 이 때, 제 2 접촉구(233)를 드레인전극(228)의 제 2 금속층(226)이 노출되도록 형성한다. 그리고, 보호막(231) 상에 제 2 접촉구(233)을 통해 드레인전극(229)과 접촉되도록 ITO(Indium Tin Oxide) 등과 같은 투명한 도전 물질을 증착한 후 패터닝하여 화소전극(235)을 형성한다. 상기에서 화소전극(235)이 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)으로 이루어진 제 2 금속층(226)과 접촉되므로 드레인전극(229)과 화소전극(235) 사이의 접촉 저항을 감소시킬 수 있다.
또한, 본 발명에 있어서 게이트(217)를 소오스 및 드레인전극(228)(229)과 같이 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같이 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), MoW, MoTa, MoNb 등과 같이 압축 응력(compressive stress)을 가지는 제 2 금속층의 이층 구조로 형성될 수도 있다.
상술한 바와 같이 본 발명은 박막트랜지스터는 소오스 및 드레인전극을 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 압축 응력을 가지는 제 2 금속층의 이층 구조로 형성하되 2중의 단차를 갖도록 제 2 금속층을 제 1 금속층 보다 소정 폭, 즉, 1㎛ 보다 크고 4㎛ 보다 작은 폭 만큼 작게 형성한다.
따라서, 본 발명은 소오스 및 드레인전극을 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같은 압축 응력을 가지는 제 2 금속층의 이층 구조로 형성하므로 저항을 감소시키지 않고 표면에 힐록이 발생되는 것을 방지할 수 있다.
그리고, 화소전극이 드레인전극의 제 2 금속층과 접촉되므로 제 1 금속층이 산화되는 것을 방지하여 드레인전극과 화소전극 사이의 접촉 저항을 감소시킬 수 있다.
또한, 제 1 금속층 보다 제 2 금속층을 소정 폭 만큼 작게 형성하여 소오스 및 드레인전극을 2중의 단차를 갖도록 형성하므로 보호막의 스텝 커버리지가 저하되는 것을 방지할 수 있다.
Claims (35)
- 기판과,상기 기판 상에 형성된 게이트와,상기 기판 상에 상기 게이트를 덮도록 형성된 게이트절연막과,상기 게이트절연막 상에 형성된 활성층과,상기 활성층 상에 상기 게이트와 대응하는 부분을 제외한 부분에 형성된 오믹접촉층과,상기 오믹접촉층과 접촉되며 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조로 형성된 소오스 및 드레인전극을 포함하는 박막트랜지스터.
- 청구항 1에 있어서 상기 소오스 및 드레인전극은 상기 제 2 금속층이 상기 제 1 금속층 상에 위치되어 상기 제 1 금속층과 중첩되지 않는 양측 부분 폭이 동일하게 형성된 박막트랜지스터.
- 청구항 2에 있어서 상기 제 1 금속층은 상기 제 2 금속층에 비해 1㎛ 보다 크고 4㎛ 보다 작은 폭만큼 크게 형성된 박막트랜지스터.
- 청구항 3에 있어서 상기 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)으로 형성된 박막트랜지스터.
- 청구항 3에 있어서 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 박막트랜지스터.
- 청구항 5에 있어서 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 제 1 금속층의 하부에 알루미늄(Al), 구리(Cu) 또는 금(Au)의 도전성 금속층이 더 형성된 박막트랜지스터.
- 청구항 3에 있어서 상기 제 2 금속층이 몰리브덴(Mo)이나, MoW, MoTa, MoNb의 몰리브덴 합금(Mo alloy)으로 형성된 박막트랜지스터.
- 청구항 1에 있어서,상기 게이트절연막 상에 상기 소오스 및 드레인전극을 덮도록 형성된 보호막과,상기 보호막 상에 상기 드레인전극을 노출시키는 접촉구를 통해 상기 드레인전극과 접촉되게 형성된 화소전극을 더 포함하는 박막트랜지스터.
- 청구항 8에 있어서 상기 화소전극이 상기 드레인전극의 상기 제 2 금속층과 접촉되게 형성된 박막트랜지스터.
- 기판과,상기 기판 상에 형성된 활성층과,상기 활성층 상에 게이트절연막을 개재시켜 형성된 게이트와,상기 활성층의 상기 게이트 양측에 형성된 소오스 및 드레인영역과,상기 기판 상에 상기 활성층 및 상기 게이트를 덮도록 형성되며 상기 소오스 및 드레인영역을 노출시키는 제 1 접촉구가 형성된 층간절연막과,상기 제 1 접촉구를 통해 상기 소오스 및 드레인영역과 접촉되며 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조로 형성된 소오스 및 드레인전극을 포함하는 박막트랜지스터.
- 청구항 10에 있어서 상기 소오스 및 드레인전극은 상기 제 2 금속층이 상기 제 1 금속층 상의 가운데에 위치되어 상기 제 1 금속층과 중첩되지 않는 양측 부분 폭이 동일하게 형성된 박막트랜지스터.
- 청구항 11에 있어서 상기 제 1 금속층은 상기 제 2 금속층에 비해 1㎛ 보다 크고 4㎛ 보다 작은 폭만큼 크게 형성된 박막트랜지스터.
- 청구항 12에 있어서 상기 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)으로 형성된 박막트랜지스터.
- 청구항 12에 있어서 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 박막트랜지스터.
- 청구항 14에 있어서 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 제 1 금속층의 하부에 알루미늄(Al), 구리(Cu) 또는 금(Au)의 도전성 금속층이 더 형성된 박막트랜지스터.
- 청구항 12에 있어서 상기 제 2 금속층이 몰리브덴(Mo)이나, MoW, MoTa, MoNb의 몰리브덴 합금(Mo alloy)으로 형성된 박막트랜지스터.
- 청구항 10에 있어서,상기 층간절연막 상에 상기 드레인전극을 노출시키는 제 2 접촉구가 형성된 보호막과,상기 보호막 상에 상기 제 2 접촉구를 통해 상기 드레인전극과 접촉되게 형성된 화소전극을 더 포함하는 박막트랜지스터.
- 기판 상에 게이트를 형성하는 공정과,상기 기판 상에 상기 게이트를 덮도록 형성된 게이트절연막과,상기 게이트절연막 상에 활성층과 오믹접촉층을 형성하는 공정과,상기 오믹접촉층과 접촉되어 전기적으로 연결되도록 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조를 갖는 소오스 및 드레인전극을 형성하면서 상기 활성층의 상기 게이트와 대응하는 부분을 제거하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 청구항 18에 있어서 상기 소오스 및 드레인전극을 상기 제 2 금속층이 상기 제 1 금속층 상의 가운데에 위치되어 상기 제 1 금속층과 중첩되지 않는 양측 부분 폭이 동일하도록 패터닝하여 2중 단차를 갖도록 형성하는 박막트랜지스터의 제조방법.
- 청구항 19에 있어서 상기 제 1 및 제 2 금속층을 마스크패턴을 사용하여 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 식각하여 패터닝하는 박막트랜지스터의 제조방법.
- 청구항 20에 있어서 상기 제 1 금속층을 상기 제 2 금속층에 비해 1㎛ 보다 크고 4㎛ 보다 작은 폭만큼 크게 형성하는 박막트랜지스터의 제조방법.
- 청구항 21에 있어서 상기 제 1 금속층을 알루미늄(Al), 구리(Cu) 또는 금(Au)으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 21에 있어서 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 박막트랜지스터.
- 청구항 23에 있어서 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 제 1 금속층의 하부에 알루미늄(Al), 구리(Cu) 또는 금(Au)의 도전성 금속층이 더 형성된 박막트랜지스터.
- 청구항 21에 있어서 상기 제 2 금속층을 몰리브덴(Mo), MoW, MoTa, MoNb의 몰리브덴 합금(Mo alloy)으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 18에 있어서,상기 소오스 및 드레인전극과 상기 활성층을 덮는 보호막을 형성하고 상기 보호막을 패터닝하여 상기 드레인전극을 노출시키는 접촉구을 형성하는 공정과,상기 보호막 상에 상기 접촉구을 통해 상기 드레인전극과 접촉되는 화소전극을 형성하는 공정을 더 구비하는 박막트랜지스터의 제조방법.
- 기판 상에 활성층을 형성하는 공정과,상기 활성층 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과,상기 기판 상에 상기 활성층 및 게이트를 덮도록 층간절연막을 형성하는 공정과,상기 층간절연막을 패터닝하여 상기 활성층의 상기 게이트 양측을 노출시키는 제 1 접촉구를 형성하고 상기 활성층의 노출된 부분에 소오스 및 드레인영역을 형성하는 공정과,상기 제 1 접촉구를 통해 상기 소오스 및 드레인전극과 접촉되어 전기적으로 연결되도록 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조를 갖는 소오스 및 드레인전극을 형성하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 청구항 27에 있어서 상기 소오스 및 드레인전극을 상기 제 2 금속층이 상기 제 1 금속층 상의 가운데에 위치되어 상기 제 1 금속층과 중첩되지 않는 양측 부분 폭이 동일하도록 패터닝하여 2중 단차를 갖도록 형성하는 박막트랜지스터의 제조방법.
- 청구항 28에 있어서 상기 제 1 및 제 2 금속층을 마스크패턴을 사용하여 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 식각하여 패터닝하는 박막트랜지스터의 제조방법.
- 청구항 29에 있어서 상기 제 1 금속층을 상기 제 2 금속층에 비해 1㎛ 보다 크고 4㎛ 보다 작은 폭만큼 크게 형성하는 박막트랜지스터의 제조방법.
- 청구항 30에 있어서 상기 제 1 금속층을 알루미늄(Al), 구리(Cu) 또는 금(Au)으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 30에 있어서 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 박막트랜지스터.
- 청구항 32에 있어서 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 제 1 금속층의 하부에 알루미늄(Al), 구리(Cu) 또는 금(Au)의 도전성 금속층이 더 형성된 박막트랜지스터.
- 청구항 32에 있어서 상기 제 2 금속층을 몰리브덴(Mo)이나, MoW, MoTa, MoNb의 몰리브덴 합금(Mo alloy)으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 27에 있어서,상기 층간절연막 상에 상기 소오스 및 드레인전극을 덮도록 보호막을 형성하고 상기 보호막에 상기 드레인전극을 노출시키는 제 2 접촉구를 형성하는 공정과,상기 보호막 상에 상기 제 2 접촉구를 통해 상기 드레인전극과 접촉되는 화소전극을 형성하는 공정을 더 구비하는 박막트랜지스터의 제조방법.
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