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KR100552296B1 - 다결정규소박막트랜지스터기판의제조방법 - Google Patents

다결정규소박막트랜지스터기판의제조방법 Download PDF

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KR100552296B1
KR100552296B1 KR1019980047082A KR19980047082A KR100552296B1 KR 100552296 B1 KR100552296 B1 KR 100552296B1 KR 1019980047082 A KR1019980047082 A KR 1019980047082A KR 19980047082 A KR19980047082 A KR 19980047082A KR 100552296 B1 KR100552296 B1 KR 100552296B1
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Abstract

절연 기판 위에 비정질 규소를 증착한 후 결정화시켜 다결정 규소층을 형성한 다음, 산화 규소 혹은 질화 규소 등으로 게이트 절연층을 증착하고 그 위에 몰리브덴 또는 몰리브덴 합금막 및 ITO (indium-tim-oxide)막을 차례로 증착한다. 다음, 격자 패턴을 가진 마스크를 이용하여 가장자리 부분의 두께가 가운데 부분의 두께보다 얇은 형태의 감광막 패턴을 ITO 막 상부에 형성하고, 건식 식각하여 감광막 패턴의 얇은 부분, ITO막, 몰리브덴막, 게이트 절연층을 식각하여, 이중의 게이트 금속 패턴 및 계단 모양의 게이트 절연 패턴을 형성한다. 다음, 게이트 절연 패턴을 마스크로 이온을 주입하면, 게이트 절연 패턴의 두께의 차이에 의해 다결정 규소층에 소스 및 드레인 영역과 저농도의 LDD 영역이 동시에 형성된다.

Description

다결정 규소 박막 트랜지스터 기판 및 그의 제조 방법
본 발명은 다결정 규소 박막 트랜지스터 기판의 제조 방법에 관한 것으로서, 특히 다결정 규소층에 오프셋(off-set) 및 LDD(lightly doped drain) 구조를 형성하는 방법에 관한 것이다.
박막 트랜지스터 액정 표시 장치는 박막 트랜지스터, 데이터선 및 게이트선 등이 형성되어 있는 박막 트랜지스터 기판과 컬러 필터 및 투명한 공통 전극 등이 형성되어 있는 기판 사이에 액정 물질이 주입되어 있는 형태의 표시 장치로서, 액정 물질을 변위시키는 소자로서 박막 트랜지스터를 사용하고 있다.
이 박막 트랜지스터의 반도체층은 주로 비정질 또는 다결정 규소를 이용하여 형성한다.
비정질 규소의 경우, 낮은 온도에서 증착이 가능하고 오프(off) 전류 특성이 뛰어나기는 하지만, 이동도가 1 cm3/V·sec 미만이므로 액정 표시 장치 내의 스위칭(switching)소자를 형성하는데에만 주로 이용되며, 구동 회로는 별도의 아이시(integrated circuit:IC)를 구성하여 주변에 장착한다. 이처럼 모듈 공정의 증가에 따라 공정 비용이 증가한다.
이에 비해, 다결정 규소는 비정질 규소보다 이동도가 50cm3/V·sec 이상의 큰 값을 가지기 때문에, 기판 내에 구동 회로를 화소 부분 형성과 동시에 집적할 수 있어서 구동 아이시 재료비나 관련 공정 설비의 비용을 줄일 수 있다. 또한, 비정질 규소를 사용하는 경우보다 5배 이상 소비 전력을 낮출 수 있다.
반면, 박막 트랜지스터가 닫히는 순간 전류가 과도하게 누설되는 등의 문제점이 있다.
오프(off) 전류를 제어하기 위한 방법으로 박막 트랜지스터의 소스 및 드레인 영역의 안쪽에 엷게 도핑된 LDD(lightly doped drain) 영역이나 도핑되지 않은 오프 셋(offset) 영역을 두는 것이 일반적이다.
오프셋 영역과 LDD 영역이 모두 형성되어 있는 구조가 오프 전류를 보다 효과적으로 제어할 수 있지만, 공정이 증가하는 단점이 있다.
본 발명의 과제는 오프셋 및 LDD 영역을 공정을 증가시키지 않고 형성하는 방법을 제공하는 것이다.
이러한 과제를 해결하기 위해서 본 발명의 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조 방법에서는 계단 모양의 감광막 패턴을 형성하고, 그 하부에 놓인 게이트 이중 금속막 및 게이트 절연층을 건식 식각 한다. 감광막 패턴과 유사하게, 게이트 절연층의 형태는 두께가 다른 계단 모양으로 패터닝되며, 이 계단 모양의 게이트 절연 패턴을 마스크로 이온을 주입하여 다결정 규소층에 소스 및 드레인 영역과 LDD 영역을 동시에 형성한다. 이후, 두 층의 게이트 금속막 중 상부막을 습식 식각으로 제거함과 동시에 하부막을 언더컷 시켜 오프셋 구조를 형성한다.
이처럼, 일회의 공정으로 소스 및 드레인 영역과 LDD 영역을 형성하며, 별도의 공정을 추가하지 않고 오프셋 구조를 형성하기 때문에 공정이 단순화된다.
소스 및 드레인 영역 상부에 잔류하는 게이트 절연 패턴은 이온 도핑 후에 건식 식각으로 제거하거나, 층간 절연막을 형성한 다음 소스 및 드레인 영역을 드러내는 접촉구를 형성하는 단계에서 동시에 제거할 수 있다.
게이트 금속막의 하부막은 몰리브덴 또는 몰리브덴 합금으로 형성하며, 상부막은 하부막의 두께가 감소되는 것을 막기 위해 ITO로 500Å 이하의 두께로 형성하는 것이 바람직하다.
계단 모양의 감광막 패턴은 격자 패턴을 가지는 마스크를 이용하여 감광막에 노출되는 빛의 양을 조절함으로써 형성할 수 있다.
그러면, 첨부한 도면을 참고로 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 절연 기판(1) 위에 500∼1,000Å 두께의 비정질 실리콘을 저압 화학 기상 증착(low pressure chemical vapor deposition:LPCVD) 방식으로 증착한 다음, 결정화시켜 다결정 규소층(1)을 형성한다.
도 1b에 도시한 바와 같이, 산화 규소(SiOx) 또는 질화 규소(SiNx) 물질을 플라스마 확장 화학 기상 증착(plasma enhanced chemical vapor deposition : PECVD) 방식으로 증착하여 1,000∼3,000Å 두께의 게이트 절연층(3)을 형성하고, 그 위에 연속하여 게이트 전극 및 배선 형성을 위한 제1 금속층(4)과 제2 금속층(5)을 스퍼터링(Sputturing) 방식으로 증착한다. 제1 금속층(4)은 몰리브덴(Mo), 몰리브덴 텅스텐(MoW), 몰리브덴 티타늄(MoTi) 등과 같은 몰리브덴(Mo) 계열의 금속으로 2,000∼3,000Å, 바람직하게는 3,000Å 이상의 두께로 형성하며, 제2 금속층(5)은 후 공정인 건식 식각이나 습식 식각시 게이트 전극 등의 두께가 감소되는 것을 최소화하기 위해 500Å 두께 이하의 ITO 막으로 형성한다.
다음, 도 1c에 도시한 바와 같이, 제2 금속층(5) 위에 감광 물질을 도포하고 노광 및 현상 공정을 통해 게이트 전극용 감광막 패턴(6)을 형성한다. 이때, 사진 공정은 가장자리 부근(A)에 다수의 격자 패턴(73)을 가지는 마스크(71)를 이용하여 실시하는데, 마스크(71)의 가운데 부분(72)을 통해서는 빛이 투과되지 않고, 격자 패턴(73)을 통해서는 빛이 일부 투과되므로, 감광막 패턴(6)의 중간 부분(61)보다 가장 자리 부분(62)의 두께가 얇게 형성된 계단 모양을 가진다.
다음, 도 1d에 도시한 바와 같이, 건식 식각 방식으로 감광막(6)의 두께가 얇은 가장자리 부근(61), ITO 제2 금속층(5), 제1 금속층(4) 및 게이트 절연층(3)을 연속으로 식각하여, 제2 금속 패턴(51) 및 게이트 전극인 제1 금속 패턴(41)을 형성한다. 제2 금속 패턴(51)과 제1 금속 패턴(41)은 동일한 경계를 가지도록 형성되거나, 제1 금속 패턴(41)이 제2 금속 패턴(51)에 대해 언더 컷 되거나, 게이트 절연층(3)의 일부가 제2 금속 패턴(51)에 대해 언더 컷되는 구조로 형성된다.
이 단계에서, 게이트 절연층(3)은 앞선 감광막 패턴(6)과 마찬가지로 계단 모양으로 식각된다. 즉, 게이트 절연층(3)의 두께는 제1 금속 패턴(41) 하부에 놓인 제1 부분(313), 감광막 패턴(6)의 가장자리 부분(62) 하부에 놓인 제2 부분(312), 감광막 패턴(6) 바깥쪽에 위치한 제3 부분(311)의 순서로 줄어든다. 이때, 다결정 규소층(2)이 손상되지 않도록, 제3 부분(311)의 게이트 절연층(31)을 완전히 제거하지 않고 500∼1,000Å 정도의 두께가 남도록 식각을 실시한다.
도 1e에 도시한 바와 같이, 감광막 패턴(61)을 제거한 후, 이온을 도핑한다. 게이트 절연층(31)의 제2 부분(312)은 두께가 제3 부분(311)에 비해 상대적으로 두껍기 때문에, 제2 부분(312) 하부의 다결정 규소층(2)으로 투과되는 이온의 양이 제3 부분(311) 하부의 다결정 규소층(2)보다 적다. 따라서, 1회의 이온 도핑 공정을 통해서, 제2 부분(312)과 제3 부분(311) 하부에 놓인 다결정 규소층(2)에 각각 엷게 이온 도핑된 LDD 영역(212)과 소스 및 드레인 영역(213, 214)이 형성된다. 이때, 게이트 절연층(31)의 제1 부분(313) 하부의 다결정 규소층(2)은 도핑되지 않은 채널 영역(211)이 된다.
다음, 도 1f에 도시한 바와 같이, 소스 및 드레인 영역(213, 214)과 LDD 영역(212) 위에 남아있는 게이트 절연층(311, 312)을 건식 식각으로 제거하여 고립 게이트 절연층(313)을 형성한다.
도 1g에 도시한 바와 같이, 왕수를 기본으로 하는 ITO 식각액으로 제2 금속 패턴(51)을 전면 식각하여 제거한다. 이 단계에서, ITO 식각액에서 다소 식각되는 몰리브덴(Mo) 계열의 제1 금속 패턴(41)의 측면이 동시에 식각되어, 최종적으로 선폭이 감소된 게이트 전극(42)이 형성되며, 게이트 전극(42)과 게이트 절연층(313) 사이의 언더 컷 구조가 제거된다. 따라서, 채널 영역(211)의 바깥쪽에 오프셋 영역(215)이 자연적으로 형성된다.
도 1h에서와 같이, 층간 절연층(8)을 증착하고, 소스 및 드레인 영역(213, 214)을 드러내는 접촉구(C1, C2)를 형성한 다음, 접촉구(C1, C2)를 통해 소스 및 드레인 영역(C1, C2)과 접촉하는 소스 및 드레인 전극(91, 92)을 형성한다.
이처럼, 본 발명의 제1 실시예에 따른 다결정 규소 박막 트랜지스터 액정 표시 장치의 제조 방법에서는 1회의 이온 주입 공정만으로 LDD 영역(212)과 소스 및 드레인 영역(213, 214)을 동시에 형성하며, 제2 금속 패턴(51)을 제거하는 공정에서 오프셋 영역(212)이 자연적으로 형성되기 때문에, 전체적인 공정이 줄어든다. 특히, LDD 영역(212)과 오프셋 영역(212)을 모두 가지므로 누설 전류를 낮추는 효과도 뛰어나다.
다음, 도 2a 내지 도 2b를 참고로 하여 본 발명의 제2 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조 방법을 설명한다.
도 2a 내지 도 2b는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 차례로 도시한 단면도이다.
도 1a 내지 도 1e에서와 동일한 방법으로, 제2 금속 패턴(51), 제2 금속 패턴(41), 계단 모양의 게이트 절연층(331, 332, 333), 소스 및 드레인 영역(213, 214), LDD 영역(212) 및 채널 영역(211)을 형성한다.
다음, 도 2a에 도시한 바와 같이, 소스 및 드레인 영역(213, 214) 및 LDD 영역(212) 상부에 잔류하는 게이트 절연층(331, 332)을 제거하는 단계를 거치지 않고, 바로 제2 금속 패턴(41)을 제거하는 단계를 실시한다. 앞선 실시예에서와 마찬가지로, 제1 금속 패턴(41)의 측면이 부분적으로 식각되어 선폭이 줄어든 게이트 전극(43)이 형성됨에 따라, 게이트 전극(43)의 가장자리와 LDD 영역(212) 가장자리 사이에 대응되는 다결정 규소층(2)에 도핑되지 않은 오프셋 영역(215)이 형성된다.
도 2b에 도시한 바와 같이, 층간 절연층(8)을 증착하고 패터닝하여 소스 및 드레인 영역(213, 214)을 드러내는 접촉구(C1, C2)를 형성한다. 이 과정에서, 소스 및 드레인 영역(213, 214) 상부의 게이트 절연층(331)도 동시에 제거된다.
다음, 접촉구(C1, C2)를 통해 소스 및 드레인 영역(213, 214)과 접촉하는 소스 및 드레인 전극(91, 92)을 층간 절연층(8) 위에 형성한다.
제2 실시예에서는, 도핑된 영역 상부의 게이트 절연층(331)을 별도의 공정이 아닌 접촉구(C1, C2) 형성 과정에서 분리시켜주기 때문에 제1 실시예에서보다 공정이 한 단계 줄어든다.
이상에서와 같이, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법에서는 LDD 영역과 소스 및 드레인 영역을 단일 공정에서 형성하며, 별도의 공정을 추가하지 않고 오프셋 영역을 형성함으로써, 전체 기판의 제조 공정을 단순화할 수 있다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이고,
도 2a 내지 도 2b는 본 발명의 제2 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조 방법의 일부를 공정 순서에 따라 도시한 단면도이다.

Claims (14)

  1. 절연 기판 위에 다결정 규소층을 형성하는 단계,
    상기 다결정 규소층 위에 게이트 절연층, 제1 금속층, 제2 금속층을 연속하여 증착하는 단계,
    상기 제2 금속층 위에 가장자리 부분의 두께가 가운데 부분의 두께보다 얇은 계단 모양의 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴의 상기 가장자리 부분 및 상기 제2 금속층 및 상기 제1 금속층 및 상기 게이트 절연층을 차례로 건식 식각하여, 상기 감광막 패턴의 하부의 제2 금속 패턴, 상기 제2 금속 패턴 하부의 제1 금속 패턴, 그리고 상기 제1 금속 패턴 하부에 위치하는 제1 부분 및 상기 감광막 패턴의 가장자리 부분 하부에 대응되며 상기 제1 부분보다 두께가 얇은 제2 부분 및 상기 감광막 패턴 바깥쪽에 위치하며 상기 제2 부분보다 두께가 얇은 제3 부분을 포함하는 게이트 절연 패턴을 형성하는 단계,
    상기 게이트 절연 패턴을 마스크로 이온을 주입하여 상기 제3 부분과 상기 제2 부분 하부의 상기 다결정 규소층에 각각 소스 및 드레인 영역과 저농도의 LDD 영역을 동시에 형성하는 단계를 포함하며,
    습식 식각으로 통해 상기 제2 금속 패턴을 전면 식각하고 상기 제1 금속 패턴의 측면을 부분 식각하여 상기 LDD 영역의 안쪽으로 오프셋 영역을 형성하는 단계를 더 포함하는 다결정 규소 박막 트랜지스터 기판의 제조 방법.
  2. 제1항에서,
    상기 건식 식각은 상기 게이트 절연 패턴의 상기 제3 부분의 두께가 500∼1,000Å 잔류하도록 실시하는 다결정 규소 박막 트랜지스터 기판의 제조 방법.
  3. 제2항에서,
    상기 소스 및 드레인 영역 상부에 잔류하는 상기 게이트 절연 패턴의 상기 제2 및 제3 부분을 건식 식각하여 제거하는 단계를 더 포함하는 다결정 규소 박막 트랜지스터 기판의 제조 방법.
  4. 제2항에서,
    상기 제1 금속 패턴 및 상기 게이트 절연 패턴 및 상기 다결정 규소층을 덮는 층간 절연막을 형성하는 단계, 상기 소스 및 드레인 영역 상부의 상기 층간 절연막 및 상기 제3 부분을 식각하여 상기 소스 및 드레인 영역을 드러내는 단계를 더 포함하는 다결정 규소 박막 트랜지스터 기판의 제조 방법.
  5. 제1항에서,
    상기 제1 금속층은 몰리브덴 또는 몰리브덴 합금을 2,000∼3,000Å의 두께로 증착하는 다결정 규소 박막 트랜지스터 기판의 제조 방법.
  6. 제5항에서,
    상기 제2 금속층은 ITO로 500Å 이하의 두께로 증착하는 다결정 규소 박막 트랜지스터 기판의 제조 방법.
  7. 제1항에서,
    상기 계단 모양의 감광막 패턴을 형성하는 단계는 상기 제2 금속층 위에 감광막을 도포하는 단계, 상기 격자 패턴을 가지는 마스크를 상기 감광막 상부에 대응시키는 단계, 상기 감광막을 노광 및 현상하는 단계를 더 포함하며,
    상기 격자 패턴을 이용하여 상기 감광막에 노출되는 빛의 양을 조절하여 상기 감광막 패턴의 두께를 달리하는 다결정 규소 박막 트랜지스터 기판의 제조 방법.
  8. 절연 기판,
    상기 절연 기판 상부에 형성되어 있으며, 채널 영역, 소스 영역, 드레인 영역과 LDD 영역을 가지는 다결정 규소층,
    상기 다결정 규소층의 상부에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 상부에 형성되어 있으며, 상기 채널 영역 상부에 위치하는 게이트 전극,
    상기 게이트 전극을 덮고 있으며, 상기 소스 영역 및 드레인 영역을 드러내는 제1 및 제2 접촉 구멍을 가지는 층간 절연막,
    상기 층간 절연막 상부에 형성되어 있으며, 상기 제1 및 제2 접촉 구멍을 통하여 상기 소스 영역 및 상기 드레인 영역과 각각 연결되어 있는 소스 전극 및 드레인 전극을 포함하며,
    상기 게이트 절연막 중 상기 LDD 영역에 대응하는 제1 부분과 상기 채널 영역에 대응하는 제2 부분은 다른 두께를 가지고,
    상기 다결정 규소층은 상기 채널 영역과 상기 LDD 영역 사이에 형성되어 있는 오프셋 영역을 더 포함하는 다결정 규소 박막 트랜지스터 기판.
  9. 제8항에서,
    상기 게이트 절연막은 상기 소스 영역 및 상기 드레인 영역에 대응하여 위치하며, 상기 제1 및 제2 부분과 다른 두께를 가지는 제3 부분을 더 포함하는 다결정 규소 박막 트랜지스터 기판.
  10. 제9항에서,
    상기 제1 부분은 상기 제2 부분보다 두꺼우며, 상기 제3 부분은 상기 제2 부분보다 얇은 두께를 가지는 다결정 규소 박막 트랜지스터 기판.
  11. 절연 기판,
    상기 절연 기판 상부에 형성되어 있으며, 채널 영역, 상기 채널 영역 양쪽에 각각 형성되어 있는 LDD 영역, 상기 채널 영역과 상기 LDD 영역 사이에 각각 형성되어 있는 오프셋 영역 및 상기 LDD 영역 밖에 형성되어 있는 소스 영역 및 드레인 영역을 가지는 다결정 규소층,
    상기 다결정 규소층의 상부에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 상부에 형성되어 있으며, 상기 채널 영역 상부에 위치하는 게이트 전극,
    상기 게이트 전극을 덮고 있으며, 상기 소스 영역 및 드레인 영역을 드러내는 제1 및 제2 접촉 구멍을 가지는 층간 절연막,
    상기 층간 절연막 상부에 형성되어 있으며, 상기 제1 및 제2 접촉 구멍을 통하여 상기 소스 영역 및 상기 드레인 영역과 각각 연결되어 있는 소스 전극 및 드레인 전극을 포함하며,
    상기 게이트 절연막 중 상기 LDD 영역에 대응하는 제1 부분과 상기 채널 영역에 대응하는 제2 부분은 다른 두께를 가지는 다결정 규소 박막 트랜지스터 기판.
  12. 제11항에서,
    상기 제1 부분과 상기 제2 부분의 경계는 상기 오프셋 영역 상부에 위치하는 다결정 규소 박막 트랜지스터 기판.
  13. 제11항에서,
    상기 게이트 절연막은 상기 소스 영역 및 상기 드레인 영역에 대응하여 위치하며, 상기 제1 및 제2 부분과 다른 두께를 가지는 제3 부분을 더 포함하는 다결정 규소 박막 트랜지스터 기판.
  14. 제13항에서,
    상기 제1 부분은 상기 제2 부분보다 두꺼우며, 상기 제3 부분은 상기 제2 부분보다 얇은 두께를 가지는 다결정 규소 박막 트랜지스터 기판.
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