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KR100856864B1 - 액정표시장치용 박막트랜지스터의 제조방법 및 그 제조방법에 따른 박막트랜지스터 - Google Patents

액정표시장치용 박막트랜지스터의 제조방법 및 그 제조방법에 따른 박막트랜지스터 Download PDF

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KR100856864B1
KR100856864B1 KR1020010058960A KR20010058960A KR100856864B1 KR 100856864 B1 KR100856864 B1 KR 100856864B1 KR 1020010058960 A KR1020010058960 A KR 1020010058960A KR 20010058960 A KR20010058960 A KR 20010058960A KR 100856864 B1 KR100856864 B1 KR 100856864B1
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양준영
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Abstract

본 발명에서는, 게이트 전극이 반도체층 상부에 위치하는 탑 게이트형 박막트랜지스터의 제조방법에 있어서, 절연기판을 준비하는 단계와; 상기 절연기판 상에 제 1 영역 및 이 제 1 영역의 주변부에 위치하는 제 2 영역을 가지는 결정질 실리콘으로 이루어진 활성화층을 형성하는 단계와; 상기 활성화층의 상부에 위치하며, 상기 제 1 영역 및 제 2 영역 각각에 대응하는 위치에서 서로 두께를 가지는 절연물질로 이루어진 캡핑막을 형성하는 단계와; 상기 캡핑막의 상부에 위치하며, 상기 활성화층의 제 1 영역과 대응하는 위치에 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 마스크로 하여 상기 활성화층의 제 2 영역을 이온 도핑(ion doping)하여 불순물층으로 형성하여, 상기 활성화층 및 불순물층으로 구성되는 반도체층을 완성하는 단계와; 상기 제 2 영역 및 버퍼층 상의 캡핑막을 제거하는 단계와; 상기 불순물층과 접촉하는 소스 및 드레인 전극을 형성하는 단계를 포함하는 액정표시장치용 박막트랜지스터의 제조방법을 제공하므로써, 반도체 소자의 특성을 보호하면서, 활성화 효율의 저하를 방지할 수 있으므로, 박막트랜지스터의 소자 특성을 향상시킬 수 있어 신뢰성있는 액정표시장치를 제공할 수 있는 장점을 가진다.

Description

액정표시장치용 박막트랜지스터의 제조방법 및 그 제조방법에 따른 박막트랜지스터 {A fabricating method of Thin Film Transistor for Liquid Crystal Display Device and TFT for LCD thereby}
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2a 및 2b는 상기 도 1의 화소부 박막트랜지스터 및 구동회로부 CMOS구조 박막트랜지스터의 단면을 각각 도시한 단면도.
도 3은 상기 도 2a 및 2b에 따른 탑 게이트형 박막트랜지스터의 제조공정을 단계별로 도시한 공정흐름도.
도 4a, 4b는 각각 종래의 이온 도핑 공정 전단계에 해당하는 구동회로부 일체형 액정표시장치용 박막트랜지스터의 단면도로서, 도 4a는 게이트 절연물질을 식각하여 게이트 절연막으로 형성한 구조의 단면도이고, 도 4b는 게이트 절연물질을 식각하지 않고 활성화층의 캡핑막으로 이용하는 구조의 단면도.
도 5는 캡핑막의 형성두께별 레이저 에너지 밀도변화에 따른 시트저항값에 대한 그래프를 도시한 도면.
도 6은 본 발명의 제 1 실시예에 따른 구동회로부 일체형 액정표시장치용 박막트랜지스터의 단면도로서, 활성화를 위한 열처리 공정 단계에 해당하는 단면도.
도 7a, 7b는 본 발명의 제 2 실시예에 따른 캡핑막의 제조 공정을 단계별로 나타낸 도면.
도 8은 본 발명의 제 3 실시예에 따른 캡핑막의 적층구조를 나타낸 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 절연기판 102 : 버퍼층
104a : 활성화층 104b : 불순물층
104 : 반도체층 106 : 캡핑막
108 : 게이트 전극
VI : 화소부 박막트랜지스터부
VII : 구동회로부 CMOS구조 박막트랜지스터부
본 발명은 액정표시장치에 관한 것으로, 특히, 액정표시장치용 박막트랜지스터의 제조방법 및 그 제조방법에 따른 박막트랜지스터에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정 의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재의 평판 디스플레이 분야에서는 능동구동 액정표시 소자(AMLCD : Active Matrix Liquid Crystal Display)가 주류를 이루고 있다. AMLCD에서는 박막 트랜지스터(TFT : Thin Film Transistor) 하나가 화소 한 개의 액정에 걸리는 전압을 조절하여 화소의 투과도를 변화시키는 스위칭 소자로 사용된다.
이러한 박막트랜지스터 소자로는 수소화된 비정질 실리콘(amorphous-Silicon:H ; 이하 비정질 실리콘이라 약칭함)이 주로 이용되는데, 이는 대면적으로 제작이 용이하여 생산성이 높고, 350℃ 이하의 낮은 기판온도에서 증착이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있다. 특히, 비정질 실리콘은 빛 조사에 의해 특성이 저하되는 문제점이 있고, 표시화소 구동 소자의 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)과 신뢰성 저하로 인해 구동회로에 쓰기 어렵다.
즉, 비정질 실리콘 박막트랜지스터 기판은 TCP(Tape Carrier Package) 구동 IC(Integrated Circuit)를 이용하여 절연기판과 PCB(Printed Circuit Board)를 연결하며, 구동 IC 및 실장비용이 원가에 많은 부분을 차지한다.
더욱이, 액정표시장치용 액정패널의 해상도가 높아지면, 박막트랜지스터 기 판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워진다.
그러나, 다결정 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 이 다결정 실리콘으로 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
또한, 다결정 실리콘은 비정질 실리콘보다 전계효과 이동도가 높아 고해상도 패널의 스위칭 소자로 유리하고, 비정질 실리콘에 비하여 광전류가 적어 빛이 많이 쬐이는 디스플레이(display) 장치에도 적용할 수 있다.
이 다결정 실리콘의 제조방법은 공정온도에 따라 저온 공정과 고온 공정으로 나뉜다. 고온 공정은 공정온도가 1000℃ 근처로 절연기판의 변형온도 이상의 온도조건이 요구되어 열저항력이 높은 고가의 석영기판을 써야 되는 단점이 있으므로, 저온 증착이 가능한 비정질 실리콘을 이용하여 이를 결정화시켜 다결정 실리콘으로 형성하는 기술이 연구/개발되고 있다.
또한, 고온 공정에 의한 다결정 실리콘 박막의 경우 성막시 높은 표면조도(surface roughness)와 미세 결정립 등의 저품위 결정성으로, 저온 결정화 공정에 의한 다결정 실리콘보다 소자응용 특성이 떨어지는 것으로 알려져 있다.
상기 저온 결정화 공정은 레이저 열처리(laser annealing), 금속유도 결정화(Metal Induced Crystallization ; 이하, MIC라 칭함) 등으로 분류할 수 있다.
이중 레이저 열처리 공정은 펄스(pulse)형태의 레이저 빔을 기판 상에 조사 하는 방법을 이용하는데, 이 펄스형태의 레이저 빔에 의하면 히팅(heating)과 쿨링(cooling)시간이 나노세컨드(nano second) 단위로 반복되어 진행되므로, 하부 절연기판에 가해지는 데미지(damage)를 최소화시킬 수 있는 장점을 가져 저온 결정화 공정에서 가장 주목받고 있다.
한편, 상기 다결정 실리콘에는 다수 개의 결정립 및 이 결정립간의 경계내에 결정립계가 존재하는데, 결정립계는 전류흐름의 장애요소로 작용하므로, 신뢰성 있는 박막트랜지스터 소자를 제공하기 위해서는 결정립계를 줄이고 결정립을 좀 더 조대화시키는 것이 중요하다.
이러한 문제점을 개선하기 위하여, 실리콘 결정립이 액상 실리콘과 고상 실리콘의 경계면에서, 그 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 SLS 결정화 기술에 의해 단결정 실리콘을 형성하는 기술(Robert S. Sposilli, M. A. Crowder, and James S. Im, Mat. Res. Soc. Symp. Proc. Vol. 452, 956~957, 1997)이 제안되었다.
상기 SLS 결정화 기술에서는, 레이저 에너지 크기와 레이저 빔의 조사범위 및 그 이동거리(translation distance)를 적절하여 조절하여, 실리콘 결정립을 소정의 길이만큼 측면성장시킴으로써, 비정질 실리콘을 단결정 수준으로 결정화시킬 수 있다.
이하, 본 명세서에서는 다결정 또는 단결정 실리콘과 같은 결정질 실리콘을 반도체 소자로 이용하는 액정표시장치용 박막트랜지스터에 관하여 설명한다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도이다.
도시한 바와 같이, 동일 기판(2) 상에 구동회로부(3)와 화소부(4)가 구성되어 있다.
상기 화소부(4)는 기판(2)의 중앙부에 위치하고, 이 화소부(4)의 좌측 및 상부에는 각각 게이트 및 데이터 구동회로부(3a, 3b)가 위치하고 있다.
상기 화소부(4)에는 상기 게이트 구동회로부(3a)와 연결된 다수 개의 게이트 배선(6)과 상기 데이터 구동회로부(3b)와 연결된 다수 개의 데이터 배선(8)이 교차하는 영역으로 정의되는 화소 영역 상에 화소 전극(10)이 형성되어 있고, 상기 화소 전극(10)과 연결되어 박막트랜지스터(T)가 형성되어 있다.
상기 게이트 및 데이터 구동회로부(3a, 3b)는 각각 게이트 및 데이터 배선(6, 8)을 통해 화소 전극(10)에 주사 신호 및 데이터 신호를 공급하기 위한 장치이다.
그리고, 상기 게이트 및 데이터 구동회로부(3a, 3b)는 외부신호 입력단(12)과 연결되어 있어, 이 외부신호 입력단(12)을 통하여 들어온 외부신호를 조절하여 상기 화소 전극(10)에 출력하는 역할을 한다.
상기 게이트 및 데이터 구동회로부(3a, 3b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막트랜지스터(미도시)를 채용하고 있다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체) 또는 양전기로 충전된 캐리어(p형 반도체)를 이용하여 하나의 전도체를 형성하여, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위해 상호 보완적인 방법으로 사용된다.
이하, 상기 화소부 박막트랜지스터 및 구동회로부 CMOS구조 박막트랜지스터에 대해서 확대도면을 참조하여 상세히 설명한다.
도 2a 및 2b는 상기 도 1의 화소부 박막트랜지스터 및 구동회로부 CMOS구조 박막트랜지스터의 단면을 각각 도시한 단면도로서, 상기 화소부 및 구동회로부 모두 반도체층 상부에 게이트 전극이 위치하는 탑 게이트형 박막트랜지스터에 관한 것이다.
도 2a의 화소부 박막트랜지스터부(I)에는, 절연기판(1) 상부에 버퍼층(14)이 기판 전면에 걸쳐 형성되어 있고, 이 상부에는 반도체층(16)이 형성되어 있고, 이 반도체층(16) 상의 중앙부에는 게이트 절연막(18), 게이트 전극(20)이 차례대로 적층되어 있고, 이 게이트 전극(20) 상부에는, 제 1, 2 반도체층 콘택홀(22a, 22b)을 포함하는 층간절연막(24 ; interlayer)이 형성되어 있으며, 이 제 1, 2 반도체층 콘택홀(22a, 22b)과 각각 연결되며, 상기 게이트 전극(20)과 일정간격 오버랩되는 위치에 소스 및 드레인 전극(26, 28)이 서로 일정간격 이격되어 형성되어 있으며, 이 소스 및 드레인 전극(26, 28) 상부에는 드레인 콘택홀(30)을 포함하는 보호층(32)이 형성되어 있고, 이 보호층(32) 상부에는 상기 드레인 콘택홀(30)을 통해 드레인 전극(28)과 연결되어 화소 전극(34)이 형성되어 있다.
상기 반도체층(16)은 게이트 절연막(18)과 대응되는 영역은 활성화층(16a)을 이루고, 상기 소스 및 드레인 전극(26, 28)과 접촉되는 부분은 n+ 도핑처리된 n형 불순물층(16c)을 이루며, 상기 활성화층(16a)과 n형 불순물층(16c) 사이의 드레인 전극(28)과 게이트 전극(20)간의 정션(junction)부분에는 LDD(Lightly Doped Drain)층(16b)이 위치한다.
상기 LDD층(16b)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑처리하여 누설전류의 증가를 막고 온상태의 전류의 손실을 막는 역할을 한다.
도 2b에서, 상기 구동회로부의 CMOS구조 박막트랜지스터는 n형 이온도핑처리에 의한 채널(channel)을 갖는 박막트랜지스터(II)와 p형 이온도핑처리에 의한 채널을 갖는 박막트랜지스터(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 II, Ⅲ 순서대로 부호를 함께 기재한다.
도시한 바와 같이, 버퍼층(14)이 형성된 투명기판(1) 상에는 n형 반도체층(40)과 p형 반도체층(42)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(40, 42) 상부에는 각각 게이트 절연막(44a, 44b) 및 게이트 전극(46a, 46b)이 형성되어 있고, 이 게이트 전극(46a, 46b) 상부에는 기판 전면에 걸쳐 반도체층 콘택홀(47a, 47b, 47c, 47d)을 포함하는 층간절연막(24)가 형성되어 있고, 이 층간절연막(24) 상부에는 반도체층 콘택홀(47a, 47b, 47c, 47d)을 통해 각각 n형 및 p형 반도체층(40, 42)과 연결되어 각각 소스 및 드레인 전극((50a, 52a),(50b, 52b))이 형성되어 있고, 이 소스 및 드레인 전극((50a, 52a),(50b, 52b)) 상부에는 기판 전면에 걸쳐 보호층(32)이 형성되어 있다.
상기 n형 반도체층(40)은 상기 도 2a의 반도체층(16)과 같이 게이트 절연막(44a)과 접촉하는 영역을 활성화층(40a)으로 하고, 이 소스 및 드레인 전극(50a, 52a)과 접촉하는 영역을 포함하여 n형 불순물층(40c)으로 하며, 그 사이 영역을 LDD층(40b)으로 구성하며, 상기 p형 반도체층(42)은 양전기로 충전된 캐리어를 이용하는 방식이므로, n형 박막트랜지스터(Ⅱ)보다 캐리어의 열화 및 누설전류의 영향이 크지 않기 때문에, 별도의 LDD층을 구성하지 않고, 상기 제 2 게이트 절연막(44b)과 접촉하는 영역을 활성화층(42a)으로 하고, 이 활성화층(42a)의 외곽영역을 p형 불순물층(42b)으로 구성하여 이루어진다.
이하, 상기 화소부의 박막트랜지스터 및 구동회로부의 CMOS구조 박막트랜지스터의 제조공정에 대해서 설명한다.
도 3은 상기 도 2a 및 2b에 따른 탑 게이트형 박막트랜지스터의 제조공정을 공정흐름도에 대한 것으로, 상기 제조공정에서는 감광성 포토 레지스트(PR ; photo resist)을 이용한 포토리소그래피(Photolithography) 공정(이하, 마스크 공정으로 약칭함)이 수반된다.
도시한 바와 같이, ST1은 절연기판을 준비하는 단계이다.
이 단계에서는 투광 절연기판을 준비하고, 이 절연기판 상에 약 3000Å 두께의 버퍼층(buffer layer)을 형성하는 단계이다. 이 버퍼층을 이루는 물질로는 실리콘 질화막(SiNX)나 실리콘 산화막(SiOX)와 같은 무기절연막이 주로 이용된다.
ST2는 활성화층(active layer)을 형성하는 단계이다.
이 단계는, 상기 버퍼층이 형성된 기판 상에 약 550Å 두께로 비정질 실리콘(a-Si)을 증착하고, 탈수소화(dehydrogenation) 과정을 거친 후 , 결정화 단계를 통해 다결정 또는 단결정 실리콘과 같은 결정질 실리콘을 형성하고, 이 결정질 실리콘을 이용하여 제 1 마스크 공정에 의해 활성화층으로 형성하는 단계이다.
ST3는 게이트 절연막 및 게이트 전극을 형성하는 단계이다.
이 단계에서는, 상기 활성화층이 형성된 기판 상에, 약 1000Å의 실리콘 질화막, 2000Å의 몰리브덴(Mo)을 연속해서 증착한 후, 제 2 마스크 공정을 통해 게이트 절연막 및 게이트 전극을 형성하는 단계이다.
ST4는 n형 반도체층을 완성하는 단계이다.
이 단계에서는, 상기 게이트 전극 및 게이트 절연막이 형성된 기판 상에 n- 도핑처리를 하여 LDD층을 형성한 후, 제 3 마스크 공정을 통해 n+ 도핑을 처리된 n형 불순물층을 형성하는 단계이다.
ST5는 p형 반도체층을 완성하는 단계이다.
상기 n형 불순물층이 형성된 기판 상에, 제 4 마스크 공정을 통해 p+ 도핑처리된 p형 불순물층을 형성하는 단계이다.
ST6은 층간절연막을 형성하는 단계이다.
상기 p형 불순물층이 형성된 기판 상에, 약 7000Å의 실리콘 질화막 또는 실리콘 산화막과 같은 무기절연막을 증착한 후, 제 5 마스크 공정에 의해 반도체층 콘택홀을 가지는 층간절연막을 형성하는 단계이다.
ST7은 소스 및 드레인 전극을 형성하는 단계이다.
이 단계에서는, 상기 층간절연막이 형성된 기판 상에, 약 500Å의 몰리브덴과, 약 3000Å의 알루미늄 네오듐(AlNd)을 차례대로 증착한 후, 제 6 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀을 통해 불순물층과 연결되는 소스 및 드레인 전극을 형성하는 단계이다.
ST8은 보호층을 형성하는 단계이다.
이 단계에서는, 상기 소스 및 드레인 전극이 형성된 기판 상에, 약 4000Å의 실리콘 질화막을 증착하고, 이 실리콘 질화막의 수소화 열처리과정을 거친 후, 제 7 마스크 공정에 의해 드레인 콘택홀을 가지는 보호층을 형성하는 단계이다.
상기 수소화 열처리 과정은 어닐링 단계를 포함하여 실리콘 질화막에 포함된 수소를 저면을 몰아주기 위한 공정으로서, 일반적으로 380℃에서 질소(N2)가스를 이용하여 1회 실시된다.
ST9는 화소 전극을 형성하는 단계이다.
이 단계에서는, 화소부 박막트랜지스터부에 해당하는 공정으로서, 상기 보호층이 형성된 기판 상에 약 400Å두께의 ITO(indium Tin Oxide)를 증착한 후, 제 8 마스크 공정에 의해 상기 드레인 콘택홀을 통해 드레인 전극과 연결되는 화소 전극을 형성하는 단계이다.
이하, 기술될 내용에서는 다결정 또는 단결정 실리콘과 같은 결정질 실리콘 을 반도체 소자로 이용하는 액정표시장치용 박막트랜지스터의 제조공정 중, 상기 도 3에서 게이트 절연막 및 게이트 전극을 형성하는 공정인 ST3 공정에 대해서 좀 더 상세히 설명한다.
도 4a, 4b는 각각 종래의 이온 도핑 공정 전단계에 해당하는 구동회로부 일체형 액정표시장치용 박막트랜지스터의 단면도로서, 도 4a는 게이트 절연물질을 식각하여 게이트 절연막으로 하는 구조의 단면도이고, 도 4b는 게이트 절연물질을 식각하지 않고 활성화층의 캡핑막으로 이용하는 구조의 단면도에 관한 것으로, 상기 박막트랜지스터는 회로부 및 구동회로부 CMOS구조 박막트랜지스터부(IV, V)에 관한 것으로, 설명의 편의상, 상기 박막트랜지스터부 중 임의의 한 박막트랜지스터부에 대하여 설명한다.
도 4a에서는, 버퍼층(14)이 형성된 절연기판(1) 상에 활성화 영역을 이룰 제 1 영역(A)과 이 제 1 영역(A)의 주변부에 위치하며, 이후 공정에서 이온 도핑에 의해 불순물 영역을 이룰 제 2 영역(B)을 가지는 활성화층(60)이 각각 형성되어 있고, 이 활성화층(60)의 제 1 영역(A) 상부에는 게이트 절연막(62) 및 게이트 전극(64)이 순차적으로 형성되어 있다.
좀 더 상세하게 설명하면, 상기 게이트 절연막(62) 및 게이트 전극(64)은 활성화층(60)이 형성된 기판 상에 차례대로 증착된 후, 각각의 식각공정을 거쳐 게이트 절연막(62) 및 게이트 전극(64)으로 형성된다.
이때, 이 게이트 절연막(62)은 주로 플라즈마(plasma)를 이용한 건식식각 공정에 의해 패턴되는데, 이 식각공정 중에 상기 활성화층(60)의 제 2 영역이 노출되 면서, 이 과정에서 상기 플라즈마가 활성화층(60)에 데미지(damage)로 작용하게 되어, 상기 활성화층(60)의 소자특성을 저하시키는 문제가 발생하게 된다.
도 4b에서는, 상기 도 4a 구조에서 나타나는 문제점을 개선하기 위하여, 이온 도핑 및 활성화 공정단계까지 상기 게이트 절연막을 식각하지 않고, 상기 활성화층을 그대로 덮는 캡핑막으로 이용하는 구조이며, 상기 도면은 활성화를 위한 열처리 공정 단계에 대한 도면으로서, 이 활성화 공정 전단계의 이온 도핑 공정을 통해 활성화층의 제 2 영역은 불순물층으로 되어, 활성화층 및 그 주변부를 이루는 불순물층으로 구성되는 반도체층을 이룬다.
도시한 바와 같이, 상기 박막트랜지스터부(IV' 또는 V')에서는, 활성화층(66a)과 불순물층(66b)으로 이루어진 반도체층(66) 상부에는 기판 전면을 덮는 게이트 절연물질로 이루어진 캡핑막(68 ; capping layer)이 형성되어 있고, 이 캡핑막(68) 상부의 상기 활성화층(66a)과 대응하는 영역에는 게이트 전극(70)이 형성되어 있다.
이때, 도면으로 자세히 도시하지는 않았지만, 상기 구동회로부 CMOS구조 박막트랜지스터부(V')에서는 n형 또는 p형 이온 도핑에 의해 서로 다른 불순물층(66b)을 이루게 된다.
한편, 상기 불순물층(66b)은 이온 도핑공정 중 결정립에 결함이 가해져서, 이 불순물층(66b)의 활성화를 위한 별도의 열처리 공정이 필요하게 된다.
이 불순물층(66b)의 활성화를 위한 열처리 공정으로는 상기 활성화층(66a)의 결정화 단계에서처럼 레이저 열처리를 이용하는 방법이 주로 이용된다.
도시한 바와 같이, 반도체층(66)의 활성화를 위한 열처리 단계에서는, 일정한 레이저 에너지를 기판 상에 조사하게 되는데, 이 레이저 에너지는 상기 캡핑막(68)을 거쳐 반도체층(66)에 도달하게 된다.
그런데, 상기 도 3의 ST3 공정을 통해 설명한 바와 같이, 상기 게이트 절연물질인 캡핑막(68)은 대략 1000 Å 두께로 증착되는데, 이러한 두께치를 가지는 캡핑막(68)을 통하여 레이저 에너지를 조사하게 되면, 이 캡핑막(68)에서의 에너지 흡수에 의해 반도체층(66)의 활성화 효율이 떨어지게 된다.
특히, 이 불순물층(66b)은 추후 반도체층(66)과 금속층과의 접촉시 접촉저항을 낮추기 위한 역할을 하게 되므로, 활성화 효율이 떨어지게 되면, 저항값이 증가하게 되어, 원하는 접촉저항 특성을 가지기 어렵게 된다.
즉, 기존의 캡핑막(68)은 반도체 소자의 소자특성을 보호하는 역할을 하지만, 현재 액정표시장치용 박막트랜지스터 공정에서의 공정 특성상 상기 캡핑막(68)의 두께를 1000 Å 이하로 낮추기가 어려운 상황에서, 상기 캡핑막(68)은 이온 도핑 공정전에는 활성화층 소자를 보호할 수 있지만, 활성화 공정에서는 반도체 소자의 활성화 효율을 떨어뜨리는 문제를 갖고 있다.
상기 문제점을 해결하기 위하여, 본 발명에서는 활성화층 및 불순물층으로 구성되는 반도체층 상에 반도체층의 활성화 효율을 떨어뜨리지 않는 두께치를 가지는 단일막 또는 다층막의 캡핑막을 형성하여, 이 캡핑막이 반도체 소자의 이온 도 핑 및 활성화 효율면에서 모두 만족스런 역할을 하도록 하여, 반도체 소자 특성이 향상된 액정표시장치용 박막트랜지스터를 제공하는 것을 목적으로 한다.
이하, 도면을 참조하여 본 발명에 따른 캡핑막의 두께범위에 대해서 설명한다.
도 5는 캡핑막의 형성두께별 레이저 에너지 밀도변화에 따른 시트저항값에 대한 그래프을 도시한 도면이다.
도시한 바와 같이, 캡핑막의 형성두께를 달리하여, 레이저 밀도별 해당 시트저항을 측정하여 꺽은선 그래프로 나타내었다.
상기 도면에서의 "C", "D", "E"는 각각 캡핑막의 형성두께를 1000, 700, 500 Å으로 하였을 경우, 각각의 레이저 에너지 밀도별 시트저항치를 나타낸 그래프이다.
즉, 기존의 게이트 절연막과 동일한 수준의 두께치를 가지는 "C" 그래프에서는 레이저 에너지 밀도값이 200 mJ/cm2일 경우에는 해당 캡핑막에서 에너지 흡수가 일어나 그 하부층을 이루는 반도체층의 활성화 효율이 떨어져 시트저항값이 105 Ω/squ.초과하게 되나, "D" 및 "E" 그래프에서는 상기 "C" 그래프와 동일한 에너지 조건에서 104 Ω/squ.미만의 시트저항값을 가지고, 그 시트저항값이 에너지 조사량에 별 영향을 받지않고 일정하게 유지됨을 알 수 있다.
즉, 캡핑막을 700 Å 이하로 유지하게 되면, 레이저 에너지 조사량에 관계없이 기존보다 낮은 시트저항을 유지할 수 있으므로, 본 발명에서는 상기 캡핑막의 완전히 제거하지 않는 범위에서 일부 식각공정을 용이하게 제어할 수 있는 700 ~ 100 Å의 두께범위에서 캡핑막을 형성하도록 한다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 실시예에서는 게이트 전극이 반도체층 상부에 위치하는 탑 게이트형 박막트랜지스터의 제조방법에 있어서, 절연기판을 준비하는 단계와; 상기 절연기판 상에 제 1 영역 및 이 제 1 영역의 주변부에 위치하는 제 2 영역을 가지는 결정질 실리콘으로 이루어진 활성화층을 형성하는 단계와; 상기 활성화층의 상부에 위치하며, 상기 제 1 영역 및 제 2 영역 각각에 대응하는 위치에서 서로 두께를 가지는 절연물질로 이루어진 캡핑막을 형성하는 단계와; 상기 캡핑막의 상부에 위치하며, 상기 활성화층의 제 1 영역과 대응하는 위치에 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 마스크로 하여 상기 활성화층의 제 2 영역을 이온 도핑(ion doping)하여 불순물층으로 형성하여, 상기 활성화층 및 불순물층으로 구성되는 반도체층을 완성하는 단계와; 상기 제 2 영역 및 버퍼층 상의 캡핑막을 제거하는 단계와; 상기 불순물층과 접촉하는 소스 및 드레인 전극을 형성하는 단계를 포함한다.
상기 캡핑막 및 게이트 전극을 형성하는 단계에서는, 상기 활성화층 상에 일정두께의 절연물질을 증착하는 단계와; 상기 절연물질 상에 위치하며, 상기 활성화층의 제 1 영역과 대응하는 위치에 게이트 전극을 형성하는 단계와; 상기 활성화층의 제 2 영역과 접하는 절연물질을 700~100 Å 두께를 가지도록 일부 식각하는 단계를 더욱 포함한다.
상기 캡핑막은 무기 절연물질일 수 있다.
상기 캡핑막은 실리콘 산화막(SiOx)로 이루어진 단일막일 수 있다.
본 발명의 제 2 실시예에서는, 게이트 전극이 반도체층 상부에 위치하는 탑 게이트형 박막트랜지스터의 제조방법에 있어서, 절연기판을 준비하는 단계와; 상기 절연기판 상에 제 1 영역 및 이 제 1 영역의 주변부에 위치하는 제 2 영역을 가지는 결정질 실리콘으로 이루어진 활성화층을 형성하는 단계와; 상기 활성화층의 상부에 위치하며, 상기 제 1 영역 및 제 2 영역 대응하는 위치에서 서로 다른 식각비를 가지는 절연물질로 이루어진 캡핑막을 형성하는 단계와; 상기 캡핑막의 상부에 위치하며, 상기 활성화층의 제 1 영역과 대응하는 위치에 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 마스크로 하여 상기 활성화층의 제 2 영역을 이온 도핑(ion doping)하여 불순물층으로 형성하여, 상기 활성화층 및 불순물층으로 구성되는 반도체층을 완성하는 단계와; 상기 제 2 영역 및 버퍼층 상의 캡핑막을 제거하는 단계와; 상기 불순물층과 접촉하는 소스 및 드레인 전극을 형성하는 단계를 포함한다.
상기 캡핑막은 반도체층과 연접하는 제 1 층을 실리콘 산화막으로 하고, 상기 실리콘 산화막 상부에 위치하는 제 2 층을 실리콘 질화막으로 하는 두개층 구조일 수 있다.
상기 제 1, 2 층은 각각 500Å 두께로 증착될 수 있다.
본 발명의 제3 실시예에서는, 게이트 전극이 반도체층 상부에 위치하는 탑 게이트형 박막트랜지스터의 제조방법에 있어서, 절연기판을 준비하는 단계와; 상기 절연기판 상에 제 1 영역 및 이 제 1 영역의 주변부에 위치하는 제 2 영역을 가지는 결정질 실리콘으로 이루어진 활성화층을 형성하는 단계와; 상기 활성화층의 상부에 위치하며, 상기 제 1 영역 및 제 2 영역에 대응하여 상기 활성화층과 연접하는 제 1 층을 실리콘 산화막으로 하고, 상기 실리콘 산화막 상부에 차례대로 위치하는 제 2 , 3 층을 실리콘 질화막, 실리콘 산화막으로 구성되는 캡핑막을 형성하는 단계와; 상기 캡핑막의 상부에 위치하며, 상기 활성화층의 제 1 영역과 대응하는 위치에 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 마스크로 하여 상기 활성화층의 제 2 영역을 이온 도핑(ion doping)하여 불순물층으로 형성하여, 상기 활성화층 및 불순물층으로 구성되는 반도체층을 완성하는 단계와; 상기 제 2 영역 및 버퍼층 상의 캡핑막을 제거하는 단계와; 상기 불순물층과 접촉하는 소스 및 드레인 전극을 형성하는 단계를 포함한다.
전술한 제 1 실시예 내지 제 3 실시예의 공통적인 특징으로서,
상기 절연물질은 건식식각(dry etching)에 의해 식각할 수 있다.
상기 게이트 전극을 마스크로 하여 상기 활성화층의 제 2 영역을 이온 도핑(ion doping)하여 불순물층으로 형성하여, 상기 활성화층 및 불순물층으로 구성되는 반도체층을 완성하는 단계는, 상기 반도체층을 활성화시키기 위해 열처리(annealing)을 하는 단계를 더욱 포함한다.
상기 불순물층과 접촉하는 소스 및 드레인 전극을 형성하는 단계는,
상기 반도체층 상부로 절연물질을 증착하고, 마스크를 통해 상기 불순물층의 일부를 드러내는 콘택홀을 가지는 층간절연막을 형성하는 단계를 더욱 포함한다.
상기 소스 및 드레인 전극을 형성하는 단계는, 상기 층간 절연막의 상부로 금속물질을 증착하고, 마스크를 통해 일괄 식각하여, 상기 콘택홀을 통해 상기 불순물층과 연결되는 소스 및 드레인 전극을 형성하는 단계를 더욱 포함한다.
상기 결정질 실리콘은 레이저 열처리 공정에 의해 형성된 다결정 또는 단결정 실리콘일 수 있다.
상술한 제 1 실시예에 의하여 제조된 액정표시장치용 박막트랜지스터는, 절연기판과; 상기 절연기판상에 제 1 영역 및 제 2 영역의 주변부에 위치하는 제 2 영역을 가지는 결정질 실리콘으로 이루어진 반도체층과; 상기 반도체층 상부에 위치하여, 상기 제 1 영역 및 제 2 영역 각각에 대응하는 위치에서 서로 다른 두께를 가지는 절연물질로 이루어진 캡핑막과; 상기 캡핑막의 상부에 위치하여, 상기 제 1 영역과 대응하는 위치에 형성되는 게이트 전극과; 상기 게이트 전극의 상부로 상기 반도체층 및 기판 전면에 걸쳐 형성되며, 상기 반도체층의 콘택홀을 포함하는 층간 절연막과; 상기 콘택홀을 통해 상기 불순물층과 연결되는 소스 및 드레인 전극을 포함한다.
상기 캡핑막은 상기 제 2 영역과 대응하는 절연물질의 두께가 700 ~ 100 Å 일 수 있다.
상기 캡핑막은 무기 절연물질일 수 있다.
상기 캡핑막은 실리콘 산화막으로 이루어진 단일막일 수 있다.
상기 제1 , 제2 층은 각각 500 Å 두께일 수 있다.
상술한 제 2 실시예에 의하여 제조된 액정표시장치용 박막트랜지스터는, 절연기판과; 상기 절연기판상에 제 1 영역 및 제 2 영역의 주변부에 위치하는 제 2 영역을 가지는 결정질 실리콘으로 이루어진 반도체층과; 상기 반도체층 상부에 위치하여, 상기 제 1 영역 및 제 2 영역 각각에 대응하는 위치에서 서로 다른 식각비를 가지는 절연물질로 이루어진 캡핑막과; 상기 캡핑막의 상부에 위치하여, 상기 제 1 영역과 대응하는 위치에 형성되는 게이트 전극과; 상기 게이트 전극의 상부로 상기 반도체층 및 기판 전면에 걸쳐 형성되며, 상기 반도체층의 콘택홀을 포함하는 층간 절연막과; 상기 콘택홀을 통해 상기 불순물층과 연결되는 소스 및 드레인 전극을 포함한다.
상기 캡핑막은 반도체층과 연접하는 제 1 층이 실리콘 산화막이고, 상기 실리콘 산화막 상부에 위치하는 제 2 층이 실리콘 질화막일 수 있다.
상술한 제 3 실시예에 의하여 제조된 액정표시장치용 박막트랜지스터는, 절연기판과; 상기 절연기판상에 제 1 영역 및 제 2 영역의 주변부에 위치하는 제 2 영역을 가지는 결정질 실리콘으로 이루어진 반도체층과; 상기 제 1 영역 및 제 2 영역과 대응하는 위치에서 반도체층과 연접하는 제 1 층은 실리콘 산화막이고, 제 2, 3 층은 각각 실리콘 질화막, 실리콘 산화막으로 구성되는 세개층 구조인 절연물질로 이루어진 캡핑막과; 상기 캡핑막의 상부에 위치하여, 상기 제 1 영역과 대응하는 위치에 형성되는 게이트 전극과; 상기 게이트 전극의 상부로 상기 반도체층 및 기판 전면에 걸쳐 형성되며, 상기 반도체층의 콘택홀을 포함하는 층간 절연막과; 상기 콘택홀을 통해 상기 불순물층과 연결되는 소스 및 드레인 전극을 포함한다.
전술한 제 1 내지 제 3 실시예의 제조방법으로 제조된 박막트랜지스터는 화소부 및 구동회로부 CMOS(Complementary metal-oxide semiconductor)구조 박막트랜지스터인 구동회로부 일체형 액정표시장치용 박막트랜지스터를 제공한다.
본 발명에 따른 액정표시장치용 박막트랜지스터의 기본 공정은 상기 도 3의 제조공정을 적용할 수 있고, 게이트 절연막을 캡핑막으로서 활성화층 상부에 일정 두께로 남겨두는 구조로 활성화 공정을 진행한다는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
<실시예 1>
실시예 1에서는 단일막으로 이루어진 캡핑막을 포함하는 액정표시장치용 박막트랜지스터에 대한 것이다.
도 6은 본 발명의 제 1 실시예에 따른 구동회로부 일체형 액정표시장치용 박막트랜지스터의 단면도로서, 활성화를 위한 열처리 공정 단계에 해당하는 단면도로서, 이 단계에서는 화소부 및 구동회로부 CMOS구조 박막트랜지스터부(VI, VII) 각각의 적층구조가 동일하므로, 설명의 편의상 임의의 한 박막트랜지스터부에 대하여 설명한다.
도시한 바와 같이, 버퍼층(102)을 포함하는 절연기판(100) 상에는 활성화층(104a)과, 이 활성화층(104a)의 주변부에 위치하는 불순물층(104b)으로 이루어지는 반도체층(104)이 형성되어 있고, 이 반도체층(104) 상부에는 절연물질로 이루어진 캡핑막(106)과 게이트 전극(108)이 차례대로 형성되어 있다.
이때, 게이트 전극(108)은 상기 활성화층(104a)와 대응하는 영역상에 위치한다.
그리고, 상기 캡핑막(106)은 반도체층(104)의 불순물층(104b)과 접촉하는 부분(VIII)에서는 700 Å ~ 100 Å 두께범위에서 형성됨을 특징으로 한다.
상기 캡핑막(106)을 이루는 재질은 무기 절연물질에서 선택되는 것이 바람직하며, 특히 반도체층(104)과 계면특성이 좋은 실리콘 산화막으로 하는 것이 바람직하다.
상기 실시예에서는, 상기 캡핑막(106)을 기존의 게이트 절연막과 동일한 두께수준의 단일막으로 증착한 후, 상기 불순물층(104b) 및 버퍼층(102)과 접하는 영역에서는 상기 두께치를 가질 수 있도록 일부 식각처리한다.
상기 캡핑막(106)의 식각공정은 이온 도핑 공정 전, 후로 해서 상기 제시한 두께치를 가지도록 일부 식각한 후, 활성화를 위한 열처리 공정을 진행하므로써, 활성화 효율을 떨어뜨리지 않고 신뢰성을 가지는 박막트랜지스터 소자를 제공할 수 있다.
더욱이, 기존에는 n형 반도체층 소자를 형성하는 과정에서 포토레지스터의 잔사 문제가 심각하였으나, 본 발명에서는 이온 도핑 공정 후 캡핑막(106)을 일부 식각하는 공정을 포함하므로, 포토레지스터 잔사로 인한 패턴 불량 문제를 해결할 수 있는 장점을 가진다.
그러나, 본 발명에서는 상기 캡핑막(106)이 불순물층(104b)과 접촉하는 부분(VIII)에서의 두께범위를 갖기 위한 방법을 상기 실시예로 한정하지는 않으며, 본 발명의 취지를 벗어나지 않는 한도내에서 다양하게 변경하여 실시할 수 있다.
상기 반도체층은 다결정 또는 단결정 실리콘과 같은 결정질 실리콘으로 이루어지는 것을 특징으로 한다.
상기 결정질 실리콘은 비정질 실리콘을 이용한 여러 가지 결정화 공정중, 레이저 열처리 공정에 의해 결정질 실리콘으로 형성하는 것이 바람직하다.
또한, 본 발명에서는 구동회로부 일체형 액정표시장치로 한정하는 것은 아니며, 상기와 같이 게이트 전극을 반도체층 상부에 형성하는 탑 게이트형 박막트랜지스터 구조에 대해서 폭넓게 적용할 수 있다.
도면으로 상세히 제시하지는 않았지만, 이온 도핑 공정특성에 따라 상기 화소부 및 구동회로부 CMOS구조 박막트랜지스터부(VI, VII)는 각각 n형 또는 p형 채널을 박막트랜지스터로 형성된다.
또한, 상기 활성화 공정 다음에 이어지는 제조공정은 상기 도 3의 ST4 내지 ST9를 적용하여 실시할 수 있으며, 여기서 ST6의 과정을 거치기 이전에 반도체층 및 버퍼층 상부의 캡핑막을 제거하는 과정이 추가될 수 있다.
본 발명에서는, 이러한 문제를 개선하기 위하여 캡핑막을 식각 선택비가 서로 다른 다층막으로 구성하는 실시예를 더욱 포함한다.
이하, 기술될 또 다른 실시예들에서는 하나의 박막트랜지스터부를 기준으로 설명한다.
<실시예 2>
도 7a, b는 본 발명의 제 2 실시예에 따른 캡핑막의 제조공정을 단계별로 나타낸 도면이다.
도 7a에서는, 상기 활성화층(204a) 상부에 서로 다른 식각 선택비를 가지는 제 1, 2 절연물질(202a, 202b) 그리고, 제 1 금속물질을 차례대로 증착하는 단계와, 이 제 1 금속물질을 마스크 공정에 의해 게이트 전극(208)으로 형성하는 단계이다.
상기 제 1, 2 절연물질(202a, 202b)은 무기 절연물질에서 선택되는 것이 바람직하며, 특히 상기 활성화층(204a)과 연접된 제 1 절연물질(202a)은 활성화층(204a)과 계면 특성이 좋은 실리콘 산화막으로 하고, 제 2 절연물질(202b)로는 실리콘 산화막과 식각 선택비를 가지는 실리콘 질화막으로 하는 것이 바람직하다.
상기 제 1, 2 절연물질(202a, 202b)은 각각 500 Å의 두께로 증착하는 것이 바람직하다.
도면으로 제시하지는 않았지만, 상기 도 7a 단계를 거친 후, 이온 도핑 공정에 의해 상기 활성화층(204a)의 양단을 불순물 처리된 오믹콘택층(204b)으로 형성하여 반도체층(204)을 완성하는 단계를 더욱 포함한다.
도 7b는 전술한 이온 도핑 단계를 거친 기판에 대해서, 상기 게이트 전극(208)을 마스크로 하여 제 2 절연물질(도 7a의 202b)을 식각하여, 상기 게이트 전극(208)과 대응하는 영역에 위치하는 제 2 캡핑막(206b)으로 형성하는 단계와, 이 제 2 캡핑막(206b)의 하부에 위치하며, 상기 반도체층(204)과 연접된 제 1 절연물질(도 7a의 202a)은 상기 반도체층(204)을 덮는 제 1 캡핑막(206a)으로 형성하는 단계를 포함한다.
그리고, 상기 제 2 캡핑막(206b)의 식각공정은 이온 도핑 공정 전, 후로 해서 이루어지도록 한다.
이와 같이, 제 2 실시예에서는 제 1, 2 캡핑막(206a, 206b)간의 식각 선택 특성을 이용하여, 반도체층(204)과 대응하는 영역에서 500 Å정도의 두께치를 가지는 캡핑막(206)을 용이하게 형성할 수 있다.
<실시예 3>
실시예 3에서는 캡핑막을 세개층 구조로 형성하는 예에 관한 것이다.
도 8은 본 발명의 제 3 실시예에 따른 캡핑막의 적층구조를 나타낸 도면으로서, 상기 도 7a, 7b와 중복되는 부분에 대한 설명은 생략한다.
도시한 바와 같이, 반도체층(304) 상부에 다층막 구조의 캡핑막(306)이 형성되어 있고, 이 캡핑막(306) 상부에는 게이트 전극(308)이 형성되어 있다.
좀 더 상세히 설명하면, 상기 반도체층(304)과 연접된 상부에는 제 1 캡핑막(306a)이 형성되어 있고, 이 제 1 캡핑막(306a) 상부에 차례대로 제 2, 3 캡핑막(306a, 306b)이 형성되어 있어 다층막 구조의 캡핑막(306)을 구성한다.
이때, 서로 연접되어 있는 캡핑막(306)을 이루는 재질은 식각 선택비가 서로 다른 물질로 이루어지는 것을 특징으로 한다.
바람직하기로는, 상기 반도체층(304)과 연접된 제 1 캡핑막(306a)을 실리콘 산화막으로 하고, 제 2 캡핑막(306b)은 실리콘 질화막, 제 3 캡핑막(306c)은 실리콘 산화막으로 형성하는 것이다.
상기 반도체층(304)을 덮는 캡핑막(306)의 두께는 상기 실시예 1과 같이 700Å~100Å임을 특징으로 하며, 그 두께는 제 3 캡핑막(306c)부터 순서대로 식각하는 단계에서 캡핑막(306)을 이루는 물질들간의 식각 선택비 특성을 이용하여 원하는 두께치로 용이하게 형성할 수 있다.
그러나, 본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지에 어긋나지 않는 한도내에서 다양하게 변경하여 실시할 수 있다.
이와 같이, 본 발명에 따른 두께범위를 가지는 캡핑막을 포함하는 박막트랜지스터의 활성화 공정에 의하면, 반도체 소자의 특성을 보호하면서, 활성화 효율의 저하를 방지할 수 있으므로, 박막트랜지스터의 소자 특성을 향상시킬 수 있어 신뢰성있는 액정표시장치를 제공할 수 있는 장점을 가진다.

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  5. 게이트 전극이 반도체층 상부에 위치하는 탑 게이트형 박막트랜지스터의 제조방법에 있어서,
    절연기판을 준비하는 단계와;
    상기 절연기판 상에 제 1 영역 및 상기 제 1 영역의 주변부에 위치하는 제 2 영역을 가지는 결정질 실리콘으로 이루어진 활성화층을 형성하는 단계와;
    상기 활성화층의 상부에 서로 다른 식각비를 가는 절연물질로 이루어지며 각각 500Å 두께를 갖는 제 1 및 제 2 층을 포함하는 캡핑막을 형성하는 단계와;
    상기 캡핑막의 상부에 위치하며, 상기 활성화층의 제 1 영역과 대응하는 위치에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 마스크로 하여 상기 제 2층을 식각함으로써, 제 2 영역에 상기 제 1 층만을 남기는 단계와;
    상기 게이트 전극을 마스크로 하여 상기 활성화층의 제 2 영역을 이온 도핑(ion doping)하여 불순물층으로 형성하여, 상기 활성화층 및 불순물층으로 구성되는 반도체층을 완성하는 단계와;
    상기 불순물층을 활성화시키기 위해 열처리(annealing) 하는 단계와;
    상기 열처리하는 단계이후, 상기 반도체층 상부로 절연물질을 증착하고, 상기 불순물층의 일부를 드러내는 콘택홀을 가지는 층간절연막을 형성하는 단계와;
    상기 층간절연막 상에 상기 콘택홀을 통해 상기 불순물층과 접촉하는 소스 및 드레인 전극을 형성하는 단계
    를 포함하는 액정표시장치용 박막트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 1 층은 상기 반도체층과 연접하며 실리콘 산화막이고, 상기 제 2 층은 상기 제 1 층 상부에 위치하며 실리콘 질화막인 액정표시장치용 박막트랜지스터의 제조방법.
  7. 삭제
  8. 삭제
  9. 제 5 항에 있어서,
    상기 절연물질은 건식식각(dry etching)에 의해 식각되는 액정표시장치용 박막트랜지스터의 제조방법.
  10. 삭제
  11. 제 5 항에 있어서,
    상기 결정질 실리콘은 레이저 열처리 공정에 의해 형성된 다결정 또는 단결정 실리콘인 액정표시장치용 박막트랜지스터의 제조방법.
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