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KR100219121B1 - 액정표시장치의 박막트랜지스터 및 그의 제조방법 - Google Patents

액정표시장치의 박막트랜지스터 및 그의 제조방법 Download PDF

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KR100219121B1
KR100219121B1 KR1019960040796A KR19960040796A KR100219121B1 KR 100219121 B1 KR100219121 B1 KR 100219121B1 KR 1019960040796 A KR1019960040796 A KR 1019960040796A KR 19960040796 A KR19960040796 A KR 19960040796A KR 100219121 B1 KR100219121 B1 KR 100219121B1
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silicon layer
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김수만
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구자홍
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Abstract

본 발명은 액정표시장치의 박막트랜지스터 및 그의 제조방법에 관한 것으로서, 절연기판과, 상기 절연기판 상의 소정 부분에 형성된 게이트전극과, 상기 게이트전극을 포함하는 상기 절연기판 상에 형성된 절연막과, 상기 절연막 상에 상기 게이트전극과 중첩되게 형성된 제1 비정질실리콘층과, 상기 제1 비정질실리콘층 상의 양측 소정부분에 형성된 불순물이 고농도로 도핑된 제2 비정질실리콘층과, 상기 제2 비정질실리콘층 및 절연막의 소정 부분 상에 상기 제2 비정질실리콘층과 오믹 접촉을 이루도록 형성된 소오스 및 드레인전극과, 상기 절연막, 제1 비정질실리콘층과 소오스 및 드레인전극 상에 형성된 패시베이션층과, 상기 패시베이션층의 소정 부분을 게이트전극과 동일한 방향으로 상기 드레인전극의 폭보다 길게 형성되어 상기 드레인전극과 절연막의 소정 부분을 노출시키는 콘택홀과, 상기 패시베이션층 상에 상기 콘택홀을 통해 드레인전극과 전기적으로 연결되는 화소전극을 포함한다. 따라서, 드레인전극 일측의 보이드에 채워진 식각용액에 의해 상부의 화소전극이 식각되더라도 식각 용액이 채워지지 않은 드레인전극 타측 상부의 화소전극이 식각되지 않으므로 드레인전극과 화소전극이 전기적으로 분리되는 것을 방지할 수 있다.

Description

액정표시장치의 박막트랜지스터 및 그의 제조방법
제1도는 종래의 액정표시장치의 박막트랜지스터의 평면도.
제2도는 제1도를 I-I 선으로 절단한 단면도.
제3a도 내지 3d도는 제2도에 도시된 액정표시장치의 박막트랜지스터의 제조공정도.
제4도는 본 발명의 일 실시예에 따른 액정표시장치의 박막트랜지스터의 평면도.
제5도는 제4도를 II-II 선으로 절단한 단면도.
제6a도 내지 6d도는 제5도에 도시된 액정표시장치의 박막트랜지스터의 제조공정도.
제7도는 본 발명의 다른 실시예에 따른 액정표시장치의 박막트랜지스터의 평면도.
제8도는 제7도를 III-III 선으로 절단한 단면도.
제9a도 내지 9d도는 제8도에 도시된 액정표시장치의 박막트랜지스터의 제조공정도.
제10도는 본 발명의 또 다른 실시예에 따른 액정표시장치의 박막트랜지스터의 평면도.
제11도는 제10도를 Ⅳ-Ⅳ 선으로 절단한 단면도.
제12a도 내지 12d도는 제11도에 도시된 액정표시장치의 박막트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 게이트 버스라인 33 : 데이타 버스라인
41 : 절연기판 43 : 게이트전극
44 : 식각방지층 45 : 절연막
47 : 제1 비정질실리콘층 49 : 제2 비정질실리콘층
51,53 : 소오스 및 드레인전극
55 : 패시베이션층 57 : 보이드
59 : 콘택홀 61 : 화소전극
본 발명은 엑티브 매트릭스 액정표시장치(AMLCD : ActiveMetrix Liquid Crystal Display)의 박막트랜지스터 및 그의 제조방법에 관한 것으로서, 특히, 투명전극이 트랜지스터와 접촉되는 부분과 화소 부분으로 전기적으로 분리되는 것을 방지할 수 있는 액정표시장치의 박막트랜지스터 및 그의 제조방법에 관한 것이다.
엑티브 매트릭스 액정표시장치의 매트릭스 어레이는 박막 트랜지스터와 같은 스위칭 소자와, 이에 전기적으로 연결되어 있으며 빛을 투과하거나 반사하는 화소(pixel)전극를 기본단위로 하는 화소가 종횡으로 배열된 구조를 가진다. 이러한 화소를 서로 연결하기 위해 복수 개의 게이트 버스라인 및 복수 개의 데이타 버스라인과, 이 각각의 게이트 버스라인과 각각의 데이타 버스라인의 끝단에 형성된 복수개의 패드 등이 포함된 구조이다.
제1도는 종래의 액정표시장치의 박막트랜지스터의 평면도이다.
종래의 액정표시장치의 박막트랜지스터는 게이트 버스라인(1)과 데이타 버스라인(2)이 서로 교차되어 있다. 그리고, 상기 게이트 버스라인(1)으로 부터 게이트전극(13)이 돌출되게 형성되며, 게이트전극(13)과 중첩되는 도상(島狀)의 불순물이 도핑되지 않은 제1 비정질실리콘층(17)이 형성된다. 또한, 데이타 버스라인(2)으로 부터 돌출되어 상기 게이트전극(13) 및 제1 비정질실리콘층(17)의 일측과 중첩되게 소오스전극(21)이 형성되며, 상기 소오스전극(21)에 대응되며 게이트전극(13) 및 제1 비정질실리콘층(17)의 타측과 중첩되게 드레인전극(23)이 형성된다. 그리고, 콘택홀(28)을 통해 드레인전극(23)과 전기적으로 연결된 화소전극(29)이 형성된다.
제2도는 제1도를 I-I 선으로 절단한 단면도이다.
종래 기술에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터는 투명한 절연기판(11) 상에 양극 산화가 가능한 도전성금속으로 게이트 버스라인의 돌기부인 게이트전극(13)이 형성된다. 그리고, 게이트전극(13)을 포함하는 절연기판(11) 상에 절연막(15)이 형성되고, 이 절연막(15) 상에 채널로 이용되는 불순물이 도핑되지 않은 제1 비정질실리콘층(17)이 게이트전극(13)과 중첩되게 형성된다. 또한, 제1 비정질실리콘층(13) 상의 양측에 소정 거리 이격되어 불순물이 도핑된 제2 비정질실리콘층(19)이 형성되며, 이 제2 비정질실리콘층(19) 상에 도전성금속으로 이루어져 절연막(15)으로 연장되는 소오스 및 드레인전극(21)(23)이 형성된다. 상기에서 제2 비정질실리콘층(19)은 불순물이 고농도로 도핑되어 제1 비정질실리콘층(17)과 소오스 및 드레인전극(21)(23)을 오믹 접촉(ohmic contact)시킨다. 또한, 절연막(15)은 소오스 및 드레인전극(21)(23) 주변의 하부가 언더 컷(under cut)되게 소정 두께 식각된다. 그리고, 상술한 구조의 전 표면에 패시베이션(Passivation)층(25)이 형성되며, 이 패시베이션층(25)에 형성시킨 콘택홀(28)을 통하여 드레인전극(23)과 전기적으로 연결된 투명한 도전성물질로 이루어진 화소전극(29)이 형성된다. 상기에서 소오스 및 드레인전극(21)(23) 주변의 하부의 언더컷된 부분은 패시베이션층(25)에 의해 보이드(void:27)가 형성된다.
제3a도 내지 3d도는 제2도에 도시된 액정표시장치의 박막트랜지스터의 제조공정도이다.
제3a도를 참조하면, 투명한 절연기판(11)상에 알루미늄(Al),알루미늄합금,몰리브덴(Mo),몰리브덴합금,티타늄(Ti),티타늄합금, 탄탈륨(Ta), 타탈륨합금, 코발트(Co) 또는 코발트합금 등의 양극산화되는 금속을 스퍼터링(sputtering) 방법으로 증착하고 통상의 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트전극(13)을 형성한다.
제3b도를 참조하면, 게이트전극(13) 및 절연기판(11)의 표면에 실리콘산화물(SiO2) 또는 실리콘질화물(Si3N4)을 단층 또는 이중층으로 증착하여 절연막(15)을 형성한다. 그리고, 절연막(15) 상에 불순물이 도핑되지 않은 제1 비정질실리콘층(17)과 불순물이 고농도로 도핑된 제2 비정질실리콘층(19)을 순차적으로 형성한다. 그리고, 제1 비정질실리콘층(17)과 제 2 비정질실리콘층(19)을 게이트전극(13)과 대응하여 중첩되는 부분에만 남고 나머지 부분은 절연막(15)이 노출되도록 포토리쏘그래피 방법으로 패터닝한다.
제3c도를 참고하면, 제2 비정질실리콘층(19) 및 절연막(15) 상에 알루미늄 등의 도전성금속을 적층한 후 이 도전성금속을 절연막(15) 및 제2 비정질실리콘층(19)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(21)(23)을 형성한다. 그리고, 소오스 및 드레인전극(21)(23)을 마스크로 이용하여 제1 비정질실리콘층(17)이 노출되도록 제2비정질실리콘층(19)을 제거한다. 이 때, 제1 비정질실리콘층(17) 상에 제2 비정질실리콘층(19)의 잔유물이 남지않도록 과도 식각(over etching)한다. 상기 과도 식각시 절연막(15)도 소오스 및 드레인전극(21)(23) 주변의 하부가 언더 컷(under cut)되게 소정 두께 식각된다.
제3d도를 참조하면, 상술한 구조의 전 표면에 화학기상증착(Chemical Vapor Deposition: 이하, CVD라 칭함) 방법으로 실리콘산화막 또는 실리콘질화막을 증착하여 패시베이션층(25)을 형성한다.이 때, 소오스 및 드레인전극(21)(23) 주변 하부의 언더 컷된 부분에 패시베이션층(25)을 형성하는 실리콘산화막 또는 실리콘질화막이 증착되지 않아 보이드(27)가 형성된다. 또한, 패시베이션층(25)은 보이드(27)에 의해 절연막(15)의 상부와 소오스 및 드레인전극(21)(23)의 상부 및 측면에서 분리되어 증착되다 이 후에 계면을 이루도록 합쳐져 증착된다.
그 다음, 드레인전극(23)의 일부 부분이 노출되도록 패시베이션층(25)을 제거하여 콘택홀(28)을 형성한다. 그 다음, 패시베이션층(25) 상에 상기 콘택홀(28)을 통해 드레인전극(23)과 전기적으로 연결되도록 투명도전물질을 적층한다. 그리고, 투명도전물질을 습식식각을 포함하는 포토리쏘그래피 방법에 의해 패터닝하여 화소전극(29)을 형성한다.
상술한 종래의 액정표시장치의 박막트랜지스터는 소오스 및 드레인전극을 마스크로 이용하여 제2 비정질실리콘층을 제거할 때 절연막도 소오스 및 드레인전극 하부로 언더 컷되는 데, 이 후에 패시베이션층을 형성하면 절연막의 상부와 소오스 및 드레인전극의 상부 및 측면에 분리되다가 이 후에 합쳐져 증착된다. 그러므로, 언더 컷된 부분에 보이드가 형성된다.
상기와 같은 보이드는 드레인전극의 일측 끝에 형성된 것이 화소전극을 패터닝할 때 노출되어 모세관 현상에 의해 식각 용액이 채워지게 되며, 이 식각 용액은 패시베이션층의 계면을 통해 표면으로 흐르게 되어 화소전극을 식각하므로 드레인전극과 화소전극을 전기적으로 분리하는 문제점이 있었다.
따라서, 본 발명의 목적은 드레인전극과 화소전극이 전기적으로 분리되는 것을 방지할 수 있는 액정표시장치의 박막트랜지스터를 제공함에 있다.
본 발명의 다른 목걱은 보이드에 채워진 식각 용액에 의해 화소전극이 식각되는 것을 억제하여 드레인전극과 화소전극이 전기적으로 분리되는 것을 방지할 수 있는 액정표시장치의 박막트랜지스터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 박막트랜지스터는 투명한 절연기판과, 상기 절연기판 상의 소정 부분에 형성된 게이트전극과, 상기 게이트전극을 포함하는 상기 절연기판 상에 형성된 절연막과, 상기 절연막 상에 상기 게이트전극과 중첩되게 형성된 제1 비정질실리콘층과, 상기 제1 비정질실리콘층 상의 양측소정 부분에 형성된 불순물이 고농도로 도핑된 제2 비정질실리콘층과, 상기 제2 비정질실리콘층 및 절연막의 소정 부분 상에 상기 제2 비정질실리콘층과 오믹 접촉을 이루도록 형성된 소오스 및 드레인전극과, 상기 절연막, 제1 비정질실리콘층과 소오스 및 드레인전극상에 형성된 패시베이션층과, 상기 패시베이션층의 소정 부분을 게이트전극과 동일한 방향으로 상기 드레인전극의 폭 보다 길게 형성되어 상기 드레인전극과 절연막의 소정 부분을 노출시키는 콘택홀과, 상기 패시베이션층 상에 상기 콘택홀을 통해 드레인전극과 전기적으로 연결되는 화소전극을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 박막트랜지스터의 제조방법은 투명한 절연기판 상의 소정 부분에 게이트전극을 형성하는 공정과, 상기 절연기판 및 게이트전극 상에 절연막을 형성하는 공정과, 상기 절연막 상의 상기 게이트전극과 대응하는 소정 부분에 제1 비정질실리콘층과 제2 비정질실리콘층을 형성하는 공정과, 상기 제2 비정질실리콘층의 소정 부분 및 절연막상에 소오스 및 드레인전극을 형성하고 상기 소오스 및 드레인전극을 마스크로 이용하여 제2 비정질실리콘층의 노출된 부분을 제거하는 공정과, 상기 절연막 상에 상기 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하는 공정과, 상기 게이트전극과 동일한 방향으로 패시베이션층을 드레인전극의 폭 보다 크게 제거하여 상기 드레인전극의 소정 부분과 상기 드레인전극의 양쪽 끝 부분과 인접하는 절연막의 소정 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀에 의해 상기 소오스 또는 드레인전극과 전기적으로 연결되는 화소전극을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제 4 도는 본 발명의 일 실시예에 따른 액정표시장치의 박막트랜지스터의 평면도이다.
본 발명의 일실시예에 따른 액정표시장치의 박막트랜지스터는 게이트 버스라인(31)과 데이타 버스라인(33)이 서로 교차되어 있다. 그리고, 상기 게이트 버스라인(31)으로 부터 게이트전극(43)이 돌출되게 헝성되며, 게이트전극(43)과 중첩되는 도상(島狀)의 불순물이 도핑되지 않은 제1 비정질실리콘층(47)이 형성된다. 또한, 데이타 버스라인(33)으로 부터 돌출되며 타측의 소정 부분이 상기 게이트전극(43) 및 제1 비정질실리콘층(47)의 일측과 중첩되는 소오스전극(51)이 형성되며, 상기 소오스전극(51)에 대응되며 일측의 소정 부분이 게이트전극(43) 및 제1 비정질실리콘층(47)의 타측과 중첩되는 드레 인전극(53)이 형성된다. 그리고, 콘택홀(59)이 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 절연막(45)이 노출되게 길게 형성된다. 또한, 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결되며 화소부분을 덮는 화소전극(61)이 형성된다.
제5도는 제4도를 II-II 선으로 절단한 단면도이다.
본 발명의 일 실시예에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터는 투명한 절연기판(41) 상의 소정 부분에 게이트전극(43)이 알루미늄(Al), 알루미늄합금, 몰리브덴(Mo), 몰리브덴합금, 티타늄(Ti), 티타늄합금, 탄탈륨(Ta), 타탈륨합금, 코발트(Co) 또는 코발트합금 등의 양극산화되는 금속이 2000 ∼ 3000Å 정도의 두께로 형성된다. 그리고, 게이트전극(43)을 포함하는 절연기판(4l) 상에 실리콘산화물(Si02) 또는 실리콘질화물(Si3N4) 등이 3000 ∼ 4000Å 정도의 두께로 증착되어 절연막(45)이 형성된다. 절연막(45) 상에 게이트전극(43)과 중첩되게 제1 비정질실리콘층(47)이 1500 ∼ 2000Å 정도의 두께로 형성된다. 상기 제1 비정질실리콘층(47)은 채널로 이용되는 것으로 불순물이 도핑되지 않는다.
제1 비정질실리콘층(47) 상의 양측에 불순물이 도핑된 제2비정질실리콘층(49)이 500 ∼ 1000Å 정도의 두께로 형성되며, 이 제2 비정질실리콘층(49)과 절연막(45) 상에 알루미늄 또는 크롬(Cr) 등의 금속이 2000 ∼ 3000Å 정도의 두께로 증착되어 소오스 및 드레인 전극(51)(53)이 형성된다. 상기에서 제 2 비정질실리콘층(49)은 인(P) 등의 N형 불순물, 또는, 보론(B) 등의 P형 불순물이 고농도로 도핑되어 제1 비정질실리콘층(47)과 소오스 및 드레인전극(51)(53)을 오믹 접촉시킨다. 또한, 소오스 및 드레인전극(51)(53) 주변의 절연막(45)이 언더 컷되게 소정 두께 식각된다.
그리고, 상술한 구조의 전 표면에 패시베이션층(55)이 실리콘산화물(Si02) 또는 실리콘질화물(Si3N4) 등이 3000 ∼ 4000Å 정도의 두께로 증착되어 형성되며, 이에 의해, 소오스 및 드레인전극(51)(53) 주변의 절연막(45)이 언더 컷된 부분에 보이드가 형성된다. 상기 패시베이션층(55)에 게이트전극(43)과 동일한 방향으로 드레인 전극(53)의 폭의 양 끝과 인접하는 절연막(45)의 소정 부분을 노출시키는 콘택홀(59)이 길게 형성된다. 상기 콘택홀(59)에 의해 소오스 및 드레인전극(51)(53) 주변에 형성된 보이드(57)가 연결되지 않고 끊어지게 된다. 그리고, 게이트전극(43) 및 소오스전극(51)과 중첩되기 않는 패시베이션층(55) 상에 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결된 화소전극(61)이 형성된다. 상기 화소전극(61)은 ITO(Indum Tin Oxide) 또는 주석산화막(SnO2) 등의 투명한 도전물질이 300 ∼ 800Å 정도의 두께로 증착되어 형성된다.
제6a도 내지 6d도는 제5도에 도시된 액정표시장치의 박막트랜지스터의 제고공정도이다.
제6a도를 참조하면, 유리 등의 투명한 절연기판(11)상에 알루미늄(Al),알루미늄합금,몰리브덴(Mo),몰리브덴합금,티타늄(Ti), 티타늄합금, 탄탈륨(Ta), 타탈륨합금, 코발트(Co) 또는 코발트합금 등의 양극산화되는 금속을 스퍼터링(sputtering) 방법으로 2000 ∼ 3000Å 정도의 두께로 증착하고 통상의 포토리쏘그래피 방법으로 패터닝하여 게이트전극(43)을 형성한다.
제6b도를 참조하면, 게이트전극(43) 및 절연기판(41)의 표면에 실리콘산화막 또는 실리콘질화막을 단층 또는 이중층으로 CVD방법으로 3000 ∼ 4000Å 정도의 두께로 증착하여 절연막(45)을 형성한다. 그리고, 절연막(45) 상에 CVD방법으로 불순물이 도핑되지 않은 제1 비정질실리콘층(47)과 인(P) 등의 N형 불순물이나 보론(B)등의 P형 불순물이 고농도로 도핑된 제2 비정질실리콘층(49)을 순차적으로 형성한다. 상기에서 제1 비정질실리콘층(47)은 채널로 이용되는 것은 1500 ∼ 2000Å 정도의 두께로 형성되며, 제2 비정질실리콘층(49)은 오믹 접촉층으로 이용되는 것으로 500 ∼ 1000Å 정도의 두께로- 형성된다. 그리고, 제1 비정질실리콘층(47)과 제2 비정질실리콘층(49)을 게이트전극(43)과 대응하여 중첩되는 부분에만 남고 나머지 부분은 절연막(45)이 노출되도록 포토리쏘그래피 방법으로제거한다.
제6c도를 참고하면, 제2 비정질실리콘층(49) 및 절연막(45) 상에 알루미늄 또는 크롬(Cr) 등의 도전성금속을 2000 ∼ 3000Å 정도의 두께로 증착한 후, 이 도전성금속을 소정 부분의 절연막(45) 및 제2 비정질실리콘층(49)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(51)(53)을 형성한다. 그리고, 소오스 및 드레인전극(51)(53)을 마스크로 이용하여 제1 비정질실리콘층(47)이 노출되도록 제2 비정질실리콘층(49)을 제거한다. 이 때, 제1 비정질실리콘층(47) 상에 제2 비정질실리콘층(49)의 잔유물이 남는 것을 방지하기 위해 제1 비정질실리콘층(47)도 200 ∼ 300Å 정도의 두께가 제거되도록 과도 식각(over etching)한다. 상기 제2비정질실리콘층(49) 식각시 절연막(45)도 식각되어 소오스 및 드레인 전극(51)(53) 주변의 하부가 소정 부분 노출되게 언더 컷된다.
제6d도를 참조하면, 상술한 구조의 전 표면에 CVD 방법으로 실리콘산화막 또는 실리콘질화막을 3000 ∼ 4000Å 정도의 두께로 증착하여 패시베이션층(55)을 형성한다. 이 때, 소오스 및 드레인전극(51)(53) 주변 하부의 언더 컷된 부분에 실리콘산화막 또는 실리콘 질화막이 증착되기 않아 보이드(57)가 형성된다. 또한, 패시베이션층(55)은 보이드(57)에 의해 절연막(45)의 상부와 소오스 및 드레인전극(51)(53)의 상부 및 측면에서 분리되어 증착되다 이 후에 계면을 이루도록 합쳐져 증착된다. 그 다음, 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 절연막(45)의 소정 부분이 노출되도록 패시베이션층(55)을 제거하여 콘택홀(59)을 길게 형성한다. 이 때, 상기 콘택홀(59)에 의해 소오스 및 드레인전극(51)(53) 주변에 형성된 보이드(57)가 연결되지 않고 끊어지게 된다.
그 다음, 패시베이션층(55) 상에 상기 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결되도록 스퍼터링 방법에 의해 ITO 또는 주석산화막(SnO2) 등의 투명한 도전물질을 300 ∼ 800Å 정도의 두께로 증착한 후 습식식각을 포함하는 포토리쏘그래피 방법에 의해 드레인전극(53) 일측의 소정 부분이 노출되게 패터닝하여 화소전극(61)을 형성한다. 이 때, 화소전극(51)은 콘택홀(59) 내에서 드레인전극(53)뿐만 아니라 절연막(45) 상에도 형성되어 보이드(57)의 입구를 막게된다. 그러므로, 보이드(57)는 드레인전극(53) 일측의 노출된 입구를 통해 홀러 들어오는 식각 용액이 보이드(57)의 타측으로 흐르는 것을 방지한다. 따라서, 화소전극(61)은 식각 용액이 채워진 보이드(57)의 일측 상에서 식각되어도 식각 용액이 채워지지 않는 타측 상에서 식각되지 않게 되므로 드레인전극(53)과 전기적으로 분리되지 않게 된다.
제 7 도는 본 발명의 다른 실시예에 따른 액정표시장치의 박막트랜지스터의 평면도이다.
본 발명의 다른 실시예에 따른 액정표시장치의 박막트랜지스터 게이트 버스라인(31)과 데이타 버스라인(33)이 서로 교차되어 있다. 그리고, 상기 게이트 버스라인(31)으로 부터 게이트전극(43)이 돌출되게 형성되며, 게이트전극(43)과 중첩되는 도상(島狀)의 불순물이 도핑되지 않은 제1 비정질실리콘층(47)이 형성된다. 또한, 데이타 버스라인(33)으로 부터 돌출되며 타측의 소정 부분이 상기 게이트 전극(43) 및 제1 비정질실리콘층(47)의 일측과 중첩되는 소오스전극(51)이 형성되며, 상기 소오스전극(51)에 대응되며 일측의 소정 부분이 게이트전극(43) 및 제1 비정질실리콘층(47)의 타측과 중첩되는 드레인전극(53)이 형성된다. 상기 드레인전극(53)은 일측이 절연막(45) 상에 형성되고 타측이 절연기판(41) 상에 형성된다. 그리고, 콘택홀(59)이 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 절연기판(41)이 노출되게 길게 형성된다. 또한, 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결되며 화소부분을 덮는 화소전극(61)이 형성된다.
제8도는 제7도를 III-III 선으로 절단한 단면도이다.
본 발명의 다른 실시예에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터는 게 5 도에 도시된 본 발명의 일 실시예에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터와 대부분 일치하고 일 부분만 다른 구조이다. 본 발명의 일 실시예와 다른 부분은 드레인전극(53)이 일측은 절연막(45) 상에, 그리고, 타측은 절연기판(41)상에 형성되는 것이다. 이에 의해, 보이드(57)는 절연막(45)과 궁첨되는 드레인전극(53)의 일측 상에만 형성된다. 그리고, 콘택홀(59)은 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 절연기판(41)의 소정 부분이 노출되게 형성된다.
제9a도 내지 9d도는 제8도에 도시된 액정표시장치의 박막트랜지스터의 제고공겅도이다.
제 9 도(A)를 참조하면, 유리 등의 투명한 절연기판(11)상에 알루미늄(Al),알루미늄합금,몰리브덴(Mo),몰리브덴합금,티타늄(Ti), 티타늄합금, 탄탈륨(Ta), 타탈륨합금, 코발트(Co) 또는 코발트 합금 등의 양극산화되는 금속을 스퍼터링(sputtering) 방법으로 2000~3000Å 정도의 두께로 증착하고 통상의 포토리쏘그래피 방법으로 패터닝하여 게이트전극(43)을 형성한다.
제9b도를 참조하면, 게이트전극(43) 및 절연기판(41)의 표면에 실리콘산화막 또는 실리콘질화막을 단층 또는 이중층으로 CVD방법으로 3000 ∼ 4000Å 정도의 두께로 증착하여 절연막(45)을 형성한다. 그리고, 절연막(45) 및 노출된 절연기판(41) 상에 CVD 방법으로 불순물이 도핑되지 않은 제1 비정질실리콘층(47)과 인(P) 등의 N형 불순물이나 보론(B) 등의 P형 불순물이 고농도로 도핑된 제2 비정질실리콘층(49)을 순차적으로 형성한다. 상기에서 제1 비정질실리콘층(47)은 채널로 이용되는 것으로 1500 ∼ 2000Å 정도의 두께로 형성되며, 제2 비정질실리콘층(49)은 오믹 접촉층으로 이용되는 것으로 500 ∼ 1000Å 정도의 두께로 형성된다. 그리고, 제1 비정질실리콘층(47)과 제2 비정질실리콘층(49)을 게이트전극(43)과 대응하여 중첩되는 부분에만 남고 나머지 부분은 절연막(45) 및 절연기판(41)이 노출되도록 포토리쏘그래피 방법으로 제거한다. 그 다음, 상기 절연막(45)의 드레인영역의 소정 부분을 포토리쏘그래피 방법으로 제거하여 절연기판(41)을 노출시킨다.
제9c도를 참조하면, 제2 비정질실리콘층(49), 절연막(45) 및 노출된 절연기판(41) 상에 알루미늄 또는 크롬(Cr) 등의 도전성금속을 2000 ∼ 3000Å 정도의 두께로 증착한 후, 이 도전성금속을 소정 부분의 절연막(45) 및 제2 비정질실리콘층(49)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(51)(53)을 형성한다. 이 때, 드레인전극(53)은 일측이 절연막(45)과 중첩되며 타측이 절연기판(41)과 접촉되되 타측 주변의 절연기판(41)이 소정부분 노출되게 헝성한다. 그리고, 소오스 및 드레인전극(51)(53)을 마스크로 이용하여 제1 비정질실리콘층(47)이 노출되도록 제2 비정질실리콘층(49)을 제거한다. 이 때, 제1 비정질실리콘층(47) 상에 제2 비정질설리콘층(49)의 잔유물이 남는 것을 방지하기 위해 제1비정질실리콘층(47)도 200 ∼ 300Å 정도의 두께가 제거되도록 과도식각(over etching)한다. 상기 제2 비정질실리콘층(49) 식각시 절연막(45)도 식각되어 소오스 및 드레인전극(51)(53) 주변의 하부가 소정 부분 노출되게 언더 컷 된다.
제9d도를 참조하면 상술한 구조의 전 표면에 CVD 방법으로 실리콘산화막 또는 실리콘질화막을 3000 ∼ 4000Å 정도의 두께로 증착하여 패시베이션층(55)을 형성한다. 이 때, 소오스 및 드레인전극(51)(53) 주변 하부의 언더 컷된 부분에 실리콘산화막 또는 실리콘질화막이 증착되지 않아 보이드(57)가 형성된다. 그 다음, 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 절연기판(41)의 소정 부분이 노출되도록 패시베이션층(55)을 제거하여 콘택홀(59)을 길게 형성한다.
그 다음, 패시베이션층(55) 상에 상기 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결되도록 스퍼터링 방법에 의해 ITO 또는 주석산화막(SnO2) 등의 투명한 도전물질을 300 ∼ 800Å 정도의 두께로 증착한 후 습식식각을 포함하는 포토리쏘그래피 방법에 의해 드레인전극(53) 일측의 소정 부분이 노출되게 패터닝하여 화소전극(61)을 형성한다. 이 때, 보이드(57)는 식각 용액이 채워지는 데 드레인전극(53)의 타측에는 화소전극(61)에 의해 채워지지 않게 된다. 따라서, 화소전극(61)은 식각 용액이 채워진 보이드(57) 상에서 식각되어도 식각 용액이 채워지지 않는 드레인전극(53)의 타측 상에서 식각되지 않게 되므로 드레인전극(53)과 전기적으로 분리되지 않게 된다.
제10도는 본 발명의 또 다른 실시예에 따른 액정표시장치의 박막트랜기스터의 평면도이다.
본 발명의 또 다른 실시예에 따른 액정표시장치의 박막트랜지스터는 게이트 버스라인(31)과 데이타 버스라인(33)이 서로 교차되어 있다. 그리고, 상기 게이트 버스라인(31)으로 부터 게이트전극(43)이 돌출되게 형성되며, 게이트전극(43)과 중첩되는 도상(島狀)의 불순물이 도핑되지 않은 제1 비정질실리콘층(47)이 형성된다. 또한, 데이타 버스라인(33)으로 부터 돌출되며 타측의 소정 부분이 상기 게이트전극(43) 및 제1 비정질실리콘층(47)의 일측과 중첩되는 소오스전극(51)이 형성되며, 상기 소오스전극(51)에 대응되며 일측의 소정 부분이 게이트전극(43) 및 제1 비정질실리콘층(47)의 타측과 중첩되는 드레인전극(53)이 형성된다. 상기 드레인전극(53)의 폭의 양 끝의 소정 부분 하부에 상기 게이트전극(43)과 동일한 물질로 식각방지층(44)이 형성된다. 그러므로, 상기 드레인전극(53)은 일측이 절연막(45) 상에 헝성되고 타측이 절연기판(41) 및 식각방지층(44) 상에 헝성된다. 그리고, 콘택홀(59)이 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝 하부에 형성된 식각방지층(44)과 인접하는 절연기판(41)이 노출되게 길게 형성된다. 또한, 콘택홀(59)을 통해 드레인전극(53) 및 식각방지층(44)과 전기적으로 연걸되며 화소부분을 덮는 화소전극(61)이 형성된다.
제11도는 제10도를 Ⅳ-Ⅳ 선으로 절단한 단면도이다.
본 발명의 또 다른 실시예에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터는 제8도에 도시된 본 발명의 다른 실시예에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터와 대부분 일치하고 일 부분만 다른 구조이다. 본 발명의 다른 실시예와 다른 부분은 드레인전극(53)의 폭의 양 끝의 소정 부분 하부에 상기 게이트전극(43)과 동일한 물질로 식각방지층(44)이 형성되는 것이다. 그러므로, 드레인전극(53)은 일측이 절연막(45) 상에 형성되고 타측이 절연기판(41) 및 식각방지층(44) 상에 형성된다. 식각방지층(44)은 제2 비정질실리콘층(49) 식각시 절연기판(41)이 식각되는 것을 방지하는 것으로 화소전극(61) 형성시 이 부분에 보이드(57)가 형성되는 것을 방지한다. 상기에서 식각방지층(44)을 드레인전극(53) 폭의 양 끝의 소정 부분 하부에 형성된 것을 보였으나 드레인전극(53)의 타측 하부 전면에 형성할 수도 있다.
제12a도 내지 12d도는 제11도에 도시된 액정표시장치의 박막트랜지스터 의 제고공정도이다.
제12a도를 참고하면, 유리 등의 투명한 절연기판(10)상에 알루미늄(Al),알루미늄합금,몰리브덴(Mo),몰리브덴합금,티타늄(Ti), 티타늄합금, 탄탈륨-(Ta), 타탈륨합금, 코발트(Co) 또는 코발트 합금 등의 양극산화되는 금속을 스퍼터링(sputtering) 방법으로 2000∼3000Å 정도의 두께로 증착하고 통상의 포토리쏘그래피 방법으로 패터닝하여 게이트전극(43)과 드레인영역의 폭의 양 끝의 소정 부분에 식각방지층(44)을 형성한다. 상기에서, 식각방지층(44)을 드레인 영역의 폭의 양 끝의 소정 부분 하부에만 형성하였으나 드레인영역의 타측 전면에 형성할 수도 있다.
제12b도를 참조하면, 게이트전극(43), 식각방지층(44) 및 절연기판(41)의 표면에 실리큰산화막 또는 실리콘질화막을 단층 또는 이중층으로 CVD 방법으로 3000 ∼ 4000Å 정도의 두께로 증착하여 절연막(45)을 형성한다. 그리고, 절연막(45) 및 노출된 식각방지층(44)상에 CVD 방법으로 불순물이 도핑되지 않은 제1 비정질실리콘층(47)과 인(P) 등의 N형 불순물이나 보론(B) 등의 P형 불순물이 고농도로도핑된 제 2 비정질실리콘층(49)을 순차적으로 형성한다. 상기에서 제1 비정질실리콘층(47)은 채널로 이용되는 것으로 1500 ∼ 2000Å 정도의 두께로 형성되며, 제 2 비정질실리콘층(49)은 오믹 접촉층으로 이용되는 것으로 500 ∼ 1000Å 정도의 두께로 형성된다. 그리고, 제1 비정질실리콘층(47)과 제 2 비정질실리콘층(49)을 게이트전극(43)과 대응하여 중첩되는 부분에만 남고 나머지 부분은 절연막(45)이 노출되도록 포토리쏘그.래피 방법으로 제거한다. 그 다음, 상기 절연막(45)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 투명기판(41)의 소정 부분과 식각방지층(44)을 노출시킨다.
제12c도를 참고하면, 제2 비정질실리콘층(49), 절연막(45) 및 노출된 식각방지층(44) 상에 알루미늄 또는 크롬(Cr) 등의 도전성금속을 2000 ∼ 3000Å 정도의 두께로 증착한 후, 이 도전성금속을 절연막(45) 및 제2 비정질실리콘층(49)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(51)(53)을 형성한다. 이 때, 드레인전극(53)은 일측이 절연막(45)과 중첩되며 타측이식각방지층(44)과 접촉되게 형성한다. 그리고, 소오스 및 드레인전극(51)(53)을 마스크로 이용하여 제1 비정질실리콘층(47)이 노출되도록 게 2 비정질실리콘층(49)을 제거한다. 이 때, 제1 비정질실리콘층(47) 상에 제2 비정질실리콘층(49)의 간유물이 남는 것을 방지하기 위해 제1 비정질실리콘층(47)도 200 ∼ 300Å 정도의 두께가 제거되도록 과도 식각(over etching)한다. 상기 제 2 비정질실리콘층(49) 식각시 절연막(45)도 식각되어 소오스 및 드레인전극(51)(53)주변의 하부가 소정 부분 노출되게 언더 컷되는 데, 식각방지층(44)은 절연기판(41)은 식각되는 것을 방지한다.
제12d도를 참조하면, 상술한 구조의 전 표면에 CVD 방법으로 실리콘산화막 또는 실리콘질화막을 3000 ∼ 4000Å 정도의 두께로 증착하여 패시베이션층(55)을 형성한다. 이 때, 소오스 및 드레인전극(51)(53) 주변 하부의 언더 컷된 부분에 실리콘산화막 또는 실리콘 질화막이 증착되지 않아 보이드(57)가 형성된다. 그러나, 식각방지층(44)과 드레인전극(53)에 의한 모서리에는 실리콘산화막 또는 실리콘 질화막이 채워져 보이드(57)가 형성되지 않는다. 그 다음, 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 식각방지층(44)이 노출되도록 패시베이션층(55)을 제거하여 콘택홀(59)을 길게 형성한다.
그 다음, 패시베이션층(55) 상에 상기 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결되도록 스퍼터링 방법에 의해 ITO 또는 주석산화막(SnO2) 등의 투명한 도전물질을 300 ∼ 800Å 정도의 두께로 증착한 후 습식식각을 포함하는 포토리쏘그래피 방법에 의해 드레인전극(53) 일측의 소정 부분이 노출되게 패터닝하여 화소전극(61)을 형성한다. 이 때, 보이드(57)는 식각 용액이 채워지는 데 드레인전극(53)의 타측에는 화소전극(61)에 의해 채워지지 않게 된다. 따라서, 화소전극(61)은 식각 용액이 채워진 보이드(57) 상에서 식각되어도 식각 용액이 채워지지 않는 드레인전극(53)의 타측 상에서 식각되지 않게 되므로 드레인전극(53)과 전기적으로 분리되지 않게 된다.
상술한 바와 같이 본 발명은 드레인전극의 하부로 언더 컷된 절연막과 패시베이션층에 의헤 드레인전극의 주변에 형성되는 보이드를 게이트전극과 동일한 방향으로 드레인전극의 폭 보다 길게 형성되는 콘택홀에 의해 드레인전극 일측과 타측 주변에 형성되는 것으로 분리한다. 그러므로, 화소전극을 패터닝할 때 식각 용액이 보이드에드레인전극 일측만 채워지고 드레인전극 타측은 채워지지 않게 된다.
따라서, 본 발명은 드레인전극 일측의 보이드에 채워진 식각 용액에 의해 상부의 화소전극이 식각되더라도 식각 용액이 채워지지 않은 드레인전극 타측 상부의 화소전이 식각되지 않으므로 드레인전극과 화소전극이 전기적으로 분리되는 것을 방지할 수 있는 잇점이 있다.

Claims (19)

  1. 투명한 절연기판과, 상기 절연기판 상의 소정 부분에 형성된 게이트전극과, 상기 게이트전극을 포함하는 상기 절연기판 상에 형성된 절연막과, 상기 절연막 상에 상기 게이트전극과 중첩되게 형성된 제1 비정질실리콘층과, 상기 제1 비정질실리콘층 상의 양측 소정 부분에 형성된 불순물이 고농도로 도핑된 제2 비정질실리콘층과, 상기 제 2 비정질실리콘층 및 절연막의 소정 부분 상에 상기 제2 비정질실리콘층과 오믹 접촉을 이루도록 형성된 소오스 및 드레인전극과, 상기 절연막, 제1 비정질실리콘층과 소오스 및 드레인전극 상에 형성된 패시베이션층과, 상기 패시베이션층의 소정 부분을 게이트전극과 동일한 방향으로 상기 드레인전극의 폭 보다 길게 형성되어 상기 드레인전극과 절연막의 소정 부분을 노출시키는 콘택홀과, 상기 패시베이션층 상에 상기 콘택홀을 통해 드레인전극과 전기적으로 연결되는 화소전극을 포함하는 액정표시장치의 박막트랜지스터.
  2. 제1항에 있어서, 상기 콘택홀은 상기 드레인전극 폭의 양쪽 끝이 모두 노출되게 형성된 액정표시장치의 박막트랜지스터.
  3. 투명한 절연기판과, 상기 절연기판 상의 소정 부분에 형성된 게이트전극과, 상기게이트전극 및 절연기판 상에 형성되되 소정 부분이 제거되어 상기 절연기판을 노출시키는 절연막과, 상기 절연막 상에 상기 게이트전극과 중첩되케 형성된 제1 비정질실리콘층과, 상기 제1 비정질실리콘층 상의 양측 소정 부분에 형성된 불순물이 고농도로 도핑된 제2 비정질실리콘층과, 상기 제2 비정질실리콘층, 절연막 및 절연기판의 소정 부분상에 형성된 소오스 및 드레인전극과, 상기 절연막, 제1 비정질실리콘층과 소오스 및 드레인전극 상에 형성된 패시베이션층과, 상기 패시베이션층의 소정 부분을 게이트 전극과 동일한 방향으로 상기 드레인전극의 폭 보다 길게 형성되어 상기 드레인전극과 절연기판의 소정 부분을 노출시키는 콘택홀과, 상기 패시베이션층 상에 상기 콘택홀을 통해 드레인전극과 전기적으로 연결되는 화소전극을 포함하는 액정표시장치의 박막트랜지스터.
  4. 제3항에 있어서, 상기 콘택홀은 상기 드레인 전극 폭의 양쪽 끝이 모두 노출되게 형성된 액정표시장치의 박막트랜지스터.
  5. 제3항에 있어서, 상기 콘택홀은 상기 절연막이 제거되어 노출되는 절연기판 보다 작게 형성된 액정표시장치의 박막트랜지스터.
  6. 투명한 절연기판과, 상기 절연기판 상의 소정 부분에 형성된 게이트전극과, 상기 절연기판 상의 소정 부분에 형성된 식각방지층과, 상기 절연기판 및 게이트전극 상에 상기 식각방지층이 노출되게 형성된 절연막과, 상기 절연막 상에 상기 게이트전극과 중첩되게 형성된 제1 비정질실리콘층과, 상기 제1 비정질실리콘층 상의 양측 소정 부분에 형성된 불순물이 고농도로 도핑된 제2 비정질실리콘층과, 상기 제2 비정질실리콘층, 절연막, 절연기판 및 식각방지층의 소정 부분 상에 형성된 소오스 및 드레인전극과, 상기 절연막, 제1 비정질실리콘층, 식각방지층과 소오스 및 드레인전극 상에 형성된 패시베이션층과, 상기 패시베이션층의 소정 부분을 게이트전극과 동일한 방향으로 상기 드레인전극의 폭 보다 길게 형성되어 상기 드레인전극, 식각 방지층과 절연기판의 소정 부분을 노출시키는 콘택홀과, 상기 패시베이션층 상에 상기 콘택홀을 통해 드레인전극과 전기적으로 연결되는 화소전극을 포함하는 액정표시장치의 박막트랜지스터.
  7. 제6항에 있어서, 상기 콘택홀은 상기 드레인전극 폭의 양쪽 끝이 모두 노출되게 형성된 액정표시장치의 박막트랜지스터.
  8. 제6항에 있어서, 상기 식각방지층의 게이트전극과 동일한 물질로 이루어진 액정 퓨시장치의 박막트랜기스터.
  9. 제 8 항 에 있어서, 상기 식각방지층이 드레인전극의 폭의 양쪽 끝과 중첩되게 형성된 액정표시장치의 박막트랜지스터.
  10. 투명한 절연기판 상의 소정 부분에 게이트전극을 형성하는 공정과, 상기 절연기판 및 게이트전극 상에 절연막을 형성하는 공정과, 상기 절연막 상의 상기 게이트전극과 대응하는 소정 부분에 제1 비정질실리콘층과 제2 비정질실리콘층을 형성하는 공정과, 상기 제2 비정질실리콘층의 소정 부분 및 절연막 상에 소오스 및 드레인전극을 형성하고 상기 소오스 및 드레인전극을 마스크로 이용하여 제2 비정질실리콘층의 노출된 부분을 제거하는 공정과, 상기 절연막 상에 상기 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하는 공정과, 상기 게이트전극과 동일한 방향으로 패시베이션층을 드레인전극의 폭 보다 크게 게거하여 상기 드레인전극의 소정 부분과 상기 드레인전극의 양쪽 끝 부분과 인접하는 절연막의 소정 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀에 의해 상기 드레인전극과 전기적으로 연결되는 화소전극을 형성하는 공정을 구비하는 액정표시장치의 박막트랜지스터의 제고방법.
  11. 제10 항에 있어서, 상기 제1 비정질실리콘층 상의 상기 제2 비정질실리콘층을 과도식각하여 제거하는 액정표시장치의 박막트랜지스터의 제조방법.
  12. 투명한 절연기판 상의 소정 부분에 게이트전극을 형성하는 공정과, 상기 절연기판 및 게이트전극 상에 절연막을 형성하는 공정과, 상기 절연막 상의 상기 게이트전극과 대응하는 소정 부분에 제1 비정질실리콘층과 게 2 비정질실리콘층을 형성하고 상기 절연막을 패터닝하여 상기 절연기판의 소정 부분을 노출시키는 공정과, 상기 제2 비정질실리콘층의 소정 부분 및 절연막 상에 상기 절연기판의 노출된 부분과 접촉되게 소오스 및 드레인전극을 형성하고 상기 소오스 및 드레인전극을 마스크로 이용하여 제2 비정질실리콘층의 노출된 부분을 제거하는 공정과, 상기 절연막 상에 상기 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하는 공정과, 상기 게이트전극과 등일한 방향으로 패시베이션층을 드레인전극 폭의 양쪽 끝 부분과 인접하는 절연막의 소정 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀에 의해 상기 드레인전극과 전기적으로 연결되는 화소전극을 형성하는 공정을 구비하는 액정표시장치의 박막트랜지스터의 제조방법.
  13. 제12 항에 있어서, 상기 제1 비정질실리콘층 상의 상기 제2 비정질실리콘층을 과도식각하여 제거하는 액정표시장치의 박막트랜지스터의 제조방법.
  14. 제12 항에 있어서, 상기 콘택홀을 드레인전극의 폭 보다 크게 형성하는 액정표시장치의 박막트랜지스터의 제조방법.
  15. 투명한 절연기판 상의 소정 부분에 게이트전극과 식각방지층을 형성하는 공정과, 상기 절연기판, 게이트전극 및 식각방지층 상에 절연막을 형성하는 공정과, 상기 절연막 상의 상기 게이트전극과 대응하는 소정 부분에 제1 비정질실리콘층과 제2 비정질실리콘층을 형성하고 상기 절연막을 패터닝하여 상기 식각방지층을 포함하는 상기 절연기판의 소정 부분을 노출시키는 공정과, 상기 제2 비정질실리콘층의 소정 부분 및 절연막 상에 상기 절연기판의 노출된 부분 상에 폭의 양쪽 끝 부분이 상기 식각 방지층과 접촉되게 소오스 및 드레인전극을 형성하고 상기 소오스 및 드레인전극을 마스크로 이용하여 제2 비정질실리콘층의 노출된 부분을 제거하는 공정과, 상기 절연막 상에 상기 소오스 및 드레인전극과 식각방지층을 덮도록 패시베이션층을 형성하는 공정과, 상기 게이트전극과 동일한 방향으로 패시베이션층을 드레인전극 폭의 양쪽 끝 부분과 인접하는 절연막의 소정 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀에 의해 상기 드레인전극과 전기적으로 연결되는 화소전극을 형성하는 공정을 구비하는 액정표시장치의 박막트랜지스터의 제조방법.
  16. 제15 항에 있어서, 상기 식각방지층을 상기 게이트전극과 동일한 물질로 형성하는 액정표시장치의 박막트랜지스터의 제조방법.
  17. 제16 항에 있.어셔, 상기 식각방지층을 드레인전극 폭의 양 끝의 소정 부분에만 형성하는 액정표시장치의 박막트랜지스터의 제고방법.
  18. 제16 항에 있어서, 상기 식각방지층을 드레인전극 소정 부분의 폭의 전면에 형성하는 액정표시장치의 박막트랜지스터의 제조방법.
  19. 제15 항에 있어서, 상기 제1 비정질실리콘층 상의 상기 제2 비정질실리콘층을 과도식각하여 제거하는 액정표시장치의 박막트랜지스터의 제조방법.
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