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KR100261983B1 - 박막트랜지스터 및 그것을 사용한 액정표시장치 - Google Patents

박막트랜지스터 및 그것을 사용한 액정표시장치 Download PDF

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KR100261983B1
KR100261983B1 KR1019960010707A KR19960010707A KR100261983B1 KR 100261983 B1 KR100261983 B1 KR 100261983B1 KR 1019960010707 A KR1019960010707 A KR 1019960010707A KR 19960010707 A KR19960010707 A KR 19960010707A KR 100261983 B1 KR100261983 B1 KR 100261983B1
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순수케 이노우에
타케시 이치카와
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미다라이 후지오
캐논 가부시끼가이샤
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Abstract

본 발명의 박막트랜지스터는 절연기판상의 박막실리콘영역내에 형성된 소스영역, 드레인영역 및 채널영역과, 상기 채널영역상의 게이트절연막을 통해 형성된 게이트전극을 구비하고; 상기 소스영역과 상기 드레인영역중 적어도 하나는 고농도불순물영역과 저농도불순물영역을 지니고; 상기 채널영역은 상기 저농도불순물영역과 접촉하고 있으며; 상기 저농도불순물영역은 상기 채널영역과 두께가 거의 동일한 박막으로 구성된 제1영역과; 상기 제1영역보다도 두꺼운 상기 고농도불물영역과 두께가 거의 동일한 박막으로 구성된 제2영역을 적어도 구비한다.
액정표시장치는 상기 박막트랜지스터가 매트릭스형태로 배치된 TFT기판을 지닌다.
액정표시장치는 상기 소스영역의 전극이나 상기 드레인영역의 전극이 투명전극에 접속된 복수의 박막트랜지스터를 구비하고 있다.

Description

박막트랜지스터 및 그것을 사용한 액정표시장치
제1도는 본 발명에 의한 TFT의 일실시예의 단면도.
제2a∼e도는 본 발명에 의한 TFT이 일실시예의 제조공정의 단면도.
제3도는 본 발명에 의한 TFT의 일실시예의 전류-전압특성과 종래예의 그것과의 비교를 도시한 도면.
제4도는 본 발명에 의한 TFT의 일실시예의 단면도.
제5도는 본 발명에 의한 TFT의 일실시예의 단면도.
제6도는 본 발명에 의한 TFT의 일실시예의 단면도.
제7도는 본 발명에 의한 TFT의 적용한 액정표시패널용 TFT기판의 회로블록도.
제8도는 제7도에 도시다녔 액정표시패널용 TFT를 포함한 화소의 일실시예의 평면도.
제9도는 제8도에 도시된 액정표시패널용 TFT를 포함한 화소의 부분단면도.
제10a도 및 제10b도는 종래의 박막트랜지스터(TFT)의 단면도.
제11도는 박막트랜지스터(TFT)이 기생저항의 등가회로도.
* 도면의 주요부분에 대한 부호의 설명
(101) : 절연기판
(102) : 폴리실린콘
(102a) : 고농도n+형소스영역
(102b) : 고농도n+형소스영역의 두꺼운 영역
(102c) : 고농도n+형소스영역의 얇은영역
(102d), (102k) : 채널 영역
(102e) : 저농도n-형드레인영역의 얇은영역
(102f) : 저농도n-형드레인영역의 두꺼운영역
(102g) : 고농도n+형드레인영역
(102h) : 저농도n-형소스영역
(102i) : 저농도n-형드레인영역
(103) : 게이트절연막
(104), (104a), (104b), (110) : 게이트전극
(105) : 충간절연층
(106a), (106b) : 금속배선층
(108) : 폴리실리콘박막
(109) : 레지스트
(907) : 액정
(914) : 투명전극
(923) : 배향막
본 발명은 반도체디바이스에 관한 것으로, 특히 액티브매트릭스형 액정표시장치에 사용하는 박막트랜지스터에 관한 것이다.
최근, 액정표시장치내의 액티브매트릭스기판용 스위칭소자로서 박막트랜지스터 (TFT)가 특히 활발하게 개발되어 왔다. 무엇보다도, 폴리실리콘(다결정)의 박막 또는 폴리실리콘을 변형하여 얻어진 단결정에 가까운 물질의 박막을 사용한 TFT가, 사이즈가 약 0.5∼2.0인치인 작은 패널의 TFT로서 실제로 이용되어 왔다.
폴리실리콘이 주성분인 TFT는 게이트전극이 채널상에 배치된 순차 스태거형으로서 개밝혔되어 왔지만, (1)소스와 드레인사이의 누설전류의 저감과 (2)이동도향상에 의한 구동력의 증가의 2개관점과 수율의 증가 및 제조기술의 향상에 대한 연구의 각종 결과가 보고되어 왔다.
그 결과, 향상시키려는 기본적인 기술은 2가지로서, 즉, 소스와 드레인사이의 누설전류의 저감을 위한 드레인단부에 집증된 전계의 경감과, 누설전류의 저감과 이동도의 향상을 위한 폴리실리콘의 가능한 가장 얇은 막의 형성이 그것이다.
여기서, 도 10a 및 도 10b는 종래의 박막트랜지스터의 단면도이다. 도 10a중에서, (601)은 절연기판, (602a)는 고농도n+형소스영역, (602b)는 저농도n-형소스영역 , (602c)는 채널영역, (602d)는 저농도n-형드레인영역, (602e)는 고농도n+형드레인영역으로, (602a)∼(602e)는 1개의 폴리실리콘영역에 형성되어 있다. (603)은 산화규소막 등의 게이트 절연막, (604)는 폴리실리콘게이트전극, (605)는 층간절연막, (606a) 및 (606b)는 각각 예를 들면, 알루미늄합금으로 이루어진 소스 및 드레인전극이다.
한편, 도 10b중에서, (607)은 절연기판, (608a)는 막두께가 두꺼운 고농도n+형소스형역, (608b)는 채널영역이 되는 저농도n-형영역, (608c)는 막두께가 두꺼운 고농도n+형드레인영역으로, (608a)∼(608c)는 1개의 폴리실리콘 영역내에 형성되어 있다. (609)는 산화규소막등의 게이트절연막, (610)은 게이트절연막을 통해 채널영역상에 형성된 폴리실리콘게이트전극, (611)은 드레인과 소스사이의 절연을 위한 층간절연막, (612a) 및 (612b)는 각각 예를들면, 알루미늄합금으로 이루어진 소스 및 드레인전극이다.
(저농도n-막의 역할)
저농도n-막(602b), (602d)은 게이트가 오프상태일 때 드레인단부의 전계의 농도를 경감시키는 작용을 하므로, 전류의 누설을 억제하는 데 유효하다고 이미 공지되어 있다. 예를들면, 일본국 특공평 3-38755호 공보에 이 사실이 개시되어 있다.
한편, 예를들면,일본국 특공평 6-69094호 공보에는, 폴리실리콘 TFT의 온전류를 증대시키고 오프전류를 저감시키기 위해서 폴리실리콘의 두께를 저감할 필요가 있다고 개시되어 있다.
동 공보에는, 폴리실리콘의 두께를 10∼40nm레벨로 조정하는 것이 유요하다고도 기재되어 잇다. 또, 일본국 특개소 58-15871호 공보에는, 접촉부의 저항을 저하하기 위해 저농도 n-막을 형성하지 않고, 소스-드레인부의 막두께를 채널부보다도 크게한 구조가 개시되어 있지만, 저농도n-막과의 어떠한관계도 기재되어 있지 않다.
또, TFT제조공정에서의 막두께의 불균일을 고려하면 저농도n-막의 막두께불균일이 구동력의 불균일에 대해서 큰 영향을 받으므로 제조마짖 및 수율의 관점에서 바람직하지 못하다. 특히 그러한 구성을 지닌 다수의 트랜지스터를 적층한 액정표시장치에 있어서, 트랜지스터의 구동력의 불균일은 화상품질의 불균일을 야기하므로, 스위칭의 성능의 판단만으로는 검출할 수 없는 고장이 때때로 발생한다.
그래서, 채널영역과 소스-드레인부의 폴리실리콘두께를 감소시키면, 저농도n-막의 저항이 반비례로 증가한다. 그 결과, 도 11에 도시한 바와 같이, 박막트랜지스터 (TFT)내에서 매우 큰 기생저항(rs), (rd)이 발생한다. 이들 기생저항(rs), (rd)은 TFT의 동작영역이 2개 영역으로 분할되는 3극관특성영역 및 5극관특성영역내에서의 드레인 전류(Id)를 저하시키며 이하의 식으로 표시된다.
3극관 :
5극관 :
따라서,
식중, μ는 폴리실리콘증의 캐리어의 이도도, Co는 산화막의 유율/산화막의 두께에 의해 얻어진 용량, W는 게이트폭, L은 게이트채널길이, VGS'는 게이트-소스전압, VTH는 역치전압 또는 핀치오프전압, VDS'는 드레인-소스전압, VGS는 게이트전극-소스전극전압, VDS는 드레인전극-소스전극전압이다.
이와 같이, 고성능의 TFT형성을 위해서는, 소스와 드레인사이의 전류의 누설을 억제하기에 충분한 저농도n-막의 길이를 확보하면서, 기생 저항(rs), (rd)을 가능한 한 저감시키는 것이 필수 인자이다.
따라서, 본 발명의 목적은 상기 문제점을 해결할 수 있고, 누설전류를 충분히 억제하면서, 기생저항을 가능한 저감시킬 수 있는 박막트랜지스터를 제공하는 것이며, 본 발명의 다른 목적은 상기 박막트랜지스터를 사용한 액정표시장치를 제공하는 것이다.
상기 문제점을 해소하기 위해서, 본 발명자들이 예의 검토한 결과, 이하의 발명이 얻어졌다. 즉, 본 발명은절연기판상의 박막실리콘영역내에 형성된 소스영역, 드레인영역 및 채널 영역과, 상기 채널영역상의 게이트절연막을 통해 형성된 게이트전극을 구비하고; 상기 소스영역과 상기 채널영역상의 게이트절연막을 통해 형성된 게이트전극을 구비하고; 상기 소스영역과 상기 드레인영역중 적어도 하나는 고농도불순물영역과 저농도불순물영역을 지니고; 상기 채널영역은 상기 저농도불순물영역과 접촉하고 있으며; 상기 저농도불순물영역이 상기 채널영역과 두께가 거의 동일한 박막으로 구성된 제1영역과; 상기 제1영역보다도 두꺼운 상기 고농도불순물영역과 두께가 거의 동일한 박막으로 구성된 제2영역을 적어도 구비한 것을 특징으로 하는박막트랜지스터에 관한 것이다. 이 구성에 의하면, 소스저항 또느 드레인 저항을 저감시킬 수 있으므로 구동력을 향상시킬 수 있다.
또, 박막트랜지스터는, 게이트전극이 소스·드레인전류의 흐름방향으로 복수의 부분으로 분할되고, 분할된 게이트전극 모두는 등전위로 접속되므로 게이트는 길어지지만, 그에 따라서 박막트랜지스터의 신뢰성을 향상시킬 수 있다는 특징이 있다. 또 박막트랜지스터는 게이트전극의 일부가 제2영역의 적어도 일부를 커버함으로써 게이트전극부의 면적을 감소시킬 수 있다는 특징이 있다. 더욱이, 박막트랜지스터는 게이트전극이 소스·드레인전류의 흐름방향으로 복수의 부분으로 분할되고, 분할된 게이트전극하부의 채널영역이 저농도불순물영역을 통해 서로 접속되어있으므로, 전류의 누설을 억제할 수 있다는 특징이 있다.
또, 본 발명은 상기 박막트랜지스터가 매트릭스형태로 배열된 TFT기판을 구비한 액정표시장치를 제공한다. 보다 구체적으로는, 본 발명은, 절연기판상의 박막실리콘영역내에 형성된 소스영역, 드레인영역 및 채널영역과, 상기 채널영역상의 게이트절연막을 통해 형성된 게이트전극을 구비하고; 상기 소스영역과 상기 드레인영역중 적어도 하나는 고농도불순물영역과 저농도불순물영역을 지니고; 상기 채널영역은 상기 저농도불순물영역과 접촉하고 있으며; 상기 저농도불순물영역이 상기 채널영역과 두께가 거의 동일한 박막으로 구성된 제1영역과; 상기 제1영역보다도 두꺼운 상기 고농도불순물영역과 두께가 거의 동일한 박막으로 구성된 제2영역을 적어도 구비하고; 상기 소스영역의 전극 또는 상기 드레인영역의 전극이 투명전극에 접속되어 있는 것을 특징으로 하는 복수의 박막트랜지스터를 구비한 액정표시장치에도 관한 것이다.
본 발명에 있어서, 박막트랜지스터의 기생저항을 증대시키는 저농도막의 누설에 기여하지 않는 부분은 공정의 불균일의 영향없이 박막형성의 효과를 얻도록 두껍게 함으로써 공정마진 을유지하면서 트랜지스터의 온/오프비를 향상시킬 수 있다. 즉, 종래의 레벨에서 소스·드레인의 누설전류를 억제할 수 있고, 소스-드레인기생저항을 저감할 수 있으므로, 구동력을 향상하여 우수한 온/오프비를 얻을 수 있다.
또, 본 발명에 의하면, 박막트랜지스터의 소스-드레인기생저항을 저감시킬 수 있어, 동일한 게이트전압의 조건하에서 드레인전류가 증가한다. 결론적으로, 트랜지스터의 게이트와 소스 사이 또는 드레인과 소스사이에 유효하게 인가하려는 전압이 증가하여, 온/오프전류비가 증가하게 된다. 특히, 액정표시장치에 박막트랜지스터를 적용한 경우에는 높은 콘트라스트를 얻을 수 있다. 폴리실리콘의 두께가 약 10nm로 적은 경우에도, 기판의 조도로 인해 폴리실리콘이 절단되는 손상을 저감할 수 있어 그 결과, 박막트랜지스터(TFT)의 수율도 향상시킬 수 있다. 그러한 TFT를 통합한 액티브매트릭스기판은 우수한 화상품질을 얻을 수 있는 액정표시 장치를 실현하는 데 적합하다.
이중게이트구조를 취하면, 드레인단부의 전계농도를 경감할 수 있고 오프전류가 저감되므로, 온/오프전류비를 증가시킬 수 있다. 또, 직렬로 접속된 2개의 트랜지스터중 하나가 입자경계를 교차하여 단락을 완전히 발생시키면, 다른트랜지스터가 스위치로서의 기능을 유지할 수 있으므로, 트랜지스터가 고수율로 얻어질 수 있다. 이중게이트구조의 경우, 새로 발생되는 저농도n-막의 저항은 보다 저감될 수 있으로, 드레인-소스의 온전류를 증가시킬 수 있다.
소스와 드레인의 박막영역이 감소되므로, 저농도n-막의 저항도 저감되어 측벽절연막을 이용하는 LDD구조를 취할 수 있다. 결론적으로, 게이트전극과 고농도n+막과의 상대위치관계는 공정의 변경에 의해 변화하지 않으므로, 안정한 특성의 TFT가 고수율로 제조될 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 대해서 상세히 설명한다.
[실시예 1]
도 1는 본 발명에 의한 박막트랜지스터의 실시예 1의 단면도이다. 표면이 절연된 절연기판(101)상에는 폴리실리콘(다결정Si)(102)이 형성되어 있고, 이 폴리실리콘(102)의 표면상에는 산화규소막 등의 게이트절연막(103)이 형성되어 있다. 폴리실리콘(102)는 고농도n+형소스영역(102a), 저농도n-형소스영역(102h)의 두꺼운 영역(102b)과 얇은 영역(102c), 채널영역(102d), 저농도n-형드레인영역(102i)의 얇은영역(102e)과 두꺼운 영역(102f) 및 고농도n+형드레인영역(102g)으로 구성되어 있다. 이들 영역(102a)∼(102i)은 1개의 폴리실리콘영역으로 형성되어 있다. 간단히, 이 1개의 폴리실리콘영역은 얇은 채널영역(102d), 소스영역 및 드레인 영역으로 구성되어 있다. 소스영역은 게이트전극(104)에 근접한 저농도n-형영역(102h)과 고농도n+형영역(102a)으로 구성되어 있다. 마찬가지로, 드레인영역은 저농도n-형영역 (102i)과 고농도n+형영역(102g)으로 구성되어 있다. 게이트전극 (104)은 게이트절연막(103)을 개재해서 채널영역(102d)과 직면하고 있다. (106a), (106b)는 각각 소스영역과 드레인영역이 되는 그속배선층으로, 각각 고농도n+형영역(102a), (102g)과 접촉하고 있다. 또, (105)는 게이트전극(103)을 배선층으로부터 절연시키는 층간절연층이다.
다음에, 소스 및 드레인의 구조에 대해서 설명한다. 채널영역(102d)과 접촉하고 있는 저농도n-형소스영역(102h)은, 채널영역과 거의 동일한 두께인 얇은 영역(102c)과, 고농도n+형영역(102a)과 거의 동일한 두께로 그것에 접촉하고 있는 두꺼운 영역 (102b)으로 구성되어 있고, 마찬가지로, 저농도n-형드레인영역(102i)은 채널영역과 접촉하고 있는제1얇은 영역(102e)과 고농도n+형영역(102g)과 접촉하고 있는 제2두꺼운 영역(102f)으로 구성되어 있다.
상기 구성에 의하면, 채널영역과 드레인영역사이의 접촉면적을 충분히 감소시키면서, 저농도n-형영역의 저항을 저감시킬 수 있으므로, 종래의 경우보다도 온/오프전류비가 높능 박막트랜지스터를 구성할 수 있다.
다음에, 도1를 참조하여 고안할 수 있는 각종 구조와 각 부분의 재료에 대해서 논의 한다. 표면이 절연된 절연기판(101)은 석영, 유리 또는 실리콘으로 구성할 수 있고, 표면이 산화에 의해 형성된 산화규소막으로 구성된 실리콘기판을 이용할 수 있다. 어느 기판이라도 CVD법에 의해 산화규소막 또는 질화규소막으로 피복해도 된다. 또, 이들 막은 다층상태로 적층해도 된다.
폴리실리콘(102)으로서는, CVD법에 의해 절연기판상에 박막을 퇴적한 것이 대표적인 일례이지만, 단결정실리콘 또는 폴리실리콘에 레이저어닐링을 실시하여 결정화를 행한 다음, 입자경계를 대폭 감소시켜 형성한 박막을 이용할 수도 있다. 또한, 절연기판상에 비정질Si를 퇴적한 다음, 레이저어닐링에 의해 다결정화하는 것도 가능하다.
게이트절연막(103)으로서는, 폴리실리콘의 일부를 열산화하여 얻어진 산화규소막, CVD법에 의해 퇴적한 산화규소막 및 (플라즈마CVD법에 의해 형성할 수 있는)질화규소막을 이용하는 것이 바람직하다. 이들 막의 형성을 위해서는, 이밈공지되어 있는 방법을 적용할 수 있고, 이들 형성방법은 이 기술분야에 관한 문헌에 상세히 기재되어 있다.
게이트전극(104)으로서는 고농도n+상태로 도프한 폴리실리콘, Al, W, Cr, Ti, Ta 또는 Mo emd의 금속물질 또는 폴리실리콘상에 금속층을 합금하여 얻어진 폴리사이드 등을 적절하게 사용할 수 있다. 게이트전극(104)은 채널폴리실리콘의 두께, TFT의 필요한 역치전압, 게이트 전극의 일함수 및 내열온도 등을 고려하여 이들 재료로부터 선택해야 한다.
층간절연층(105)으로서는, 산화규소막, 질화규소막, 실리콘나이트라이드옥사이드막 또는 이들 막을 적층하여 얻어진 다층막을 이용할 수 있다.
소스 및 드레인의 배선(106a) 및 (106b)으로는, Al, W, Cr, Ti, Ta, Mo, 그 합금, 실리사이드 또는 다층막을 이용할 수 있다. 또, 실리콘과 배선층사이에서 발생하는 극도의 상호확산을 방지하기 위해 필요에 따라서 배리어금속을 사용해도 된다. 도시되어 있지는 않지만, 도 1에 도시된 구조의 표면층이 열화되는 것을 방지하기 위해서 해당 구조의 표면상에 표면 보호막을 적층할 수 있다.
다음에, 도 1a∼도 2e를 참조하여 도 1에 도시된 단면구조의 박막트랜지스터의 제조방법에 대해서 설명한다.
이하에 설명할 제조방법은 상기 각종 실제구조중 한가의 대표적인 예의 제조방법이고, 본발명의 요점에 의거하는, 한, 상기 구조를 실현시키는 데에 있어서 다른 재료와 종래의 자명한 수법을 적용하는 것도 본 발명의 범주내인 것으로 한다.
표면이 절연된 절연기판(101)상에, 실란의 열분해에 의해 550∼650℃의 온도범위에서 두께 50∼500nm 폴리실리콘을 퇴적한 다음, 패터닝을 행하여 소스 및 드레인의 접촉부가 되는 두꺼운 영역(107a), (107b)을 형성한다(도 2a), 두꺼운 영역 (107a), (107b)의 두께는 저농도n-층의 저항과 접촉에칭시의 선택성의 관점에서 결정할 수 있다. 특히 TFT를 액정표시장치의 액티브스위치소자로서 사용하는 경우에는, 장치표면의 단차가 크면 액정의 배향이 곤란하므로, TFT의 평면성이 결정에 대한 주요인자가 된다. 제 2a에 있어서, 두꺼운 영역(107a), (107b)의 측면, 특히 두꺼운 영역(107a), (107b)의 에칭부의 외측면은 테이퍼형상이지만, 테이퍼각도는 에칭의 제어성 및 단차의 높이에 의한 배선의 피복도를 고려하여 결정할 수 있다. 본 실시예에 있어서, 테이퍼각의 범위는 단차의 피복도의 관점에서 30°∼70°이다. 다음에, 채널영역이 되는 폴리실리콘박막(108)을 형성한다(도 2b).
폴리실리콘박막(108)은 550∼650℃에서 역 CVD법에 의해 형성할 수 있고, 이 경우, 폴리실리콘박막(108)의 두께의 범위는 10∼200nm가 적당하다. 폴리실리콘박막 (108)의 퇴적직전에, 폴리실리콘박각(108)과 두꺼운 영역(107a), (107b)사이의 전도가 확보될 수 있도록 폴리실리콘의 두꺼운 영역(107a), (107b)의 표면으로부터 자발적인 산화막을 제저해야만 한다. 게다가, 폴리실리콘박막(108)은 두꺼운 영역 (107a), (107b)이 폴리실리콘박막(10)의 에칭시에 에칭되지 않도록 두꺼운 영역 (107a), (107b)의 표면을 커버하는 것이 적합하다. 폴리실리콘박막(108)의 두께는 다음에 형성할 게이트산화막의 형성을 위한 열산화 또는 퇴적에 순응하여 설계되어야 한다. 일본국 특공평 6-69094호 공보에 개시되어 있는 바와 같이, 장치특성의 관점으로부터, 채널부의 폴리실리콘의 두께는 최종적으로 약 10∼40nm의 범위내에 있는 것이 바람직하다. 그러므로, 게이트절연막(103)을 퇴적에 의해 형성하는 경우에는, 이 두께를 초기단계에서 설정할 수 있지만, 열산화를 적용하는 경우는, 산화에 의한 폴리실리콘두께의 감소분(산화하려는 막두께의 약 45%)만큼 두껍게 게이트절연막(103)을 미리 형성해야만 한다.
본 실시예에서는 게이트산화막을 열산화로 형성하므로 채널영역만의 최종두께를 20 nm로 하기 위해서는 게이트산화막의 두께가 80nm이고, 퇴적된 폴리실리콘의 두께가 56nm이다. 게이트의 산화는 850∼1200℃에서 행할 수 있지만, 게이트산화막의 막품질면에서 고온에서의 산화가 더 좋다. 본실시예에 잇어서, 산화는 1150℃, 건식산소분위기중에서 행한다. 열산화 및 퇴적을 함께 이용하는 수법도 이용할 수 있지만, 이 경우에서는, 열산화된 박각상에 질화규소 막을 퇴적한 다음 다시 산화를 행하여 ONO구조(옥시나이트라이드계옥시드)를 형성할 수 있다.
다음에, 게이트절연막(103)상에, 400nm의 두께로 인(P)으로 도프된 폴리실리콘을 퇴적하여 게이트전극(104)을 형성한다(도 2c), 폴리실리콘의 두께의 범위는 100∼1000nm이지만, 폴리사이드를 형성하는 경우에는, 금속막의 두께도 고려해야할 필요가 있다. 도펀트로서는 비소도 사용할 수 있고, p형을 얻기 위해 붕소를 도프해도 된다.
다음에, 전체표면을 인이온 Ph+으로 도프하여 저농도n-영역을 형성한다(도 2d). 도핑은 통상 이온주입법에 의해 달성할 수 있지만, 최근에 개발된 질량분석을 행하지 않는 이온도핑 기구가 저가이고 또 저온에서의 활성에 대해서 효과적으로 사용할 수 있다. 주입하려는 도펀트량은 전계의 경감과 구동력을 고려하여 결정할 수 있다. 도펀트량의 범위는 1012∼5x1014cm-2이지난, 본 발명에 의한 실험에 의하면, 상기 양의 범위는 1013∼1014cm-2가 적절하다는 것이 명백하다. 도프하려는 이온으로서는, 다른 n형이온을 사용해도 된다. 그후, 열처리를 한번 행하여 이온을 활성화시킨다.
다음에, 레지스트패터닝에 의해 희망하는 적층부분을 고농도n+의 n형불순물 (Ph-+)로 도프한다(도 2e). 도핑방법으로서는, 이온주입법 또는 이온도핑법을 사용할 수 있다.
이 도핑공정에 있어서, 주입하려는 불순물의 양의 범위는 5x1014∼2x1016cm-2이다. 그후, 레지스트(109)를 떼어낸 다음, 1000℃에서 10분간 열처리를 행하여 이온을 활성화한다.
그 다음에, CVD법에 의해 산화규소막을 600nm두께로 퇴적한다.
다음에, 소스 및 드레인의 콘택트구멍을 뚫은 다음스퍼터링에 의해서 Al-Si(1%)층을 600nm두께로 퇴적한 후 패터닝을 행하여 배선층(106a), (106b)을 형성함으로써 도 1에 도시된 구조를 얻는다.
폴리실리콘 TFT의 제조공정에 있어서, "수소화반응"이라 칭하는 처리는 통상 입자경계의 댕글링결합(dangling bond : 공유결합결정에서, 표면부근 혹은내부의 어떤 종류의 격자결함을 에워싼 원자군이 갖는 불포화결합)을 종료하기 위해 채널의 폴리실리콘형성후의 공정중에 행한다. "수소화반응"은 어느 공정에서 행해도 되지만, 수산화반응후에, 450℃이상의 공정을 기도하지 않는 것이 바람직하다.
본 실시예에서는 고온공정을 이용했으므로, 도 1에 도시된 구조형성후에 수소화반응을 행한다. 수소화반응을 위해서는, 각종 방법에 있지만, 본 실시예에서는 두께가 50∼800nm인 플라즈마질화막을 배선층(106a), (106b)표면에 퇴적하여 폴리실리콘의 이동도를 현저하게 개선시킴과 동시에 누설류를 저하하고 있다. 질화막의 퇴적후, 수소 또는 형성기체(N2와 H2의 혼합기체)중에서 300∼450℃의 열처리를 행하여 효과를 한층 증대시킨다.
본 실시예에 있어서, 도전형은 n형이지만, p형 TFT가 제조될 수 있도록 상기한 설명중 어떤 필요한 위치를 보정하면, 상기 설명도 p형 TFT에 적용할 수 있다.
필요에 따라서, 소스 및 드레인중 한쪽에서 누설전류를 저하하고 폴리실리콘의 이동도를 향상시킬 수 있기만 하면 본 실시예의 구조를 소스측과 드레인측중 한쪽에만 취할 수 있다.
저농도n_층의 두꺼운 부분과 얇은 부분의 채널영역방향으로의 길이간의 비는 작업의 정확도에 의존하지만, 이론적으로는 채널영역과의 연결부만 박막으로 하는 것이 바람직하다. 실제로, 저농도n-층의 길이의 20∼30%를 박막으로 구성한 경우에도, 효과를 얻을 수 있다.
도 3는 본 실시예에서 설명한 TFT의 드레인전류-게이트전압특성을 도시한 도면이다. 채널영역과 저농도n-층에서는, 소스영역과 드레인영역의 두께가 동일한, 도 10a 및 도 10b에 도시된 종래 구조의 TFT특성에 비해서, 오프전류를 억제하고, 온전류만을 현저하게 향상시킬 수 있다. 이것은 기생소스 및 드레인전항이 저하해서, 트랜지스터의 게이트와 소스사이 또는 드레인과 소스사이에 효과적으로 인가되는 전압이 증가한다는 사실에 기인한다.
또 폴리실리콘의 두께가 극도로 작은 경우에는, 하부피막이 조도에 의해 폴리실리콘이 절단되고, TFT고장이 발생할 가능성이 감소한다. 그 결과, 본 실시예의 구성은 수율향상에 기여할 수 있다.
[실시예 2]
도 4는 본 발명에 의한 박막트랜지스터의 실시예 2의 단면도이다. 실시예 2는 등전위에서 접속(이 접속은 단면도에는 도시생략)된 2개의 게이트가 채널영역의 길이방향으로 직렬 접속된, 소위 이중게이트구조를 하고 있다. 이 점에서 실시예 2는 상술한 실시예 1과 다르다. 게이트의 오프시의 드레인단부의 전계농도가 상기 이중게이트의 사용에 의해 복수의 단계로 분할되어서 오프전류를 억제하는 것은 공지되어 있다.
본 실시예에서는, 박막을 구성하는 저농도n-영역은 2개의 게이트사이에 삽입함으로써 트랜지스터의 전체크기를 가능한 한 최소화하고 있다. 실시예 1과 동일한 역할 및 의미를 지닌 동일한 부분은 동인 참조부호로 표시하므로 그 설명은 생략한다. 본 실시예중 실시예 1과 다른 부분을 설명한다. 도 4에는, 2개의 게이트전극(104a), (104b)이 배치되어 등전위로 접속되어 있다. 이들 2개의 게이트전극(104a), (104b)은 게이트절연막(103)을 개재하여 채널영역(102d), (102k)에 접속되어 있고, 채널영역(102d), (102k)내의 캐리어형성을 제어한다.
2개의 채널영역(102d), (102k)은 채널영역과 동일한 막두께의 저농도n-영역 (102j)에 의해 분리되어 있다.
본실시예에서는, 2개의 게이트전극을 적층하여 패턴화한 것이외는 모두 실시예 1과 동일한 재료, 구성 제조공정을 적용하고 있다. 게다가, 종래 경우에서와 같이, 필요하면, 동전위의 게이트전극수를 3, 4이상으로 증가시켜서 누설전류를 저감시킬 수 있다.
또, 본 실시예에서는, 이중 게이트구조를 취하므로, 드레인단부의 전계농도를 경감시킬 수 있어서 오프전류가 저하하는 효과를 부가적으로 얻을 수 있다. 2개의 직렬접속된 트랜지스터 중 하나가 입자경계를 교차하여 단락을 완전히 발생시키는 경우에도, 다른 트랜지스터가 스위치로서의 기능을 유지할 수 있으므로, 양 트랜지스터는 내구성이 높고, 고수율로 얻는 것이 가능하다. 게다가, 본 실시예가 적용된 액정패널은 온/오프전류비가 높은 TFT를 지니므로 상기 패널을 계조가 높고 표시성능이 우수하며 수율도 높다.
[실시예 3]
도 5에 도시된 단면도를 참조하여 본 발명에 의한 실시예 3의 내용을 설명한다. 본 실시예에서, 2개의 채널영역사이의 저농도n-층(102j)은 두께가 다른 2개의 영역으로 구성된 2개의 저농도n-층(102l) 및 (102n)으로 대체되고, 상기 층(102l)과 (102n)사이에는 두꺼운 고농도n+층(102m)이 삽입되어 있다.
본 실시예는 실시예 2의 이증게이트구조에 비해서 고저항영역의 저항을 저감시킬 수 있는 구조로 되어 있고, 본 실시예의 구조는 실시예 1의 구조가 이중 게이트사이에서 직렬접속된 구성으로 간주할 수 있다. 본 실시예의 구조에 의하면, 이중게이트간의 저항을 저감하여 게이트단부에서의 전계의 농도를 경감시킬 수 있고 또 게이트를 다른 게이트와 분리시킬 수 있다.
본 실시예의 구성은 저농도n-층(102l), (102n) 및 더 추가한 고농도n-층 (102m)을 제외하고는 실시예 1 및 실시예 2와 동일하므로 이들 추가한 층이외의 부분의 설명은 생략한다.
실시예 2 및 실시예 3의 구조가 저항의 관점에서 보다 유리하다는 것은 폴리실리콘, 폴리실리콘부사이의 배선거리, 저농도n-층의 농도, 채널폴리실리콘 및 게이트폴리실리콘의 얼라인먼트, 박막트랜지스터의 전체면적 등에 의거해서 전체적으로 판단해야 한다. 말하자면, 저농도n-층(102n)의 채널영역길이가 도 4의 폴리실리콘 부사이의 공간이하인 경우에는, 도 5에 도시된 구성이 보다 유리하다.
본 실시예에서는 실시예 1 및 실시예 2의 효과외에, 이중게이트구조에 의해 새로 발생된 저농도n-층의 저항을 더욱 저감시킬 수 있고, 드레인 및 소스의 온전류도 증대시킬 수 있다.
[실시예 4]
도 6는 본 발명에 의한 실시예 4의 단면구조를 도시한 것이다. 본 실시예에서는, 실시예 1의 게이트전극과 저농도n-영역과의 위치관계를 변화시킨다. 말하자면, 저농도n-영역(102h), (102i)의 일부 또는 전부를 커버하도록 게이트전극(110)이 폴리실리콘의 두꺼운 부분위로 연장된다. 그러한 구조에 의하면, 오프전류를 억제하면서 가능한 한 저농도n-층의 저항을 저감시킬 수 있다. 실시예 1∼실시예 3에서와 같이, 동일부분은 동일한 참조부호로 표시하여 그 설명을 생략한다.
도 6에 있어서, 게이트전극(110)은 두꺼운 폴리실리콘막의 일부를 커버하고, 고농도 n+영역( 102a), (102g)간의 거리는 실시예 1보다도 짧다. 그 결과, 저농도n-층으로의 저항은 적다.
실시예 4의 제조공정으로서는, 실시예 1의 공정을 약간 변형시킴과 동시에 부가공정을 첨가한 것을 이용할 수 있다. 말하자면, 폴리실리콘게이트전극셀프얼라인먼트에 의해 저농도n-층의 도핑을 행하고, 그 다음에 열처리에 의해 얇은 폴리실리콘영역의 일부에 저농도n-층을 충분히 압압할 필요가 있다. 또, 고농도n+층과 게이트전극(110)간의 거리가 0.4㎛이하인 경우에는, 에치백방법에 의해 게이트전극(110)의 측벽부상에 측벽절연막을 남기고, 이 측벽부에 셀프얼라인먼트에 의해 고농도n+층을 도핑하는 소위 LDD구조(약간 확산된 드레인구조)를취할 수 있다. 이 방법은 완벽한 셀여러 얼라인먼트공정이므로, 얼라인먼트의 편차에 의한 오프셋량의 불균일을 완전히 제거할 수 있다.
또, 도 5의 경우에는, 셀프얼라인먼트에 의해 게이트전극에 고농도n+층을 도핑처리할 수도 있다. 본 실시예의 게이트전극과 저농도n-층과의 위치관계를 다른 실시예 2 및 3에도 적용할 수 있음을 말할 것도 없다.
실시예 4는 실시예 1의 효과외에도 이하의 효과가 있다.
(1) 저농도n-층의 저항을 더욱 저감시킬 수 있다.
(2) 측벽절연막을 이용하는 LDD구조를 취할 수 있으므로, 게이트전극과 고농도n+층과의 상대위치관계는 공정의 변경에 의해 변화하지 않는다. 그러므로, 안정한 특성을 지닌 TFT가 고수율로 제조될 수 있다.
[예]
예 1
예 1은 실시예 1에서 설명한 도 1에 도시된 TFT에 관한 것이다. 실시예 1에서 도 2a∼도 2e를 참조하면 설명한 제조공정에 의해 TFT를 제조하였다. 이 경우에서는 도 2a이 두꺼운 막영역(107a), (107b)을, 단차 를확실히 커버하도록 30°∼70°의 각으로 형성하였다. 다음에, 도 2b에는 도시한 바와 같이, 채널형역도 폴리실리콘박막(108)을 형성하였다. 도 2e의 공정에서는 이온주입법에 의해 에너지 5x1015cm-2, 95keV로 인(P)이온에 의한 도핑을 행하였다. 그 후, 레지스트(109)를 떼어낸 다음 1000℃에서 10분간 열처리를 행하여 이온을 활성하였다. 그 다음에, CVD법에 의해 600nm두께로 산화규소막을 퇴적하였다. 그 다음에, 소스와 드레인의 콘택트구멍을 뚫은 다음, 스퍼터링에 의해서 Al-Si(1%)층을 600nm두께로 퇴적한 후 패터닝을 행하여 배선층(106a), (106b)을 형성함으로써 도 1에 도시된 구조를 얻었다.
상기 구성에 의하면, 채널영역과 드레인영역간의 접촉면적을 충분히 감소시키면서 저농도n-층의 저항을 저감시킬 수 있었고, 종래의 경우보다도 온/오프전류비가 높은 박막트랜지스터를 구성할 수 있었다.
[예 2]
실시예 2에 의해 얻어진 박막트랜지스터를 액정표시에 적용한다. 도 7는 액정표시용 TFT기판의 회로블록도이다. 동도면에 있어서, 화소를 구동하는 박막트랜지스터 (TFT)(905)는 수평시프트레지스터(901)와 수직시프트레지스터 (902)로부터 나온 많은 주사선(903)과 신호선(904)과의 각 교차부분에 매트릭스상태로 배열되어 있다. 각 TFT(905)의 게이트는 2개의 게이트전극으로 구성된 이중게이트구조로 되어 있지만, 도 1에 도시된 1개의 게이트전극이어도 된다. 본 발명의 요점은 본예에 한정되지 않는다. 각 소스는 각 신호선(904)에 접속되어 있고, 각 드레인은 유지용량(906)과 액정의 구동전극(907)에 접속되어 있고, 공통전위(908)에직면하여 액정을 핀치한다. 각 주사선(903)은 TV신호 또는 컴퓨터의 수직주사에 응하여 구동되어 각 화소에서 수평시프트레지스터로부터 전달된 비디오신호를 기록한다.
폴리실리콘의 박막트랜지스터(TFT)를 사용하는 경우에는 수평시프트레지스터 (901)와 수직시프트레지스터(902)를 TFT기판상에 쉽게 통합할 수 있다. 이 때에, 각 시프트레지스터는 화소로서 폴리실리콘TFT로 구성할 수 있고, 또는 시프트레지스터를 단결정의 실리콘기판내에 형성할 수 있다. 게다가, 액정패널로서, 반사형패널 또는 투과형패널을 구성할 수 있다.
도 8는 임의의 1개화소의 레이아웃평면도의 일례를 도시한 것이다. 플리실리콘주사선(903)은 박막트랜지스터(TFT)의 소스, 드레인 및 채널을 제조하는 박막폴리실리콘(909)상의 2개 위치에서 증첩되어 TFT의 이중게이트를 형성한다. 알루미늄신호선(904)은 소스콘택트(910)에서 박막폴리실리콘(909)에 접속되어 있다. 반면, TFT의 다른 단부는 드레인콘택트(911)를 통해 알루미늄패드(912)에 접속되고, 나아가 관통구멍(913)을 통해 액정을 친치하는 화소투명젖극(914)에 접속되어 있다. 해당평면도는 표시용 개구부(915)와 관통구멍(913)을 개구시키는 관통구멍개구부(916)를 제외하고는 차광막으로 전체가 피복되어 있다. 이 레이아옷은 미세 화소에 적합한 구조의 일례로서, 도 9의 유지용량(906)의 전극의 일단부로서 차광막을 사용하고, 평면상태에서 차광막상에 화소투명전극(914)이 중첩된 위치에 유지용량(906)을 형성하고 있다.
도 9는 도 8의 9-9선을 따라 절단한 단면도이고, 본 발명의 요점인 박막트랜지스터(TFT)를 적용한 것이다. 도 8와 동일한 부분은 동일한 참조부호로 표시한다. 박막트랜지스터(TFT)는 표면절연기판(917)상에 형성되어 있고, 박막폴리실리콘(909)에는 고농도n+소스층(909a), 저농도n-소스층(909b), 제1채널영역(909c), 저농도n-증간층(909d), 제2채널영역(902e), 저농도n-드레인층(909f) 및 고농도 n+드레인층 (909g)이 이 순서대로 배치되어 있다.
제1 및 제2채널영역은 산화규소막(918)을 통해 게이트전극(903)과 직면하고 있고, 알루미늄 전극은 각각 소스콘택트(910)와 드레인콘택트(911)를 통해 박막폴리실리콘에 접속되어 있다.
알루미늄전극(904), (912)과 게이트전극(903)사이에는 제1층간절연막(919)이 게이트전극(903)을 커버하도록 삽입되어 있다. 알루미늄전극(912)은 관통구멍 (913)을 통해 화수투명전극(914)에 접속되어 있다. 이때, 화소투명전극(914)에 사용하는 알루미늄전극(912)과 ITO간의 옴(저항)접촉을 향상시키기 위해서는, 알루미늄전극(912)표면에 예를들면, 티탄 또는 티탄실리사이드를 적당하게 퇴적시킨다. 이 알루미늄전극(912)은 제2층간절연막(920)으로 피복되어 있고, 그위에 차광막(921)이 놓여있다. 차광막(921)용 재료로서는, 예를들면, 티탄, 티탄실리사이드, 탄탈, 탄탈실리사이드 또는 텅스텐 등을 사용할 수 있다. 투명전극(914)과 차광막(921)사이에는, 유지용량을 형성하는 용량막(922)이 존재한다. 용량막(922)으로서는, 수소화반응의 효과를 증진시키는 플라즈마질화막이 유효하지만, 산화질소막 또는 산화규소막도 사용가능하다.
투명전극(914)의 전체면에는, 러빙처리를 행한 배향막(923)이 퇴적되어 있고, 직면하는 기판(924)과 공통전극(923)(예를들면, 투명전극)이 직면하도록 액정(907)이 핀치되어 있다.
또, 투명전극은 드레인전극에 접속되어 있지만, 설계관점에서 드레인전극을 소스전극으로 대체할 수 있다.
액정(907)으로서, 투명형인 경우에는 일례로서 TN형을 사용할 수 있고, 반사형 패널의 경우에는 일례로서 고분자분산형을 사용할 수 있다.
상기 구조의 액정패널은 TFT의 온/오프전류비가 높이므로 계조가 높은 표시를 고수율로 실현시킬 수 있음을 알 수 있다.

Claims (4)

  1. 절연기판상의 박막실리콘영역내에 형성된 소스영역, 드레인영역 및 채널영역과, 상기 채널영역상의 게이트절연막을 통해 형성된 게이트전극과, 콘택트구멍을 통해 상기 소스영역 및 상기 드레인전극과 접촉해서 형성된 소스전극 및 드레인전극을 구비하고; 상기 소스영역과 상기 드레인영역중 적어도 하나는 고농도불순물영역과 저농도불순물영역을 지니고; 상기 채널영역은 상기 저농도불순물영역과 접촉하고 있으며; 상기 고농도불순물영역은 상기 콘택트구멍을 넘어서 세로 방향으로 뻗고; 상기 저농도불순물영역이 상기 채널영역과 두께가 거의 동일한 박막으로 구성된 제1영역과; 상기 제1영역보다도 두꺼운 상기 고농도불순물영역과 두께가 거의 동일한 박막으로 구성된 제2영역을 적어도 구비하고; 상기 게이트전극은 소스·드레인전류의 흐름방향으로 복수의 부분으로 분할되고, 분할된 게이트전극 모두는 등전위로 접속된 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 게이트전극의 일부는 상기 제2영역의 적어도 일부를 커버하는 것은 특징으로 하는 박막트랜지스터.
  3. 제1항에 있어서, 상기 게이트전극은 소스·드레인전류의 흐름방향으로 복수의 부분으로 분할되고, 분할된 게이트전극 하부의 채널영역은 상기 저농도불순물영역을 통해 서로 접속되어 있는 것을 특징으로 하는 박막트랜지스터.
  4. 제1항 또는 제2항에 기재된 박막트랜지스터가 매트릭스형태로 배열된 것을 특징으로 하는 TFT기을 지닌 액정표시장치.
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