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JP2895166B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2895166B2
JP2895166B2 JP2139612A JP13961290A JP2895166B2 JP 2895166 B2 JP2895166 B2 JP 2895166B2 JP 2139612 A JP2139612 A JP 2139612A JP 13961290 A JP13961290 A JP 13961290A JP 2895166 B2 JP2895166 B2 JP 2895166B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は各種電子機器に搭載されるメモリー，信号処
理装置等の半導体装置の製造方法に関するものである。
〔従来の技術〕 各種半導体装置の配線材料,MOSFETのゲート材料また
は不純物拡散源としてドープトポリシリコン層が使われ
ている。従来、このドープトポリシリコンには、製造工
程の簡便さを優先させ、単一導電型不純物がドープされ
ていた。
〔発明が解決しようとする課題〕
しかしながら、従来の構成では、CMOSFETのゲート材
料としてポリシリコンを用いた場合、NMOSFETおよびPMO
SFETの双方に、例えばｎ型ポリシリコンのような同一導
電型の電極を使用せねばならず、両者の閾値電圧に整合
性が保てないことがあった。
また回路をNPN型およびPNP型トランジスタで形成した
場合、同一導電型のポリシリコンはエミッタ拡散源とし
てはどちらか一方の型のトランジスタにしか用いること
ができなかった。
さらにポリシリコンは抵抗が大きく、配線抵抗を低下
させるためにはその断面積を増加させねばならないの
で、素子寸法が大きくなり、集積度を低下させるという
問題が依然として残されている。
本発明は上述した従来の欠点を解決し、異なる導電型
のポリシリコンの使用の自由度，すなわち回路設計の自
由度を向上し、さらに素子寸法を減少して半導体装置の
集積度を向上させることを目的とする。
〔課題を解決するための手段〕
本発明による半導体装置の製造方法は、基体表面の絶
縁層表面上に、直接またはｉ型半導体層を介して隣接し
て並置されるように、Ｐ型およびＮ型の半導体層を形成
し、前記Ｐ型およびＮ型の半導体層上に、該Ｐ型および
Ｎ型の半導体層同士を接続するように、金属層を形成す
る工程を含む、前記Ｐ型およびＮ型の半導体層と前記金
属層との積層体からなる電極配線を有する半導体装置の
製造方法において、前記金属層の形成工程はパターニン
グされた前記Ｐ型およびＮ型の半導体層上に、少なくと
もアルキルアルミニウムハイドライドと水素とを用いた
CVD法によってアルミニウムまたはアルミニウムを主成
分とする金属を選択的に堆積することを特徴とする。
さらに、本発明による半導体装置の製造方法は、基体
表面の絶縁層表面上に、直接またはｉ型半導体層を介し
て隣接して並置されるように、Ｐ型およびＮ型の半導体
層を形成し、前記Ｐ型およびＮ型の半導体層上に、該Ｐ
型およびＮ型の半導体層同士を接続するように、金属層
を形成する工程を含む、前記Ｐ型およびＮ型の半導体層
と前記金属層との積層体からなる電極配線を有する半導
体装置の製造方法において、前記金属層の形成工程はパ
ターニングされた前記Ｐ型およびＮ型の半導体層上に、
ジメチルアルミニウムハイドライドと水素ガスを用いた
CVD法によってアルミニウムを選択的に堆積させること
を特徴とする。
〔作 用〕
本発明においては、異なる導電型を有するシリコン上
に金属膜を選択的に堆積する。そのために配線抵抗を減
少でき、かつ集積度を向上することができる。さらに、
回路設計上の自由度を向上させることができる。
〔実施例〕
以下、本発明の好適な実施態様例について説明する。
第１図は本発明によるポリシリコン層と金属層の積層
構造を有するCMOSFETの模式図であって、第１図（ａ）
は平面図，図（ｂ）はそのＡ−Ａ′線に沿った断面図で
ある。半導体基板101上には、PMOS（P1）およびNMOS（N
1）が設けられCMOS回路を構成している。双方のゲート
電極および配線として単一のポリシリコン層103および
金属層104の積層電極配線が酸化膜102上に形成され、さ
らにソース・ドレイン電極106が形成されている。ここ
で、単一のポリシリコン層103のPMOS側の部分103Aはｐ
型にドープされ、NMOS側の部分103Bはｎ型にドープされ
ており、ポリシリコン層の全面上に金属層104として例
えばAlまたはAlを主成分とする金属またはCu,Mo,W等の
金属が選択的に堆積されている。配線104を覆って設け
られた絶縁膜（不図示）の金属膜104上の任意の個所に
スルーホールを開孔し、そのスルーホール内に選択的に
金属を成長させ、更に絶縁膜上に配線を形成することで
多層配線を形成することも可能である。
すなわち、上述した選択堆積法によって第１図に示し
た金属と、半導体素子を構成する成分と同一成分を主と
する材料（ここではSi）と、の積層構造を形成でき、さ
らに必要に応じて導電体の選択堆積と非選択堆積を順次
行って多層配線を形成することができる。
ここで、Alを主成分とする金属としてはAl−Si,Al−T
i,Al−Cu,Al−Si−Ti,Al−Si−Cu等が好ましく用いられ
る。
ポリシリコン層のｐ型およびｎ型にドープされた部分
の中間に非ドープ部分が設けられていてもよく、またポ
リシリコン上にシリサイドを形成し、その上に金属膜を
選択的に堆積してもよい。
ポリシリコン層へのドーピングは、MOSFETのソース・
ドレイン形成のイオン注入と同一工程で行っても、別工
程で行ってもよい。ソース・ドレインの引出し電極にポ
リシリコンとAl−Siの多層膜を使用してもよい。
ポリシリコンと金属との積層構造をバイポーラトラン
ジスタのコレクタおよびまたはエミッタ引出し電極に用
いることもできる。
使用し得る金属として、例えばビスアセチアセトナト
銅を用いてCu膜を、Mo（CH3）６を用いてMo膜を、Ｗ（C
H3）６を用いてＷをポリシリコン上に選択的に堆積させ
ることもできる。
以下に本発明の電極配線の金属層を形成するに好適な
堆積方法について説明する。
（成膜方法） 本発明による電極の形成に好適な成膜方法について以
下に説明する。
この方法は、上述した構成の電極を形成する為に開孔
へ導電材料を埋め込むのに適した成膜方法である。
本発明に好適な成膜方法とは、アルキルアルミニウム
ハイドライドのガスと水素ガスとを用いて、電子供与性
の基体上に表面反応により堆積膜を形成するものであ
る。（以下Al−CVD法と称する） 特に、原料ガスとしてモノメチルアルミニウムハイド
ライド（MMAH）またはジメチルアルミニウムハイドライ
ド（DMAH）を用い、反応ガスとしてH2ガスを用い、これ
らの混合ガスの下で基体表面を加熱すれば良質のAl膜を
堆積することが出来る。ここで、Al選択堆積の際には直
接加熱または間接加熱により基体の表面温度をアルキル
アルミニウムハイドライドの分解温度以上450℃未満に
保持することが好ましく、より好ましくは260℃以上440
℃以下がよい。
基体を上記温度範囲になるべく加熱する方法としては
直接加熱と間接加熱とがあるが、特に直接加熱により基
体を上記温度に保持すれば高堆積速度で良質のAl膜を形
成することができる。例えば、Al膜形成時の基体表面温
度をより好ましい温度範囲である260℃〜440℃とした
時、300Å〜5000Å／分という抵抗加熱の場合よりも高
い堆積速度で良質な膜が得られるのである。このような
直接加熱（加熱手段からのエネルギーが直接基体に伝達
されて基体自体を加熱する）の方法としては、例えば、
ハロゲンランプ、キセノンランプ等によるランプ加熱が
あげられる。また、間接加熱の方法としては抵抗加熱が
あり、堆積膜を形成すべき基体を支持するための堆積膜
形成用の空間に配設された基体支持部材に設けられた発
熱体等を用いて行うことが出来る。
この方法により電子供与性の表面部分と非電子供与性
の表面部分とが共存する基体にCVD法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにAlの
単結晶が形成される。このAlは電極／配線材料として望
まれるあらゆる特性に優れたものとなる。即ち、ヒルロ
ックの発生確率の低減、アロイスパイク発生確率の低減
が達成されるのである。
これは、電子供与性の表面としての半導体や導電体か
らなる表面上に良質のAlを選択的に形成でき、且つその
Alが結晶性に優れているが故に下地のシリコン等との共
晶反応によるアロイスパイクの形成等がほとんどみられ
ないか極めて少ないものと考えられる。そして、半導体
装置の電極として採用した場合には従来考えられてきた
Al電極の概念を越えた従来技術では予想だにしなかった
効果が得られるのである。
以上のように電子供与性の表面例えば絶縁膜に形成さ
れ半導体基体表面が露出した開孔内に堆積されたAlは単
結晶構造となることを説明したが、このAl−CVD法によ
れば以下のようなAlを主成分とする金属膜をも選択的に
堆積でき、その膜質も優れた特性を示すのである。
たとえば、アルキルアルミニウムハイドライドのガス
と水素とに加えて SiH4、Si2H6、Si3H8、Si（CH3）４、SiCl4、SiH2C
l2、SiHCl3等のSi原子を含むガスや、 TiCl4、TiBr4、Ti（CH3）４等のTi原子を含むガス
や、 ビスアセチルアセトナト銅Cu（C5H7O2）、ビスジピバ
ロイルメタナイト銅Cu（C11H19O2）２、ビスヘキサフル
オロアセチルアセトナト銅Cu（C5HF6O2）２等のCu原子
を含むガス を適宜組み合わせて導入して混合ガス雰囲気として、
例えばAl−Si、Al−Ti、Al−Cu、Al−Si−Ti、Al−Si−
cu等の導電材料を選択的に堆積させて電極を形成しても
よい。
また、上記Al−CVD法は、選択性に優れた成膜方法で
あり且堆積した膜の表面性が良好であるために、次の堆
積工程に非選択性の成膜方法を適用して、上述の選択堆
積しAl膜および絶縁膜としてのSiO2等の上にもAl又はAl
を主成分とする金属膜を形成することにより、半導体装
置の配線として汎用性の高い好適な金属膜を得ることが
できる。
このような金属膜とは、具体的には以下のとおりであ
る。選択堆積したAl、Al−Si、Al−Ti、Al−Cu、Al−Si
−ti、Al−Si−Cuと非選択的に堆積したAl、Al−Si、Al
−Ti、Al−Cu、Al−Si−Ti、Al−Si−Cuとの組み合わせ
等である。
非選択堆積のための成膜方法としては上述したAl−CV
D法以外のCVD法やスパッタリング法等がある。
（成膜装置） 次に、本発明による電極を形成するに好適な成膜装置
について説明する。
第２ないし４図に上述した成膜方法を適用するに好適
な金属膜連続形成装置を模式的に示す。
この金属膜連続形成装置は、第２図に示すように、ゲ
ートバルブ310a〜310fによって互いに外気遮断下で連通
可能に連接されているロードロック室311、第１の成膜
室としてのCVD反応室312、Rfエッチング室313、第２の
成膜室としてのスパッタ室314、ロードロック室315とか
ら構成されており、各室はそれぞれ排気系316a〜316eに
よって排気され減圧可能に構成されている。ここで前記
ロードロック室311は、スループット性を向上させるた
めに堆積処理前の基体雰囲気を排気後にH2雰囲気に置き
換える為の室である。次のCVD反応室312は基体上に常圧
または減圧下で上述したAl−CVD法による選択堆積を行
う室であり、成膜すべき基体表面を少なくとも200℃〜4
50℃の範囲で過熱可能な発熱抵抗体317を有する基体ホ
ルダ318が内部に設けられるとともに、CVD用原料ガス導
入ライン319によって室内にバブラー319−１で水素によ
りバブリングされ気化されたアルキルアルミニウムハイ
ドライド等の原料ガスが導入され、またガスライ319′
より反応ガスとしての水素ガスが導入されるように構成
されている。次のRfエッチング室313は選択堆積後の基
体表面のクリーニング（エッチング）をAr雰囲気下で行
う為の室であり、内部には基体を少なくとも100℃〜250
℃の範囲で加熱可能な基体ホルダ320とRfエッチング用
電極ライン321とが設けられるとともに、Arガス供給ラ
イン322が接続されている。次のスパッタ室314は基体表
面にAr雰囲気下でスパッタリングにより金属膜を非選択
的に堆積する室であり、内部に少なくとも200℃〜250℃
の範囲で加熱される基体ホルダ323とスパッタターゲッ
ト材324aを取りつけるターゲット電極324とが設けられ
るとともにArガス供給ライン325が接続されている。最
後のロードロック室315は金属膜堆積完了後の基体を外
気中に出す前の調整室であり、雰囲気をN2に置換するよ
うに構成されている。
第３図は上述した成膜方法を適用するに好適な金属膜
連続形成装置の他の構成例を示しており、前述の第２図
と同じ部分については同一符号とする。第３図の装置が
第２図の装置と異なる点は、直接加熱手段としてハロゲ
ンランプ330が設けられており基体表面を直接加熱出来
る点であり、そのために、基体ホルダ312には基体を浮
かした状態で保持するツメ331が配設されていることで
ある。
このよう構成により基体表面を直接加熱することで前
述した様に堆積速度をより一層向上させることが可能で
ある。
上記構成の金属膜連続形成装置は、実際的には、第４
図に示すように、搬送室326を中継室として前記ロード
ロック室311、CVD反応室312、Rfエッチング室313、スパ
ッタ室314、ロードロック室315が相互に連結された構造
のものと実質的に等価である。この構成ではロードロッ
ク室311はロードロック室315を兼ねている。前記搬送室
326には、図に示すように、AA方向に正逆回転可能かつB
B方向に伸縮可能な搬送手段としてのアーム327が設けら
れており、このアーム327によって、第５図中に矢印で
示すように、基体を工程に従って順次ロードロック室31
1からCVD室312、Rfエッチング室313、スパッタ室314、
ロードロック室315へと、外気にさらすことなく連続的
に移動させることができるようになっている。
（成膜手順） 本発明による電極および配線を形成する為の成膜手順
について説明する。
第６図は本発明による電極および配線を形成する為の
成膜手順を説明する為の模式的斜視図である。
始めに概略を説明する。絶縁膜に開孔の形成された半
導体基体を用意し、この基体を成膜室に配しその表面を
例えば260℃〜450℃に保持して、アルキルアルミニウム
ハイドライドとしてDMAHのガスと水素ガスとの混合雰囲
気での熱CVD法により開孔内の半導体が露出した部分に
選択的にAlを堆積させる。もちろん前述したようにSi原
子等を含むガスを導入してAl−Si等のAlを主成分とする
金属膜を選択的に堆積させてもよい。次にスパッタリン
グ法により選択的に堆積したAlおよび絶縁膜上にAl又は
Alを主成分とする金属膜を非選択的に形成する。その
後、所望の配線形状に非選択的に堆積した金属膜をパタ
ーニングすれば電極および配線を形成することが出来
る。
次に、第３図及び第６図を参照しながら具体的に説明
するまず基体の用意をする。基体としては、例えば単結
晶Siウエハ上に各口径の開孔の設けられた絶縁膜が形成
されたものを用意する。
第６図（Ａ）はこの基体の一部分を示す模式図であ
る。ここで、401は伝導正基体としての単結晶シリコン
基体、402は絶縁膜（層）としての熱酸化シリコン膜で
ある。403および404は開孔（露出部）であり、それぞれ
口径が異なる。
基体上への第１配線層としての電極となるAl成膜の手
順は第３図をもってすれば次の通りである。
まず、上述した基体をロードロック室311に配置す
る。このロードロック室311に前記したように水素を導
入して水素雰囲気としておく。そして、排気系316bによ
り反応室312内をほぼ１×10-8Torrに排気する。ただし
反応室312内の真空度は１×10-8Torrより悪くてもAlは
成膜出来る。
そして、ガスライン319からバブリングされたDMAHの
ガスを供給する。DMAHラインのキャリアガスにはH2を用
いる。
第２のガスライン319′は反応ガスとしてのH2用であ
り、この第２のガスライン319′からH2を流し、不図示
のスローリークバルブの開度を調整して反応室312内の
圧力を所定の値にする。この場合の典型的圧力は略々1.
5Torrがよい。DMAHラインよりDMAHを反応管内へ導入す
る。全圧を略々1.5Torr、DMAH分圧を略々5.0×10-3Torr
とする。その後ハロゲンランプ330に通電しウエハを直
接加熱する。このようにしてAlを選択的に堆積させる。
所定の堆積時間が経過した後、DMAHの供給を一端停止
する。この過程で堆積されるAl膜の所定の堆積時間と
は、Si（単結晶シリコン基体１）上のAl膜の厚さが、Si
O2（熱酸化シリコン膜２）の膜厚と等しくなるまでの時
間であり、実験によりあらかじめ求めることが出来る。
このときの直接加熱による基体表面の温度は270℃程
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内に選択的にAl膜405が堆積するのである。
以上を開孔内に電極を形成する為の第１成膜工程と称
する。
上記第１成膜工程後、CVD反応室312を排気系316bによ
り５×10-3Torr以下の真空度に到達するまで排気する。
同時に、Rfエッチング室313を５×10-6Torr以下に排気
する。両室が上記真空度に到達したことを確認した後、
ゲートバルブ310cが開き、基体を搬送手段によりCVD反
応室312からRfエッチング室313へ移動し、ゲートバルブ
310cを閉じる。基体をRfエッチング室313に搬送し、排
気系316cによりRfエッチング室313を10-6Torr以下の真
空度に達するまで排気する。その後Rfエッチング用アル
ゴン供給ライン322によりアルゴンを供給し、Rfエッチ
ング室313を10-1〜10-3Torrのアルゴン雰囲気に保つ。R
fエッチング用基体ホルダー320を200℃程に保ち、Rfエ
ッチング用電極321へ100WのRfパワーを60秒間程供給
し、Rfエッチング室313内でアルゴンの放電を正起させ
る。このようにすれば、基体の表面をアルゴンイオンに
よりエッチングし、CVD堆積膜の不要な表面層をとり除
くことができる。この場合のエッチング深さは酸化物相
当で約100Å程度とする。なお、ここでは、Rfエッチン
グ室でCVD堆積膜の表面エッチングを行ったが、真空中
を搬送される基体のCVD膜の表面層は大気中の酸素等を
含んでいないため、Rfエッチングを行わなくてもかなわ
ない。その場合、Rfエッチング室313は、CVD反応室12と
スパッタ室314の温度差が大きく異なる場合、温度変化
を短時間で行なうための温度変更室として機能する。
Rfエッチング室313において、Rfエッチングが終了し
た後、アルゴンの流入を停止し、Rfエッチング室313内
のアルゴンを排気する。Rfエッチング室313を５×10-6T
orrまで排気し、かつスパッタ室314を５×10-6Torr以下
に排気した後、ゲートバルブ310dを開く。その後、基体
を搬送手段を用いてRfエッチング室313からスパッタ室3
14へ移動させゲートバルブ310dを閉じる。
基体をスパッタ室314に搬送してから、スパッタ室314
をRfエッチング室313と同様に10-1〜10-3Torrのアルゴ
ン雰囲気となし、基体を載置する基体ホルダー323の温
度を200〜250℃程に設定する。そして、５〜10kwのDCパ
ワーでアルゴンの放電を行い、AlやAl−Si（Si:0.5％）
等のターゲット材をアルゴンイオンで削りAlやAl−Si等
の金属を基体上に10000Å／分程の堆積速度で成膜を行
う。この工程は非選択的堆積工程である。これを電極と
接続する配線を形成する為の第２成膜工程と称する。
基体上に5000Å程の金属膜を形成した後、アルゴンの
流入およびDCパワーの印加を停止する。ロードロック室
311を５×10-3Torr以下に排気した後、ゲートバルブ310
eを開き基体を移動させる。ゲートバルブ310eを閉じた
後、ロードロック室311にN2ガスを大気圧に達するまで
流しゲートバルブ310fを開いて基体を装置の外へ取り出
す。
以上の第2Al膜堆積工程によれば第６図（Ｃ）のよう
にSiO2膜402上にAl膜406を形成することができる。
そして、このAl膜406を第６図（Ｄ）のようにパター
ニングすることにより所望の形状の配線を得ることがで
きる。更に上述した工程を繰り返すことにより多層配線
構造を得ることができる。
（実施例） 以下に、上記Al−CVD法が優れており、且つそれによ
り開孔内に堆積したAlがいかに良質の膜であるかを実験
結果をもとに説明する。
まず基体としてＮ型単結晶シリコンウエハーの表面を
熱酸化して8000ÅのSiO2を形成し0.25μｍ×0.25μｍ角
から100μｍ×100μｍ角の各種口径の開孔をパターニン
グして下地のSi単結晶を露出させたものを複数個用意し
た。（サンプル１−１） これらを以下の条件によるAl−CVD法によりAl膜を形
成した。原料ガスとしてDMAH、反応ガスとして水素、全
圧力を1.5Torr、DMAH分圧を5.0×10-3Torrという共通条
件のもとで、ハロゲンランプに通電する電力量を調整し
直接加熱により基体表面温度を200℃〜490℃の範囲で設
定し成膜を行った。
その結果を評１に示す。
表１から判るように、直接加熱による基体表面温度が
260℃以上では、Alが開孔内に3000〜5000Å／分という
高い堆積速度で選択的に堆積した。
基体表面温度が260℃〜440℃の範囲での開孔内のAl膜
の特性を調べてみると、炭素の含有はなく、抵抗率2.8
〜3.4μΩcm、反射率90〜95％、１μｍ以上のヒロック
密度が０〜10であり、スパイク発生（0.15μｍ接合の破
壊確率）がほとんどない良好な特性であることが判明し
た。
これに対して基体表面温度が200℃〜250℃では、膜質
は260℃〜440℃の場合に比較して若干悪いものの従来技
術から見れば相当によい膜であるが、堆積速度が1000〜
1500Å／分と決して十分に高いとはいえず、スループッ
トも７〜10枚/Hと比較的低かった。
また、基体表面温度が450℃以上になると、反射率が6
0％以下、１μｍ以上のヒロック密度が10〜104cm-2、ア
ロイスパイク発生が０〜30％となり、開孔内のAl膜の特
性は低下した。
次に上述した方法がコンタクトホールやスルーホール
といった開孔にいかに好適に用いることができるかを説
明する。
即ち以下に述べる材料からなるコンタクトホール／ス
ルーホール構造にも好ましく適用されるのである。
上述したサンプル１−１にAlを成膜した時と同じ条件
で以下に述べるような構成の基体（サンプル）にAl膜を
形成した。
第１の基体表面材料としての単結晶シリコンの上に、
第２の基体表面材料としてのCVD法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりパターニ
ングを行い、単結晶シリコン方面を部分的に吐出させ
た。
このときの熱酸化SiO2膜の膜厚は8000Å、単結晶シリ
コンの露出部即ち開口の大きさは0.25μｍ×0.25μｍ〜
100μｍ×100μｍであった。このようにしてサンプル１
−２を準備した。（以下このようなサンプルを“CVDSiO
2（以下SiO2と略す）／単結晶シリコン”と表記するこ
ととする）。
サンプル１−３は常圧CVDによって成膜したボロンド
ープの酸化膜（以下BSGと略す）／単結晶シリコン、 サンプル１−４は常圧CVDによって成膜したリンドー
プの酸化膜（以下PSGと略す）／単結晶シリコン、 サンプル１−５は常圧CVDによって成膜したリンおよ
びボロンドープの酸化膜（以下BSPGと略す）／単結晶シ
リコン、 サンプル１−６はプラズマCVDによって成膜した窒化
膜（以下Ｐ−SiNと略す）／単結晶シリコン、 サンプル１−７は熱窒化膜（以下Ｔ−Sinと略す）／
単結晶シリコン、 サンプル１−８は減圧CVDによって成膜した窒化膜
（以下LP−SiNと略す）／単結晶シリコン、 サンプル１−９はECR装置によって成膜した窒化膜
（以下ECR−SiNと略す）／単結晶シリコンである。
さらに以下に示す第１の基体表面材料（18種類）と第
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−11〜１−179（注意：サンプル番号１−10、2
0、30、40、50、60、70、80、90、100、110、120、13
0、140、150、160、170、は欠番）を作成した。第１の
基体表面材料として単結晶シリコン（単結晶Si）、多結
晶シリコン（多結晶Si）、非晶質シリコン（非晶質S
i）、タングステン（Ｗ）、モリブデン（Mo）、タンタ
ル（Ta）、タングステンシリサイド（WSi）、チタンシ
リサイド（TiSi）、アルミニウム（Al）、アルミニウム
シリコン（Al−Si）、チタンアルミニウム（Al−Ti）、
チタンナイトライド（Ti−Ｎ）、銅（Cu）、アルミニウ
ムシリコン銅（Al−Si−Cu）、アルミニウムパラジウム
（Al−Pd）、チタン（Ti）、モリブデンシリサイド（Mo
−Si）、タンタルシリサイド（Ta−Si）を使用した。第
２の基体表面材料としてはＴ−SiO2,SiO2,BSG,PSG,BPS
G,P−SiN,T−SiN,LP−SiN,ECR−SiNである。以上のよう
な全サンプルについても上述したサンプル１−１に匹敵
する良好なAl膜を形成することができた。
次に、以上のようにAlを選択堆積させた基体に上述し
たスパッタリング法により非選択的にAlを堆積させてパ
ターニングした。
その結果、スパッタリング法によるAl膜と、開孔内の
選択堆積したAl膜とは、開孔内のAl膜の表面性がよいた
めに良好な電気的にも機械的にも耐久性の高いコンタク
ト状態となっていた。
実施例１ 第７図は本発明を適用したCMOSFETの模式的断面図，
第８図はその平面図である。このCMOSFETは、ｎ型の半
導体基板、例えばSi上にPMOSFET（P1）とNMOSFET（N1）
が形成されたものである。さらに詳しくは、PMOSFET（P
1）はゲート酸化膜6,ソース・ドレイン領域7,p型のゲー
トポリシリコン9,ポリシリコン９上に上述した選択堆積
によって形成されたAl−Si膜11,層間絶縁膜12および絶
縁膜12に開孔されたコンタクトホールを埋めて堆積され
たAl−Siからなるソース・ドレイン用電極13を有する。
同様にNMOSFET（N1）はｐ型埋込層2,ソースドレイン8,n
型のゲートポリシリコン10とその上に選択堆積されたAl
−Si膜11、ソース・ドレイン用電極13を有する。PMOSFE
TとNMOSFETは素子分離領域３によって電気的に分離され
ている。ポリシリコン９および11は連続した単一のポリ
シリコン層の一部であって、異なる導電型にドープさ
れ、ポリシリコンの全面にAl−Si膜11が選択堆積されて
いる。
なお、第８図において、14はソース・ドレイン電極の
コンタクト部分15はフィールド酸化膜３とトランジスタ
活性領域との境界を示す。ソース・ドレイン用電極14の
形成も上述した選択堆積法によることが好ましい。
次に第９図ないし第12図を参照して、第７図および第
８図に示したMOSFETの製造法を説明する。
まず、不純物濃度1014〜1016cm-3のｎ型基板１の所定
部分にB+イオンを1012〜1013cm-2のドーズ量で注入した
後、加熱温度1100〜1200℃の熱処理を行ってｐ型領域２
を形成した。次にLOCOS法によって素子分離領域３を形
成し、さらに厚さ100〜350Åのゲート酸化膜６を形成し
た（第９図）。さらに閾値電圧およびソース・ドレイン
間耐圧を制御するために常法に従ってイオン注入を行っ
た。
次にLPCVD法によって膜厚1,500〜4,500Åのポリシリ
コン層を堆積し、NMOSFETとなる部分をフォトレジスト
５で覆い、PMOSFET部分にのみB+イオンを1014〜３×10
15cm-2のドーズ量で注入した（第10図）。さらに、NMOS
FET部分のレジストを剥離し、PMOSFET側をフォトレジス
トで覆い、P+イオンを５×1014〜1016cm-2のドーズ量で
注入し（第11図）,900〜1,000℃の熱処理を行った。
次にポリシリコンのパターニングを行った後、ポリシ
リコン9,10の表面および側面を酸化し、PMOSFETのソー
ス・ドレイン領域７を形成するため、ドーズ量1015〜３
×1015cm-2のBF2 +イオンを注入し、次いでNMOSFETのソ
ース・ドレイン領域８を形成するためAs+イオンを1015
〜1016cm-2のドーズ量で注入した。このように、ソース
・ドレイン領域は自己整合的に形成される。その後、80
0〜1,000℃の熱処理を行い、さらに、ポリシリコン9,10
の表面の酸化膜をエッチバック法によって除去した（第
12図）。
このようにして処理された半導体基体上には、第12図
に示すようにポリシリコン層9,10と酸化膜とが共存す
る。先に述べたAl−CVD法のなかでもとりわけDMAHとSi2
H6および反応ガスとしての水素を用いたLPCVD法によっ
て、ポリシリコン9,10上にのみ、選択的にAl−Si膜を堆
積させて、ポリシリコンとAl−Siの多層膜を形成した。
次にCVD法によって層間絶縁膜12を堆積し、MOSFETの
ソース・ドレイン領域上にコンタクトホールを開孔し、
堆積選択法によってコンタクトホール内にAl−Si13を堆
積して第７図に示したCMOSFETを作製した。第７図の構
造の上に更に第２の層間絶縁膜を形成し、多層配線を行
うことができる。その場合、第２の絶縁膜にゲート金属
電極11またはソース・ドレイン電極13に達するスルーホ
ールを開孔し、選択堆積法によってスルーホール内をAl
−Si,Al等で充填し、先に述べた非選択的成長法，例え
ばスパッタ法，によって第２の層間絶縁膜に例えばAl−
Si膜を形成し、さらに常法に従ってパターニングした後
パッシベーション膜を形成すればよい。
このようにして作成したCMOSFETは第13図に示すよう
なインバータ回路とし利用できる。第13図においてPMOS
FETのゲート電極の下方部分はｐ型のポリシリコン,NMOS
FETのゲート電極の下方部分はｎ型のポリシリコンであ
る。ポリシリコンを電極に用いる場合、pn接合がポリシ
リコン中に形成されるためこれを配線として用いること
などは従来考えられなかったが、本実施例のようにポリ
シリコン上に選択的に金属としてのAl−Siが堆積してい
るので例えばCMOSの共通ゲートのような配線として使用
できるようになった。
第13図のPMOSFETとNMOSFETのゲート配線部分G1の断面
図は第14図のようになる。本実施例においては、ポリシ
リコン中のｐ型領域９とｎ型領域10を接触させている
が、第15図のように、ｐ型領域９とｎ型領域10間に不純
物をドープしない領域16（ｉ領域）を形成してもよい。
さらに、上述したAl−Si選択堆積法ではシリコン以外
にもWSi2,MoSi2,TiSi2,TaSi2等のシリサイド上にもAl−
Siが選択堆積できるので、第16図のようにポリシリコン
9,10の上にシリサイド17を形成し、さらにAl−Si膜11を
その上に選択堆積さてて配線を形成することも可能であ
る。
また、本実施例において、ポリシリコン中へのイオン
注入と、MOSFETのソースドレイン形成のためのイオン注
入は別工程で行った例を示したが、同一工程で行うこと
も可能である。
さらに、MOSFETのソース，ドレインの引出し電極にゲ
ート電極と同様にポリシリコンとAl−Siの多層膜を使用
することも可能である。
比較のため、第17図に従来法で作成したCMOSFETの平
面図を示す。PMOS（P1）側およびNMOS（N1）側にそれぞ
れｐ型およびｎ型にドープされたゲートポリシリコン10
9および110が形成され、層間絶縁膜に開口されたスルー
ホールに設けられたコンタクト114を介して上層のAl層1
13と接続された構造である。このような従来例では、ポ
リシリコン層の厚さを4000Å，配線長を10μm,配線幅を
２μｍとした場合50〜200Ωの配線抵抗を生じた。一
方、本発明によってポリシリコン層をの厚さ2,000Å,Al
−Si（またはAl）層を4,000Åとすると、配線抵抗は１
Ω以下となり、大幅に低減できる。従って、CMOSインバ
ータのスイッチング速度を大幅に向上させることができ
る。さらに、本発明においては、異なる導電型の部分を
含んでい単一のポリシリコン上に直接Al−Siを堆積して
いるので、第17図に示した従来例と異なって、Al−Siと
ポリシリコンとの接続部分が不要となる。従って回路の
レイアウト上で余分な面積を削減できる。又、これによ
り歩留りを低下させることがない。さらに、回路上でn+
ポリシリコンとp+ポリシリコンとを自由に接続できるの
で設計の自由度が大幅に向上する。これは、回路性能の
向上、開発期間の短縮に寄与する。
実施例２ 第18図は本発明を適用したバイポーラトランジスタの
一例を示す模式図断面図であり、第19図はその平面図で
ある。
この実施例は例えばSi単結晶からなる半導体基板31上
にnpnトランジスタN2とpnpトランジスタP2とが形成され
たものである。より詳しくは、基板31上にn+埋込層32,p
+埋込層33が形成され、npnトランジスタ（N2）はｎ型エ
ピタキシャル層34の開孔に設けられたコレクタ引出しの
ためのｎ型層36,n型エピタキシャル層34上のベース層38
Aを具えている。さらに酸化膜37を開孔して、エミッタ
電極として、ポリシリコン40,その上に形成されたAl−S
i膜42があり、コレクタ，ベース用Al−Si電極44が設け
られている。電極44は層間絶縁膜43上の配線と接続され
ている。ポリシリコン40の下部には拡散層40Aが形成さ
れている。同様にpnpトランジスタ（P2）はコレクタ領
域35,コレクタコンタクト38B,ベース層39,エミッタ電極
としてポリシリコン41,その上に選択的に堆積されたAl
−Si層42を有する。更にコレクタ，ベース用Al−Si電極
44,拡散層41Aを有する。npnトランジスタN2とpnpトラン
ジスタP2とは素子分離領域であるｐ型領域35Aによって
電気的に分離されている。なお、第19図において、43お
よび44はそれぞれnpnおよびpnpトランジスタのアイソレ
ーションを示し、45および46はそれぞれのトランジスタ
のエミッタ電極のコンタクト部分を示す。
次に第20図〜第25図を参照して本実施例の製造方法に
ついて説明する。
不純物濃度1014〜1016cm-3のｐ型Si基板31に、常法に
よってｎ型埋込層32およｐ型埋込層33を形成した。次に
npnトランジスタのコレクタ領域としてエピタキシャル
成長法によって、不純物濃度1015〜1016cm-3,厚さ１〜
５μｍのｎ型エピタキシャル層34を堆積した（第20
図）。
次に、pnpトランジスタのコレクタ領域35および素子
分離領域35Aとなるｐ型領域をドーズ量1012〜1013cm-2
のB+イオンの注入によって形成した。次にpnpトランジ
スタのコレクタ抵抗を小さくする目的で、ドーズ量1015
〜1016cm-2のP+イオンを注入し、コレクタ引出しのｎ層
36を形成した。ついで、LOCOS法によって厚い酸化膜37
を形成した（第21図）。
次にnpnトランジスタのベース領域38Aおよびpnpトラ
ンジスタのコレクタコンタクト38BをB+イオンを1013〜1
014cm-2のドーズ量で注入して形成し、同様にpnpトラン
ジスタのベース領域39をP+のイオンを注入（ドーズ量10
13〜1014cm-2）によって形成した。npnトランジスタお
よびpnpトランジスタのそれぞれのエミッタ部分の酸化
膜を開孔した後、ポリシリコン51を堆積し、npnトラン
ジスタ部分をフォトレジスト52で覆い、pnpトランジス
タ部分のポリシリコンにドーズ量５×1014〜５×1015cm
-2のB+イオンを注入した（第22図）。
次にnpnトランジスタ部分のレジストを剥離し、pnpト
ランジスタ部分をフォトレジスト52で覆い、npnトラン
ジスタ部分のポリシリコンにAs+イオン1015〜1016cm-2
のドーズ量で注入し、900〜1,000℃の熱処理を行い、ポ
リシリコン中の不純物を半導体基板に拡散させた（第23
図）。
ついで、ポリシリコンをパターニングを行ってnpnト
ランジスタのエミッタ電極用ポリシリコン40およびpnp
トランジスタのエミッタ電極用ポリシリコン41を形成し
た（第24図）。
さらにポリシリコン40,41上に前述したAl−CVD法によ
る選択的堆積法として、DMAHのガスとSi2H6とH2とを用
いて基体表面を270℃に保持してCVD法によりAl−Si膜42
を選択的に堆積した（第25図）。
その後、CVD法によって層間絶縁膜43を堆積し、コレ
クタおよびベース上にコンタクトホールを開口し電極と
してのエミッタ電極用Al−Si膜42と同様にAl−Si層44を
選択的に堆積して、第18図に示したバイポーラトランジ
スタを作製した。第18図の構造において、絶縁膜43上に
スパッタリング等の非選択的堆積によってAl−Si膜を堆
積し、パターニングして、電極44と接続する配線を形成
することも可能であり、同様にしてAl−Si膜42と接続す
る多層配線を形成することも可能である。
このようにして作成したバイポーラは第26図に示すよ
うなバッファ回路として利用できる。
第26図においてPNPトランジスタのエミッタ部分には
ｐ型のポリシリコンとAl−Siの堆積膜、NPNトランジス
タのエミッタ部分はｎ型のポリシリコンとAl−Siの積層
膜である。本実施例においてはポリシリコンとAl−Siと
の積層をバイポーラトランジスタのエミッタ部分に用い
たが、コレクタ電極取り出し部に並用しても問題ない。
また第１実施例で記述したようにｐ型領域とｎ型領域
の境界部分のポリシリコンとAl−Si膜の関係は第14図，
第15図および第16図に示した構造の何れでもよい。
比較のため、第27図に従来法で作製した同様の構造が
バイポーラトランジスタを示す。npnトランジスタ（N
2）はn+コレクタ136,p型ベース138,n+エミッタコンタク
ト145およびn+ポリシリコン140を有する。一方pnpトラ
ンジスタP2はp+コレクタ138A,n型ベース139,p+エミッタ
コンタクト146およびp+ポリシリコン141を有し、ポリシ
リコン140および141は層間絶縁膜に設けられたスルーホ
ールに設けられたコンタクト147を介して上層のAl配線1
42に接続されている。第19図の実施例と第27図を比較す
ると明らかなように、従来法ではポリシリコン配線部が
長く抵抗が高い。それに対し、本発明によれば、ポリシ
リコン上にAl−Siを堆積しているので、抵抗値を低下で
き、従って、このバイポーラトランジスタを例えばイン
バータ回路に使用してスイッチング速度を大幅に向上す
ることができる。また実施例１で説明したのと同様に集
積度の向上および回路設計上の自由度の向上を図ること
ができる。
これまでの実施例では、ポリシリコン上にAl−Si膜を
選択的に堆積させた例について説明した。しかし、ポリ
シリコンにレーザーアニーリングまたは電子ビームアニ
ーリング等を施して単結晶化し、その上にAl−Si膜をそ
の上に選択的に堆積することもできる。単結晶シリコン
上にはより結晶性の良いAl−Si膜が成長するのでマイグ
レーション耐性をより一層高めることができる。
さらに、Al又はAlを主成分とする金属以外の例として
は、ビスアセチルアセトナト銅またはビスジビバロイル
メタナト銅とH2を用いてCu膜を、Mo（CH3）６またはMo
（CO）６を用いてMo膜を、Ｗ（CH3）６を用いてＷ膜を
それぞれシリコン上に選択的に堆積させ、さらにはそれ
らの合金膜をシリコン上に堆積させて、上述した実施例
と同様の効果を得ることができる。
さらに、上述した第１および第２の実施例を組合せ
て、バイポーラトランジスタとMOSFETを同一基板上に形
成することも可能である。
〔発明の効果〕
以上説明したように本発明によれば異なる導電型の不
純物をシリコン層、例えばポリシリコンにドープし、そ
の上に選択的に金属膜を堆積することによって配線抵抗
を低減でき、相補型の回路といえども整合性よく作成で
きる効果がある。
また、ポリシリコンをコンタクトと配線に共通化して
使用できるので、歩留りを上げセルサイズを小さくし、
集積度を高めることができる。
さらに、回路上でn+ポリシリコンとp+ポリシリコンと
を自由に接続できるので設計の自由度が大幅に向上す
る。このことは、回路性能の向上、開発期間の短縮に寄
与するものである。
【図面の簡単な説明】
第１図は本発明を説明するための模式図、 第２図〜第５図は本発明による半導体回路装置の製造方
法を適用するに好ましい製造装置の一例を示す図、 第６図は本発明による半導体回路装置の製造方法による
第１層配線層形成の様子を説明する為の模式的斜視図、 第７図および第８図は本発明の一実施例としてのCMOSFE
Tの模式的断面図および平面図、 第９図ないし第12図はその製造方法を説明する模式的断
面図、 第13図は本発明を適用したインバータ回路図、 第14図ないし第16図は本発明による積層構造の形態を示
す図、 第17図は従来法によるCMOSFETの平面図、 第18図および第19図は本発明を適用したバイポーラトラ
ンジスタの模式的断面図および平面図、 第20図ないし第25図はその製造方法を説明する模式的断
面図、 第26図は本発明を適用したバッファ回路図、 第27図は従来法によるバイポーラトランジスタの平面図
である。 １……半導体基板、 ２……ｐ型領域、 ３……素子分離のための厚い酸化膜、 ４……ポリシリコン、 ５……レジスト、 ６……ゲート酸化膜、 ７……PMOSFETのソースドレイン領域、 ８……NMOSFETのソースドレイン領域、 ９……ｐ型のポリシリコンゲート、 10……ｎ型のポリシリコンゲート、 11……Al−Si膜、 12……層間絶縁膜、 13……Al−Si電極、 16……ドープされていないポリシリコン部分、 17……シリサイド膜、 31……半導体基板、 32……ｎ型の埋込層、 33……ｐ型の埋込層、 34……ｎ型のエピタキシャル層、 35……ｐ型コレクタ領域、 35A……素子分離領域、 36……ｎ型領域、 37……酸化膜、 38A……npnトランジスタのベース領域、 38B……pnpトランジスタのコレクタコンタクト、 39……pnpトランジスタのベース領域、 40……npnトランジスタのエミッタとなるｎ型ポリシリ
コン、 41……pnpトランジスタのエミッタとなるｐ型ポリシリ
コン、 42……Al−Si膜、 43……層間絶縁膜、 44……Al−Si電極、 51……ポリシリコン、 52……レジスト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 繁幸 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭56−46558（ＪＰ，Ａ) 特開 昭63−33569（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】基体表面の絶縁層表面上に、直接またはｉ
    型半導体層を介して隣接して並置されるように、Ｐ型お
    よびＮ型の半導体層を形成し、前記Ｐ型およびＮ型の半
    導体層上に、該Ｐ型およびＮ型の半導体層同士を接続す
    るように、金属層を形成する工程を含む、前記Ｐ型およ
    びＮ型の半導体層と前記金属層との積層体からなる電極
    配線を有する半導体装置の製造方法において、 前記金属層の形成工程はパターニングされた前記Ｐ型お
    よびＮ型の半導体層上に、少なくともアルキルアルミニ
    ウムハイドライドと水素とを用いたCVD法によってアル
    ミニウムまたはアルミニウムを主成分とする金属を選択
    的に堆積することを特徴とする半導体装置の製造方法。
  2. 【請求項２】基体表面の絶縁層表面上に、直接またはｉ
    型半導体層を介して隣接して並置されるように、Ｐ型お
    よびＮ型の半導体層を形成し、前記Ｐ型およびＮ型の半
    導体層上に、該Ｐ型およびＮ型の半導体層同士を接続す
    るように、金属層を形成する工程を含む、前記Ｐ型およ
    びＮ型の半導体層と前記金属層との積層体からなる電極
    配線を有する半導体装置の製造方法において、 前記金属層の形成工程はパターニングされた前記Ｐ型お
    よびＮ型の半導体層上に、ジメチルアルミニウムハイド
    ライドと水素ガスを用いたCVD法によってアルミニウム
    を選択的に堆積させることを特徴とする半導体装置の製
    造方法。
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