DE19734728C1 - Integrierte Schaltungsanordnung mit mindestens zwei unterschiedlich dotierten Gebieten, die elektrisch miteinander verbunden sind, und Verfahren zu deren Herstellung - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung mit zwei un­ terschiedlich dotierten miteinander verbundenen Gebieten, bei deren Herstellung ein Austausch von Dotierstoffen durch Dif­ fusion zwischen den Gebieten vermieden wird.

Bei bestimmten Schaltungsanordnungen, z. B. einem Inverter, müssen eine erste Gateelektrode eines ersten Transistors und eine zweite Gateelektrode eines zweiten Transistors elek­ trisch miteinander verbunden werden. Wird die elektrische Verbindung dadurch hergestellt, daß die beiden Gateelektroden in einem Bereich aneinander angrenzen, so hat sie einen nach­ teiligen großen elektrischen Widerstand. Sind die Gateelek­ troden zudem von entgegengesetzten Leitfähigkeitstypen do­ tiert, so bildet sich in diesem Bereich eine unerwünschte Di­ ode aus. Diese Probleme treten generell bei Schaltungsanord­ nungen auf, bei denen zwei unterschiedlich dotierte Gebiete elektrisch miteinander verbunden werden.

Um den elektrischen Widerstand zu verringern und gegebenen­ falls die Diode zu überbrücken, kann eine niederohmige Struk­ tur aus Silizid gebildet werden, die die erste Gateelektrode und die zweite Gateelektrode überlappt. Nachteilig ist dabei allerdings, daß bei Temperaturbelastungen von Prozeßschrit­ ten, die nach der Silizidbildung folgen, wie z. B. das Ver­ fließen eines Zwischenoxids, Dotierstoffe zwischen den beiden Gateelektroden über den schnellen Diffusionspfad des Silizi­ des ausgetauscht werden. Dies führt bei unterschiedlicher Do­ tierung hinsichtlich Dotierstoffkonzentration und/oder Leit­ fähigkeitstyp zu veränderten Dotierungen der Gateelektroden und damit zur ungewollten Veränderung von Transistoreigen­ schaften (siehe z. B. H. Hayashida, Dopant Redistribution in Dual Gate W-Polycide CMOS and its Improvement by RTA, 1989 Symposium on VLSI-Technology, Digest of Technical Papers, Seiten 29,30, May 1989 und C. Chu, IEEE Transactions on Electron Devices, Vol. 39, No. 10, Oct. 1992).

Alternativ kann jede Gateelektrode mit einem elektrischen Kontakt versehen werden. Die elektrische Verbindung wird über eine Metallbahn hergestellt, die an jeden Kontakt angrenzt. Nachteilig ist der dadurch entstehende hohe Platzbedarf pro Transistor, da eine Ebene, in der sich die beiden Gateelek­ troden befinden, als Verdrahtungsebene ungenutzt bleibt.

In US 5 438 214 ist eine integrierte Schaltungsanordnung be­ schrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Gateelektroden eines NMOS- Transistors und eines PMOS-Transistors elektrisch miteinander verbunden sind. Über den beiden Gateelektroden, die nicht an einander angrenzen, ist eine metallische Schicht angeordnet, die die beiden Gateelektroden elektrisch miteinander verbin­ det.

In US 5 355 010 ist eine integrierte Schaltungsanordnung be­ schrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Gateelektroden eines PMOS- Transistors eines NMOS-Transistors elektrisch miteinander verbunden sind. Über den beiden Gateelektroden, die aneinan­ der angrenzen, ist eine Silizidschicht angeordnet, die homo­ gen p-dotiert ist.

In US 5 294 822 ist eine integrierte Schaltungsanordnung be­ schrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Source/Drain-Gebiete eines NMOS- Transistors und eines PMOS-Transistors elektrisch miteinander verbunden sind. Über den beiden Source/Drain-Gebieten ist ei­ ne Schicht aus Polysilizium angeordnet. Zwei Hälften der Schicht aus Polysilizium sind von zueinander entgegengesetz­ ten Leitfähigkeitstypen dotiert. Der Leitfähigkeitstyp jeder Hälfte entspricht dem Leitfähigkeitstyp desjenigen Sour­ ce/Drain-Gebiets, an dem die Hälfte angrenzt. Über der Schicht aus Polysilizium ist eine Silizidschicht angeordnet.

In US 5 633 523 ist eine integrierte Schaltungsanordnung be­ schrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Gateelektroden eines PMOS- Transistors und eines NMOS-Transistors elektrisch miteinander verbunden sind. Die beiden Gateelektroden grenzen aneinander an. Über den Gateelektroden ist eine Silizidschicht angeord­ net, die im Bereich, in dem die beiden Gateelektroden anein­ ander angrenzen, besonders dünn ist. Die Dicke der Silizid­ schicht in diesem Bereich ist kleiner als die Größe eines Si­ lizidkristalliten, um Diffusion von Dotierstoff zwischen den beiden Gateelektroden zu verringern.

In der europäischen Patentanmeldung 0 098 737 A2 ist eine in­ tegrierte Schaltungsanordnung beschrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Ga­ teelektroden eines NMOS-Transistors und eines PMOS- Transistors miteinander verbunden sind. Die Gateelektroden grenzen aneinander an. In einem Bereich, in dem die Gateelek­ troden aneinander angrenzen, wird durch Silizierung eine Struktur aus Silizid erzeugt.

In der deutschen Patentanmeldung DE 41 21 051 A1 ist eine in­ tegrierte Schaltungsanordnung beschrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Ga­ teelektroden eines MNOS-Transistors und eines NMOS- Transistors elektrisch miteinander verbunden sind. Die beiden Gateelektrsden grenzen aneinander an. Mindestens über dem Be­ reich, in dein die Gateelektroden aneinander angrenzen, ist eine durchgängige Silizidschicht angeordnet.

In der deutschen Patentschrift DE 195 35 629 C1 wird ein Verfahren zur Herstellung einer integrierten Schaltungsanord­ nung beschrieben, bei dem zur Herstellung zweier von zueinan­ der entgegengesetzten Leitfähigkeitstypen dotierter Gateelek­ troden eines PMOS-Transistors eines NMOS-Transistors eine Si­ liziumschicht abgeschieden und so strukturiert wird, daß sie getrennte Teilgebiete umfaßt, die nachfolgend unterschiedlich dotiert werden. Durch ganzflächige Abscheidung einer elek­ trisch leitfähigen Schicht und gemeinsame Strukturierung der elektrisch leitfähigen Schicht und der strukturierten Silizi­ umschicht werden die Gateelektroden und eine Metallisie­ rungsebene, über die die Gateelektroden elektrisch verbunden werden, gebildet.

In US-4 041 518 ist eine integrierte Schaltungsanordnung be­ schrieben, bei der zwei von zueinander entgegengesetzten Leitfähigkeitstypen dotierte Source/Drain-Gebiete eines NMOS- FET und eines PMOS-Transistors elektrisch miteinander verbun­ den sind. Die beiden Source/Drain-Gebiete werden jeweils von einer Struktur kontaktiert, die vom selben Leitfähigkeitstyp dotiert ist wie das Source/Drain-Gebiet, das sie kontaktiert. Die beiden Strukturen grenzen aneinander an. Im Bereich, in dem die beiden Strukturen aneinander angrenzen, ist ein Kon­ takt aus Aluminium angeordnet.

Der Erfindung liegt das Problem zugrunde, eine integrierte Schaltungsanordnung mit erhöhter Packungsdichte und minde­ stens zwei unterschiedlich dotierten Gebieten, die miteinan­ der verbunden sind, anzugeben, bei der die Diffusion der Do­ tierstoffe zwischen den beiden Gebieten bei der Herstellung der Schaltungsanordnung verhindert werden kann. Ferner soll ein Herstellungsverfahren für eine solche Schaltungsanordnung angegeben werden.

Dieses Problem wird gelöst durch eine Schaltungsanordnung ge­ mäß Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß Anspruch 7. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.

In einer erfindungsgemäßen Schaltungsanordnung sind nieder­ ohmige Strukturen jeweils an einem Gebiet angeordnet. Die niederohmigen Strukturen grenzen nicht aneinander an. Die elektrische Verbindung zwischen zwei Gebieten wird über einen Metallkontakt hergestellt, der nach Erzeugung eines Zwi­ schenoxids gebildet wird. Da nach Erzeugung des Metallkontak­ tes keine Prozeßschritte mit hohen Temperaturen mehr durchge­ führt werden müssen, wird eine Diffusion der Dotierstoffe zwischen den beiden Gebieten verhindert. Da die niederohmigen Strukturen nicht aneinander angrenzen, findet in vorhergehen­ den Prozeßschritten ebenfalls keine Diffusion der Dotierstof­ fe statt.

Es liegt im Rahmen der Erfindung, daß die beiden Gebiete nicht aneinander angrenzen. Ist ein Abstand zwischen den bei­ den Gebieten gering, und sind die Gebiete über eine die bei­ den Gebiete überlappende elektrische Verbindung miteinander verbunden, so kann bei hohen Temperaturen eine Diffusion der Dotierstoffe über die Verbindung stattfinden.

Es ist vorteilhaft, zur Erzeugung der niederohmigen Struktu­ ren vorher in einem ersten Bereich eine schützende Struktur zu erzeugen. Der erste Bereich überlappt die beiden Gebiete. Anschließend wird Metall abgeschieden und selektiv siliziert, wodurch im ersten Bereich kein Silizid entsteht. Dadurch ent­ stehen zwei voneinander getrennte niederohmige Strukturen. Der Metallkontakt wird in einem späteren Prozeßschritt in ei­ nem Bereich erzeugt, der den ersten Bereich und die niede­ rohmigen Strukturen überlappt.

Sind die Längen der Gebiete besonders groß, so können zur Verbesserung der elektrischen Verbindung mehrere gleichartige Metallkontakte erzeugt werden. Statt wenigen großen Metall­ kontakten ist es vorteilhaft mehrere kleine Metallkontakte zu erzeugen, da sonst beim chemisch-mechanischen Polieren des Metalls aus dem die Metallkontakte hergestellt werden, eine Oberfläche des Metallkontaktes nicht eben wird. Dieser Effekt wird als "Dishing" bezeichnet.

Da auch eine Diffusion der Dotierstoffe ohne einen schnellen Diffusionspfad direkt zwischen den beiden aneinander angren­ zenden Gebieten stattfindet, ist es vorteilhaft, bei beson­ ders langen Gebieten die Gebiete so zu erzeugen, daß inner­ halb des ersten Bereichs die Gebiete in zweiten Bereichen nicht aneinander angrenzen.

Um das Ätzen einer Vertiefung in dem Zwischenoxid für den Me­ tallkontakt durch einen Ätzstop zu beenden, ist es vorteil­ haft, wenn die beiden Gebiete unterhalb des zu erzeugenden Metallkontaktes aneinander angrenzen. Die beiden Gebiete die­ nen als Ätzstop, da das Zwischenoxid selektiv zum Material der beiden Gebiete geätzt werden kann.

Gleichzeitig mit dem Metallkontakt können auch Kontakte für weitere Gebiete erzeugt werden. Um eine vollständige Auffül­ lung der dazu erzeugten Vertiefungen zu gewährleisten, ist es vorteilhaft, wenn entweder die Breite oder die Länge der Ver­ tiefungen gleich groß sind. Darüber hinaus ist es vorteilhaft, wenn Flächen der Vertiefungen in etwa übereinstimmen, da die Ätzrate von der Größe der Flächen abhängt. Eine gleiche Ätz­ rate ist insbesondere dann wichtig, wenn die beiden Gebiete und/oder die weiteren Gebiete flach sind, da wegen der endli­ chen Selektivität des Ätzprozesses sonst die beiden Gebiete oder die weiteren Gebiete durchätzt werden können.

Der Metallkontakt kann auch zur Kontaktierung der beiden Ge­ biete mit anderen Elementen der Schaltungsanordnung dienen.

Die Erfindung bezieht sich insbesondere auf eine integrierte Schaltungsanordnung mit mindestens zwei MOS-Transistoren, de­ ren Gateelektroden die beiden Gebiete sind. Die weiteren Ge­ biete sind in diesem Fall z. B. Source/Drain-Gebiete der bei­ den MOS-Transistoren. Alternativ können die beiden Gebiete jeweils ein Source/Drain-Gebiet, ein Abschluß von Sour­ ce/Drain-Gebieten, ein Anschluß von Bipolartransitoren und/oder eine Gateelektrode sein. Die Anschlüsse enthalten oft dotiertes Polysilizium. Die zwei MOS-Transistoren können z. B. planare und/oder vertikale Transistoren sein.

Im folgenden wird die Erfindung anhand der Ausführungsbei­ spiele, die in den Figuren dargestellt sind, näher erläutert.

Fig. 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem in oder über einer Schicht des Substrats eine isolie­ rende Struktur, zwei MOS-Transistoren mit Source/Drain Gebie­ ten (in dieser Figur nicht sichtbar), Gatedielektrikum und Gateelektroden, eine schützende Struktur und niederohmige Strukturen erzeugt wurden. Das Getedielektrikum wurde auf ei­ ner Oberfläche des Substrats aufgewachsen.

Fig. 2 zeigt den Querschnitt aus Fig. 1, nachdem ein Zwi­ schenoxid, ein Metallkontakt und Kontakte (in dieser Figur nicht sichtbar) erzeugt wurden.

Fig. 3 zeigt eine Aufsicht auf das erste Substrat aus Fig. 2. Das Zwischenoxid ist nicht dargestellt. Der Metallkontakt überlappt einen ersten Bereich.

Fig. 4 zeigt eine Aufsicht auf ein zweites Substrat, nachdem eine isolierende Struktur, zwei MOS-Transistoren mit Sour­ ce/Drain Gebieten, Gatedielektrikum und Gateelektroden, nie­ derohmige Strukturen, ein Zwischenoxid (in dieser Figur nicht dargestellt), einen ersten Bereich überlappende Metallkontak­ te und Kontakte erzeugt wurden.

Fig. 5 zeigt eine Aufsicht auf ein drittes Substrat, nachdem eine isolierende Struktur, zwei MOS-Transistoren mit Sour­ ce/Drain Gebieten, Gatedielektrikum und Gateelektroden, nie­ derohmige Strukturen, ein Zwischenoxid (in dieser Figur nicht dargestellt), einen ersten Bereich überlappende, nicht an zweite Bereiche angrenzende Metallkontakte und Kontakte er­ zeugt wurden.

In einem ersten Ausführungsbeispiel verlaufen parallel zu ei­ ner Oberfläche O eines ersten Substrats 1 aus Silizium eine x-Achse x und eine y-Achse y (s. Fig. 1). Die x-Achse x ver­ läuft senkrecht zur y-Achse y.

An der Oberfläche O sind zwei zueinander komplementäre, planare Transistoren angeordnet. Ihre Herstellung erfolgt z. B. nach dem Stand der Technik. Dazu wird in einer Schicht S des Substrats 1 eine isolierende Struktur I gebildet, die die zu erzeugenden Transistoren voneinander isoliert. Die isolierende Struktur I umgibt Source/Drain-Gebiete S/D der Transistoren und ist zwischen den Source/Drain-Gebieten S/D bezüglich der x-Achse x ca. 1 µm lang. Auf der Oberfläche O wird ein Gatedielektrikum Gd erzeugt. Über dem Gatedielektri­ kum Gd wird aneinander angrenzend eine erste Gateelektrode Ga1 und eine zweite Gateelektrode Ga2 erzeugt (s. Fig. 1). Eine Grenzlinie zwischen der ersten Gateelektrode Ga1 und der zweiten Gateelektrode Ga2 verläuft parallel zur y-Achse y entlang einem Teil einer Mittellinie der isolierenden Struk­ tur I. Mit Hilfe einer Maske werden die erste Gateelektrode Ga1, die zweite Gateelektrode Ga2 und das Gatedielektrikum Gd strukturiert. Anschließend werden die erste Gateelektrode Ga1 mit Hilfe einer Maske mit Dotierstoff von einem ersten Leit­ fähigkeitstyp und die zweite Gateelektrode Ga2 mit Hilfe ei­ ner Maske mit Dotierstoff von einem zweiten, zum ersten Leit­ fähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert. Gleichzeitig werden auch die Source/Drain-Gebiete S/D implan­ tiert. An senkrecht zur Oberfläche O verlaufende Flächen der ersten Gateelektrode Ga1 und der zweiten Gateelektrode Ga2 werden durch Abscheidung und Rückätzen von SiO₂ Spacer (nicht dargestellt) erzeugt.

Anschließend wird eine schützende Struktur Ss durch Abschei­ den von SiO₂ in einer Dicke von 70 nm und Ätzen mit Hilfe ei­ ner ersten Maske (nicht dargestellt) erzeugt (s. Fig. 1). Die schützende Struktur Ss bedeckt einen ersten Bereich B1, der die erste Gateelektrode Ga1 und die zweite Gateelektrode Ga2 im Bereich der Grenzlinie überlappt. Die schützende Struktur Ss ist bezüglich der y-Achse y ca. 0.6 µm breit und bezüglich der x-Achse x ca. 0.3 µm lang.

Anschließend wird Titan in einer Dicke von 40 nm abgeschieden und selektiv siliziert. Dadurch entstehen an einer freilie­ genden Oberfläche der ersten Gateelektrode Ga1 eine erste niederohmige Struktur St1 und an einer freiliegenden Oberflä­ che der zweiten Gateelektrode Ga2 eine zweite niederohmige Struktur St2. Die Spacer verhindern eine Silizidbildung an den senkrecht zur Oberfläche O verlaufenden Flächen der er­ sten Gateelektrode Ga1 und der zweiten Gateelektrode Ga2 und damit einen Kurzschluß mit den Source/Drain-Gebieten S/D. Im ersten Bereich B1 findet keine Silizidbildung statt, da dort die schützende Struktur Ss die Oberfläche O schützt. Metall, das bei der Silizidbildung nicht reagiert hat, wird mit z. B. zunächst H₂O₂/H₂O, dann NH₄OH/H₂O₂/H₂O und dann wieder H₂O₂/H₂O entfernt (s. Fig. 1). Die erste niederohmige Struk­ tur St1 und die zweite niederohmige Struktur St2 grenzen nicht aneinander an.

Anschließend wird ein Zwischenoxid Z erzeugt, indem ca. 150 nm undotiertes SiO₂ in einem CVD-Verfahren und 1600 nm Borphos­ phorsilikatglas abgeschieden und nach einem Temperschritt durch ein chemisch-mechanisches Polieren planarisiert wird (s. Fig. 2).

Anschließend werden mit Hilfe einer zweiten Maske (nicht dar­ gestellt) Vertiefungen geätzt, bis Teile der Source/Drain- Gebiete S/D, ein Teil der ersten Gateelektrode Ga1 und ein Teil der zweiten Gateelektrode Ga2 freigelegt werden. Zur Er­ zeugung eines Metallkontaktes K, der die erste Gateelektrode Ga1 mit der zweiten Gateelektrode Ga2 elektrisch verbindet, und von Kontakten K* der Source/Drain-Gebiete S/D werden zu­ nächst 45 nm Titan, dann 100 nm Titannitrid und dann 650 nm Wolfram abgeschieden und ganzflächig plasmaunterstützt zu­ rückgeätzt, bis das Zwischenoxid Z freigelegt wird. (s. Fig. 2). Dabei sind N₂/Ar/H₂/WF₆ als Ätzmittel geeignet. Der Me­ tallkontakt K überlappt den ersten Bereich B1 quer (s. Fig. 3). Um eine vollständige Auffüllung der Vertiefungen zu ge­ währleisten, stimmen eine Breite B entlang der y-Achse y des Metallkontaktes K und eine Breite B* entlang der y-Achse y der Kontakte K* im wesentlichen überein und betragen ca. 0.4 µm.

In einem zweiten Ausführungsbeispiel werden für ein zweites Substrat 1' Source/Drain-Gebiete S/D', eine isolierende Struktur, ein Gatedielektrikum, eine erste Gateelektrode Ga1', eine zweite Gateelektrode Ga2', eine schützende Struk­ tur, eine erste niederohmige Struktur St1', eine zweite nie­ derohmige Struktur St2' und ein Zwischenoxid gebildet. Die erste Gateelektrode Ga1', die zweite Gateelektrode Ga2' und die schützende Struktur sind im Vergleich zu der ersten Ga­ teelektrode Ga1, der zweiten Gateelektrode Ga2 und der schüt­ zenden Struktur des ersten Ausführungsbeispiels entlang der y-Achse y wesentlich länger (s. Fig. 4). Durch maskiertes Ät­ zen werden Vertiefungen für mehrere Metallkontakte K' sowie für Kontakte K*' der Source/Drain-Gebiete erzeugt. Analog wie im ersten Ausführungsbeispiel werden die Metallkontakte K' und die Kontakte K*' durch Abscheidung von 45 nm Titan, dann 100 nm Titannitrid und dann 650 nm Wolfram und ganzflächigem plasmaunterstütztem Rückätzen, bis das Zwischenoxid freige­ legt wird, erzeugt (s. Fig. 4).

In einem dritten Ausführungsbeispiel werden analog wie im er­ sten Ausführungsbeispiel für ein drittes Substrat 1'' Sour­ ce/Drain-Gebiete S/D'', eine isolierende Struktur, und ein Gatedielektrikum erzeugt. Eine erste Gateelektrode Ga1'' und eine zweite Gateelektrode Ga2'' werden durch Abscheiden von Polysilizium und anschließendem maskiertem Ätzen erzeugt, wo­ durch die erste Gateelektrode Ga1'' und die zweite Gateelek­ trode Ga2'' innerhalb eines zum zweiten Ausführungsbeispiel analogen ersten Bereichs B1'' in zweiten Bereichen B2'' nicht aneinander angrenzen.

Anschließend werden analog wie im zweiten Ausführungsbeispiel eine schützende Struktur, eine erste niederohmige Struktur St1'', eine zweite niederohmige Struktur St2'', ein Zwi­ schenoxid, Metallkontakte K'' und Kontakte K*'' erzeugt. Die Metallkontakte K'' sind zwischen den zweiten Bereichen B2'' angeordnet.

Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können die Abmessungen der beschriebenen Schichten, Gebiete, Bereiche, Strukturen und Kontakte an die jeweiligen Erforder­ nisse angepaßt werden.

Abgeschiedene Materialien, wie Wolfram oder Borsilikatglas, können sowohl rückgeätzt als auch chemisch-mechanisch poliert werden.

Claims (16)

1. Integrierte Schaltungsanordnung mit mindestens zwei unter­ schiedlich dotierten Gebieten, die elektrisch miteinander verbunden sind,

• - bei der ein erstes Gebiet (Ga1) mit einer ersten niede­ rohmigen Struktur (St1) versehen ist,
• - bei der ein zweites Gebiet (Ga2) mit einer zweiten niede­ rohmigen Struktur (St2) versehen ist,
• - bei der die erste niederohmige Struktur (St1) nicht an die zweite niederohmige Struktur (St2) angrenzt,
• - bei der die erste niederohmige Struktur (St1) mit der zwei­ ten niederohmigen Struktur (St2) über einen Metallkontakt (K) miteinander verbunden sind, der innerhalb eines Zwi­ schenoxids (Z) angeordnet ist.

2. Schaltungsanordnung nach Anspruch 1, bei der das erste Ge­ biet (Ga1) an das zweite Gebiet (Ga2) angrenzt.

3. Schaltungsanordnung nach Anspruch 1 oder 2,

• - bei der das erste Gebiet (Ga1) von einem ersten Leitfähig­ keitstyp dotiert ist,
• - bei der das zweite Gebiet (Ga2) von einem zweiten, zum er­ sten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert ist.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, bei der die erste niederohmige Struktur (St1) und die zweite niederohmige Struktur (St2) Silizid enthalten.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, bei der die erste niederohmige Struktur (St1') und die zweite niederohmige Struktur (St2') über mehrere Metallkontakte (K') miteinander verbunden sind.

6. Schaltungsanordnung nach Anspruch 5, bei der das erste Ge­ biet (Ga1'') und das zweite Gebiet (Ga2'') in zwischen den Metallkontakten (K'') angeordneten zweiten Bereichen (B2'') nicht aneinander angrenzen.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6,

• - bei der das erste Gebiet (Ga1) eine erste Gateelektrode (Ga1) eines ersten MOS-Transistors ist,
• - bei der das zweite Gebiet (Ga2) eine zweite Gateelektrode (Ga2) eines zweiten MOS-Transistors ist.

8. Verfahren zur Herstellung einer integrierten Schaltungsan­ ordnung mit mindestens zwei unterschiedlich dotierten Ge­ bieten, die elektrisch miteinander verbunden sind,

• - bei dem ein erstes Gebiet (Ga1) und ein zweites Gebiet (Ga2) erzeugt werden,
• - bei dem das erste Gebiet (Ga1) mit einer ersten niederohmi­ gen Struktur (St1) versehen wird,
• - bei dem das zweite Gebiet (Ga2) mit einer zweiten niede­ rohmigen Struktur (St2) versehen wird,
• - bei dem die erste niederohmige Struktur (St1) und die zwei­ te niederohmige Struktur (St2) so erzeugt werden, daß sie nicht aneinanderangrenzen,
• - bei der ein Zwischenoxid (Z) erzeugt wird,
• - bei dem nach Erzeugung des Zwischenoxids (Z) innerhalb des Zwischenoxids (Z) ein Metallkontakt (K) erzeugt wird, der mit der ersten niederohmigen Struktur (St1) und mit der zweiten niederohmigen Struktur (St2) überlappt.

9. Verfahren nach Anspruch 8, bei dem das erste Gebiet (Ga1) und das zweite Gebiet (Ga2) so erzeugt werden, daß sie an­ einander angrenzen.

10. Verfahren nach Anspruch 8 oder 9,

• - bei dem das erste Gebiet (Ga1) so erzeugt wird, daß es von einem ersten Leitfähigkeitstyp dotiert ist,
• - bei dem das zweite Gebiet (Ga2) so erzeugt wird, daß es von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetz­ ten Leitfähigkeitstyp dotiert ist.

11. Verfahren nach einem der Ansprüche 8 bis 10, bei dem die erste niederohmige Struktur (St1) und die zweite niede­ rohmige Struktur (St2) durch selektive Silizierung gebildet werden.

12. Verfahren nach einem der Ansprüche 8 bis 11,

• - bei dem mehrere Metallkontakte (K') erzeugt werden, die die erste niederohmige Struktur (St1') und die zweite niede­ rohmige Struktur (St2') miteinander verbinden.

13. Verfahren nach Anspruch 12, bei dem das erste Gebiet (Ga1'') und das zweite Gebiet (Ga2'') so erzeugt werden, daß sie innerhalb zweiter Bereiche (B2''), die zwischen den Metallkontakten (K'') angeordnet sind, nicht aneinander an­ grenzen.

14. Verfahren nach einem der Ansprüche 8 bis 13,

• - bei dem nach Erzeugung des ersten Gebiet (Ga1) und des zweiten Gebiet (Ga2) eine schützende Struktur (Ss) gebildet wird, die das erste Gebiet (Ga1) und das zweite Gebiet (Ga2) in einem ersten Bereich (B1) überlappt,
• - bei dem anschließend Metall abgeschieden und siliziert wird, wodurch die erste niederohmige Struktur (St1) und die zweite niederohmige Struktur (St2) entstehen,
• - bei dem nach der Erzeugung des Zwischenoxids (Z) mit Hilfe einer Maske geätzt wird, bis in einem Bereich, der den er­ sten Bereich (B1) überlappt, die erste niederohmige Struk­ tur (St1) und die zweite niederohmige Struktur (St2) frei­ gelegt werden,
• - bei dem anschließend leitendes Material abgeschieden wird, wodurch der Metallkontakt (K) entsteht.

15. Verfahren nach einem der Ansprüche 8 bis 14,

• - bei dem nach Erzeugung des Zwischenoxids (Z) für Kontakte (K*) von Source/Drain-Gebieten (S/D) und für den Metallkon­ takt (K) mit Hilfe einer Maske Vertiefungen geätzt werden,
• - bei dem durch Abscheiden und ganzflächiges Rückätzen oder chemisch-mechanisches Polieren von Metall der Metallkontakt (K) sowie die Kontakte (K*) entstehen,
• - bei dem die Kontakte (K*) und der Metallkontakt (K) so er­ zeugt werden, daß ihre Abmessungen entlang einer y-Achse (y), die parallel zu einer Oberfläche (O) eines Substrats (1) verläuft, im wesentlichen übereinstimmen.

16. Verfahren nach einem der Ansprüche 8 bis 15,

• - bei dem das erste Gebiet (Ga1) als erste Gateelektrode (Ga1) eines ersten MOS-Transistors erzeugt wird,
• - bei dem das zweite Gebiet (Ga2) als zweite Gateelektrode (Ga2) eines zweiten MOS-Transistors erzeugt wird.