JP2895167B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は各種電子機器に搭載されるメモリー、光電変
換装置、信号処理装置等の半導体集積回路装置に関し、
特に新規なコンタクト構造を有する半導体装置およびそ
の製造方法に関する。

［従来の技術］ 半導体装置の高速化、高集積化の要望に応えるため、
コンタクト構造の微細化が図られている。

第19図（ａ）は従来法によって形成されたコンタクト
構造を示す模式的断面である。ｐ型半導体基板101に形
成した酸化膜102にコンタクトホールを開孔し、露出さ
れた半導体基板および酸化膜に多結晶Si103を推積し、
不純物イオン（例えばｎ型とするためにはAs⁺イオン）
を注入する。その後、多結晶Si103内部の不純物イオン
を半導体基板101中に拡散させ、拡散領域（n⁺層）104を
形成する。このような工程によってコンタクトを自己整
合的にとることができる。多結晶Si103、酸化膜102を覆
って形成された層間絶縁膜105にスルーホールを開孔
し、Al配線106を堆積して第19図（ａ）に示したコンタ
クト構造が作成される。

［発明が解決しようとする課題］ しかしながら、上述した従来法には、以下に示すよう
な問題があった。すなわち、 １）コンタクトサイズが小さくなり、コンタクトホール
のアスペクト比が大きくなると、第19図（ｂ）に示すよ
うに、多結晶Si103はコンタクトホールを埋め尽くすこ
とができず、空隙部を生ずるようになる。従って、その
上に堆積されたAl配線と十分なオーミックコンタクトを
取ることができない。

２）上述した問題を避けるために、多結晶Siを酸化膜10
2上に延長して推積し、コンタクト領域から離れた延長
部でAlとのコンタクトをとると、多結晶Siが長くなり、
従って抵抗が増大する。

３）さらに上述した従来法では、フォトリソグラフィ工
程において、４枚のマスク、すなわち酸化膜102のコン
タクトホール開孔用、多結晶シリコンのパターニング
用、層間絶縁膜のスルーホール開孔用およびAl配線パタ
ーニング用マスクが必要であり、プロヤスが複雑化し、
製造コストが増加する。

従って、本発明の目的は、上述した従来の問題点を解
決し、微細なコンタクト構造及び低抵抗の配線構造を有
する半導体装置を提供することにある。

さらに本発明の他の目的は、微細なコンタクトを自己
整合に形成でき、コンタクトに使用した多結晶（もしく
は単結晶）Siのパターニングのみによって低抵抗配線を
実現し、従ってマスク枚数を減少して処理工程を削減で
き、さらに多結晶Siの膜厚およびその配線抵抗を考慮し
ないで配線設計の可能な半導体装置の製造方法を提供す
ることにある。

［課題を解決するための手段］ 本発明による半導体装置は、半導体基体に形成された
不純物拡散層上および該半導体基体の表面に形成された
絶縁膜上に設けられた前記半導体基体と同一主成分から
なる第１の配線層と、該第１の配線層の少なくとも上面
に選択CVD法により形成された金属からなる第２の配線
層と、を含む配線部を具え、前記第２の配線層がジメチ
ルアルミニウムハイドライドと水素とを用いた減圧CVD
法により堆積されたアルミニウムまたはアルミニウムを
主成分とする金属であることを特徴とする。

本発明による半導体装置の製造方法は、半導体基体に
形成された不純物拡散層上および該半導体基体の表面に
形成された絶縁膜上に設けられた配線部を具備する半導
体装置の製造方法において、前記絶縁膜に設けられた開
孔部により露出された該半導体基体の表面上および前記
絶縁膜の表面上に前記半導体基体と同じ主成分からなる
材料の層であって、不純物がドープされた第１の配線層
を形成する工程と、不純物を前記材料から前記半導体基
体に拡散させる工程と、前記第１の配線層の少なくとも
上面にアルキルアルミニウムハイドライドと水素とを用
いた減圧CVD法によって選択的にアルミニウムまたはア
ルミニウムを主成分とする金属を堆積して第２の配線層
を形成する工程を有することを特徴とする。

［作 用］ 本発明によれば半導体基体と同じ主成分からなる材料
としての単結晶Siもしくは多結晶Si上に選択的に金属と
してのAlを推積してコンタクト構造および配線構造を作
成する。したがって、微細なコンタクトおよび低抵抗の
配線を有する各種半導体装置を実現することができる。

［実施例］ 以下に本発明の好ましい実施態様例について説明す
る。

第１図（ａ）は本発明を適用した半導体装置の一部を
示す模式的断面図であり、第１図（ｂ）は図（ａ）のＡ
−Ａ′線に沿った断面図である。単結晶シリコンからな
る半導体基板101上に形成された酸化膜102にはコンタク
トホールが開孔され、Siを主成分とする多結晶層107が
コンタクトホール内および酸化膜102上に推積され、所
望の配線形状にパターニングされている。多結晶シリコ
ン107中の不純物を拡散した拡散層104が形成されてお
り、自己整合的にコンタクトがとられている。金属とし
てのAl108は多結晶Si107の表面を覆って選択的に推積さ
れ、積層構造の配線を形成している。

従って、本発明によれば、微小なコンタクトを自己整
合的に形成でき、配線抵抗を低下することができる。さ
らにAl層は多結晶Si上に選択的に推積されるのでマスク
の使用を必要とせず、工程を簡略化できる。第１図の構
造の上に、層間絶縁膜を設けて、Al層上にスルーホール
を開孔し、スルーホール内にAlを選択的に推積し、さら
に層間絶縁膜上に非選択的にAlを推積した後にパターニ
ングを行えば、平坦性がよい多層配線構造を得ることが
できる。

次に本発明に好ましく適用できる金属の選択的推積法
について説明する。以下の説明では選択的にコンタクト
ホールを埋めた後、スパッタ法により絶縁膜全面に金属
を堆積させてこれをパターニングして配線を形成する例
を中心にしてある。これはこの方法がいかに選択性に良
好でかつ堆積した金属が配線材料として優れているかを
説明するものであり、本発明はこの利点を最大限に利用
している。もちろん多層配線構造を得るために適宜以下
に説明する手法を組合せることができる。

（成膜方法） 本発明による電極配線の形成に好適な成膜方法につい
て以下に説明する。

この方法は、上述した構成の電極を形成する為に開孔
へ導電材料を埋め込むのに適した成膜方法であり、また
選択堆積を行うのに好適な方法である。

本発明に好適な成膜方法とは、アルキルアルミニウム
ハイドライドのガスと水素ガスとを用いて、電子供与性
の基体上に表面反応により堆積膜を形成するものであ
る。（以下、Al−CVD法と称する） 特に、原料ガスとしてモノメチルアルミニウムハイド
ライド（MMAH）またはジメチルアルミニウムハイドライ
ド（DMAH）を用い、反応ガスとしてH₂ガスを用い、これ
らの混合ガスの下で基体表面を加熱すれば良質のAl膜を
堆積することが出来る。ここで、Al選択堆積の際には直
接加熱または間接加熱により基体の表面温度をアルキル
アルミニウムハイドライドの分解温度以上450℃未満に
保持することが好ましく、より好ましくは260℃以上440
℃以下がよい。

基体を上記温度範囲になるべく加熱する方法としては
直接加熱と間接加熱とがあるが、特に直接加熱により基
体を上記温度に保持すれば高堆積速度で良質のAl膜を形
成することができる。例えば、Al膜形成時の基体表面温
度をより好ましい温度範囲である260℃〜440℃とした
時、300Å〜5000Å／分という抵抗加熱の場合よりも高
い堆積速度で良質な膜が得られるのである。このような
直接加熱（加熱手段からのエネルギーが直接基体に伝達
されて基体自体を加熱する）の方法としては、例えば、
ハロゲンランプ、キセノンランプ等によるランプ加熱が
あげられる。また、間接加熱の方法としては抵抗加熱が
あり、堆積膜を形成すべき基体を支持するための堆積膜
形成用の空間に配設された基体支持部材に設けられた発
熱体等を用いて行うことが出来る。

この方法により電子供与性の表面部分と非電子供与性
の表面部分とが共存する基体にCVD法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにAlの
単結晶が形成される。このAlは電極／配線材料として望
まれるあらゆる特性に優れたものとなる。即ち、ヒルロ
ックの発生確率の低減、アロイスパイク発生確率の低減
が達成されるのである。

これは、電子供与性の表面としての半導体や導電体か
らなる表面上に良質のAlを選択的に形成でき、且つその
Alが結晶性に優れているが故に下地のシリコン等との共
晶反応によるアロイスパイクの形成等がほとんどみられ
ないか極めて少ないものと考えらる。そして、半導体装
置の電極として採用した場合には従来考えられてきたAl
電極の概念を越えた従来技術では予想だにしなかった効
果が得られるのである。

以上のように電子供与性の表面例えば絶縁膜に形成さ
れ半導体基体表面が露出した開孔内に堆積されたAlは単
結晶構造となることを説明したが、このAl−CVD法によ
れば以下のようなAlを主成分とする金属膜をも選択的に
堆積でき、その膜質も優れた特性を示すのである。

たとえば、アルキルアルミニウムハイドライドのガス
と水素とに加えて SiH₄、Si₂H₆、Si₃H₈、Si（CH₃）_４、SiCl₄、SiH₂C
l₂、SiHCl₃等のSi原子を含むガスや、TiCl₄、TiBr₄、Ti
（CH₃）_４等のTi原子を含むガスや、 ビスアセチルアセトナト銅Cu（C₅H₇O₂）、ビスジピバ
ロイルメタナイト銅Cu（C₁₁H₁₉O₂）_２、ビスヘキサフル
オロアセチルアセトナト銅Cu（C₅HF₆O₂）_２等のCu原子
を含むガス を適宜組み合わせて導入して混合ガス雰囲気として、
例えばAl−Si、Al−Ti、Al−Cu、Al−Si−Ti、Al−Si−
Cu等の導電材料を選択的に堆積させて電極を形成しても
よい。

また、上記Al−CVD法は、選択性に優れた成膜方法で
あり且堆積した膜の表面性が良好であるために、次の堆
積工程に非選択性の成膜方法を適用して、上述の選択堆
積したAl膜および絶縁膜としてのSiO₂等の上にもAl又は
Alを主成分とする金属膜を形成することにより、半導体
装置の配線として汎用性の高い好適な金属膜を得ること
ができる。

このような金属膜とは、具体的には以下のとおりであ
る。選択堆積したAl、Al−Si、Al−Ti、Al−Cu、Al−Si
−Ti、Al−Si−Cuと非選択的に堆積したAl、Al−Si、Al
−Ti、Al−Cu、Al−Si−Ti、Al−Si−Cuとの組み合わせ
等である。

非選択堆積のための成膜方法としては上述したAl−CV
D法以外のCVD法やスパッタリング法等がある。

（成膜装置） 次に、本発明による電極を形成するに好適な成膜装置
について説明する。

第２ないし４図に上述した成膜方法を適用するに好適
な金属膜連続形成装置を模式的に示す。

この金属膜連続形成装置は、第２図に示すように、ゲ
ートバルブ310a〜310fによって互いに外気遮断下で連通
可能に連接されているロードロック室311、第１の成膜
室としてのCVD反応室312、Rfエッチング室313、第２の
成膜室としてのスパッタ室314、ロードロック室315とか
ら構成されており、各室はそれぞれ排気系316a〜316eに
よって排気され減圧可能に構成されている。ここで前記
ロードロック室311は、スループット性を向上させるた
めに堆積処理前の基体雰囲気を排気後にH₂雰囲気に置き
換える為の室である。次のCVD反応室312は基体上に常圧
または減圧下で上述したAl−CVD法による選択堆積を行
う室であり、成膜すべき基体表面を少なくとも200℃〜4
50℃の範囲で加熱可能な発熱抵抗体317を有する基体ホ
ルダ318が内部に設けられるとともに、CVD用原料ガス導
入ライン319によって室内にバブラー319−１で水素によ
りバブリングされ気化されたアルキルアルミニウムハイ
ドライド等の原料ガスが導入され、またガスライン31
9′より反応ガスとしての水素ガスが導入されるように
構成されている。次のRfエッチング室313は選択堆積後
の基体表面のクリーニング（エッチング）をAr雰囲気下
で行う為の室であり、内部には基体を少なくとも100℃
〜250℃の範囲で加熱可能な基体ホルダ320とRfエッチン
グ用電極ライン321とが設けられるとともに、Arガス供
給ライン322が接続されている。次のスパッタ室314は基
体表面にAr雰囲気下でスパッタリングにより金属膜を非
選択的に堆積する室であり、内部に少なくとも200℃〜2
50℃の範囲で加熱される基体ホルダ323とスパッタター
ゲット材324aを取りつけるターゲット電極324とが設け
られるとともに、Arガス供給ライン325が接続されてい
る。最後のロードロック室315は金属膜堆積完了後の基
体を外気中に出す前の調整室であり、雰囲気をN₂に置換
するように構成されている。

第３図は上述した成膜方法を適用するに好適な金属膜
連続形成装置の他の構成例を示しており、前述の第２図
と同じ部分については同一符号とする。第３図の装置が
第２図の装置と異なる点は、直接加熱手段としてハロゲ
ンランプ330が設けられており基体表面を直接加熱出来
る点であり、そのために、基体ホルダ312には基体を浮
かした状態で保持するツメ331が配設されていることで
ある。

このよう構成により基体表面を直接加熱することで前
述した様に堆積速度をより一層向上させることが可能で
ある。

上記構成の金属膜連続形成装置は、実際的には、第４
図に示すように、搬送室326を中継室として前記ロード
ロック室311、CVD反応室321、Rfエッチング室313、スパ
ッタ室314、ロードロック室315が相互に連結された構造
のものと実質的に等価である。この構成ではロードロッ
ク室311はロードロック室315を兼ねている。前記搬送室
326には、図に示すように、AA方向に正逆回転可能かつB
B方向に伸縮可能な搬送手段としてのアーム327が設けら
れており、このアーム327によって、第５図中に矢印で
示すように、基体を工程に従って順次ロードロック室31
1からCVD室312、Rfエッチング室313、スパッタ室314、
ロードロック室315へと、外気にさらすことなく連続的
に移動させることができるようになっている。

（成膜手順） 本発明による電極および配線を形成する為の成膜手順
について説明する。

第６図は本発明による電極および配線を形成する為の
成膜手順を説明する為の模式的斜視図である。

始めに概略を説明する。絶縁膜に開孔の形成された半
導体基体を用意し、この基体を成膜室に配しその表面を
例えば260℃〜450℃に保持して、アルキルアルミニウム
ハイドライドとしてDMAHのガスと水素ガスとの混合雰囲
気での熱CVD法により開孔内の半導体が露出した部分に
選択的にAlを堆積させる。もちろん前述したようにSi原
子等を含むガスを導入してAl−Si等のAlを主成分とする
金属膜を選択的に堆積させてもよい。次にスパッタリン
グ法により選択的に堆積したAlおよび絶縁膜上にAl又は
Alを主成分とする金属膜を非選択的に形成する。その
後、所望の配線形状に非選択的に堆積した金属膜をパタ
ーニングすれば電極および配線を形成することが出来
る。

次に、第３図及び第６図を参照しながら具体的に説明
するまず基体の用意をする。基体としては、例えば単結
晶Siウエハ上に各口径の開孔の設けられた絶縁膜が形成
されたものを用意する。

第６図（Ａ）はこの基体の一部分を示す模式図であ
る。ここで、401は伝導性基体としての単結晶シリコン
基体、402は絶縁膜（層）としての熱酸化シリコン膜で
ある。403および404は開孔（露出部）であり、それぞれ
口径が異なる。

基体上への第１配線層としての電極となるAl成膜の手
順は第３図をもってすれば次の通りである。

まず、上述した基体をロードロック室311に配置す
る。このロードロック室311に前記したように水素を導
入して水素雰囲気としておく。そして、排気系316bによ
り反応室312内をほぼ１×10^-8Torrに排気する。ただし
反応室312内の真空度は１×10^-8Torrより悪くてもAlは
成膜出来る。

そして、ガスライン319からバブリングされたDMAHの
ガスを供給する。DMAHラインのキャリアガスにはH₂を用
いる。

第２のガスライン319′は反応ガスとしてのH₂用であ
り、この第２のガスライン319′からH₂を流し、不図示
のスローリークバルブの開度を調整して反応室312内の
圧力を所定の値にする。この場合の典型的圧力は略々1.
5Torrがよい。DMAHラインよりDMAHを反応管内へ導入す
る。全圧を略々1.5Torr、DMHA分圧を略々5.0×10^-3Torr
とする。その後ハロゲンランプ330に通電しウエハを直
接加熱する。このようにしてAlを選択的に堆積させる。

所定の堆積時間が経過した後、DMAHの供給を一端停止
する。この過程で堆積されるAl膜の所定の堆積時間と
は、Si（単結晶シリコン基体１）上のAl膜の厚さが、Si
O₂（熱酸化シリコン膜２）の膜厚と等しくなるまでの時
間であり、実験によりあらかじめ求めることが出来る。

このときの直接加熱による基体表面の温度は270℃程
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内に選択的にAl膜405が堆積するのである。

以上をコンタクトホール内に電極を形成する為の第１
成膜工程と称する。

上記第１成膜工程後、CVD反応室312を排気系316bによ
り５×10^-3Torr以下の真空度に到達するまで排気する。
同時に、Rfエッチング室313を５×10^-6Torr以下に排気
する。両室が上記真空度に到達したことを確認した後、
ゲートバルブ310cが開き、基体を搬送手段によりCVD反
応室312からRfエッチング室313へ移動し、ゲートバルブ
310cを閉じる。基体をRfエッチング室313に搬送し、排
気系316cによりRfエッチング室313を10^-6Torr以下の真
空度に達するまで排気する。その後Rfエッチング用アル
ゴン供給ライン322によりアルゴンを供給し、Rfエッチ
ング室313を10^-1〜10^-3Torrのアルゴン雰囲気に保つ。R
fエッチング用基体ホルダー320を200℃程に保ち、Rfエ
ッチング用電極321へ100WのRfパワーを60秒間程供給
し、Rfエッチング室313内でアルゴンの放電を生起させ
る。このようにすれば、基体の表面をアルゴンイオンに
よりエッチングし、CVD堆積膜の不要な表面層をとり除
くことができる。この場合のエッチング深さは酸化物相
当で約100Å程度とする。なお、ここでは、Rfエッチン
グ室でCVD堆積膜の表面エッチングを行ったが、真空中
を搬送される基体のCVD膜の表面層は大気中の酸素等を
含んでいないため、Rfエッチングを行わなくてもかなわ
ない。その場合、Rfエッチング室313は、CVD反応室12と
スパッタ室314の温度差が大きく異なる場合、温度変化
を短時間で行なうための温度変更室として機能する。

Rfエッチング室313において、Rfエッチングが終了し
た後、アルゴンの流入を停止し、Rfエッチング室313内
のアルゴンを排気する。Rfエッチング室313を５×10^-6T
orrまで排気し、かつスパッタ室314を５×10^-6Torr以下
に排気した後、ゲートバルブ310dを開く。その後、基体
を搬送手段を用いてRfエッチング室313からスパッタ室3
14へ移動させゲートバルブ310dを閉じる。

基体をスパッタ室314に搬送してから、スパッタ室314
をRfエッチング室313と同様に10^-1〜10^-3Torrのアルゴ
ン雰囲気となし、基体を載置する基体ホルダー323の温
度を200〜250℃程に設定する。そして、５〜10kwのDCパ
ワーでアルゴンの放電を行い、AlやAl−Si（Si:0.5％）
等のターゲット材をアルゴンイオンで削りAlやAl−Si等
の金属を基体上に1000Å／分程の堆積速度で成膜を行
う。この工程は非選択的堆積工程である。これを電極と
接続する配線を形成する為の第２成膜工程と称する。

基体上に5000Å程の金属膜を形成した後、アルゴンの
流入およびDCパワーの印加を停止する。ロードロック室
311を５×10^-3Torr以下に排気した後、ゲートバルブ310
eを開き基体を移動させる。ゲートバルブ310eを閉じた
後、ロードロック室311にN₂ガスを大気圧に達するまで
流しゲートバルブ310fを開いて基体を装置の外へ取り出
す。

以上の第２成膜工程によれば第６図（Ｃ）のようにSi
O₂膜402上にAl膜406を形成することができる。

そして、このAl膜406を第６図（Ｄ）のようにパター
ニングすることにより所望の形状の配線を得ることがで
きる。

（実験例） 以下に、上記Al−CVD法が優れており、且つそれによ
り開孔内に堆積したAlがいかに良質の膜であるかを実験
結果をもとに説明する。

まず基体としてＮ型単結晶シリコンウエハーの表面を
熱酸化して8000ÅのSiO₂を形成し0.25μｍ×0.25μｍ角
から100μｍ×100μｍ角の各種口径の開孔をパターニン
グして下地のSi単結晶を出させたものを複数個用意した
（サンプル１−１）。

これらを以下の条件によるAl−CVD法によりAl膜を形
成した。原料ガスとしてDMAH、反応ガスとして水素、全
圧力を1.5Torr、DMAH分圧を5.0×10^-3Torrという共通条
件のもとで、ハロゲンランプに通電する電力量を調整し
直接加熱により基体表面温度を200℃〜490℃の範囲で設
定し成膜を行った。

その結果を表１に示す。

表１から判るように、直接加熱による基体表面温度が
260℃以上では、Alが開孔内に3000〜5000Å／分という
高い堆積速度で選択的に堆積した。

基体表面温度が260℃〜440℃の範囲での開孔内のAl膜
の特性を調べてみると、炭素の含有はなく、抵抗率2.8
〜3.4μΩcm、反射率90〜95％、１μｍ以上のヒロック
密度が０〜10であり、スパイク発生（0.15μｍ接合の破
壊確率）がほとんどない良好な特性であることが判明し
た。

これに対して基体表面温度が200℃〜250℃では、膜質
は260℃〜440℃の場合に比較して若干悪いものの従来技
術から見れば相当によい膜であるが、堆積速度が1000〜
1500Å／分と決して十分に高いとはいえず、スループッ
トも７〜10枚/Hと比較的低かった。

また、基体表面温度が450℃以上になると、反射率が6
0％以下、１μｍ以上のヒロック密度が10〜10⁴cm^-2、ア
ロイスパイク発生が０〜30％となり、開孔内のAl膜の特
性は低下した。

次に上述した方法がコンタクトホールやスルーホール
といった開孔にいかに好適に用いることができるかを説
明する。

即ち以下に述べる材料からなるコンタクトホール／ス
ルーホール構造にも好ましくは適用されるのである。

上述したサンプル１−１にAlを成膜した時と同じ条件
で以下に述べるような構成の基体（サンプル）にAl膜を
形成した。

第１の基体表面材料としての単結晶シリコンの上に、
第２の基体表面材料としてのCVD法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりパターニ
ングを行い、単結晶シリコン表面を部分的に吐出させ
た。

このときの熱酸化SiO₂膜の膜厚は8000Å、単結晶シリ
コンの露出部即ち開口の大きさは0.25μｍ×0.25μｍ〜
100μｍ×100μｍであった。このようにしてサンプル１
−２を準備した。（以下このようなサンプルを“CVDSiO
₂（以下SiO₂と略す）／単結晶シリコン”と表記するこ
ととする）。

サンプル１−３は常圧CVDによって成膜したボロンド
ープの酸化膜（以下BSGと略す）／単結晶シリコン、 サンプル１−４は常圧CVDによって成膜したリンドー
プの酸化膜（以下PSGと略す）／単結晶シリコン、 サンプル１−５は常圧CVDによって成膜したリンおよ
びボロンドープの酸化膜（以下BSPGと略す）／単結晶シ
リコン、 サンプル１−６はプラズマCVDによって成膜した窒化
膜（以下Ｐ−SiNと略す）／単結晶シリコン、 サンプル１−７は熱窒化膜（以下Ｔ−SiNと略す）／
単結晶シリコン、 サンプル１−８は減圧CVDによって成膜した窒化膜
（以下LP−SiNと略す）／単結晶シリコン、 サンプル１−９はECR装置によって成膜した窒化膜
（以下ECR−SiNと略す）／単結晶シリコンである。

さらに以下に示す第１の基体表面材料（18種類）と第
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−11〜１−179（注意：サンプル番号１−10、2
0、30、40、50、60、70、80、90、100、110、120、13
0、140、150、160、170、は欠番）を作成した。第１の
基体表面材料として単結晶シリコン（単結晶Si）、多結
晶シリコン（多結晶Si）、非晶質シリコン（非晶質S
i）、タングステン（Ｗ）、モリブデン（Mo）、タンタ
ル（Ta）、タングステンシリサイド（WSi）、チタンシ
リサイド（TiSi）、アルミニウム（Al）、アルミニウム
シリコン（Al−Si）、チタンアルミニウム（Al−Ti）、
チタンナイトライド（Ti−Ｎ）、銅（Cu）、アルミニウ
ムシリコン銅（Al−Si−Cu）、アルミニウムパラジウム
（Al−Pd）、チタン（Ti）、モリブデンシリサイド（Mo
−Si）、タンタルシリサイド（Ta−Si）を使用した。第
２の基体表面材料としてはＴ−SiO₂,SiO₂,BSG,PSG,BPS
G,P−SiN,T−SiN,LP−SiN,ECR−SiNである。以上のよう
な全サンプルについても上述したサンプル１−１に匹敵
する良好なAl膜を形成することができた。

次に、以上のようにAlを選択堆積させた基体に上述し
たスパッタリング法により非選択的にAlを堆積させてパ
ターニングした。

その結果、スパッタリング法によるAl膜と、開孔内の
選択堆積したAl膜とは、開孔内のAl膜の表面性がよいた
めに良好な電気的にも機械的にも耐久性の高いコンタク
ト状態となっていた。

実施例１ 第７図は本発明の第１実施例によるバイポーラトラン
ジスタの一例を示す模式的断面図である。このバイポー
ラトランジスタは、ｐ型Si基板１、素子分離層２、フィ
ールド酸化膜３、n⁺コレクタ４、ｎ型埋め込み層５、ベ
ース６、n⁺エミッタ７、Siを主成分とするn⁺多結晶層
８、多結晶Si層８上に選択的に堆積された金属としての
Al層９、層間絶縁層10、コレクタ４上に堆積されたAl層
（電極）11、ベース電極12、パッシベーション膜13およ
びエピタキシャル成長層16を含んでいる。

第７図に示したバイポーランジスタは、酸化膜13に開
孔したコンタクトホールの大きさおよび多結晶Siの配線
幅を自由に決定できるので、すなわち多結晶Si上にはAl
が選択的に堆積されるため、Alの成膜に際して多結晶Si
の幅に規制条件がないので、n⁺層７および配線幅を微細
化することができる。また、多結晶SiをAlが覆った構造
になっているので、細い配線でも低抵抗が実現できる。
さらに従来は多結晶Siも配線に使用しなければならなか
ったので、多結晶Siの厚さは約0.4〜0.5mmと厚く、イオ
ン注入された不純物は、多結晶Siの内部の結晶粒界に沿
って拡散し、基板表面まで移動した。その場合、エミッ
タ部となる拡散層７内の不純物分布がその多結晶Siの構
造により影響を受け、各エミッタごとバラつくことがあ
った。これに対し、本構造を採用することにより、多結
晶Siの膜厚を薄くし、イオン注入された不純物を基板面
に近付けることができ、拡散層７の不純物分布を全ての
バイポーラで均一化させることができる。

次に第８図を参照して本実施例によるバイポーラトラ
ンジスタの作成法を説明する。

周知の方法に従って、ｐ型基板１上にn⁺型埋め込み層
３、ｎ型エピタキシャル層16、コレクタn⁺層４、素子分
離層２、フィールド酸化膜３を形成し、酸化膜にコンタ
クトホール3Aを開孔した（第８図（ａ））。

次にLPCVD法によって厚さ2,000Åの多結晶Si8を形成
し、25〜40keVの加速電圧でドーズ量10¹⁴〜10¹⁶cm^-2のA
sイオンを注入した。ついでN₂雰囲気中、1,000℃の熱処
理を行い、エミッタ部７にn⁺層を拡散した（第８図
（ｂ））。

次にCF₄＋O₂ガスを用いたRIE（反応性イオンエッチン
グ）によって多結晶Si8を配線形状にパターニングし、
レジストを除去し、ウエハ表面を洗浄硫酸＋温水4:1、1
0分、水洗10分、各２回）した。その後、多結晶Si8の表
面の酸化膜を希フッ酸（HF:H₂O＝1:100）で除去し、清
浄な多結晶Siの表面上に、前記Al−CVD法としてジメチ
ルアルミニウムハイドライドと水素とを用いて基体表面
を270℃に保持してLPCVDによって、多結晶Si上にのみ、
Al9を選択的に成膜した（第８図（ｃ））。

さらに、層間絶縁膜10を形成してコンタクトホールを
コレクタおよびベース上に開孔し、Al電極11および12を
形成し、最後にパッシベーション膜13を形成して第７図
に示したバイポーラトランジスタを作成した。ここでコ
レクタ電極およびベース電極のAlはスタッタリング法に
より非選択推積もできるが、より好ましくはAl−CVD法
による選択推積によって形成すればAlのパターニングの
必要がない。

実施例２ 上述したバイポーラトランジスタの実施例では、エミ
ッタコンタクト部にのみ本発明による構造、すなわち多
結晶SiとAlとの積層構造を使用した例を示した。しか
し、コレクタコンタクトにも同様の構造を適用すること
ができる。第９図はそのようなバイポーラトランジスタ
の模式的断面図であり、第10図はそのＢ−Ｂ′線に沿っ
た断面図である。Siからなるコレクタn⁺層４上にドープ
されたSiを主成分とする多結晶配線18が推積され、その
下部にはn⁺拡散層18Aが形成されている。一方、多結晶S
i18の表面は、前述したAl−CVD法による選択推積によっ
てAl19が推積されている。その他の構造は第７図の実施
例と同様である。第９図に示すように、コレクタコンタ
外部にも本構造を用いることにより、コレクタ外領域の
微細化およびコレクタ配線抵抗の減少を図ることができ
る。なお、本実施例のバイポーラトランジスタは、先の
実施例と同様の方法で作成することができる。

実施例３ 第11図に本発明を適用したｎ型MOSFETの一例の模式的
断面を、第12図にその上面を示す。このMOSFETはSiから
なるソースn⁺層、ソース部n^-層23、ドレインn⁺層24、ド
レイン部n^-層25を有し、ソース上n⁺多結晶Si26、ドレイ
ン上n⁺多結晶Si27、ゲート多結晶Si電極28、ゲート多結
晶Si電極29、ソース引き出し配線多結晶Si30、ソース引
き出し配線Al31、ドレイン引き出し配線多結晶Si32、ド
レイン引き出し配線Al33、ソース側ゲート側壁絶縁膜3
4,およびドレイン側ゲート側壁絶縁膜35を具えている。

本実施例では、多結晶Si26、27はSi表面上のみに選択
成長により形成されているので、ゲートの側壁絶縁層34
および35とセルフアラインで設けられている。さらに、
多結晶Si26,27中のｎ型不純物を基板に拡散し、ソー
ス、ドレイン拡散層22,24を形成している。従ってゲー
トとn⁺層22,24との距離は、アライメント精度に関係な
く、一定となるため、素子間バラツキを低減することが
できる。

さらに、本実施例では、ゲート近傍のソース・ドレイ
ン部エッジにおける電界集中防止のためのn^-層が設けら
れているので、ホットキャリア発生が防止でき、信頼性
を向上することができる。

次に第13図を参照して本実施例によるMOSFETの製造方
法を説明する。

第13図（ａ）に示すように、ｐ型基板１に素子分離用
フィールド酸化膜３、フィールド酸化膜下のチャネルス
トップ層２をLOCOS（Local oxide of Si）技術により形
成後、Si表面を洗浄（たとえばRCA洗浄）し、ドライ酸
素雰囲気中1,000℃、30分の熱処理を行ってゲート酸化
膜36を設けた。ついでLPCVD法によって厚さ4,000Åのゲ
ート用多結晶Si28を推積し、ヒ素を40〜70keVの加速電
圧で10¹⁵〜10¹⁶cm^-2のドーズ量イオン注入した。その
後、N₂雰囲気中1,000℃、30分のアニール処理を行っ
た。その後レジスト28Aを設け、RIE（反応性イオンエッ
チング）によってゲート多結晶Si28をパターニングし
た。さらに、このレジストパターンをマスクしてイオン
注入を自己整合的に行ってn^-層23,25を形成した。このn
^-層23,25は電界緩和用のn^-層となる。

次に第13図（ｂ）に示すように、レジストを除去し、
常圧CVDによってSiO₂を推積し、異方性モードのRIEによ
りゲート側壁部のSiO₂34,35のみ残し、ソース・ドレイ
ン部およびゲート多結晶Si28の表面が露出するまでエッ
チした。このサンプルを洗浄後、N₂パージサンプルロー
ディング型LPCVD装置を用い、n⁺ドープ多結晶Si26,27お
よび29を基体Si上および多結晶Si28上に選択的に堆積さ
せた。その後、N₂雰囲気下で多結晶Si26,27中にドープ
された不純物をSi基体内部に押し込み拡散し、拡散層2
2,24を設け、雰囲気をN₂からO₂に切換え多結晶Siの表面
を酸化して酸化層38,39,40を形成した。

次に第13図（ｃ）に示すように、多結晶Si26,27の酸
化層38,40のフィールド酸化膜側のみをレジストパター
ニングによって剥離して多結晶Siの表面41,42を露出
し、再度n⁺ドープ多結晶Si30,32を成膜した。この場
合、多結晶Si30,32は選択堆積モードでなく非選択堆積
モードで成膜した。図に示すように多結晶Si30,32が酸
化膜38,40上に位置する部分30A,32AのところでRIEによ
って多結晶Si30,32をエッチしてパターニングした。こ
の際、エッチされる多結晶Si30A,32Aの下地は酸化膜（S
iO₂）であるので、エッチングは酸化膜38,40の表面で終
了し、他の領域には影響を及ぼさなかった。

多結晶Si30,32のパターニングに使用したレジストをO
₂を用いて灰化処理し、H₂SO₄:H₂O＝4:1の希硫酸の酸洗
および水洗によって表面を洗浄し、前述したAl−CVD法
としてジメチルアルミニウムハイドライドと水素を用い
たCVD法によって、基体表面温度を270℃として多結晶Si
30および32上にAlを選択的に推積した。さらに常法に従
ってパッシベーション膜13を形成した。このようにして
第11図および第12図に示したMOSFETが作成された。

実施例４ 第14図に本発明を適用したMSSFETの他の例の模式的断
面を示す。本実施例はソース・ドレインの構造が第11図
に示した実施例の構造と異なっている。すなわち、ソー
スn⁺領域24のゲートから遠い例にはn⁺領域24の一部およ
び酸化膜上に第１の多結晶Si51がソースn⁺領域24の他の
部分および多結晶Si51上には引き電極用の第２の多結晶
Si53が、さらにその上に選択推積されたAl層55が形成さ
れている。ドレイン側にもソース側と同様に第１の多結
晶Si52,引き出し電極用の第２の多結晶Si54およびAl配
線56が形成されている。

多結晶Si51,52は、ソース・ドレイン引き出し配線パ
ターンをガイドする多結晶Siであって、ドープサれてい
ても、いなくてもさしつかえない。この多結晶Si51,52
のパターニングに応じて、多結晶Si53,54およびAl55,56
が、自己整合的に多結晶Si51,52上に形成できる。その
ため、多結晶Si51,52は必ずしもドープされている必要
がなく、その表面を酸化処理する工程が不要であり、配
線形成工程が簡略化できる。さらに、本実施例において
は、単結晶Si基本へのドーパントの押込み拡散はドープ
された第２の多結晶Si53,54より行う。すなわち、工程
の後の方に拡散工程があるため、拡散層（ｎ＋層）22,2
4の拡散の制御性が良い。

実施例５ 第15図は本発明を適用したｎ型MOSFETのさらに他の例
の模式的断面図である。本実施例においては、ソース・
ドレインの拡散層の分布および多結晶Si層の配置が第14
図に示した実施例と異なっている。ソース領域を見る
と、ゲート側から延びたn^-層61と隣接するn⁺層63があ
り、n⁺層63上および酸化膜上に形成された第１の多結晶
Si層65、n^-層と多結晶Si65上に形成された第２の多結晶
Si67およびその上に先に述べたLPCVD法によって選択推
積されたAl配線69が形成されている。ドレイン側にも同
上に、n^-層64、第１の多結晶Si層66、第２の多結晶Si層
68および選択推積されたAl配線70が形成されている。

従来のLDD（lightly doped drain）および第11図およ
び第12図に示した実施例のMOSFETでは、電流はn^-層→n⁺
層→多結晶Siと流れるので、ソース・ドレイン部の寄生
抵抗が大きい。しかし、本実施例では、n^-層の真上にAl
層があり、電流は膜厚方向にn^-層→多結晶Si→Al層と流
れる。Al配線に達する膜厚方向の距離が短いので、抵抗
はかなり低減される。しかもゲート28の近傍にはn^-層6
1、62が存在するので、ソース・ドレイン端での電界集
中が緩和される。

次に第16図を参照して本実施例の作成法を説明する。

第16図（ａ）に示す用に、レジスト28Aを用いてゲー
ト多結晶28をパターニングし、自己整合的なイオン注入
によってn^-層61,62を形成した。この工程は第13図
（ａ）で説明したのと同様である。

次に第16図（ｂ）に示すように、n⁺多結晶Si65,66を
ソース・ドレイン部のn⁺層形成予定領域上でパターニン
グし、単結晶Si内部への押込み拡散によりを形成し、ゲ
ート28の表面に酸化膜を形成した。

次に第16図（ｃ）に示すように、ソース・ドレイン部
のn^-層61,62上およびn⁺多結晶Si65,66上にn⁺多結晶Si6
7,68を選択成長モードによって形成し、n⁺多結晶Si67,6
8上にジメチルアルミニウムハイドライドと水素を用い
てLPCVD法によってAl配線69および70を選択的に堆積し
た。さらにパッシベーション膜13を設けて第15図に示し
たMOSFETを作成した。

このようにAlはn⁺多結晶Si67,68を介してn^-層61,62と
接続されるのでコンタクトがオーミック性となり抵抗が
低減できる。

実施例６ 第17図は本発明を適用したMOSFETのさらに他の例の模
式的断面図である。本実施例と第15図に示した実施例と
の相違点は拡散層および多結晶Siの構成である。すなわ
ち、本実施例においては、n⁺拡散用のｎドープ多結晶Si
がソース部とドレイン部とで非対称に設けられ、ソース
側の多結晶Si71はゲートの近くまで延び、従ってn⁺層63
がゲート電極28近傍に形成されている。このような非対
象化は多結晶Siのパターニングによって容易に実現でき
る。多結晶Si67,68が形成され、さらにその上に前述し
たLPCVD法によってAl配線69および70が選択的に推積さ
れている点は第15図に示した実施例と同様である。n^-層
から直接上層のn⁺多結晶Siを経てAl配線に至る膜厚方向
経路の抵抗をR₁、n^-層からn⁺拡散層を経て多結晶Si、Al
配線に至る横方向経路の抵抗をR₂とすると、ソース部の
寄生抵抗R_sは で表される。

第15図に示した実施例ではn^-層の膜厚方向の寸法が大
きく、従ってR₂が大きいので、 となる。

しかし、本実施例ではソース側のn^-層の膜厚方向寸法
が、従ってR₂が小さく、寄生抵抗 となり、第15図の実施例に比べて、低減でき、その結
果、MOSFETの動作速度を向上できる。

さて、本発明においては、多結晶Siの表面に選択的に
Alを推積できる。その結果、第18図（ａ）に示すよう
に、多結晶Si72および73の上面および側面にAl75および
76が推積する。しかしながら、配線間隔が狭くなると側
壁部のAlが近づき、クロストークノイズが大きくなる。
したがって、上面部のみAlが設けられている方が、配線
間隔があき、望ましい。そこで第18図（ｂ）に示すよう
に、多結晶Si72および73をを設けた後、BPSG（ボロン・
りん・シリケートガラス）74をCVD法によって多結晶Si
を覆うように推積し、リフローエッチバックによって多
結晶Si71,73の上面が露出するまでにBPSG74をエッチ
し、露出した多結晶Siの上に前述したCVD1方によってAl
75,76を選択的に推積すると良い。このようにして、Al
配線間にクロストークを生じない配線構造を実現するこ
とができる。

多結晶Si上にAl膜を推積する前にレーザアニーリング
等によって多結晶Siを単結晶化することができる。CVD
におけるガス種を変えることによって、Alにかえ、Al合
金、Cu、Ｗ、Mo等を多結晶または単結晶Si上に選択的に
推積することも可能である。

さらに本発明を上に述べた実施例以外の構造の半導体
装置に適用し得ることは明らかである。

［発明の効果］ 以上説明したように、本発明によれば以下に述べる効
果がある。

従来の多結晶Siからの押込み拡散では、微細なコンタ
クトにおいて、均一な不純物の拡散が難しい。これは、
多結晶Siの膜厚が厚く、Si層まで結晶粒界にそって不純
物が拡散する径路が長いためである。これに対し、本発
明は、多結晶Si上にAl配線があり、多結晶Siそのものは
配線としての性能を必要としないため膜厚を薄くでき、
微細コンタクトでも均一拡散が可能である。

微細コンタクトに自己整合で拡散層が形成でき、微細
化に有効である。

配線がAlなので低抵抗が実現できる。

マスク枚数の減少等、プロセスが簡素化される。

さらに、本発明の技術を用いて、新しいバイポーラト
ランジスタ、MOSFET構造が実現でき、抵抗の低減による
ドライブ能力の向上が可能である。

【図面の簡単な説明】

第１図は本発明の好ましい実施態様例を示す図、 第２図〜第５図は本発明による半導体回路装置の製造方
法を適用するに好ましい製造装置の一例を示す図、 第６図は本発明による半導体回路装置の製造方法による
第１層配線層形成の様子を説明する為の模式的斜視図、 第７図は本発明の第１の実施例の模式的断面図、 第８図はその製造方法を説明する模式的断面図、 第９図は本発明の第２の実施例の模式的断面図、 第10図はそのＢ−Ｂ′線に沿った断面図、 第11図および第12図はそれぞれ本発明の第３の実施例の
模式的断面図および上面図 第13図はその製造方法を説明する模式的断面図、 第14図は本発明の第４の実施例の模式的断面図、 第15図は本発明の第５の実施例の模式的断面図、 第16図はその製造方法を説明する模式的断面図、 第17図は本発明の第５の実施例の模式的断面図、 第18図は本発明のよる多結晶SiとAl膜の断面構造を示す
図、 第19図は従来のコンタクト引き出し構造を示す断面図で
ある。 １……ｐ型基板、 ２……素子分離層、 ３……フィールド酸化膜、 ４……コレクタn⁺層、 ５……ｎ型埋め込み層、 ６……ベース層、 ７……n⁺エミッタ層、 ８……n⁺多結晶、 ９……Al膜、 10……層間絶縁層、 11……コレクタAl電極、 12……ベースAl電極、 16……エピタキシャル層、 22……ソースn⁺層、 23……ソース部n^-層、 24……ドレインn⁺層、 25……ドレイン部n^-層、 26,27……多結晶Si、 28,29……ゲート多結晶Si電極、 30……ソース引き出し配線多結晶Si、 31……ソース引き出し配線Al、 32……ドレイン引き出し配線多結晶Si、 33……ドレイン引き出し配線Al、 34……ソース側ゲート側壁絶縁膜、 35……ドレイン側ゲート側壁絶縁膜、 36……ゲート酸化膜、 37……n^-層、 51,52……多結晶Si、 53,54……ソースおよびゲート引き出し電極用多結晶S
i、 55,56……Al配線、 61,62……n^-層、 63,64……n⁺層、 65,66,67,68……多結晶Si、 69,70……Al配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (72)発明者 松本 繁幸 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭64−22063（ＪＰ，Ａ) 特開 昭63−254768（ＪＰ，Ａ) 特開 平２−2139（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3705 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】半導体基体に形成された不純物拡散層上お
   よび該半導体基体の表面に形成された絶縁膜上に設けら
   れた前記半導体基体と同一主成分からなる第１の配線層
   と、該第１の配線層の少なくとも上面に選択CVD法によ
   り形成された金属からなる第２の配線層と、を含む配線
   部を具え、前記第２の配線層がジメチルアルミニウムハ
   イドライドと水素とを用いた減圧CVD法により堆積され
   たアルミニウムまたはアルミニウムを主成分とする金属
   であることを特徴とする半導体装置。
2. 【請求項２】前記不純物拡散層は、前記第１の配線層と
   なる多結晶シリコン中にドープされた不純物を前記半導
   体基体中に拡散させた層であることを特徴とする請求項
   １に記載の半導体装置。
3. 【請求項３】前記不純物拡散層がバイポーラトランジス
   タのエミッタおよびコレクタ領域の少なくとも一方であ
   ることを特徴とする請求項１または２に記載の半導体装
   置。
4. 【請求項４】前記不純物拡散層がゲート絶縁型電界効果
   トランジスタのソースおよびドレイン領域の少なくとも
   一方であることを特徴とする請求項１または２に記載の
   半導体装置。
5. 【請求項５】半導体基体に形成された不純物拡散層上お
   よび該半導体基体の表面に形成された絶縁膜上に設けら
   れた配線部を具備する半導体装置の製造方法において、 前記絶縁膜に設けられた開孔部により露出された該半導
   体基体の表面上および前記絶縁膜の表面上に前記半導体
   基体と同じ主成分からなる材料の層であって、不純物が
   ドープされた第１の配線層を形成する工程と、不純物を
   前記材料から前記半導体基体に拡散させる工程と、前記
   第１の配線層の少なくとも上面にアルキルアルミニウム
   ハイドライドと水素とを用いた減圧CVD法によって選択
   的にアルミニウムまたはアルミニウムを主成分とする金
   属を堆積して第２の配線層を形成する工程を有すること
   を特徴とする半導体装置の製造方法。