JP2015161701A - ディスプレイ - Google Patents

Abstract

【課題】高い信頼性を有し、製造歩留まりを高くすることができるディスプレイを提供する。【解決手段】表示素子と、この表示素子を駆動するための薄膜トランジスタとを有する画素で構成された画素部を備えたディスプレイにおいて、画素の薄膜トランジスタが、チャネル層となるポリシリコン層の複数箇所に、互いに独立してチタン層が電気的に接続され、ポリシリコン層の結晶粒がデザインルールの最小線幅より小さい構成であり、画素の薄膜トランジスタのうち、少なくとも１つが、複数のチャネルを直列に接続して、複数のチャネルを共通の１つのゲートでオン・オフする構成である。【選択図】図２

Description

本発明は、画素部の駆動に薄膜トランジスタを用いた、ディスプレイ（表示装置）に係わり、有機ＥＬディスプレイや液晶ディスプレイに適用して好適なものである。

小型のＦＰＤ（フラットパネルディスプレイ）では、液晶パネルだけでなく、有機エレクトロルミネッセンス（有機ＥＬ）パネルも、開発、製造されている。

大面積のＦＰＤでは、アモルファスＳｉ（ａ−Ｓｉ：Ｈ）ＴＦＴ（薄膜トランジスタ）によって画素部の駆動を行うことが主流となっている。
一方、小型のＦＰＤでは、画素部の駆動用の素子として、アモルファスＳｉＴＦＴの他に、同一のガラス基板上に周辺回路も搭載することを可能にする、ポリＳｉＴＦＴが実用化され、開発が進んでいる。

現在、携帯電話や電子カメラのモニターには、小型のＦＰＤが使用されており、画素部の駆動には、主に、上述したアモルファスＳｉＴＦＴやポリＳｉＴＦＴが使われている。特に、高画質の液晶パネルや有機ＥＬパネルの駆動には、微細な素子を作製可能であってキャリア易動度が高いポリＳｉＴＦＴが有利である。

ポリＳｉＴＦＴでは、結晶粒のサイズがチャネルの寸法に近くなると、ＴＦＴの特性がばらつく。
ディスプレイの駆動用のＴＦＴの特性がばらつくと、ディスプレイの画質が劣化してしまう。また、ＴＦＴにおけるリーク電流も大きくなる。
そこで、ＴＦＴの特性のばらつきを補償する補償回路を含む、新しい駆動用回路の構成が提案されている（例えば、非特許文献１参照）。

また、ポリＳｉＴＦＴに代わる構成として、低温形成で有利な有機ＴＦＴや、ＩＧＺＯ等の透明酸化物半導体ＴＦＴも、提案されている。例えば、透明酸化物半導体ＴＦＴでは、アモルファスＳｉＴＦＴをしのぐ易動度１ｃｍ^２／Ｖｓ以上の素子の報告がある。

O.-K.Kwon et al., Proc. IDW, DES6-1,p.1461-1464,(2013)

非特許文献１等で提案されている補償回路では、各画素のＴＦＴの素子数を多くする必要があり、製造歩留まりで不利になる。
特に、液晶ディスプレイでは、各画素のＴＦＴの素子数を多くすると、光が透過する開口部の割合が低くなるため、コントラストが低下して画質が劣化する。

有機ＴＦＴは易動度が低く、信頼性が良くない。
透明酸化物半導体ＴＦＴは、光照射による特性劣化等、信頼性で課題がある。

上述した問題の解決のために、本発明においては、高い信頼性を有し、製造歩留まりを高くすることができるディスプレイを提供するものである。

本発明のディスプレイは、表示素子と、この表示素子を駆動するための薄膜トランジスタとを有する画素で構成された画素部を備える。
そして、画素の各薄膜トランジスタが、チャネル層となるポリシリコン層の複数箇所に、互いに独立してチタン層が電気的に接続され、ポリシリコン層の結晶粒がデザインルールの最小線幅より小さい構成である。
さらに、画素の薄膜トランジスタのうち、少なくとも１つが、複数のチャネルを直列に接続して、複数のチャネルを共通の１つのゲートでオン・オフする構成である。

上述の本発明のディスプレイによれば、画素の各薄膜トランジスタが、チャネル層となるポリシリコン層の複数箇所に、互いに独立してチタン層が電気的に接続されている。チタンは仕事関数が比較的小さいため、チタンをシリコンに接続したときの電子に対するショットキーバリアを低くすることができる。これにより、比較的低い電圧でチタン層からポリシリコン層へ電子を注入することができ、また、ポリシリコン層に不純物を注入しなくてもチタン層で薄膜トランジスタのソース・ドレインを構成することができる。ポリシリコン層に不純物を注入しなくても薄膜トランジスタのソース・ドレインを構成できるので、薄膜トランジスタを作製する際に、不純物の注入工程や注入した不純物の活性化工程が不要になり、低いコストで薄膜トランジスタを作製することができる。そして、チャネル層をポリシリコン層としていることにより、特性が安定していて高い信頼性を有する。
また、画素の各薄膜トランジスタが、ポリシリコン層の結晶粒がデザインルールの最小線幅より小さいことにより、薄膜トランジスタの特性の均一性が良好であり、薄膜トランジスタの特性のばらつきを抑制できる。
さらに、画素の薄膜トランジスタのうち、少なくとも１つが、複数のチャネルを直列に接続して、複数のチャネルを共通の１つのゲートでオン・オフする構成であることにより、この薄膜トランジスタにおいて、１つのチャネルにかかる電圧を低減して、リーク電流を低減することができる。

上述の本発明によれば、低いコストで、高い信頼性を有する薄膜トランジスタを作製することができ、ディスプレイの製造コストも低減することが可能になる。
従って、大面積のディスプレイに、薄膜トランジスタを適用することが可能になる。
また、本発明によれば、薄膜トランジスタの特性の均一性が良好であり、薄膜トランジスタの特性のばらつきを抑制できるので、非特許文献１に記載されたような複雑な補償回路が不要となることから、画素に設ける薄膜トランジスタの数を低減することができる。画素に設ける薄膜トランジスタの数を少なくすれば、製造歩留まりを向上することができ、ボトムエミッション型の有機ＥＬディスプレイや透過型の液晶ディスプレイにおいて画素の開口率を向上することができる。
さらに、本発明によれば、リーク電流を低減することができるので、リーク電流によるディスプレイの画質の劣化を抑制して、高画質を実現することができる。

本発明の第１の実施の形態の画素部の１画素の回路構成図である。 Ａ〜Ｃ 本発明の第１の実施の形態の画素部の駆動用の第１の薄膜トランジスタの概略構成図である。 本発明の第１の実施の形態に対する変形例の画素部の１画素の回路構成図である。 Ａ、Ｂ 本発明の第２の実施の形態の画素部の駆動用の第１の薄膜トランジスタの概略構成図である。 本発明の第３の実施の形態の画素部の１画素の回路構成図である。 本発明に対する比較例の有機ＥＬディスプレイの１画素の回路構成図である。

以下、発明を実施するための形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の概要
２．第１の実施の形態（有機ＥＬディスプレイ）
３．第２の実施の形態（有機ＥＬディスプレイ）
４．第３の実施の形態（液晶ディスプレイ）

＜１．本発明の概要＞
まず、本発明の実施の形態の説明に先立ち、本発明の概要を説明する。

本発明では、表示素子と、表示素子を駆動するための薄膜トランジスタとを有する画素で構成された画素部を備えたディスプレイ（表示装置）を構成する。なお、各画素には、表示素子の駆動用の薄膜トランジスタを１つ以上設ける。
また、画素の表示素子の駆動に用いる薄膜トランジスタを、チャネル層となるポリシリコン層の複数箇所に、互いに独立して、チタン層が電気的に接続された構成とする。これにより、それぞれのチタン層によって、薄膜トランジスタのソース、ドレインが構成される。
さらに、画素の表示素子の駆動に用いる薄膜トランジスタを、ポリシリコン層の結晶粒がデザインルールの最小線幅より小さい構成とする。
そして、各画素の（１つ以上の）薄膜トランジスタのうち、少なくとも１つの薄膜トランジスタを、複数のチャネルを直列に接続し、その複数のチャネルを共通の１つのゲートでオン・オフする構成とする。

本発明のディスプレイを適用することが可能な構成としては、例えば、基材にガラスやプラスチックを用いて、基材上に表示素子を形成して、平面ディスプレイやフレキシブルディスプレイを構成したものが挙げられる。
また、ディスプレイの種類としては、例えば、液晶ディスプレイ、有機エレクトロルミネッセンス（有機ＥＬ）ディスプレイ、等が挙げられる。液晶ディスプレイでは、表示素子として液晶が用いられる。有機ＥＬディスプレイでは、表示素子として有機発光ダイオード（ＯＬＥＤ）が用いられる。
なお、本発明のディスプレイにおいて、画素部の駆動に用いる薄膜トランジスタ以外の構成（表示素子、コンデンサ、周辺回路、その他）には、従来公知のディスプレイと同様の構成を採用することができる。

薄膜トランジスタのチャネル層をポリシリコン層とすることにより、易動度が高く、かつ、特性が安定していて高い信頼性が得られる。
より好ましくは、薄膜トランジスタのチャネル層となるポリシリコン層を、真性半導体とする。ポリシリコン層を真性半導体とした場合には、ポリシリコンに不純物をイオン注入することが不要となるため、製造工程を簡略化できる。

本発明では、薄膜トランジスタのチャネル層となるポリシリコン層の複数箇所に、互いに独立して、チタン層を電気的に接続している。チタンの仕事関数が比較的小さく、シリコンの電子親和力に近くなるため、シリコンと接続したときの電子に対するショットキーバリアが小さくなる。これにより、比較的小さい電圧で電子をチタン層からポリシリコン層に注入することが可能になり、オーミックに近い注入が可能となる。
この構成の薄膜トランジスタは、ゲートに正のゲート電圧を印加し、それぞれチタン層からなるソースとドレインの間に、正のドレイン電圧を印加することにより、ｎ型トランジスタとして動作させることができる。
即ち、ポリシリコン層にｎ型不純物を注入しなくても、ｎ型トランジスタとして動作させることが可能になる。これにより、製造する際の製造工程数を削減して、低いコストで製造することが可能になる。
例えば、ポリシリコンを使用した薄膜トランジスタでは、通常、ポリシリコン層にｎ型不純物或いはｐ型不純物を注入する注入工程（イオン注入等の工程）と、注入した不純物を活性化するアニール工程を行っている。
これに対して、本発明では、薄膜トランジスタを作製する際に、これら注入工程及びアニール工程が不要になる。注入工程は、装置コスト、製造コスト、メンテナンスコストがかかる。本発明では、注入工程が不要になることにより、これらのコストを低減することができる。

チタン層は、蒸着法やスパッタ法により、室温付近の比較的低温で成膜することが可能である。このように、チタン層を低温で成膜することにより、チタンと下層のシリコンの反応によるチタンシリサイドがほとんど生成されない。

また、本発明では、画素の各薄膜トランジスタが、ポリシリコン層の結晶粒がデザインルールの最小線幅より小さい構成としている。これにより、薄膜トランジスタの特性の均一性が良好であり、薄膜トランジスタの特性のばらつきを抑制できる。
従って、非特許文献１に記載されたような、薄膜トランジスタの特性のばらつきを抑制するための複雑な補償回路が不要となることから、画素に設ける薄膜トランジスタの数を低減することができる。
画素に設ける薄膜トランジスタの数を少なくすれば、製造歩留まりを向上することができる。特に、ボトムエミッション型の有機ＥＬディスプレイや透過型の液晶ディスプレイでは、各画素の薄膜トランジスタの数を少なくすると、光が透過する開口部の割合が多くなるため、コントラストを向上することができる。

さらに、本発明では、前述したように、画素の薄膜トランジスタのうちの少なくとも１つを、複数のチャネルを直列に接続して、その複数のチャネルを共通の１つのゲートでオン・オフする構成とする。これにより、複数のチャネルを直列に接続しているので、各チャネルの両端のソース−ドレイン間にかかる電圧が低減されることから、その薄膜トランジスタにおけるリーク電流を低減することができ、特にゲートが逆バイアス（ゲート電圧Ｖｇ＜０）の状態でのリーク電流も低減することができる。また、この複数のチャネルを直列に接続した構成は、非常に作製が容易である。

なお、単純に画素に設ける薄膜トランジスタの数を少なくすると、薄膜トランジスタのリーク電流による画質への影響も大きくなる。
これに対して、本発明によれば、複数のチャネルを直列に接続することにより薄膜トランジスタのリーク電流を低減することができるので、画素の薄膜トランジスタの数を少なくして製造歩留まりを向上することと、薄膜トランジスタのリーク電流を抑制して良好な画質を得ることを、共に実現することができる。

本発明において、画素の薄膜トランジスタは、ゲート電極をチャネル層のポリシリコン層よりも上層に形成したトップゲート型と、ゲート電極をチャネル層のポリシリコン層よりも下層に形成したトップゲート型の、いずれの型を採用しても良い。

薄膜トランジスタのポリシリコン層は、アモルファスシリコン層を形成した後に、アモルファスシリコン層を結晶化して、形成する。
より好ましくは、結晶化する前のアモルファスシリコン層を、スパッタ法により形成する。スパッタ法を採用することにより、ＣＶＤ（化学的気相成長）法と比較して、より低温で、かつ、低いコストで、アモルファスシリコン層を形成することができる。そして、低温でアモルファスシリコン層を形成することができる。
なお、スパッタ法よりもＣＶＤ法の方が、アモルファスシリコン層の膜質は優れているが、スパッタ法によりアモルファスシリコン層を形成しても、アモルファスシリコン層を結晶化してポリシリコン層を形成する際に、膜質を改善することが可能である。

さらに好ましくは、アモルファスシリコン層を結晶化する際に、ＢＬＤＡ（Blue Laser Diode Annealing）、即ち、青色半導体レーザを用いたレーザアニールを採用する。
ＢＬＤＡを採用することにより、ＥＬＡ（Excimer Laser Annealing）等の他の結晶化方法と比較して、小型の製造装置となり、製造コストや製造装置の維持コストを低減することができ、かつ、結晶粒径の制御も可能となり、薄膜トランジスタの特性の均一性向上において有効な微小粒径の高品質なポリシリコン薄膜を実現することが可能になる。

さらに、ＢＬＤＡを採用することにより、レーザの出力によってポリシリコンの結晶粒経を制御することが可能になる。ＥＬＡでは、基本的に溶融結晶化であるため、大粒径の結晶は容易に作製できるが、微細なシリコン結晶粒の形成は困難である。これに対して、ＢＬＤＡでは、ポリシリコンの結晶粒径を制御することができるので、微細なシリコン結晶粒も容易に形成することができる。
微細なシリコン結晶粒を形成することにより、デザインルールの最小線幅よりも小さい結晶粒のポリシリコン層を容易に実現できる。そして、例えば、薄膜トランジスタの寸法（チャネル長やチャネルの幅）と比較して、ポリシリコン層の結晶粒を十分に小さくして、特性の均一性を向上することが可能になる。例えば、２μｍルールで、チャネル長が２μｍ、チャネルの幅が４μｍの場合に、シリコン結晶粒の大きさを０．１μｍ以下とすることにより、十分な特性の均一性が得られる。

また、ＢＬＤＡを採用することにより、結晶化の際の基材等への熱的影響をほとんどなくすことができる。スパッタ法によって低温でアモルファスシリコン層を形成して、ＢＬＤＡによりアモルファスシリコン層を結晶化することにより、基材に樹脂等の耐熱性の低い材料を使用することが可能になる。これにより、例えば、樹脂から成るフレキシブルな基材に、薄膜トランジスタを作製することも可能になる。
従って、例えば、フレキシブル性を有する基材を用いて、高機能や高画質のディスプレイを構成することが可能となる。

本発明では、薄膜トランジスタのチャネル層となるポリシリコン層に、チタン層を電気的に接続しているので、薄膜トランジスタを作製する際に、不純物の注入工程が不要であり、例えば、スパッタとＢＬＤＡだけで、薄膜トランジスタのチャネル層となるポリシリコン層を形成することが可能になり、低温かつ低コストでポリシリコン層を形成することが可能になる。

さらに、絶縁層や配線層等、薄膜トランジスタや他の回路素子を構成する各層も、スパッタ法や蒸着法により形成することにより、低温で形成することができる。これにより、基材への熱の影響をさらに小さくして、基材に樹脂等の耐熱性の低い材料を使用しやすくすることができる。

ディスプレイ、特に有機ＥＬディスプレイでは、良好な画質が得られるように、駆動用の薄膜トランジスタにおけるリーク電流の低減が求められてくる。
ソース及びドレインにチタン層を使用し、１つのゲートと１つのチャネルのみを有する構造の薄膜トランジスタでは、ｎ型ＴＦＴのｌｏｇＶｇ−Ｉｄ特性で最小電流となるＩ_ｏｆｆ値が下がるが、ゲート電圧Ｖｇがマイナスの領域でのリーク電流は比較的高くなる。
これに対して、本発明では、ソース及びドレインにチタン層を使用し、さらに、画素の薄膜トランジスタの少なくとも１つを、共通の１つのゲートで直列に接続された複数のチャネルをオン・オフする構成としている。これにより、ソース及びドレインにチタン層を使用し、１つのチャネルのみを有する薄膜トランジスタとした場合と比較して、ゲート電圧Ｖｇがマイナスの領域におけるリーク電流を大幅に低減することができる。
従って、本発明によれば、駆動用の薄膜トランジスタにおけるリーク電流を低減して、良好な画質が得られる。

特に、画素の薄膜トランジスタのうち、データ線に直接接続された薄膜トランジスタを、本発明の複数のチャネルを直列に接続した構成とすることにより、ディスプレイの画質を向上する効果が大きくなる。

＜２．第１の実施の形態（有機ＥＬディスプレイ）＞
本発明のディスプレイの第１の実施の形態の画素部の１画素の回路構成図を、図１に示す。本実施の形態は、本発明を有機ＥＬディスプレイに適用した場合である。

図１に示すように、１つの画素に、表示素子である有機発光ダイオードＯＬＥＤと、この有機発光ダイオードＯＬＥＤの駆動用のトランジスタとして、第１の薄膜トランジスタＴＦＴ１及び第２の薄膜トランジスタＴＦＴ２の２つの薄膜トランジスタを有している。
２つの薄膜トランジスタのうち、第１の薄膜トランジスタＴＦＴ１は、共通の１つのゲートで、直列に接続された２つのチャネルをオン・オフする構成とされている。

第１の薄膜トランジスタＴＦＴ１のソース・ドレインのうち、一方はデータ線Ｖｄａｔａに接続され、他方はコンデンサＣの一方の電極及び第２の薄膜トランジスタＴＦＴ２のゲートに接続されている。
第２の薄膜トランジスタＴＦＴ２の外側のソース・ドレインのうち、一方は電源線Ｖｄに接続され、他方は有機発光ダイオードＯＬＥＤに接続されている。
コンデンサＣの他方の電極は有機発光ダイオードＯＬＥＤに接続されている。

図１の第１の薄膜トランジスタＴＦＴ１の概略構成図を、図２Ａ〜図２Ｃに示す。図２Ａは平面図を示し、図２Ｂは断面図を示し、図２Ｃは回路図を示す。
本実施の形態は、第１の薄膜トランジスタＴＦＴ１を、チャネルよりも上層にゲートが形成された、トップゲート型としている。

図２Ｂに示すように、第１の薄膜トランジスタＴＦＴ１は、基材１１上に、バッファ層１２を介して、ポリシリコン層１３が形成され、このポリシリコン層１３をチャネル層に用いて構成されている。

ポリシリコン層１３の３箇所に、それぞれ独立して、チタン層１４，１５，１６が形成されている。このうち、左のチタン層１４がソースＳ、中央のチタン層１５がソース兼ドレイン、右のチタン層１６がドレインＤとなる。左のチタン層１４（Ｓ）と中央のチタン層１５の間のポリシリコン層１３が第１のチャネルｃｈ１を構成し、中央のチタン層１５と右のチタン層１６（Ｄ）の間のポリシリコン層１３が第２のチャネルｃｈ２を構成する。そして、第１のチャネルｃｈ１と第２のチャネルｃｈ２が直列に接続されている。
また、図２Ａの平面図に示す、チタン層１４，１５，１６の前後方向の幅が、チャネルの幅Ｗとなる。

ポリシリコン層１３及びチタン層１４，１５，１６を覆って、絶縁層１７が形成されている。
絶縁層１７の上には、左のチタン層１４（Ｓ）及び右のチタン層１６（Ｄ）の一部上にまでわたって、第１の薄膜トランジスタＴＦＴ１のゲート電極１８が形成されている。
なお、図示を省略しているが、左のチタン層１４（Ｓ）及び右のチタン層１６（Ｄ）には、絶縁層１７に形成されたコンタクト孔を通じて、配線層が接続される。

基材１１の材料としては、例えば、ガラスや樹脂を使用することができる。
バッファ層１２の材料としては、ＳｉＯ_２や、ＳｉＯ_２／ＳｉＮからなるガラスパッシベーションを用いることができる。
また、基材１１の材料として、金属ホイル等の導電材料を使用することもできる。この場合には、絶縁材料から成るバッファ層１２を基材１１の全面に形成して、基材１１とポリシリコン層１３を絶縁する。
また、ポリシリコン層１３は、その結晶粒を、デザインルールの最小線幅（例えば、２μｍ）よりも十分に小さくする。

絶縁層１７の材料としては、例えば、ＳｉＮを使用することができる。
ゲート電極１８の材料としては、金属又は合金、例えば、Ａｌを使用することができる。
チタン層１４（Ｓ），１６（Ｄ）に接続される配線層の材料としては、通常配線層に使用されている、金属又は合金を使用することができる。例えば、Ａｌを配線層に使用することができる。

ポリシリコン層１３とチタン層１４，１５，１６は、直接、又は、図示しないごく薄いシリコン−チタン層（反応層もしくは混合層）を介して、電気的に接続されている。
これにより、チタンが比較的仕事関数が小さいので、前述したように、チタンとシリコンを接続したときに形成される、電子に対するショットキーバリアが小さくなるので、比較的小さい電圧で電子をチタンからシリコンに注入することが可能になり、オーミックに近い注入が可能となる。
そして、ゲート電極１８に正のゲート電圧を印加し、配線層を通じて左のチタン層１４（Ｓ）と右のチタン層１６（Ｄ）の間に正のドレイン電圧を印加することにより、第１の薄膜トランジスタＴＦＴ１をｎ型トランジスタとして動作させることができる。

ポリシリコン層１３の厚さｔ１は、１００ｎｍ以下とするのが好ましく、例えば５０ｎｍとする。
チタン層１４，１５，１６の間隔、即ち第１のチャネルｃｈ１の長さＬ１及び第２のチャネルｃｈ２の長さＬ２は、例えば、２μｍとする。各チャネルｃｈ１，ｃｈ２の幅Ｗは、例えば４μｍとする。
絶縁層１７の厚さｔ２は、例えば、１００ｎｍ以下とする。

なお、本実施の形態において、図１の第２の薄膜トランジスタＴＦＴ２は、図示しないが、トップゲート型でチャネル層のポリシリコン層の上にチタン層が電気的に接続され、１つのチャネルを有する構成とする。

図２Ａ〜図２Ｂに示す第１の薄膜トランジスタＴＦＴ１は、例えば、以下に説明するようにして、作製することができる。
まず、基材１１として、例えば、ガラスを用意する。そして、基材１１上に、例えば、ガラスパッシベーション（ＳｉＯ_２／ＳｉＮ）を用いて、バッファ層１２を形成する。さらに、バッファ層１２上に、アモルファスシリコン層を形成する。
次に、ＢＬＤＡにより、アモルファスシリコン層を結晶化して、ポリシリコン層を形成する。その後、ポリシリコン層をパターニングして、薄膜トランジスタのチャネル層となるポリシリコン層１３を形成する。
次に、ポリシリコン層１３上に、蒸着法により、チタン層を形成する。さらに、このチタン層をパターニングして、図２Ａ及び図２Ｂに示すように、ポリシリコン層１３上の３箇所に、チタン層１４，１５，１６を形成する。
次に、ポリシリコン層１３及びチタン層１４，１５，１６を覆って、室温等、ごく低温（１２０℃未満）で、ＲＦスパッタ法等により、絶縁層１７を形成する。
次に、図示しないが、絶縁層１７に、チタン層１４，１６に達するコンタクト孔を形成する。その後、コンタクト孔を埋めて、金属又は合金の層を形成する。さらに、この金属又は合金の層をパターニングして、ゲート電極１８と、チタン層１４，１６に接続された配線層を形成する。
このようにして、図２Ａ及び図２Ｂに示した第１の薄膜トランジスタＴＦＴ１を作製することができる。

なお、ゲート電極１８と配線層に、異なる材料を使用する場合には、ゲート電極１８と配線層をそれぞれ別々の工程で形成する。

上述した作製方法では、室温等、ごく低温（１２０℃未満）で、アモルファスシリコン層を形成して、ＢＬＤＡにより結晶化しているので、基材１１に樹脂等の耐熱性の低い材料を使用することが可能になる。そして、ＢＬＤＡを採用したことにより、製造コストや製造装置の維持コストを低減することができ、かつ、高品質なポリシリコン薄膜を実現することが可能になる。さらに、レーザの出力、もしくはレーザスキャン速度の調節によってポリシリコンの結晶粒経を制御することが可能になる。
また、上述した作製方法では、チタン層を蒸着法により形成しているので、室温付近の比較的低温で成膜することが可能である。
このように、チタン層を低温で成膜することにより、チタン層と下層のポリシリコン層１３の反応によるチタンシリサイドがほとんど生成されない。
さらに、絶縁層１７を室温等のごく低温（１２０℃未満）で形成しているので、基材１１への熱の影響をさらに小さくして、基材１１に樹脂等の耐熱性の低い材料を使用しやすくすることができる。

本実施の形態の第１の薄膜トランジスタＴＦＴ１は、ポリシリコン層１３上にチタン層１４，１５，１６を接続して、ポリシリコン層１３をチャネル層として、チタン層１４，１５，１６をソース又はドレインとしている。これにより、チタンの仕事関数が比較的小さいことから、前述したように、比較的小さい電圧で電子をチタン層からポリシリコン層１３に注入することが可能になり、オーミックに近い注入が可能となり、第１の薄膜トランジスタＴＦＴ１をｎ型トランジスタとして動作させることができる。
また、本実施の形態の第１の薄膜トランジスタＴＦＴ１は、図２Ａ〜図２Ｃに示したように、第１のチャネルｃｈ１及び第２のチャネルｃｈ２を直列に接続して、共通の１つのゲート電極１８で２つのチャネルｃｈ１，ｃｈ２をオン・オフする構成としている。これにより、第１の薄膜トランジスタＴＦＴ１におけるリーク電流を低減することができるので、有機ＥＬディスプレイにおいて良好な画質が得られる。

ここで、第１の薄膜トランジスタＴＦＴ１を通常の１つのチャネルを有するトランジスタとした、本発明に対する比較例の有機ＥＬディスプレイの１画素の回路構成図を、図６に示す。
図６の回路構成では、第１の薄膜トランジスタＴＦＴ１を、通常の１つのチャネルを有するトランジスタとしているので、第１の薄膜トランジスタＴＦＴ１におけるリーク電流が大きくなる。
これに対して、本実施の形態では、図１及び図２Ａ〜図２Ｃに示したように、２つのチャネルを直列に接続して、共通の１つのゲートで２つのチャネルをオン・オフする構成としているので、図６の構成と比較して、第１の薄膜トランジスタＴＦＴ１におけるリーク電流を大幅に低減することが可能になる。

（変形例）
図１では、第１の薄膜トランジスタＴＦＴ１が２つのチャネルを有し、第２の薄膜トランジスタＴＦＴ２が１つのチャネルを有する構成としていた。
本発明において、画素部の薄膜トランジスタの回路構成は、図１に示した構成に限定されない。データ線Ｖｄａｔａに接続された第１の薄膜トランジスタＴＦＴ１は、直列に接続された２つ以上のチャネルを有していれば良い。また、有機発光ダイオードＯＬＥＤに接続された第２の薄膜トランジスタＴＦＴ２は、１つ以上のチャネルを有していればよい。
例えば、第１の薄膜トランジスタＴＦＴ１を直列に接続された３つのチャネルを有する構成とすることや、第２の薄膜トランジスタＴＦＴ２を直列に接続された２つのチャネルを有する構成とすることも、可能である。

ここで、第１の実施の形態に対する一変形例として、第２の薄膜トランジスタＴＦＴ２も直列に接続された２つのチャネルを有する構成とした場合の１画素の回路構成図を、図３に示す。
図３に示すように、本変形例では、第２の薄膜トランジスタＴＦＴ２が、第１の薄膜トランジスタＴＦＴ１と同様に、直列に接続された２つのチャネルを有する構成となっている。これにより、第２の薄膜トランジスタＴＦＴ２においても、リーク電流を低減することができる。

＜３．第２の実施の形態（有機ＥＬディスプレイ）＞
続いて、本発明のディスプレイの第２の実施の形態を説明する。本実施の形態も、本発明を有機ＥＬディスプレイに適用した場合である。
なお、本実施の形態において、画素部の１画素の回路構成は、図１に示した第１の実施の形態の回路構成と同様とする。即ち、各画素において、表示素子である有機発光ダイオードＯＬＥＤと、駆動用の２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２を有する。

第２の実施の形態の第１の薄膜トランジスタＴＦＴ１の概略構成図を、図４Ａ〜図４Ｂに示す。図４Ａは断面図を示し、図４Ｂは回路図を示している。
本実施の形態は、第１の薄膜トランジスタＴＦＴ１を、チャネルよりも下層にゲートが形成された、ボトムゲート型としている。

図４Ａに示すように、第１の薄膜トランジスタＴＦＴ１は、基材２１の上方にポリシリコン層２５が形成され、このポリシリコン層２５をチャネル層に用いて構成されている。

ポリシリコン層２５上の３箇所に、それぞれ独立して、チタン層２６，２７，２８が形成されている。このうち、左のチタン層２６がソースＳ、中央のチタン層２７がソース兼ドレイン、右のチタン層２８がドレインＤとなる。左のチタン層２６（Ｓ）と中央のチタン層２７の間のポリシリコン層２５が第１のチャネルｃｈ１を構成し、中央のチタン層２７と右のチタン層２８（Ｄ）の間のポリシリコン層２５が第２のチャネルｃｈ２を構成する。そして、第１のチャネルｃｈ１と第２のチャネルｃｈ２が直列に接続されている。

基材２１上に、バッファ層２２を介して、ゲート電極２３（Ｇ）が形成されている。
そして、バッファ層２２及びゲート電極２３（Ｇ）を覆って、絶縁層２４が形成されている。ポリシリコン層２５は、この絶縁層２４の上に形成されている。
ゲート電極２３（Ｇ）は、左のチタン層２６（Ｓ）及び右のチタン層２８（Ｄ）の一部下にまでわたって形成されている。
なお、図示を省略しているが、左のチタン層２６（Ｓ）及び右のチタン層２８（Ｄ）には、配線層が接続される。

第１の薄膜トランジスタＴＦＴ１を構成する各層には、それぞれ、第１の実施の形態において挙げた材料を、同様に使用することができる。
また、ポリシリコン層２５は、その結晶粒を、デザインルールの最小線幅（例えば、２μｍ）よりも十分に小さくする。

ポリシリコン層２５とチタン層２６，２７，２８は、直接、又は、図示しないごく薄いシリコン−チタン層（反応層もしくは混合層）を介して、電気的に接続されている。
これにより、チタンは比較的仕事関数が小さいので、前述したように、チタンとシリコンを接続したときに形成される、電子に対するショットキーバリアが小さくなるので、比較的小さい電圧で電子をチタンからシリコンに注入することが可能になり、オーミックに近い注入が可能となる。
そして、ゲート電極２３に正のゲート電圧を印加し、配線層を通じて左のチタン層２６（Ｓ）と右のチタン層２８（Ｄ）の間に正のドレイン電圧を印加することにより、第１の薄膜トランジスタＴＦＴ１をｎ型トランジスタとして動作させることができる。

なお、本実施の形態において、図１の第２の薄膜トランジスタＴＦＴ２は、図示しないが、ボトムゲート型でチャネル層のポリシリコン層の上にチタン層が電気的に接続され、１つのチャネルを有する構成とする。

図４Ａに示す第１の薄膜トランジスタＴＦＴ１の各層は、例えば、第１の実施の形態で説明した同じ層の形成方法と同様にして、形成することができる。
なお、本実施の形態はボトムゲート型であるため、ゲート電極２３（Ｇ）と、チタン層２６，２８に接続する配線層とは、同じ材料を使用する場合でも、それぞれ別の工程で形成する。

本実施の形態の第１の薄膜トランジスタＴＦＴ１は、ポリシリコン層２５上にチタン層２６，２７，２８を接続して、ポリシリコン層２５をチャネル層として、チタン層２６，２７，２８をソース又はドレインとしている。これにより、比較的小さい電圧で電子をチタン層からポリシリコン層２５に注入することが可能になり、オーミックに近い注入が可能となり、第１の薄膜トランジスタＴＦＴ１をｎ型トランジスタとして動作させることができる。
また、本実施の形態の第１の薄膜トランジスタＴＦＴ１は、図４Ａ〜図４Ｂに示したように、第１のチャネルｃｈ１及び第２のチャネルｃｈ２を直列に接続して、共通の１つのゲート電極２３で２つのチャネルｃｈ１，ｃｈ２をオン・オフする構成としている。これにより、第２の薄膜トランジスタＴＦＴ２におけるリーク電流を低減することができるので、有機ＥＬディスプレイにおいて良好な画質が得られる。

＜４．第３の実施の形態（液晶ディスプレイ）＞
本発明のディスプレイの第３の実施の形態の画素部の１画素の回路構成図を、図５に示す。本実施の形態は、本発明を液晶ディスプレイに適用した場合である。

図５に示すように、１つの画素に、表示素子である液晶ＬＣＤと、この液晶ＬＣＤの駆動用のトランジスタとして、第１の薄膜トランジスタＴＦＴ１を有している。
液晶ＬＣＤは、一方が電源線Ｖｄに接続され、他方がコンデンサＣ及び第１の薄膜トランジスタＴＦＴ１に接続されている。
第１の薄膜トランジスタＴＦＴ１は、ソース・ドレインの一方がデータ線Ｖｄａｔａに接続され、他方がコンデンサＣ及び液晶ＬＣＤに接続されている。

本実施の形態の第１の薄膜トランジスタＴＦＴ１の具体的な構造には、例えば、第１の実施の形態や第２の実施の形態のそれぞれの第１の薄膜トランジスタＴＦＴ１と同様の構造を採用することができる。

そして、本実施の形態では、第１の薄膜トランジスタＴＦＴ１を、直列に接続された２つのチャネルを有し、共通の１つのゲートでこれら２つのチャネルをオン・オフする構成としている。これにより、第１の薄膜トランジスタＴＦＴ１におけるリーク電流を低減することができるので、液晶ディスプレイにおいて良好な画質が得られる。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

１１，２１ 基材、１２，２２ バッファ層、１３，２５ ポリシリコン層、１４，２６ チタン層（Ｓ）、１５，２７ チタン層、１６，２８ チタン層（Ｄ）、１７，２４ 絶縁層、１８，２３ ゲート電極（Ｇ）、ＴＦＴ１ 第１の薄膜トランジスタ、ＴＦＴ２ 第２の薄膜トランジスタ、Ｃ コンデンサ、ｃｈ１ 第１のチャネル、ｃｈ２ 第２のチャネル、ＯＬＥＤ 有機発光ダイオード、ＬＣＤ 液晶

Claims (3)

1. 表示素子と、前記表示素子を駆動するための薄膜トランジスタとを有する画素で構成された画素部を備え、
   前記画素の各前記薄膜トランジスタが、チャネル層となるポリシリコン層の複数箇所に、互いに独立してチタン層が電気的に接続され、前記ポリシリコン層の結晶粒がデザインルールの最小線幅より小さい構成であり、
   前記画素の前記薄膜トランジスタのうち、少なくとも１つが、複数のチャネルを直列に接続して、前記複数のチャネルを共通の１つのゲートでオン・オフする構成である
   ディスプレイ。
2. 前記画素部の前記表示素子が有機発光ダイオードである請求項１に記載のディスプレイ。
3. 前記画素部の前記表示素子が液晶である請求項１に記載のディスプレイ。

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