JP2002050770A - サブゲート及びショットキーソース／ドレインを備えた薄膜トランジスタ並びにその製造方法 - Google Patents
サブゲート及びショットキーソース／ドレインを備えた薄膜トランジスタ並びにその製造方法Info
- Publication number
- JP2002050770A JP2002050770A JP2001172041A JP2001172041A JP2002050770A JP 2002050770 A JP2002050770 A JP 2002050770A JP 2001172041 A JP2001172041 A JP 2001172041A JP 2001172041 A JP2001172041 A JP 2001172041A JP 2002050770 A JP2002050770 A JP 2002050770A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- island
- insulating
- forming
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6706—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing leakage current
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6725—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having supplementary regions or layers for improving the flatness of the device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 サブゲート及びショットキーソース／ドレイ
ンを備えた新規の薄膜トランジスタの製造方法を提供す
ること。 【解決手段】 本発明はサブゲート及びショットキーソ
ース／ドレインを備えた薄膜トランジスタ並びにその製
造方法を開示する。従来行われていたソース／ドレイン
のドープ及びその後のアニーリング工程を省略すること
により、工程の複雑度と製造コストを減少することがで
きる。工程の温度も低くすることができる。サブゲート
及びショットキーソース／ドレインを備えた本発明の薄
膜トランジスタは、サブゲートのバイアス電圧により、
同一のトランジスタ部品上で、ｎ型チャネルとｐ型チャ
ネルとの２種類のモードで動作することができる。さら
に、本発明はサブゲートに電圧を印加することにより電
気接合の形成を誘起し、従来のソース／ドレイン拡張領
域を置換することができる。その結果、オフ状態の漏電
を減少することができる。
ンを備えた新規の薄膜トランジスタの製造方法を提供す
ること。 【解決手段】 本発明はサブゲート及びショットキーソ
ース／ドレインを備えた薄膜トランジスタ並びにその製
造方法を開示する。従来行われていたソース／ドレイン
のドープ及びその後のアニーリング工程を省略すること
により、工程の複雑度と製造コストを減少することがで
きる。工程の温度も低くすることができる。サブゲート
及びショットキーソース／ドレインを備えた本発明の薄
膜トランジスタは、サブゲートのバイアス電圧により、
同一のトランジスタ部品上で、ｎ型チャネルとｐ型チャ
ネルとの２種類のモードで動作することができる。さら
に、本発明はサブゲートに電圧を印加することにより電
気接合の形成を誘起し、従来のソース／ドレイン拡張領
域を置換することができる。その結果、オフ状態の漏電
を減少することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
及びその製造方法に関するものであり、特にサブゲート
（sub-gate）及びショットキーソース／ドレインを備え
た薄膜トランジスタ並びにその製造方法に関するもので
ある。
及びその製造方法に関するものであり、特にサブゲート
（sub-gate）及びショットキーソース／ドレインを備え
た薄膜トランジスタ並びにその製造方法に関するもので
ある。
【０００２】
【従来の技術】図１は、従来の薄膜トランジスタを示す
構造図である。図１において、１０はガラス基板または
石英基板を示し、１２はポリシリコンなどの半導体層を
示し、１４は半導体層１２中に形成され薄膜トランジス
タのソース／ドレインとなるドーピング領域（doping a
rea）を示し、１６はゲート酸化層（gate oxide laye
r）を、１８はゲートを示す。
構造図である。図１において、１０はガラス基板または
石英基板を示し、１２はポリシリコンなどの半導体層を
示し、１４は半導体層１２中に形成され薄膜トランジス
タのソース／ドレインとなるドーピング領域（doping a
rea）を示し、１６はゲート酸化層（gate oxide laye
r）を、１８はゲートを示す。
【０００３】従来の薄膜トランジスタ１には以下の欠点
があった。１注入ドーピングとそれに続くアニーリング
を行わなければならないため、工程の温度を低くするの
に不利である。２ソース／ドレイン中のドーパントの種
類により、薄膜トランジスタの動作モードがｎ型または
ｐ型に限定されるため、使用上互換することができな
い。
があった。１注入ドーピングとそれに続くアニーリング
を行わなければならないため、工程の温度を低くするの
に不利である。２ソース／ドレイン中のドーパントの種
類により、薄膜トランジスタの動作モードがｎ型または
ｐ型に限定されるため、使用上互換することができな
い。
【０００４】図２の曲線ａは従来の薄膜ＮＭＯＳトラン
ジスタのゲート電圧（ＶＧ）に対するドレイン電流（Ｉ
Ｄ）の特性を示している。図２から、ゲート電圧が負の
ときドレイン電流は漏電を生じていることが分かる。こ
れは、負のゲート電圧を印加したときにドレインとゲー
トとの間に生じた強電界（strong field）並びに半導体
１２中の粒界トラップ（grain boundary trap）により
生じたオフ状態の漏電が原因となっている。
ジスタのゲート電圧（ＶＧ）に対するドレイン電流（Ｉ
Ｄ）の特性を示している。図２から、ゲート電圧が負の
ときドレイン電流は漏電を生じていることが分かる。こ
れは、負のゲート電圧を印加したときにドレインとゲー
トとの間に生じた強電界（strong field）並びに半導体
１２中の粒界トラップ（grain boundary trap）により
生じたオフ状態の漏電が原因となっている。
【０００５】
【発明が解決しようとする課題】本発明は、サブゲート
及びショットキーソース／ドレインを備えた新規の薄膜
トランジスタの製造方法を提供することを目的とする。
また、本発明は、ソース／ドレインの注入ドーピングと
それに続くアニーリングを省略して複雑度と製造コスト
を低くできるとともに、工程の温度を低くすることも目
的とする。さらに本発明は、サブゲート及びショットキ
ーソース／ドレインを備えた新規の薄膜トランジスタを
提供することを他の目的とする。さらにまた、本発明
は、サブゲートのバイアス電圧を調整するだけでｎ型チ
ャネル及びｐ型チャネルの両モードで動作することがで
きるトランジスタ素子を提供することも目的とする。
及びショットキーソース／ドレインを備えた新規の薄膜
トランジスタの製造方法を提供することを目的とする。
また、本発明は、ソース／ドレインの注入ドーピングと
それに続くアニーリングを省略して複雑度と製造コスト
を低くできるとともに、工程の温度を低くすることも目
的とする。さらに本発明は、サブゲート及びショットキ
ーソース／ドレインを備えた新規の薄膜トランジスタを
提供することを他の目的とする。さらにまた、本発明
は、サブゲートのバイアス電圧を調整するだけでｎ型チ
ャネル及びｐ型チャネルの両モードで動作することがで
きるトランジスタ素子を提供することも目的とする。
【０００６】さらに、本発明は、サブゲートに電圧を印
加して電気接合（electrical junction）を形成し、従
来のソース／ドレイン拡張部（sourse/drain extensio
n）と代替し、オフ状態の漏電を減少することができる
トランジスタ素子を提供することを目的とする。
加して電気接合（electrical junction）を形成し、従
来のソース／ドレイン拡張部（sourse/drain extensio
n）と代替し、オフ状態の漏電を減少することができる
トランジスタ素子を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
め、本発明はサブゲート及びショットキーソースドレイ
ンを備えた薄膜トランジスタを形成する第１の製造方法
を開示する。本方法は、（ａ）絶縁基板を提供する工程
と、（ｂ）２つの島状サブゲート層（island-shaped su
b-gate layer）を前記絶縁基板上に形成する工程と、
（ｃ）第１絶縁層を前記島状サブゲート層及び前記絶縁
層上に形成する工程と、（ｄ）第２絶縁層を前記第１絶
縁層上に形成する工程と、（ｅ）前記第２絶縁層を平坦
化して前記第１絶縁層を露出させる工程と、（ｆ）島状
半導体層を前記第１絶縁層及び前記第２絶縁層上に形成
する工程と、（ｇ）ゲート誘電体層（gate dielectric
layer）を前記島状半導体層の表面上に形成する工程
と、（ｈ）島状メインゲート層（island-shaped main g
ate layer）を前記ゲート誘電体層上に形成する工程
と、（ｉ）絶縁ライニング（insulation lining）を前
記島状メインゲート層の側壁に形成し、前記絶縁側壁の
両側に前記島状半導体層を露出させる工程と、（ｊ）金
属含有置換層（metal-containing replacing layer）を
前記絶縁側壁の両側の前記島状半導体層上に形成する工
程とからなり、そのうち前記置換層と前記絶縁側壁下に
存在する前記島状半導体層は、薄膜トランジスタのショ
ットキーソース／ドレインとなるショットキーコンタク
ト（schottky contact）を形成する。
め、本発明はサブゲート及びショットキーソースドレイ
ンを備えた薄膜トランジスタを形成する第１の製造方法
を開示する。本方法は、（ａ）絶縁基板を提供する工程
と、（ｂ）２つの島状サブゲート層（island-shaped su
b-gate layer）を前記絶縁基板上に形成する工程と、
（ｃ）第１絶縁層を前記島状サブゲート層及び前記絶縁
層上に形成する工程と、（ｄ）第２絶縁層を前記第１絶
縁層上に形成する工程と、（ｅ）前記第２絶縁層を平坦
化して前記第１絶縁層を露出させる工程と、（ｆ）島状
半導体層を前記第１絶縁層及び前記第２絶縁層上に形成
する工程と、（ｇ）ゲート誘電体層（gate dielectric
layer）を前記島状半導体層の表面上に形成する工程
と、（ｈ）島状メインゲート層（island-shaped main g
ate layer）を前記ゲート誘電体層上に形成する工程
と、（ｉ）絶縁ライニング（insulation lining）を前
記島状メインゲート層の側壁に形成し、前記絶縁側壁の
両側に前記島状半導体層を露出させる工程と、（ｊ）金
属含有置換層（metal-containing replacing layer）を
前記絶縁側壁の両側の前記島状半導体層上に形成する工
程とからなり、そのうち前記置換層と前記絶縁側壁下に
存在する前記島状半導体層は、薄膜トランジスタのショ
ットキーソース／ドレインとなるショットキーコンタク
ト（schottky contact）を形成する。
【０００８】上述の目的を達成するため、本発明はサブ
ゲート及びショットキーソース／ドレインを備えた薄膜
トランジスタを形成する第２の製造方法を開示する。本
方法は、（ａ）絶縁基板を提供する工程と、（ｂ）２つ
の島状サブゲート層を前記絶縁基板上に形成する工程
と、（ｃ）第１絶縁層を前記島状サブゲート層及び前記
絶縁層上に形成する工程と、（ｄ）第２絶縁層を前記第
１絶縁層上に形成する工程と、（ｅ）前記第２絶縁層を
平坦化して前記第１絶縁層を露出させる工程と、（ｆ）
島状半導体層を前記第１絶縁層及び前記第２絶縁層上に
形成する工程と、（ｇ）ゲート誘電体層を前記島状半導
体層の表面上に形成する工程と、（ｈ）島状メインゲー
ト層（island-shaped main gate layer）を前記ゲート
誘電体層上に形成する工程と、（ｉ）島状マスク層（is
land-shaped mask layer）を形成して前記島状メインゲ
ート層及び前記島状メインゲート層の両側に位置する前
記ゲート誘電体層を被覆する工程と、（ｊ）前記島状マ
スク層の両側に位置する前記ゲート誘電体層を除去し
て、前記島状半導体層を露光させる工程と、（ｋ）金属
含有置換層を前記島状マスク層の両側に位置する前記島
状半導体層上に形成する工程とからなり、そのうち、前
記置換層及び前記島状マスク層下に存在する前記島状半
導体層は、薄膜トランジスタのショットキーソース／ド
レインとなるショットキーコンタクトを形成する。
ゲート及びショットキーソース／ドレインを備えた薄膜
トランジスタを形成する第２の製造方法を開示する。本
方法は、（ａ）絶縁基板を提供する工程と、（ｂ）２つ
の島状サブゲート層を前記絶縁基板上に形成する工程
と、（ｃ）第１絶縁層を前記島状サブゲート層及び前記
絶縁層上に形成する工程と、（ｄ）第２絶縁層を前記第
１絶縁層上に形成する工程と、（ｅ）前記第２絶縁層を
平坦化して前記第１絶縁層を露出させる工程と、（ｆ）
島状半導体層を前記第１絶縁層及び前記第２絶縁層上に
形成する工程と、（ｇ）ゲート誘電体層を前記島状半導
体層の表面上に形成する工程と、（ｈ）島状メインゲー
ト層（island-shaped main gate layer）を前記ゲート
誘電体層上に形成する工程と、（ｉ）島状マスク層（is
land-shaped mask layer）を形成して前記島状メインゲ
ート層及び前記島状メインゲート層の両側に位置する前
記ゲート誘電体層を被覆する工程と、（ｊ）前記島状マ
スク層の両側に位置する前記ゲート誘電体層を除去し
て、前記島状半導体層を露光させる工程と、（ｋ）金属
含有置換層を前記島状マスク層の両側に位置する前記島
状半導体層上に形成する工程とからなり、そのうち、前
記置換層及び前記島状マスク層下に存在する前記島状半
導体層は、薄膜トランジスタのショットキーソース／ド
レインとなるショットキーコンタクトを形成する。
【０００９】上述の目的を達成するために、本発明はサ
ブゲート及びショットキーソース／ドレインを備えた薄
膜トランジスタを形成する第３の製造方法を開示する。
本方法は、（ａ）絶縁基板を提供する工程と、（ｂ）島
状半導体層を前記絶縁基板上に形成する工程と、（ｃ）
第１絶縁層、第１導電層、及び第２絶縁層を順に前記島
状半導体層及び前記絶縁層上に形成する工程と、（ｄ）
前記第２絶縁層及び前記第１導電層を所定パターンでエ
ッチングして、２つのサブゲート積層（sub-gate stack
layer）を前記第１絶縁層及び前記島状半導体層上に形
成する工程と、（ｅ）絶縁ライニングを前記２つのサブ
ゲート積層の側壁に形成する工程と、（ｆ）前記第１絶
縁層を除去して、前記島状半導体層を露出させる工程
と、（ｇ）ゲート誘電体層を前記島状半導体層上に形成
する工程と、（ｈ）メインゲート層を前記２つのサブゲ
ート積層間の前記ゲート誘電体層上に所定パターンで形
成する工程と、（ｉ）前記メインゲート層及び前記２つ
のサブゲート積層に被覆されない前記ゲート誘電体層を
除去して、前記島状半導体層を露出させる工程と、
（ｊ）金属含有置換層を前記島状絶縁ライニングの両側
に位置する前記島状半導体層上に形成する工程とからな
り、そのうち、前記置換層及び前記島状絶縁ライニング
下に存在する前記島状半導体層は、薄膜トランジスタの
ショットキーソース／ドレインとなるショットキーコン
タクトを形成する。
ブゲート及びショットキーソース／ドレインを備えた薄
膜トランジスタを形成する第３の製造方法を開示する。
本方法は、（ａ）絶縁基板を提供する工程と、（ｂ）島
状半導体層を前記絶縁基板上に形成する工程と、（ｃ）
第１絶縁層、第１導電層、及び第２絶縁層を順に前記島
状半導体層及び前記絶縁層上に形成する工程と、（ｄ）
前記第２絶縁層及び前記第１導電層を所定パターンでエ
ッチングして、２つのサブゲート積層（sub-gate stack
layer）を前記第１絶縁層及び前記島状半導体層上に形
成する工程と、（ｅ）絶縁ライニングを前記２つのサブ
ゲート積層の側壁に形成する工程と、（ｆ）前記第１絶
縁層を除去して、前記島状半導体層を露出させる工程
と、（ｇ）ゲート誘電体層を前記島状半導体層上に形成
する工程と、（ｈ）メインゲート層を前記２つのサブゲ
ート積層間の前記ゲート誘電体層上に所定パターンで形
成する工程と、（ｉ）前記メインゲート層及び前記２つ
のサブゲート積層に被覆されない前記ゲート誘電体層を
除去して、前記島状半導体層を露出させる工程と、
（ｊ）金属含有置換層を前記島状絶縁ライニングの両側
に位置する前記島状半導体層上に形成する工程とからな
り、そのうち、前記置換層及び前記島状絶縁ライニング
下に存在する前記島状半導体層は、薄膜トランジスタの
ショットキーソース／ドレインとなるショットキーコン
タクトを形成する。
【００１０】上述の目的を達成するため、本発明はサブ
ゲート及びショットキーソース／ドレインを備えた薄膜
トランジスタを形成する第４の製造方法を開示する。本
方法は、（ａ）絶縁基板を提供する工程と、（ｂ）２つ
の島状半導体層を前記絶縁基板上に形成する工程と、
（ｃ）ゲート誘電体層を前記島状半導体層の表面上に形
成する工程と、（ｄ）島状メインゲート層を前記ゲート
誘電体層上に形成する工程と（ｅ）絶縁ライニングを前
記島状メインゲート層の両壁に形成する工程と、（ｆ）
前記絶縁ライニングの両側の前記ゲート誘電体層を除去
して前記島状半導体層を露出させる工程と、（ｇ）金属
含有置換層を前記絶縁側壁の両側に位置する前記島状半
導体層上に形成し、そのうち、前記置換層及び前記絶縁
側壁下に存在する前記島状半導体層は、薄膜トランジス
タのショットキーソース／ドレインとなるショットキー
コンタクトを形成する工程と、（ｈ）反応して置換層と
ならない金属層を除去する工程と、（ｉ）絶縁層を形成
して前記島状メインゲート層、前記絶縁ライニング、前
記ショットキーソース／ドレインを被覆する工程と、
（ｊ）前記絶縁層を平坦化する工程と、（ｋ）島状サブ
ゲート層を前記メインゲート層上に形成し、前記島状サ
ブゲート層の両端が前記ショットキーソース／ドレイン
とそれぞれ重なる工程とからなる。
ゲート及びショットキーソース／ドレインを備えた薄膜
トランジスタを形成する第４の製造方法を開示する。本
方法は、（ａ）絶縁基板を提供する工程と、（ｂ）２つ
の島状半導体層を前記絶縁基板上に形成する工程と、
（ｃ）ゲート誘電体層を前記島状半導体層の表面上に形
成する工程と、（ｄ）島状メインゲート層を前記ゲート
誘電体層上に形成する工程と（ｅ）絶縁ライニングを前
記島状メインゲート層の両壁に形成する工程と、（ｆ）
前記絶縁ライニングの両側の前記ゲート誘電体層を除去
して前記島状半導体層を露出させる工程と、（ｇ）金属
含有置換層を前記絶縁側壁の両側に位置する前記島状半
導体層上に形成し、そのうち、前記置換層及び前記絶縁
側壁下に存在する前記島状半導体層は、薄膜トランジス
タのショットキーソース／ドレインとなるショットキー
コンタクトを形成する工程と、（ｈ）反応して置換層と
ならない金属層を除去する工程と、（ｉ）絶縁層を形成
して前記島状メインゲート層、前記絶縁ライニング、前
記ショットキーソース／ドレインを被覆する工程と、
（ｊ）前記絶縁層を平坦化する工程と、（ｋ）島状サブ
ゲート層を前記メインゲート層上に形成し、前記島状サ
ブゲート層の両端が前記ショットキーソース／ドレイン
とそれぞれ重なる工程とからなる。
【００１１】上述の目的を達成するため、本発明はサブ
ゲート及びショットキーソース／ドレインを備えた薄膜
トランジスタを形成する第５の製造方法を開示する。本
方法は、（ａ）絶縁基板を提供する工程と、（ｂ）島状
半導体層を前記絶縁基板上に形成する工程と、（ｃ）ゲ
ート誘電体層を前記島状半導体層の表面上に形成する工
程と、（ｄ）島状メインゲート層を前記ゲート誘電体層
上に形成する工程と、（ｅ）絶縁層を形成して前記島状
メインゲート層及び前記ゲート誘電体層を被覆する工程
と、（ｆ）前記絶縁層及びゲート誘電体層を所定パター
ンでエッチングして、前記島状メインゲート層の第１部
分及び前記ゲート誘電体層を被覆する絶縁マスク層（in
sulation mask layer）と、前記島状メインゲート層の
第２部分の側壁及び前記ゲート誘電体層に絶縁ライニン
グを形成することにより、前記メインゲート層の第２部
分を露出させる工程と、（ｇ）金属含有置換層を前記絶
縁ライニング及び前記絶縁マスク層の両側に位置する前
記島状半導体層上に形成し、そのうち、前記金属含有置
換層及び前記絶縁ライニング下に存在する前記島状半導
体層は、薄膜トランジスタのショットキーソース／ドレ
インとなるショットキーコンタクトを形成する工程と、
（ｈ）反応して置換層とならない前記金属層を除去する
工程と、（ｉ）前記メインゲート層、前記絶縁ライニン
グ、前記絶縁マスク層、及び前記ショットキーソース／
ドレインを被覆する第２絶縁層を形成する工程と、
（ｊ）前記第２絶縁層を平坦化する工程と、（ｋ）島状
サブゲート層を前記メインゲート層上に形成し、前記島
状サブゲート層の両端が前記ショットキーソース／ドレ
インとそれぞれ重なる工程とからなる。
ゲート及びショットキーソース／ドレインを備えた薄膜
トランジスタを形成する第５の製造方法を開示する。本
方法は、（ａ）絶縁基板を提供する工程と、（ｂ）島状
半導体層を前記絶縁基板上に形成する工程と、（ｃ）ゲ
ート誘電体層を前記島状半導体層の表面上に形成する工
程と、（ｄ）島状メインゲート層を前記ゲート誘電体層
上に形成する工程と、（ｅ）絶縁層を形成して前記島状
メインゲート層及び前記ゲート誘電体層を被覆する工程
と、（ｆ）前記絶縁層及びゲート誘電体層を所定パター
ンでエッチングして、前記島状メインゲート層の第１部
分及び前記ゲート誘電体層を被覆する絶縁マスク層（in
sulation mask layer）と、前記島状メインゲート層の
第２部分の側壁及び前記ゲート誘電体層に絶縁ライニン
グを形成することにより、前記メインゲート層の第２部
分を露出させる工程と、（ｇ）金属含有置換層を前記絶
縁ライニング及び前記絶縁マスク層の両側に位置する前
記島状半導体層上に形成し、そのうち、前記金属含有置
換層及び前記絶縁ライニング下に存在する前記島状半導
体層は、薄膜トランジスタのショットキーソース／ドレ
インとなるショットキーコンタクトを形成する工程と、
（ｈ）反応して置換層とならない前記金属層を除去する
工程と、（ｉ）前記メインゲート層、前記絶縁ライニン
グ、前記絶縁マスク層、及び前記ショットキーソース／
ドレインを被覆する第２絶縁層を形成する工程と、
（ｊ）前記第２絶縁層を平坦化する工程と、（ｋ）島状
サブゲート層を前記メインゲート層上に形成し、前記島
状サブゲート層の両端が前記ショットキーソース／ドレ
インとそれぞれ重なる工程とからなる。
【００１２】本発明のサブゲートとショットキーソース
／ドレインとを備えた薄膜トランジスタの第１の構造
は、（１）サブゲート層とサブゲート層上に形成される
サブゲート誘電体層とからなり絶縁基板上に形成される
２つのサブゲート構造と、（２）２つのサブゲート構造
上に形成され、薄膜トランジスタのチャネル領域（chan
nel region）となる半導体薄膜層と、（３）チャネル領
域の両側に形成され、チャネル領域を有するショットキ
ーコンタクトを形成する２つの金属含有ショットキーソ
ース／ドレイン領域と、（４）チャネル領域に形成さ
れ、厚さがサブゲート誘電体層より小さいメインゲート
誘電体層と、（５）メインゲート誘電体層の中央領域に
形成されて両側に位置するメインゲート誘電体層を露出
させ、下方に位置するメインゲート誘電体層と共にメイ
ンゲート構造を形成するメインゲート層と、からなる。
／ドレインとを備えた薄膜トランジスタの第１の構造
は、（１）サブゲート層とサブゲート層上に形成される
サブゲート誘電体層とからなり絶縁基板上に形成される
２つのサブゲート構造と、（２）２つのサブゲート構造
上に形成され、薄膜トランジスタのチャネル領域（chan
nel region）となる半導体薄膜層と、（３）チャネル領
域の両側に形成され、チャネル領域を有するショットキ
ーコンタクトを形成する２つの金属含有ショットキーソ
ース／ドレイン領域と、（４）チャネル領域に形成さ
れ、厚さがサブゲート誘電体層より小さいメインゲート
誘電体層と、（５）メインゲート誘電体層の中央領域に
形成されて両側に位置するメインゲート誘電体層を露出
させ、下方に位置するメインゲート誘電体層と共にメイ
ンゲート構造を形成するメインゲート層と、からなる。
【００１３】本発明のサブゲート及びショットキーソー
ス／ドレインを備えた薄膜トランジスタの第２の構造
は、（１）絶縁基板上に形成されて薄膜トランジスタの
チャネル領域となる半導体薄膜層と、（２）絶縁基板の
両側とチャネル領域に形成され、チャネル領域を備えた
ショットキーコンタクトを形成する、２つの金属含有シ
ョットキーソース／ドレイン領域と、（３）サブゲート
誘電体層とサブゲート誘電体層上に形成されるサブゲー
ト層とからなりチャネル領域に形成される２つのサブゲ
ート構造と、（４）２つのサブゲート構造間のチャネル
領域に形成されるメインゲート誘電体層と、（５）サブ
ゲート層と互いに隔離しメインゲート誘電体層上に形成
されるメインゲート層と、からなる。
ス／ドレインを備えた薄膜トランジスタの第２の構造
は、（１）絶縁基板上に形成されて薄膜トランジスタの
チャネル領域となる半導体薄膜層と、（２）絶縁基板の
両側とチャネル領域に形成され、チャネル領域を備えた
ショットキーコンタクトを形成する、２つの金属含有シ
ョットキーソース／ドレイン領域と、（３）サブゲート
誘電体層とサブゲート誘電体層上に形成されるサブゲー
ト層とからなりチャネル領域に形成される２つのサブゲ
ート構造と、（４）２つのサブゲート構造間のチャネル
領域に形成されるメインゲート誘電体層と、（５）サブ
ゲート層と互いに隔離しメインゲート誘電体層上に形成
されるメインゲート層と、からなる。
【００１４】本発明のサブゲート及びショットキーソー
ス／ドレインを備えた薄膜トランジスタの第３の構造
は、（１）絶縁基板上に形成されて薄膜トランジスタの
チャネル領域となる半導体薄膜層と、（２）絶縁基板の
両側とチャネル領域に形成され、チャネル領域を備えた
ショットキーコンタクトを形成する、２つの金属含有シ
ョットキーソース／ドレイン領域と、（３）チャネル領
域に形成されるメインゲート誘電体層と、（４）メイン
ゲート誘電体層の中央領域に形成されて両側に位置する
メインゲート酸化層を露出させ、下方のメインゲート誘
電体層と共にメインゲート構造を形成するメインゲート
層と、（５）ショットキーソース／ドレイン領域とメイ
ンゲート構造上に形成される平坦化した絶縁層と、
（６）絶縁層上に形成され、メインゲート構造上に位置
し、両端が２つのショットキーソース／ドレイン領域と
それぞれ重なっている島状サブゲート層と、からなる。
ス／ドレインを備えた薄膜トランジスタの第３の構造
は、（１）絶縁基板上に形成されて薄膜トランジスタの
チャネル領域となる半導体薄膜層と、（２）絶縁基板の
両側とチャネル領域に形成され、チャネル領域を備えた
ショットキーコンタクトを形成する、２つの金属含有シ
ョットキーソース／ドレイン領域と、（３）チャネル領
域に形成されるメインゲート誘電体層と、（４）メイン
ゲート誘電体層の中央領域に形成されて両側に位置する
メインゲート酸化層を露出させ、下方のメインゲート誘
電体層と共にメインゲート構造を形成するメインゲート
層と、（５）ショットキーソース／ドレイン領域とメイ
ンゲート構造上に形成される平坦化した絶縁層と、
（６）絶縁層上に形成され、メインゲート構造上に位置
し、両端が２つのショットキーソース／ドレイン領域と
それぞれ重なっている島状サブゲート層と、からなる。
【００１５】本発明のサブゲートとショットキーソース
／ドレインとを備えた薄膜トランジスタの第４の構造
は、（１）絶縁基板上に形成されて薄膜トランジスタの
チャネル領域となる半導体薄膜層と、（２）絶縁基板上
とチャネル領域の両側に形成され、チャネル領域を備え
たショットキーコンタクトを形成する、２つの金属含有
ショットキーソース／ドレイン領域と、（３）チャネル
領域に形成されるメインゲート誘電体層と、（４）ゲー
ト誘電体層の中央領域に形成され下方のメイン誘電体層
と共にメインゲート構造を形成するメインゲート層と、
（５）メインゲート層の第１部分とメインゲート層の第
１部分の側辺に位置するメインゲート誘電体層とを被覆
する絶縁マスクと、（６）メインゲート層の第２部分の
側壁及びメインゲート層の第２部分の隣にあるメインゲ
ート誘電体層に形成される絶縁ライニングと、（７）シ
ョットキーソース／ドレイン領域、絶縁ライニング、絶
縁マスク、及びメインゲート構造上に形成される平坦化
した絶縁層と、（８）絶縁層上に形成され、メインゲー
ト構造上に位置し、両端が２つのショットキーソース／
ドレイン領域とそれぞれ重なる島状サブゲート層と、か
らなる。
／ドレインとを備えた薄膜トランジスタの第４の構造
は、（１）絶縁基板上に形成されて薄膜トランジスタの
チャネル領域となる半導体薄膜層と、（２）絶縁基板上
とチャネル領域の両側に形成され、チャネル領域を備え
たショットキーコンタクトを形成する、２つの金属含有
ショットキーソース／ドレイン領域と、（３）チャネル
領域に形成されるメインゲート誘電体層と、（４）ゲー
ト誘電体層の中央領域に形成され下方のメイン誘電体層
と共にメインゲート構造を形成するメインゲート層と、
（５）メインゲート層の第１部分とメインゲート層の第
１部分の側辺に位置するメインゲート誘電体層とを被覆
する絶縁マスクと、（６）メインゲート層の第２部分の
側壁及びメインゲート層の第２部分の隣にあるメインゲ
ート誘電体層に形成される絶縁ライニングと、（７）シ
ョットキーソース／ドレイン領域、絶縁ライニング、絶
縁マスク、及びメインゲート構造上に形成される平坦化
した絶縁層と、（８）絶縁層上に形成され、メインゲー
ト構造上に位置し、両端が２つのショットキーソース／
ドレイン領域とそれぞれ重なる島状サブゲート層と、か
らなる。
【００１６】
【発明の実施の形態】上述した本発明の目的、特徴、及
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
【００１７】第１実施例 図３〜図１１は、本発明の第１実施例による薄膜トラン
ジスタの製造過程を示す断面図である。
ジスタの製造過程を示す断面図である。
【００１８】まず、ＳｉＯ２または石英からなる絶縁基
板３０を提供する。それから、第１導電層を絶縁基板３
０上に形成する。図３に示されるように、第１導電層は
リソグラフィーにより所定パターンでエッチングされ
て、２つの島状サブゲート層３１を絶縁基板３０上に形
成する。第１導電層は、ＣＶＤ法により形成された金属
または高ドープされたポリシリコンから選ばれる材料か
らなり、厚さは３０〜２００ｎｍである。
板３０を提供する。それから、第１導電層を絶縁基板３
０上に形成する。図３に示されるように、第１導電層は
リソグラフィーにより所定パターンでエッチングされ
て、２つの島状サブゲート層３１を絶縁基板３０上に形
成する。第１導電層は、ＣＶＤ法により形成された金属
または高ドープされたポリシリコンから選ばれる材料か
らなり、厚さは３０〜２００ｎｍである。
【００１９】図４で示されるように、第１絶縁層３２
を、島状サブゲート層及び絶縁基板３０の上に、それら
の形状に合わせて（conformally）形成する。第１絶縁
層３２は、ＣＶＤ法により形成された厚さが３０〜２０
０ｎｍの窒化ケイ素層である。
を、島状サブゲート層及び絶縁基板３０の上に、それら
の形状に合わせて（conformally）形成する。第１絶縁
層３２は、ＣＶＤ法により形成された厚さが３０〜２０
０ｎｍの窒化ケイ素層である。
【００２０】図５で示されるように、第２絶縁層３３を
第１絶縁層３２上に形成し、ＣＭＰ法により表面を平坦
化する。第２絶縁層３３は、例えばＣＶＤ法により形成
される厚さが３０〜１０００ｎｍの酸化層である。それ
から、図６で示されるように、第２絶縁層３３をＢＯＥ
溶液でエッチバックし、あるいはＣＭＰ法により平坦化
して第１絶縁層３２を露出させる。
第１絶縁層３２上に形成し、ＣＭＰ法により表面を平坦
化する。第２絶縁層３３は、例えばＣＶＤ法により形成
される厚さが３０〜１０００ｎｍの酸化層である。それ
から、図６で示されるように、第２絶縁層３３をＢＯＥ
溶液でエッチバックし、あるいはＣＭＰ法により平坦化
して第１絶縁層３２を露出させる。
【００２１】さらに、図６で示されるように、第２絶縁
層３３の形成後、ＣＭＰ法により第２絶縁層を十分に平
坦化して第１絶縁層３２を露出させる。
層３３の形成後、ＣＭＰ法により第２絶縁層を十分に平
坦化して第１絶縁層３２を露出させる。
【００２２】次に、図７で示されるように、半導体層
を、第１絶縁層３２および第２絶縁層３３上に形成し、
ホトリソグラフィーにより所定パターンでエッチングし
て島状半導体層３４を形成する。島状半導体層３４の厚
さは、１０〜２００ｎｍであり、アモルファスシリコン
またはポリシリコンから選ばれる。
を、第１絶縁層３２および第２絶縁層３３上に形成し、
ホトリソグラフィーにより所定パターンでエッチングし
て島状半導体層３４を形成する。島状半導体層３４の厚
さは、１０〜２００ｎｍであり、アモルファスシリコン
またはポリシリコンから選ばれる。
【００２３】それから、図８で示されるように、熱酸化
または蒸着を施してゲート誘電体層３５を島状半導体層
３４の表面上に形成する。
または蒸着を施してゲート誘電体層３５を島状半導体層
３４の表面上に形成する。
【００２４】続いて、図９で示されるように、第２導電
層をゲート誘電体層３５及び第２絶縁層３３上に蒸着す
る。そして、リソグラフィーにより所定パターンで第２
導電層をエッチングして、島状メインゲート層３６を形
成する。島状メインゲート層の両端は２つの島状サブゲ
ート層３１状の部分領域とそれぞれ重なる。第２導電層
は、ＰＶＤ法またはＣＶＤ法により形成された金属層ま
たは高ドープされたポリシリコンから選ばれる材料で構
成してある。島状メインゲート層３６が金属ゲートであ
る場合、誘電体層をその上に蒸着してゲートを誘電体層
／金属の積層（stacking layer）としなければならな
い。誘電体層は、厚さが２０〜１００ｎｍの酸化ケイ素
またはケイ素である。誘電体層は、その下の金属層を後
のウェットエッチングにより生じる損傷から保護するの
に用いられる。
層をゲート誘電体層３５及び第２絶縁層３３上に蒸着す
る。そして、リソグラフィーにより所定パターンで第２
導電層をエッチングして、島状メインゲート層３６を形
成する。島状メインゲート層の両端は２つの島状サブゲ
ート層３１状の部分領域とそれぞれ重なる。第２導電層
は、ＰＶＤ法またはＣＶＤ法により形成された金属層ま
たは高ドープされたポリシリコンから選ばれる材料で構
成してある。島状メインゲート層３６が金属ゲートであ
る場合、誘電体層をその上に蒸着してゲートを誘電体層
／金属の積層（stacking layer）としなければならな
い。誘電体層は、厚さが２０〜１００ｎｍの酸化ケイ素
またはケイ素である。誘電体層は、その下の金属層を後
のウェットエッチングにより生じる損傷から保護するの
に用いられる。
【００２５】次に、図１０で示されるように、ＣＶＤ法
により誘電体層（酸化層または窒化ケイ素層など）を蒸
着し、エッチングバックによりライニング（lining）３
７を島状メインゲート層３６の側壁に形成する。誘電体
層のエッチング工程では、ライニング３７の両側に位置
するゲート誘電体層３５もエッチングして島状半導体層
３４を露出させる。
により誘電体層（酸化層または窒化ケイ素層など）を蒸
着し、エッチングバックによりライニング（lining）３
７を島状メインゲート層３６の側壁に形成する。誘電体
層のエッチング工程では、ライニング３７の両側に位置
するゲート誘電体層３５もエッチングして島状半導体層
３４を露出させる。
【００２６】金属層（Ｔｉ、Ｃｏ、Ｐｔ、Ｎｉなど）は
ＰＶＤ法によってメインゲート層３６、島状半導体層３
４、及び絶縁ライニング３７上に形成される。
ＰＶＤ法によってメインゲート層３６、島状半導体層３
４、及び絶縁ライニング３７上に形成される。
【００２７】それから、温度範囲が４５０〜６５０℃の
ＲＴＡ（ラピッドアニーリング）法により、あるいは温
度範囲が２００〜５００℃の加熱炉管（hot stove pip
e）において、金属層は島状半導体層３４中のケイ素元
素と反応してケイ化物層３８ａ、３８ｂを形成する。次
に、図１１で示されるように、選択的ウェットエッチン
グ（selective wet etching）を施して金属層を除去す
る。
ＲＴＡ（ラピッドアニーリング）法により、あるいは温
度範囲が２００〜５００℃の加熱炉管（hot stove pip
e）において、金属層は島状半導体層３４中のケイ素元
素と反応してケイ化物層３８ａ、３８ｂを形成する。次
に、図１１で示されるように、選択的ウェットエッチン
グ（selective wet etching）を施して金属層を除去す
る。
【００２８】ケイ化物層３８ａ、３８ｂ間の島状半導体
層３４は、薄膜トランジスタのチャネル領域ｃｈ１とし
て用いられる。ケイ化物層３８ａ、３８ｂ、及びチャネ
ル領域ｃｈ１はショットキーコンタクトを形成し、この
ショットキーコンタクトは薄膜トランジスタのショット
キーソース／ドレインとなる。
層３４は、薄膜トランジスタのチャネル領域ｃｈ１とし
て用いられる。ケイ化物層３８ａ、３８ｂ、及びチャネ
ル領域ｃｈ１はショットキーコンタクトを形成し、この
ショットキーコンタクトは薄膜トランジスタのショット
キーソース／ドレインとなる。
【００２９】第２実施例 図１２で示されるように、図３〜図１０に示す工程の
後、電気化学置換法（非電気めっき法{non-electrical
plating}）により、絶縁ライニング３７の両側に位置す
る島状半導体層３４中のケイ素を金属（Ｎｉ、Ｃｕ、Ｐ
ｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｃｏなど）に置換して金
属置換層４０ａ、４０ｂを形成する。
後、電気化学置換法（非電気めっき法{non-electrical
plating}）により、絶縁ライニング３７の両側に位置す
る島状半導体層３４中のケイ素を金属（Ｎｉ、Ｃｕ、Ｐ
ｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｃｏなど）に置換して金
属置換層４０ａ、４０ｂを形成する。
【００３０】金属置換層４０ａ、４０ｂ間の島状半導体
層３４は薄膜トランジスタのチャネル領域ｃｈ２として
用いられる。金属置換層４０ａ、４０ｂ、及びチャネル
領域ｃｈ２はショットキーコンタクトを形成し、このシ
ョットキーコンタクトは薄膜トランジスタのショットキ
ーソース／ドレインとなる。
層３４は薄膜トランジスタのチャネル領域ｃｈ２として
用いられる。金属置換層４０ａ、４０ｂ、及びチャネル
領域ｃｈ２はショットキーコンタクトを形成し、このシ
ョットキーコンタクトは薄膜トランジスタのショットキ
ーソース／ドレインとなる。
【００３１】本実施例では、ＮｉＳｏ４、ＰｄＣｌ２、
Ｋ２ＰｔＣｌ４、ＣｕＳＯ４、ＡｇＳＯ４、ＫＡｕＣｌ
４、ＣｏＳＯ４などの金属塩を開始剤として用いること
ができる。この開始剤をＨＦ溶液中（またはＢＯＥ、Ｎ
Ｈ４Ｆ＋ＨＦ）に溶かして反応溶液とし、置換しようと
するシリコンウェハーと反応させて非電気めっき法を完
成する。
Ｋ２ＰｔＣｌ４、ＣｕＳＯ４、ＡｇＳＯ４、ＫＡｕＣｌ
４、ＣｏＳＯ４などの金属塩を開始剤として用いること
ができる。この開始剤をＨＦ溶液中（またはＢＯＥ、Ｎ
Ｈ４Ｆ＋ＨＦ）に溶かして反応溶液とし、置換しようと
するシリコンウェハーと反応させて非電気めっき法を完
成する。
【００３２】さらに、本実施例においてｃｈ２がアモル
ファスシリコンで、置換金属がＮｉである場合、窒素ま
たは不活性ガスの環境下において４００〜６００℃の温
度範囲でチャネル領域ｃｈ２のアモルファスシリコンを
再結晶することにより、チャネル領域ｃｈ２をポリシリ
コン層に変えることができる。このことは、薄膜トラン
ジスタの駆動力を高めることができる。図１２で示され
る矢印は再結晶の方向を示している。
ファスシリコンで、置換金属がＮｉである場合、窒素ま
たは不活性ガスの環境下において４００〜６００℃の温
度範囲でチャネル領域ｃｈ２のアモルファスシリコンを
再結晶することにより、チャネル領域ｃｈ２をポリシリ
コン層に変えることができる。このことは、薄膜トラン
ジスタの駆動力を高めることができる。図１２で示され
る矢印は再結晶の方向を示している。
【００３３】第３実施例 図３〜図９で示される工程の後、島状マスク層５０（本
実施例ではフォトレジスト層を用いる）を形成して島状
メインゲート層３６及び島状メインゲート層３６の両側
に位置するゲート誘電体層３５を被覆する。
実施例ではフォトレジスト層を用いる）を形成して島状
メインゲート層３６及び島状メインゲート層３６の両側
に位置するゲート誘電体層３５を被覆する。
【００３４】続いて、図１３で示されるように、島状マ
スク層５０の両側に位置するゲート誘電体層３５を除去
して島状半導体層３４を露出させる。
スク層５０の両側に位置するゲート誘電体層３５を除去
して島状半導体層３４を露出させる。
【００３５】次に、図１４で示されるように、電気化学
置換法（非電気めっき法など）を施して島状マスク層５
０の両側に位置する島状半導体層３４中のケイ素を金属
（Ｎｉ、Ｃｕ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｃｏな
ど）に置換して金属置換層５２ａ、５２ｂを形成する。
置換法（非電気めっき法など）を施して島状マスク層５
０の両側に位置する島状半導体層３４中のケイ素を金属
（Ｎｉ、Ｃｕ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｃｏな
ど）に置換して金属置換層５２ａ、５２ｂを形成する。
【００３６】金属置換層５２ａ、５２ｂ間の島状半導体
層３４は薄膜トランジスタのチャネル領域ｃｈ３として
用いられる。金属置換層５２ａ、５２ｂ、及びチャネル
領域ｃｈ３はショットキーコンタクトを形成し、このシ
ョットキーコンタクトは薄膜トランジスタのショットキ
ーソース／ドレインとなる。
層３４は薄膜トランジスタのチャネル領域ｃｈ３として
用いられる。金属置換層５２ａ、５２ｂ、及びチャネル
領域ｃｈ３はショットキーコンタクトを形成し、このシ
ョットキーコンタクトは薄膜トランジスタのショットキ
ーソース／ドレインとなる。
【００３７】同様に、本実施例ではＮｉＳｏ４、ＰｄＣ
ｌ２、Ｋ２ＰｔＣｌ４、ＣｕＳＯ４、ＡｇＳＯ４、ＫＡ
ｕＣｌ４、ＣｏＳＯ４などの金属塩を開始剤として用い
ることができる。この開始剤をＨＦ溶液中（またはＢＯ
Ｅ、ＮＨ４Ｆ＋ＨＦ）に溶かして反応溶液とし、置換し
ようとするシリコンウェハーと反応させて非電気めっき
法を完成する。
ｌ２、Ｋ２ＰｔＣｌ４、ＣｕＳＯ４、ＡｇＳＯ４、ＫＡ
ｕＣｌ４、ＣｏＳＯ４などの金属塩を開始剤として用い
ることができる。この開始剤をＨＦ溶液中（またはＢＯ
Ｅ、ＮＨ４Ｆ＋ＨＦ）に溶かして反応溶液とし、置換し
ようとするシリコンウェハーと反応させて非電気めっき
法を完成する。
【００３８】最後に、図１５で示されるように、島状マ
スク層５０を有機溶剤で除去する。同様に、本実施例に
おいてｃｈ３がアモルファスシリコンで、置換金属がＮ
ｉである場合、窒素または不活性ガスの環境下において
４００〜６００℃の温度範囲でチャネル領域ｃｈ３のア
モルファスシリコンを再結晶することにより、チャネル
領域ｃｈ３をポリシリコン層に変えることができる。こ
のことにより、薄膜トランジスタの駆動力を高めること
ができる。図１５で示される矢印は再結晶の方向を示し
ている。
スク層５０を有機溶剤で除去する。同様に、本実施例に
おいてｃｈ３がアモルファスシリコンで、置換金属がＮ
ｉである場合、窒素または不活性ガスの環境下において
４００〜６００℃の温度範囲でチャネル領域ｃｈ３のア
モルファスシリコンを再結晶することにより、チャネル
領域ｃｈ３をポリシリコン層に変えることができる。こ
のことにより、薄膜トランジスタの駆動力を高めること
ができる。図１５で示される矢印は再結晶の方向を示し
ている。
【００３９】第４実施例 図１６〜２３は本発明の第４実施例の工程の断面図を示
す。
す。
【００４０】まず、ＳｉＯ２または石英からなる絶縁基
板６０を提供する。次に、薄い半導体層を絶縁基板６０
上に形成する。それから、図１６で示されるように、こ
の半導体層を所定パターンでエッチングして島状半導体
層６１を絶縁基板上に形成する。この薄い半導体層の厚
さは１０〜２００ｎｍの範囲内であり、材料は単結晶シ
リコン、アモルファスシリコン、ポリシリコンから選ば
れる。
板６０を提供する。次に、薄い半導体層を絶縁基板６０
上に形成する。それから、図１６で示されるように、こ
の半導体層を所定パターンでエッチングして島状半導体
層６１を絶縁基板上に形成する。この薄い半導体層の厚
さは１０〜２００ｎｍの範囲内であり、材料は単結晶シ
リコン、アモルファスシリコン、ポリシリコンから選ば
れる。
【００４１】図１７で示されるように、第１絶縁層６
２、第１導電層６３、及び第２絶縁層６４を島状半導体
６１及び絶縁基板６０上に順に形成する。第１絶縁層６
２はＣＶＤ法により形成された厚さ１〜１００ｎｍの窒
化ケイ素層である。第１導電層６３は金属層またはＣＶ
Ｄ法により高ドープされた厚さ３０〜２００ｎｍのポリ
シリコンである。第２絶縁層６４はＣＶＤ法により形成
された厚さ３０〜１００ｎｍの酸化層である。
２、第１導電層６３、及び第２絶縁層６４を島状半導体
６１及び絶縁基板６０上に順に形成する。第１絶縁層６
２はＣＶＤ法により形成された厚さ１〜１００ｎｍの窒
化ケイ素層である。第１導電層６３は金属層またはＣＶ
Ｄ法により高ドープされた厚さ３０〜２００ｎｍのポリ
シリコンである。第２絶縁層６４はＣＶＤ法により形成
された厚さ３０〜１００ｎｍの酸化層である。
【００４２】図１８で示されるように、第２絶縁層６４
及び第２導電層６３を所定パターンでエッチングして２
つのサブゲート積層（sub-gate stacking layer）Ｇ
ｓｕｂを第１絶縁層６２及び島状半導体層６１上に形成
する。
及び第２導電層６３を所定パターンでエッチングして２
つのサブゲート積層（sub-gate stacking layer）Ｇ
ｓｕｂを第１絶縁層６２及び島状半導体層６１上に形成
する。
【００４３】続いて、厚さ３０〜２００ｎｍの酸化層を
２つのサブゲート積層Ｇｓｕｂ上及びその側壁に蒸着す
る。そして、図１９で示されるように、この酸化層にプ
ラズマで異方性エッチングを施して２つのサブゲート積
層Ｇｓｕｂの側壁にライニング６５を形成する。
２つのサブゲート積層Ｇｓｕｂ上及びその側壁に蒸着す
る。そして、図１９で示されるように、この酸化層にプ
ラズマで異方性エッチングを施して２つのサブゲート積
層Ｇｓｕｂの側壁にライニング６５を形成する。
【００４４】それから、図２０で示されるように、第１
絶縁層６２をプラズマエッチングまたはＨ３ＰＯ４で除
去して島状半導体層６１を露出させる。
絶縁層６２をプラズマエッチングまたはＨ３ＰＯ４で除
去して島状半導体層６１を露出させる。
【００４５】図２１で示されるように、ゲート誘電体層
６６（本実施例では酸化層）を熱酸化または蒸着により
島状半導体層６１の表面上に形成する。
６６（本実施例では酸化層）を熱酸化または蒸着により
島状半導体層６１の表面上に形成する。
【００４６】第２導電層をゲート誘電体層６６、サブゲ
ート積層Ｇｓｕｂ、ライニング６５、及び島状半導体層
６１上に蒸着する。第２導電層はＣＶＤ法により形成さ
れた高ドープされたポリシリコンからなる。
ート積層Ｇｓｕｂ、ライニング６５、及び島状半導体層
６１上に蒸着する。第２導電層はＣＶＤ法により形成さ
れた高ドープされたポリシリコンからなる。
【００４７】それから、図２２で示されるように、第２
導電層をリソグラフィーによりエッチングして、メイン
ゲート層Ｇｐｒｉを２つのサブゲート積層Ｇｓｕｂ間に
あるゲート誘電層上に形成する。次に、メインゲート層
に被覆されないゲート誘電体層６６及びサブゲート積層
ＧｓｕｂをＨＦ溶液で除去する。
導電層をリソグラフィーによりエッチングして、メイン
ゲート層Ｇｐｒｉを２つのサブゲート積層Ｇｓｕｂ間に
あるゲート誘電層上に形成する。次に、メインゲート層
に被覆されないゲート誘電体層６６及びサブゲート積層
ＧｓｕｂをＨＦ溶液で除去する。
【００４８】続いて、ＰＶＤ法により金属層（Ｔｉ、Ｃ
ｏ、Ｐｔ、Ｎｉなど）をメインゲート層Ｇｐｒｉ、島状
半導体層６１、及び絶縁ライニング６５上に形成する。
ｏ、Ｐｔ、Ｎｉなど）をメインゲート層Ｇｐｒｉ、島状
半導体層６１、及び絶縁ライニング６５上に形成する。
【００４９】それから、温度範囲が４５０〜６５０℃の
ＲＴＡ法により金属層を島状半導体層６１及びメインゲ
ート層Ｇｐｒｉ中のケイ素と反応させて、ケイ化物層６
７ａ、６７ｂ、及び６８を形成する。そして、図２３で
示されるように、ケイ素と反応しなかった金属層をウェ
ットエッチングにより除去する。
ＲＴＡ法により金属層を島状半導体層６１及びメインゲ
ート層Ｇｐｒｉ中のケイ素と反応させて、ケイ化物層６
７ａ、６７ｂ、及び６８を形成する。そして、図２３で
示されるように、ケイ素と反応しなかった金属層をウェ
ットエッチングにより除去する。
【００５０】ケイ化物層６７ａ、６７ｂ間に位置する島
状半導体層６１は薄膜トランジスタのチャネル領域ｃｈ
４として用いられる。ケイ化物層６７ａ、６７ｂ、及び
チャネル領域ｃｈ４はショットキーコンタクトを形成
し、このショットキーコンタクトは薄膜トランジスタの
ショットキーソース／ドレインとなる。
状半導体層６１は薄膜トランジスタのチャネル領域ｃｈ
４として用いられる。ケイ化物層６７ａ、６７ｂ、及び
チャネル領域ｃｈ４はショットキーコンタクトを形成
し、このショットキーコンタクトは薄膜トランジスタの
ショットキーソース／ドレインとなる。
【００５１】第５実施例 図１６〜図２２で示される工程の後、図２４で示される
ように、電気化学置換法（非電気めっき法など）を施し
て、絶縁ライニング３７の両側に位置する島状半導体層
６１及びメインゲート層Ｇｐｒｉ中のケイ素を金属（Ｎ
ｉ、Ｃｕ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｃｏなど）
に置換して金属置換層７０ａ、７０ｂを形成する。
ように、電気化学置換法（非電気めっき法など）を施し
て、絶縁ライニング３７の両側に位置する島状半導体層
６１及びメインゲート層Ｇｐｒｉ中のケイ素を金属（Ｎ
ｉ、Ｃｕ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｃｏなど）
に置換して金属置換層７０ａ、７０ｂを形成する。
【００５２】金属置換層７０ａ、７０ｂ間に位置する島
状半導体層６１は薄膜トランジスタのチャネル領域ｃｈ
５として用いられる。金属置換層７０ａ、７０ｂ、及び
チャネル領域ｃｈ５はショットキーコンタクトを形成
し、このショットキーコンタクトは薄膜トランジスタの
ショットキーソース／ドレインとなる。
状半導体層６１は薄膜トランジスタのチャネル領域ｃｈ
５として用いられる。金属置換層７０ａ、７０ｂ、及び
チャネル領域ｃｈ５はショットキーコンタクトを形成
し、このショットキーコンタクトは薄膜トランジスタの
ショットキーソース／ドレインとなる。
【００５３】同様に、本実施例ではＮｉＳｏ４、ＰｄＣ
ｌ２、Ｋ２ＰｔＣｌ４、ＣｕＳＯ４、ＡｇＳＯ４、ＫＡ
ｕＣｌ４、ＣｏＳＯ４などの金属塩を開始剤として用い
ることができる。この開始剤をＨＦ溶液中（またはＢＯ
Ｅ、ＮＨ４Ｆ＋ＨＦ）に溶かして反応溶液とし、置換し
ようとするシリコンウェハーと反応させて非電気めっき
法を完成する。
ｌ２、Ｋ２ＰｔＣｌ４、ＣｕＳＯ４、ＡｇＳＯ４、ＫＡ
ｕＣｌ４、ＣｏＳＯ４などの金属塩を開始剤として用い
ることができる。この開始剤をＨＦ溶液中（またはＢＯ
Ｅ、ＮＨ４Ｆ＋ＨＦ）に溶かして反応溶液とし、置換し
ようとするシリコンウェハーと反応させて非電気めっき
法を完成する。
【００５４】本実施例において、チャネル領域ｃｈ５が
アモルファスシリコンで、置換金属がＮｉである場合、
窒素または不活性ガスの環境下において４００〜６００
℃の温度範囲でチャネル領域ｃｈ５のアモルファスシリ
コンを再結晶することにより、チャネル領域ｃｈ５をポ
リシリコン層に変えることができる。このことにより、
薄膜トランジスタの駆動力を高めることができる。図２
４で示される矢印は再結晶の方向を示している。
アモルファスシリコンで、置換金属がＮｉである場合、
窒素または不活性ガスの環境下において４００〜６００
℃の温度範囲でチャネル領域ｃｈ５のアモルファスシリ
コンを再結晶することにより、チャネル領域ｃｈ５をポ
リシリコン層に変えることができる。このことにより、
薄膜トランジスタの駆動力を高めることができる。図２
４で示される矢印は再結晶の方向を示している。
【００５５】第６実施例 図２５〜３１は本発明の第６実施例の工程の断面図を示
す。まず、ＳｉＯ２または石英からなる絶縁基板８０を
提供する。次に、薄半導体層（thin semiconductor lay
er）を絶縁基板８０上に形成する。それから、図２５で
示されるように、この半導体層を所定パターンでエッチ
ングして島状半導体層６１を絶縁基板上に形成する。こ
の薄半導体層の厚さは１０〜２００ｎｍの範囲内であ
り、材料は単結晶シリコン、アモルファスシリコン、ポ
リシリコンから選ばれる。
す。まず、ＳｉＯ２または石英からなる絶縁基板８０を
提供する。次に、薄半導体層（thin semiconductor lay
er）を絶縁基板８０上に形成する。それから、図２５で
示されるように、この半導体層を所定パターンでエッチ
ングして島状半導体層６１を絶縁基板上に形成する。こ
の薄半導体層の厚さは１０〜２００ｎｍの範囲内であ
り、材料は単結晶シリコン、アモルファスシリコン、ポ
リシリコンから選ばれる。
【００５６】図２６で示されるように、ゲート誘電体層
８２を熱酸化またはＣＶＤ法により島状半導体層６１の
表面上に形成する。本実施例においてゲート誘電体層８
２は酸化層である。
８２を熱酸化またはＣＶＤ法により島状半導体層６１の
表面上に形成する。本実施例においてゲート誘電体層８
２は酸化層である。
【００５７】次に、図２７で示されるように、第１導電
層をゲート誘電体層８２上に形成し、リソグラフィーに
よりエッチングして島状メインゲート８３を形成する。
第１導電層はＰＶＤ法またはＣＶＤ法により形成された
金属層あるいは高ドープされたポリシリコンからなる。
島状メインゲート層８３が金属ゲートである場合、誘電
体層をその上に蒸着してゲートを誘電体層／金属積層と
しなければならない。誘電体層は厚さが２０〜１００ｎ
ｍの酸化ケイ素または窒化ケイ素である。誘電体層は、
その下の金属層を後のウェットエッチングにより生じる
損傷から保護するのに用いられる。
層をゲート誘電体層８２上に形成し、リソグラフィーに
よりエッチングして島状メインゲート８３を形成する。
第１導電層はＰＶＤ法またはＣＶＤ法により形成された
金属層あるいは高ドープされたポリシリコンからなる。
島状メインゲート層８３が金属ゲートである場合、誘電
体層をその上に蒸着してゲートを誘電体層／金属積層と
しなければならない。誘電体層は厚さが２０〜１００ｎ
ｍの酸化ケイ素または窒化ケイ素である。誘電体層は、
その下の金属層を後のウェットエッチングにより生じる
損傷から保護するのに用いられる。
【００５８】次に、図２８で示されるように、誘電体層
（酸化層、窒化ケイ素層など）をＣＶＤ法により蒸着し
て、所定パターンでエッチングすることによりライニン
グ８４を島状メインゲート層８３の側壁に形成する。誘
電体層のエッチング工程では、ライニング３７の両側に
位置するゲート誘電体層８２も除去して島状半導体層８
１を露出させる。
（酸化層、窒化ケイ素層など）をＣＶＤ法により蒸着し
て、所定パターンでエッチングすることによりライニン
グ８４を島状メインゲート層８３の側壁に形成する。誘
電体層のエッチング工程では、ライニング３７の両側に
位置するゲート誘電体層８２も除去して島状半導体層８
１を露出させる。
【００５９】続いて、ＰＶＤ法により金属層（Ｔｉ、Ｃ
ｏ、Ｐｔ、Ｎｉなど）をメインゲート層８３、島状半導
体層８１、及び絶縁ライニング８３上に形成する。
ｏ、Ｐｔ、Ｎｉなど）をメインゲート層８３、島状半導
体層８１、及び絶縁ライニング８３上に形成する。
【００６０】それから、温度範囲が４５０〜６５０℃の
ＲＴＡ法により金属層を島状半導体層８１中のケイ素と
反応させて、ケイ化物層８５ａ、８５ｂを形成する。そ
して、図２９で示されるように、ケイ素と反応しなかっ
た金属層をウェットエッチングにより除去する。
ＲＴＡ法により金属層を島状半導体層８１中のケイ素と
反応させて、ケイ化物層８５ａ、８５ｂを形成する。そ
して、図２９で示されるように、ケイ素と反応しなかっ
た金属層をウェットエッチングにより除去する。
【００６１】ケイ化物層８５ａ、８５ｂ間に位置する島
状半導体層８１は薄膜トランジスタのチャネル領域ｃｈ
６として用いられる。ケイ化物層８５ａ、８５ｂ、及び
チャネル領域ｃｈ６はショットキーコンタクトを形成
し、このショットキーコンタクトは薄膜トランジスタの
ショットキーソース／ドレインとなる。
状半導体層８１は薄膜トランジスタのチャネル領域ｃｈ
６として用いられる。ケイ化物層８５ａ、８５ｂ、及び
チャネル領域ｃｈ６はショットキーコンタクトを形成
し、このショットキーコンタクトは薄膜トランジスタの
ショットキーソース／ドレインとなる。
【００６２】次に、厚さ３００〜１０００ｎｍの絶縁層
８７を形成してメインゲート層８３、絶縁ライニング８
４、及びショットキーソース／ドレイン（８５ａ、８５
ｂ）を被覆する。それから、図３０で示されるように、
絶縁層８７を平坦化する。絶縁層８７はＣＶＤにより形
成された酸化層からなる。
８７を形成してメインゲート層８３、絶縁ライニング８
４、及びショットキーソース／ドレイン（８５ａ、８５
ｂ）を被覆する。それから、図３０で示されるように、
絶縁層８７を平坦化する。絶縁層８７はＣＶＤにより形
成された酸化層からなる。
【００６３】続いて、金属層などの第２導電層を絶縁層
８７上に形成する。そして、図３１で示されるように、
リソグラフィーにより第２導電層を所定パターンでエッ
チングして、島状サブゲート層８８を絶縁層８７上に形
成する。島状サブゲート層８８の両端は、絶縁層８７の
両側に位置するショットキーソースドレイン（８５ａ、
８５ｂ）とそれぞれ重なっている。
８７上に形成する。そして、図３１で示されるように、
リソグラフィーにより第２導電層を所定パターンでエッ
チングして、島状サブゲート層８８を絶縁層８７上に形
成する。島状サブゲート層８８の両端は、絶縁層８７の
両側に位置するショットキーソースドレイン（８５ａ、
８５ｂ）とそれぞれ重なっている。
【００６４】第７実施例 図２５〜図２８で示される工程の後、図３２で示される
ように、電気化学置換法（非電気めっき法など）を施し
て、絶縁ライニング８４の両側に位置する島状半導体層
８１中のケイ素を金属（Ｎｉ、Ｃｕ、Ｐｄ、Ｐｔ、Ｃ
ｕ、Ａｇ、Ａｕ、Ｃｏなど）に置換して金属置換層９０
ａ、９０ｂを形成する。
ように、電気化学置換法（非電気めっき法など）を施し
て、絶縁ライニング８４の両側に位置する島状半導体層
８１中のケイ素を金属（Ｎｉ、Ｃｕ、Ｐｄ、Ｐｔ、Ｃ
ｕ、Ａｇ、Ａｕ、Ｃｏなど）に置換して金属置換層９０
ａ、９０ｂを形成する。
【００６５】金属置換層９０ａ、９０ｂ間に位置する島
状半導体層８１は薄膜トランジスタのチャネル領域ｃｈ
７として用いられる。金属置換層９０ａ、９０ｂ、及び
チャネル領域ｃｈ７はショットキーコンタクトを形成
し、このショットキーコンタクトは薄膜トランジスタの
ショットキーソース／ドレインとなる。
状半導体層８１は薄膜トランジスタのチャネル領域ｃｈ
７として用いられる。金属置換層９０ａ、９０ｂ、及び
チャネル領域ｃｈ７はショットキーコンタクトを形成
し、このショットキーコンタクトは薄膜トランジスタの
ショットキーソース／ドレインとなる。
【００６６】同様に、本実施例ではＮｉＳｏ４、ＰｄＣ
ｌ２、Ｋ２ＰｔＣｌ４、ＣｕＳＯ４、ＡｇＳＯ４、ＫＡ
ｕＣｌ４、ＣｏＳＯ４などの金属塩を開始剤として用い
ることができる。この開始剤をＨＦ溶液中（またはＢＯ
Ｅ、ＮＨ４Ｆ＋ＨＦ）に溶かして反応溶液とし、置換し
ようとするシリコンウェハーと反応させて非電気めっき
法を完成する。
ｌ２、Ｋ２ＰｔＣｌ４、ＣｕＳＯ４、ＡｇＳＯ４、ＫＡ
ｕＣｌ４、ＣｏＳＯ４などの金属塩を開始剤として用い
ることができる。この開始剤をＨＦ溶液中（またはＢＯ
Ｅ、ＮＨ４Ｆ＋ＨＦ）に溶かして反応溶液とし、置換し
ようとするシリコンウェハーと反応させて非電気めっき
法を完成する。
【００６７】本実施例において、チャネル領域ｃｈ７が
アモルファスシリコンで、置換金属がＮｉである場合、
窒素または不活性ガスの環境下において４００〜６００
℃の温度範囲でチャネル領域ｃｈ７のアモルファスシリ
コンを再結晶することにより、チャネル領域ｃｈ７をポ
リシリコン層に変えることができる。このことにより、
薄膜トランジスタの駆動力を高めることができる。図３
２で示される矢印は再結晶の方向を示している。
アモルファスシリコンで、置換金属がＮｉである場合、
窒素または不活性ガスの環境下において４００〜６００
℃の温度範囲でチャネル領域ｃｈ７のアモルファスシリ
コンを再結晶することにより、チャネル領域ｃｈ７をポ
リシリコン層に変えることができる。このことにより、
薄膜トランジスタの駆動力を高めることができる。図３
２で示される矢印は再結晶の方向を示している。
【００６８】次に、厚さ３００〜１０００ｎｍの絶縁層
８７を形成してメインゲート層８３、絶縁ライニング８
４、及びショットキーソース／ドレイン（９０ａ、９０
ｂ）を被覆する。それから、図３３で示されるように、
絶縁層８７を平坦化する。
８７を形成してメインゲート層８３、絶縁ライニング８
４、及びショットキーソース／ドレイン（９０ａ、９０
ｂ）を被覆する。それから、図３３で示されるように、
絶縁層８７を平坦化する。
【００６９】続いて、金属層などの第２導電層を絶縁層
８７上に形成する。そして、図３４で示されるように、
リソグラフィーにより第２導電層を所定パターンでエッ
チングして、島状サブゲート層８８を絶縁層８７上に形
成する。島状サブゲート層８８の両端は、絶縁層８７の
両側に位置するショットキーソースドレイン（９０ａ、
９０ｂ）とそれぞれ重なっている。
８７上に形成する。そして、図３４で示されるように、
リソグラフィーにより第２導電層を所定パターンでエッ
チングして、島状サブゲート層８８を絶縁層８７上に形
成する。島状サブゲート層８８の両端は、絶縁層８７の
両側に位置するショットキーソースドレイン（９０ａ、
９０ｂ）とそれぞれ重なっている。
【００７０】第８実施例 図３５〜図４１は本発明の第８実施例の工程の断面図を
示す。まず、ＳｉＯ２または石英からなる絶縁基板１０
０を提供する。次に、薄い半導体層を絶縁基板１００上
に形成する。それから、図３５で示されるように、この
半導体層を所定パターンでエッチングして島状半導体層
１０１を絶縁基板上に形成する。この薄い半導体層の厚
さは１０〜２００ｎｍの範囲内であり、材料は単結晶シ
リコン、アモルファスシリコン、ポリシリコンから選ば
れる。
示す。まず、ＳｉＯ２または石英からなる絶縁基板１０
０を提供する。次に、薄い半導体層を絶縁基板１００上
に形成する。それから、図３５で示されるように、この
半導体層を所定パターンでエッチングして島状半導体層
１０１を絶縁基板上に形成する。この薄い半導体層の厚
さは１０〜２００ｎｍの範囲内であり、材料は単結晶シ
リコン、アモルファスシリコン、ポリシリコンから選ば
れる。
【００７１】図３６で示されるように、ゲート誘電体層
１０２を熱酸化またはＣＶＤ法により島状半導体層１０
１の表面上に形成する。本実施例においてゲート誘電体
層１０２は酸化層である。
１０２を熱酸化またはＣＶＤ法により島状半導体層１０
１の表面上に形成する。本実施例においてゲート誘電体
層１０２は酸化層である。
【００７２】次に、図３７で示されるように、第１導電
層をゲート誘電体層１０２上に形成し、リソグラフィー
によりエッチングして島状メインゲート１０３を形成す
る。第１導電層はＰＶＤ法またはＣＶＤ法により形成さ
れた金属層あるいは高ドープされたポリシリコンからな
る。島状メインゲート層１０３が金属ゲートである場
合、誘電体層をその上に蒸着してゲートを誘電体層／金
属積層としなければならない。誘電体層は厚さが２０〜
１００ｎｍの酸化ケイ素または窒化ケイ素である。誘電
体層は、その下の金属層を後のウェットエッチングによ
り生じる損傷から保護するのに用いられる。
層をゲート誘電体層１０２上に形成し、リソグラフィー
によりエッチングして島状メインゲート１０３を形成す
る。第１導電層はＰＶＤ法またはＣＶＤ法により形成さ
れた金属層あるいは高ドープされたポリシリコンからな
る。島状メインゲート層１０３が金属ゲートである場
合、誘電体層をその上に蒸着してゲートを誘電体層／金
属積層としなければならない。誘電体層は厚さが２０〜
１００ｎｍの酸化ケイ素または窒化ケイ素である。誘電
体層は、その下の金属層を後のウェットエッチングによ
り生じる損傷から保護するのに用いられる。
【００７３】次に、図３８で示されるように、ＣＶＤ酸
化層などの第１絶縁層を形成し、リソグラフィーにより
フォトレジスト層１０５をＣＶＤ酸化層１０４上に形成
する。
化層などの第１絶縁層を形成し、リソグラフィーにより
フォトレジスト層１０５をＣＶＤ酸化層１０４上に形成
する。
【００７４】フォトレジスト層１０５はマスクとして用
いられ、ＣＶＤ酸化層１０４及びゲート酸化層１０２を
エッチングして絶縁マスク層１０４ａを島状メインゲー
ト層１０３の第１部分に形成する。同時に、絶縁ライニ
ング１０４ｂを島状メインゲート層１０３の第２部分に
形成する。これにより、図３９で示されるように、メイ
ンゲート層の第２部分及び島状半導体層１０１を露出す
る。ここで、島状メインゲート層１０３の側辺に位置す
る長さｘのゲート酸化層１０２は絶縁マスク層１０４ａ
に被覆されることに注意しなければならない。
いられ、ＣＶＤ酸化層１０４及びゲート酸化層１０２を
エッチングして絶縁マスク層１０４ａを島状メインゲー
ト層１０３の第１部分に形成する。同時に、絶縁ライニ
ング１０４ｂを島状メインゲート層１０３の第２部分に
形成する。これにより、図３９で示されるように、メイ
ンゲート層の第２部分及び島状半導体層１０１を露出す
る。ここで、島状メインゲート層１０３の側辺に位置す
る長さｘのゲート酸化層１０２は絶縁マスク層１０４ａ
に被覆されることに注意しなければならない。
【００７５】続いて、ＰＶＤ法により金属層（Ｔｉ、Ｃ
ｏ、Ｐｔ、Ｎｉなど）をメインゲート層１０３、島状半
導体層１０１、絶縁マスク層１０４ａ、及び絶縁ライニ
ング１０４ｂ上に形成する。
ｏ、Ｐｔ、Ｎｉなど）をメインゲート層１０３、島状半
導体層１０１、絶縁マスク層１０４ａ、及び絶縁ライニ
ング１０４ｂ上に形成する。
【００７６】それから、温度範囲が４５０〜６５０℃の
ＲＴＡ法により金属層を島状半導体層１０１中のケイ素
と反応させて、ケイ化物層１０５ａ、１０５ｂを形成す
る。そして、図１４０で示されるように、ケイ素と反応
しなかった金属層をウェットエッチングにより選択的に
除去する。
ＲＴＡ法により金属層を島状半導体層１０１中のケイ素
と反応させて、ケイ化物層１０５ａ、１０５ｂを形成す
る。そして、図１４０で示されるように、ケイ素と反応
しなかった金属層をウェットエッチングにより選択的に
除去する。
【００７７】ケイ化物層１０５ａ、１０５ｂ間に位置す
る島状半導体層１０１は薄膜トランジスタのチャネル領
域ｃｈ８として用いられる。ケイ化物層１０５ａ、１０
５ｂ、及びチャネル領域ｃｈ８はショットキーコンタク
トを形成し、このショットキーコンタクトは薄膜トラン
ジスタのショットキーソース／ドレインとなる。
る島状半導体層１０１は薄膜トランジスタのチャネル領
域ｃｈ８として用いられる。ケイ化物層１０５ａ、１０
５ｂ、及びチャネル領域ｃｈ８はショットキーコンタク
トを形成し、このショットキーコンタクトは薄膜トラン
ジスタのショットキーソース／ドレインとなる。
【００７８】次に、厚さ３００〜１０００ｎｍの第２絶
縁層１０７を形成してメインゲート層１０３、絶縁ライ
ニング１０４ａ、１０４ｂ、及びショットキーソース／
ドレイン（１０５ａ、１０５ｂ）を被覆し、絶縁層１０
７を平坦化する。絶縁層１０７はＣＶＤにより形成され
た酸化層からなる。
縁層１０７を形成してメインゲート層１０３、絶縁ライ
ニング１０４ａ、１０４ｂ、及びショットキーソース／
ドレイン（１０５ａ、１０５ｂ）を被覆し、絶縁層１０
７を平坦化する。絶縁層１０７はＣＶＤにより形成され
た酸化層からなる。
【００７９】続いて、金属層などの第２導電層を絶縁層
１０７上に形成する。そして、図４１で示されるよう
に、リソグラフィーにより第２導電層を所定パターンで
エッチングして、島状サブゲート層１０８を絶縁層１０
７上に形成する。島状サブゲート層１０８の両端は、絶
縁ライニング１０４ｂ及び絶縁マスク１０４ａの両側に
位置するショットキーソースドレイン（１０５ａ、１０
５ｂ）とそれぞれ重なっている。
１０７上に形成する。そして、図４１で示されるよう
に、リソグラフィーにより第２導電層を所定パターンで
エッチングして、島状サブゲート層１０８を絶縁層１０
７上に形成する。島状サブゲート層１０８の両端は、絶
縁ライニング１０４ｂ及び絶縁マスク１０４ａの両側に
位置するショットキーソースドレイン（１０５ａ、１０
５ｂ）とそれぞれ重なっている。
【００８０】第９実施例 図３５〜３９で示される工程の後、図４２で示されるよ
うに、電気化学置換法（非電気めっき法など）を施し
て、絶縁ライニング１０４ｂ及び絶縁マスク１０４ａの
両側に位置する島状半導体層１０１中のケイ素を金属
（Ｎｉ、Ｃｕ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｃｏな
ど）に置換して金属置換層１１０ａ、１１０ｂを形成す
る。
うに、電気化学置換法（非電気めっき法など）を施し
て、絶縁ライニング１０４ｂ及び絶縁マスク１０４ａの
両側に位置する島状半導体層１０１中のケイ素を金属
（Ｎｉ、Ｃｕ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｃｏな
ど）に置換して金属置換層１１０ａ、１１０ｂを形成す
る。
【００８１】金属置換層１１０ａ、１１０ｂ間に位置す
る島状半導体層１０１は薄膜トランジスタのチャネル領
域ｃｈ９として用いられる。金属置換層１１０ａ、１１
０ｂ、及びチャネル領域ｃｈ９はショットキーコンタク
トを形成し、このショットキーコンタクトは薄膜トラン
ジスタのショットキーソース／ドレインとなる。
る島状半導体層１０１は薄膜トランジスタのチャネル領
域ｃｈ９として用いられる。金属置換層１１０ａ、１１
０ｂ、及びチャネル領域ｃｈ９はショットキーコンタク
トを形成し、このショットキーコンタクトは薄膜トラン
ジスタのショットキーソース／ドレインとなる。
【００８２】本実施例では、ＮｉＳｏ４、ＰｄＣｌ２、
Ｋ２ＰｔＣｌ４、ＣｕＳＯ４、ＡｇＳＯ４、ＫＡｕＣｌ
４、ＣｏＳＯ４などの金属塩を開始剤として用いること
ができる。この開始剤をＨＦ溶液中（またはＢＯＥ、Ｎ
Ｈ４Ｆ＋ＨＦ）に溶かして反応溶液とし、置換しようと
するシリコンウェハーと反応させて非電気めっき法を完
成する。
Ｋ２ＰｔＣｌ４、ＣｕＳＯ４、ＡｇＳＯ４、ＫＡｕＣｌ
４、ＣｏＳＯ４などの金属塩を開始剤として用いること
ができる。この開始剤をＨＦ溶液中（またはＢＯＥ、Ｎ
Ｈ４Ｆ＋ＨＦ）に溶かして反応溶液とし、置換しようと
するシリコンウェハーと反応させて非電気めっき法を完
成する。
【００８３】本実施例においてチャネル領域ｃｈ９がア
モルファスシリコンで、置換金属がＮｉである場合、窒
素または不活性ガスの環境下において４００〜６００℃
の温度範囲でチャネル領域ｃｈ９のアモルファスシリコ
ンを再結晶することにより、チャネル領域ｃｈ９をポリ
シリコン層に変えることができる。このことにより、薄
膜トランジスタの駆動力を高めることができる。図４２
で示される矢印は再結晶の方向を示している。
モルファスシリコンで、置換金属がＮｉである場合、窒
素または不活性ガスの環境下において４００〜６００℃
の温度範囲でチャネル領域ｃｈ９のアモルファスシリコ
ンを再結晶することにより、チャネル領域ｃｈ９をポリ
シリコン層に変えることができる。このことにより、薄
膜トランジスタの駆動力を高めることができる。図４２
で示される矢印は再結晶の方向を示している。
【００８４】次に、厚さ３００〜１０００ｎｍの絶縁層
１１２を形成してメインゲート層１０３、絶縁ライニン
グ１０４ｂ、絶縁マスク１０４ａ、及びショットキーソ
ース／ドレイン（１１０ａ、１１０ｂ）を被覆し、絶縁
層１１２を平坦化する。
１１２を形成してメインゲート層１０３、絶縁ライニン
グ１０４ｂ、絶縁マスク１０４ａ、及びショットキーソ
ース／ドレイン（１１０ａ、１１０ｂ）を被覆し、絶縁
層１１２を平坦化する。
【００８５】続いて、金属層などの第２導電層を絶縁層
１１２上に形成する。そして、図４３で示されるよう
に、リソグラフィーにより第２導電層を所定パターンで
エッチングして、島状サブゲート層１１４を絶縁層１１
２上に形成する。島状サブゲート層１１４の両端は、絶
縁ライニング１０４ｂ及び絶縁マスク１０４ａの両側に
位置するショットキーソースドレイン（１１０ａ、１１
０ｂ）とそれぞれ重なっている。
１１２上に形成する。そして、図４３で示されるよう
に、リソグラフィーにより第２導電層を所定パターンで
エッチングして、島状サブゲート層１１４を絶縁層１１
２上に形成する。島状サブゲート層１１４の両端は、絶
縁ライニング１０４ｂ及び絶縁マスク１０４ａの両側に
位置するショットキーソースドレイン（１１０ａ、１１
０ｂ）とそれぞれ重なっている。
【００８６】以下に述べるように、上述した９通りの実
施例により製造される薄膜トランジスタは主に４種類あ
る。
施例により製造される薄膜トランジスタは主に４種類あ
る。
【００８７】第１、第２、第３実施例により製造される
サブゲート及びショットキーソース／ドレインを備えた
薄膜トランジスタの構造は、図１１、図１２、図１５で
示される。
サブゲート及びショットキーソース／ドレインを備えた
薄膜トランジスタの構造は、図１１、図１２、図１５で
示される。
【００８８】各トランジスタは、絶縁構造（３０）上に
形成され、サブゲート層（３１）と、サブゲート層（３
１）上に形成される第１絶縁層３２（サブゲート誘電体
層として用いられる）とからなる２つのサブゲート構造
と、２つのサブゲート構造上に形成され、薄膜トランジ
スタのチャネル領域（ｃｈ１、ｃｈ２、ｃｈ３）となる
半導体薄膜層（３１）と、チャネル領域（ｃｈ１、ｃｈ
２、ｃｈ３）の両側に形成され、チャネル領域と共にシ
ョットキーコンタクトをそれぞれ形成する２つの金属含
有ショットキーソース／ドレイン領域（３８ａ〜３８
ｂ、４０ａ〜４０ｂ、５２ａ〜５２ｂ）と、チャネル領
域（ｃｈ１、ｃｈ２、ｃｈ３）に形成されるゲート誘電
体層（３５）と、ゲート誘電体層（３５）の中央領域に
形成されて両側に位置するゲート誘電体層（３５）を露
出させ、下方のゲート誘電体層（３５）と共にメインゲ
ート構造を形成するメインゲート層（３６）と、からな
る。
形成され、サブゲート層（３１）と、サブゲート層（３
１）上に形成される第１絶縁層３２（サブゲート誘電体
層として用いられる）とからなる２つのサブゲート構造
と、２つのサブゲート構造上に形成され、薄膜トランジ
スタのチャネル領域（ｃｈ１、ｃｈ２、ｃｈ３）となる
半導体薄膜層（３１）と、チャネル領域（ｃｈ１、ｃｈ
２、ｃｈ３）の両側に形成され、チャネル領域と共にシ
ョットキーコンタクトをそれぞれ形成する２つの金属含
有ショットキーソース／ドレイン領域（３８ａ〜３８
ｂ、４０ａ〜４０ｂ、５２ａ〜５２ｂ）と、チャネル領
域（ｃｈ１、ｃｈ２、ｃｈ３）に形成されるゲート誘電
体層（３５）と、ゲート誘電体層（３５）の中央領域に
形成されて両側に位置するゲート誘電体層（３５）を露
出させ、下方のゲート誘電体層（３５）と共にメインゲ
ート構造を形成するメインゲート層（３６）と、からな
る。
【００８９】さらに、メインゲート構造におけるゲート
誘電体層（３５）の厚さは第１絶縁層３２（すなわちサ
ブゲート構造におけるゲート誘電体層）の厚さより小さ
い。２つのショットキーソース／ドレイン領域（３８ａ
−３８ｂ、４０ａ−４０ｂ、５２ａ−５２ｂ）はサブゲ
ート構造と重なっている。
誘電体層（３５）の厚さは第１絶縁層３２（すなわちサ
ブゲート構造におけるゲート誘電体層）の厚さより小さ
い。２つのショットキーソース／ドレイン領域（３８ａ
−３８ｂ、４０ａ−４０ｂ、５２ａ−５２ｂ）はサブゲ
ート構造と重なっている。
【００９０】第４、第５実施例により製造されるサブゲ
ート及びショットキーソース／ドレインを備えた薄膜ト
ランジスタの構造は、図２３及び図２４で示される。各
トランジスタは、絶縁基板（６０）上に形成されて薄膜
トランジスタのチャネル領域（ｃｈ４、ｃｈ５）となる
半導体薄膜層（６１）と、絶縁基板（６０）及びチャネ
ル領域（ｃｈ４、ｃｈ５）の両側に形成され、チャネル
領域（ｃｈ４、ｃｈ５）と共にショットキーコンタクト
をそれぞれ形成する２つの金属含有ショットキーソース
／ドレイン領域（６７ａ−６７ｂ、７０ａ−７０ｂ）
と、チャネル領域（ｃｈ４、ｃｈ５）に形成される２つ
のサブゲート構造Ｇｓｕｂと、チャネル領域（ｃｈ４、
ｃｈ５）及び２つのサブゲート構造Ｇｓｕｂの間に形成
されるメインゲート構造Ｇｐｒｉと、からなり、メイン
ゲート構造Ｇｐｒｉのゲート誘電体層（６２）の厚さは
サブゲート構造Ｇｓｕｂゲート誘電体層（６２）の厚さ
より小さく、メインゲート構造Ｇｐｒｉの導電部分及び
２つのサブゲート構造Ｇｓｕｂの導電部分（第１導電層
６３のエッチングにより得られる）は互いに隔離してい
る。
ート及びショットキーソース／ドレインを備えた薄膜ト
ランジスタの構造は、図２３及び図２４で示される。各
トランジスタは、絶縁基板（６０）上に形成されて薄膜
トランジスタのチャネル領域（ｃｈ４、ｃｈ５）となる
半導体薄膜層（６１）と、絶縁基板（６０）及びチャネ
ル領域（ｃｈ４、ｃｈ５）の両側に形成され、チャネル
領域（ｃｈ４、ｃｈ５）と共にショットキーコンタクト
をそれぞれ形成する２つの金属含有ショットキーソース
／ドレイン領域（６７ａ−６７ｂ、７０ａ−７０ｂ）
と、チャネル領域（ｃｈ４、ｃｈ５）に形成される２つ
のサブゲート構造Ｇｓｕｂと、チャネル領域（ｃｈ４、
ｃｈ５）及び２つのサブゲート構造Ｇｓｕｂの間に形成
されるメインゲート構造Ｇｐｒｉと、からなり、メイン
ゲート構造Ｇｐｒｉのゲート誘電体層（６２）の厚さは
サブゲート構造Ｇｓｕｂゲート誘電体層（６２）の厚さ
より小さく、メインゲート構造Ｇｐｒｉの導電部分及び
２つのサブゲート構造Ｇｓｕｂの導電部分（第１導電層
６３のエッチングにより得られる）は互いに隔離してい
る。
【００９１】第６、第７実施例で製造されるサブゲート
及びショットキーソース／ドレインを備えた薄膜トラン
ジスタの構造は、図３１及び図３４で示される。各トラ
ンジスタは、絶縁基板（８０）上に形成されて薄膜トラ
ンジスタのチャネル領域となる半導体薄膜層（８１）
と、絶縁基板（８０）及びチャネル領域の両側に形成さ
れ、チャネル領域と共にショットキーコンタクトを形成
する２つの金属含有ショットキーソース／ドレイン領域
（８５ａ−８５ｂ、９０ａ−９０ｂ）と、薄膜半導体層
（８１）上に形成されるゲート誘電体層（８２）と、ゲ
ート誘電体層（８２）の中央領域に形成されてメインゲ
ート層（８３）の両側に位置するメインゲート酸化層
（８２）を露出させ、下方のメインゲート誘電体層（８
２）と共にメインゲート構造を形成するメインゲート層
（８３）と、ショットキーソース／ドレイン領域及びメ
インゲート構造上に形成される平坦化された絶縁層（８
７）と、絶縁層（８７）上に形成され、メインゲート構
造上に位置し、両端がショットキーソース／ドレイン領
域（８５ａ−８５ｂ、９０ａ−９０ｂ）とそれぞれ重な
るサブゲート層（８８）と、からなる。
及びショットキーソース／ドレインを備えた薄膜トラン
ジスタの構造は、図３１及び図３４で示される。各トラ
ンジスタは、絶縁基板（８０）上に形成されて薄膜トラ
ンジスタのチャネル領域となる半導体薄膜層（８１）
と、絶縁基板（８０）及びチャネル領域の両側に形成さ
れ、チャネル領域と共にショットキーコンタクトを形成
する２つの金属含有ショットキーソース／ドレイン領域
（８５ａ−８５ｂ、９０ａ−９０ｂ）と、薄膜半導体層
（８１）上に形成されるゲート誘電体層（８２）と、ゲ
ート誘電体層（８２）の中央領域に形成されてメインゲ
ート層（８３）の両側に位置するメインゲート酸化層
（８２）を露出させ、下方のメインゲート誘電体層（８
２）と共にメインゲート構造を形成するメインゲート層
（８３）と、ショットキーソース／ドレイン領域及びメ
インゲート構造上に形成される平坦化された絶縁層（８
７）と、絶縁層（８７）上に形成され、メインゲート構
造上に位置し、両端がショットキーソース／ドレイン領
域（８５ａ−８５ｂ、９０ａ−９０ｂ）とそれぞれ重な
るサブゲート層（８８）と、からなる。
【００９２】第８、第９実施例より製造されるサブゲー
ト及びショットキーソース／ドレインを備えた薄膜トラ
ンジスタの構造は、図４１及び図４３で示されている。
ト及びショットキーソース／ドレインを備えた薄膜トラ
ンジスタの構造は、図４１及び図４３で示されている。
【００９３】各トランジスタは、絶縁基板（１００）上
に形成されて薄膜トランジスタのチャネル領域となる半
導体薄膜層（１０１）と、絶縁基板（１００）上及びチ
ャネル領域の両側に形成され、チャネル領域と共にショ
ットキーコンタクトを形成する２つの金属含有ショット
キーソース／ドレイン領域（１０５ａ−１０５ｂ、１０
０ａ−１００ｂ）と、半導体薄膜層（１０１）上に形成
されるゲート誘電体層（１０２）と、ゲート誘電体層
（１０２）の中央領域に形成されてメインゲート層（１
０３）の両側に形成されるゲート酸化層（１０２）を露
出させ、下方のゲート誘電体層と共にメインゲート構造
を形成するメインゲート層（１０３）と、メインゲート
層（１０３）第１部分及びメインゲート層の第１部分の
側辺に位置するメインゲート誘電体層（１０２）を被覆
する絶縁マスク（１０４ａ）と、メインゲート層（１０
３）の第２部分の側壁及びメインゲート層（１０３）の
第２部分の隣のメインゲート誘電体層（１０２）に形成
される絶縁ライニング（１０４ｂ）と、ショットキーソ
ース／ドレイン領域、絶縁ライニング、絶縁マスク、及
びメインゲート構造上に形成される平坦化した絶縁層
（１０７、１１２）と、絶縁層（１０７、１１２）状に
形成され、メインゲート構造上に位置し、両端が２つの
ショットキーソース／ドレイン領域とそれぞれ重なる島
状サブゲート層（１０８、１１４）と、からなる。
に形成されて薄膜トランジスタのチャネル領域となる半
導体薄膜層（１０１）と、絶縁基板（１００）上及びチ
ャネル領域の両側に形成され、チャネル領域と共にショ
ットキーコンタクトを形成する２つの金属含有ショット
キーソース／ドレイン領域（１０５ａ−１０５ｂ、１０
０ａ−１００ｂ）と、半導体薄膜層（１０１）上に形成
されるゲート誘電体層（１０２）と、ゲート誘電体層
（１０２）の中央領域に形成されてメインゲート層（１
０３）の両側に形成されるゲート酸化層（１０２）を露
出させ、下方のゲート誘電体層と共にメインゲート構造
を形成するメインゲート層（１０３）と、メインゲート
層（１０３）第１部分及びメインゲート層の第１部分の
側辺に位置するメインゲート誘電体層（１０２）を被覆
する絶縁マスク（１０４ａ）と、メインゲート層（１０
３）の第２部分の側壁及びメインゲート層（１０３）の
第２部分の隣のメインゲート誘電体層（１０２）に形成
される絶縁ライニング（１０４ｂ）と、ショットキーソ
ース／ドレイン領域、絶縁ライニング、絶縁マスク、及
びメインゲート構造上に形成される平坦化した絶縁層
（１０７、１１２）と、絶縁層（１０７、１１２）状に
形成され、メインゲート構造上に位置し、両端が２つの
ショットキーソース／ドレイン領域とそれぞれ重なる島
状サブゲート層（１０８、１１４）と、からなる。
【００９４】上述したように、サブゲート及びショット
キーソース／ドレインを備えた薄膜トランジスタの等価
回路及びその特徴は、図４４及び４５でそれぞれ示され
ている。図４４において、Ｖｇ−ｍａｉｎはメインゲー
トに印加される電圧を、Ｖｇ −ｓｕｂは２つのサブゲー
トに印加される電圧をそれぞれ示している。Ｖｓ及びＶ
ｄはショットキーソース／ドレインに印加される電圧を
それぞれ示している。
キーソース／ドレインを備えた薄膜トランジスタの等価
回路及びその特徴は、図４４及び４５でそれぞれ示され
ている。図４４において、Ｖｇ−ｍａｉｎはメインゲー
トに印加される電圧を、Ｖｇ −ｓｕｂは２つのサブゲー
トに印加される電圧をそれぞれ示している。Ｖｓ及びＶ
ｄはショットキーソース／ドレインに印加される電圧を
それぞれ示している。
【００９５】サブゲートのバイアス電圧Ｖｇ−ｓｕｂは
主に素子のチャネルの種類を決定するように用いられ
る。１Ｖｇ−ｓｕｂが正の電圧０Ｖよりはるかに大きい
とき、メインゲート及びショットキーソース／ドレイン
間のチャネルオフセット領域（channel offset regio
n）は電子層（electron layer）を誘起する。この電子
層はＳ／Ｄ拡張領域（extension region）となり、ショ
ットキーソース／ドレインの接触抵抗を低くするのに用
いられる。したがって、図４５で示されるように、この
状況下では、メインゲートのバイアス電圧Ｖ
ｇ−ｍａｉｎを調整することによりｎ型チャネルを備え
た素子を得ることができる。
主に素子のチャネルの種類を決定するように用いられ
る。１Ｖｇ−ｓｕｂが正の電圧０Ｖよりはるかに大きい
とき、メインゲート及びショットキーソース／ドレイン
間のチャネルオフセット領域（channel offset regio
n）は電子層（electron layer）を誘起する。この電子
層はＳ／Ｄ拡張領域（extension region）となり、ショ
ットキーソース／ドレインの接触抵抗を低くするのに用
いられる。したがって、図４５で示されるように、この
状況下では、メインゲートのバイアス電圧Ｖ
ｇ−ｍａｉｎを調整することによりｎ型チャネルを備え
た素子を得ることができる。
【００９６】２同様に、Ｖｇ−ｓｕｂが負の電圧０Ｖよ
りはるかに小さいとき、メインゲート及びショットキー
ソース／ドレイン間のチャネルオフセット領域は正電荷
を有するホール層（hole layer）を誘起する。図４５で
示されるように、ｐ型チャネルを備えた素子が得られ
る。
りはるかに小さいとき、メインゲート及びショットキー
ソース／ドレイン間のチャネルオフセット領域は正電荷
を有するホール層（hole layer）を誘起する。図４５で
示されるように、ｐ型チャネルを備えた素子が得られ
る。
【００９７】以上により、本発明では注入ドーピングと
それ続くアニーリングを行う必要がない。したがって、
工程の複雑度と製造コストを低くすることができる。ま
た工程の温度を低くするのにも有利である。さらに、バ
イアス電圧Ｖｇ−ｓｕｂを調整することにより、単一の
素子をｎ型、ｐ型チャネルの両方で操作することができ
る。
それ続くアニーリングを行う必要がない。したがって、
工程の複雑度と製造コストを低くすることができる。ま
た工程の温度を低くするのにも有利である。さらに、バ
イアス電圧Ｖｇ−ｓｕｂを調整することにより、単一の
素子をｎ型、ｐ型チャネルの両方で操作することができ
る。
【００９８】本発明はサブゲートに電圧を印加すること
により電気接合の形成を誘起し、従来のソース／ドレイ
ン拡張領域を置換することができる。その結果、オフ状
態の漏電を減少することができる。
により電気接合の形成を誘起し、従来のソース／ドレイ
ン拡張領域を置換することができる。その結果、オフ状
態の漏電を減少することができる。
【００９９】本発明では好ましい実施例を前述の通り開
示したが、これらは決して本発明に限定するものではな
く、当該技術を熟知する者なら誰でも、本発明の精神と
領域を脱しない範囲内で各種の変動や潤色を加えること
ができ、従って本発明の保護範囲は、特許請求の範囲で
指定した内容を基準とする。
示したが、これらは決して本発明に限定するものではな
く、当該技術を熟知する者なら誰でも、本発明の精神と
領域を脱しない範囲内で各種の変動や潤色を加えること
ができ、従って本発明の保護範囲は、特許請求の範囲で
指定した内容を基準とする。
【図１】 従来の薄膜トランジスタの構造を示す図であ
る。
る。
【図２】 図１の薄膜トランジスタのドレイン電流（Ｉ
Ｄ）体メインゲート電圧（ＶＧ）の特徴を示す図であ
る。
Ｄ）体メインゲート電圧（ＶＧ）の特徴を示す図であ
る。
【図３】 本発明の第１実施例による薄膜トランジスタ
の製造過程を示す断面図である。
の製造過程を示す断面図である。
【図４】 本発明の第１実施例による薄膜トランジスタ
の製造過程を示す断面図である。
の製造過程を示す断面図である。
【図５】 本発明の第１実施例による薄膜トランジスタ
の製造過程を示す断面図である。
の製造過程を示す断面図である。
【図６】 本発明の第１実施例による薄膜トランジスタ
の製造過程を示す断面図である。
の製造過程を示す断面図である。
【図７】 本発明の第１実施例による薄膜トランジスタ
の製造過程を示す断面図である。
の製造過程を示す断面図である。
【図８】 本発明の第１実施例による薄膜トランジスタ
の製造過程を示す断面図である。
の製造過程を示す断面図である。
【図９】 本発明の第１実施例による薄膜トランジスタ
の製造過程を示す断面図である。
の製造過程を示す断面図である。
【図１０】 本発明の第１実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図１１】 本発明の第１実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図１２】 本発明の第２実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図１３】 本発明の第３実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図１４】 本発明の第３実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図１５】 本発明の第３実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図１６】 本発明の第４実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図１７】 本発明の第４実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図１８】 本発明の第４実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図１９】 本発明の第４実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図２０】 本発明の第４実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図２１】 本発明の第４実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図２２】 本発明の第４実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図２３】 本発明の第４実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図２４】 本発明の第５実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図２５】 本発明の第６実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図２６】 本発明の第６実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図２７】 本発明の第６実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図２８】 本発明の第６実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図２９】 本発明の第６実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図３０】 本発明の第６実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図３１】 本発明の第６実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図３２】 本発明の第７実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図３３】 本発明の第７実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図３４】 本発明の第７実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図３５】 本発明の第８実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図３６】 本発明の第８実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図３７】 本発明の第８実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図３８】 本発明の第８実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図３９】 本発明の第８実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図４０】 本発明の第８実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図４１】 本発明の第８実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図４２】 本発明の第９実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図４３】 本発明の第９実施例による薄膜トランジス
タの製造過程を示す断面図である。
タの製造過程を示す断面図である。
【図４４】 サブゲート及びショットキーソース／ドレ
インを備えた薄膜トランジスタの等価回路図である。
インを備えた薄膜トランジスタの等価回路図である。
【図４５】 サブゲート及びショットキーソース／ドレ
インを備えた薄膜トランジスタの特性を示すグラフであ
る。
インを備えた薄膜トランジスタの特性を示すグラフであ
る。
１…薄膜トランジスタ、１０、１００…絶縁基板、１２
…半導体層、１４…ソース／ドレイン領域、１６…ゲー
ト酸化層、１８…ゲート、３０、６０、８０…絶縁基
板、３１、６１、８１、１０１…島状半導体層、３２、
６２…第１絶縁層、３３、６４、１０７…第２絶縁層、
３４…島状半導体層、３５、６６、８２、１０２…ゲー
ト誘電体層、３６、８３、１０３…島状メインゲート
層、３７、６５、８４…ライニング、３８ａ、３８ｂ、
３９、６７ａ、６７ｂ、６８、８５ａ、８５ｂ、８６、
１０５ａ−１０５ｂ、１１０ａ−１１０ｂ…ケイ化物
層、ｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ５、ｃｈ
６、ｃｈ７、ｃｈ８、ｃｈ９…チャネル領域、４０ａ、
４０ｂ、４２、５２ａ、５２ｂ、７０ａ、７０ｂ、７
２、９０ａ、９０ｂ…金属置換層、５０…島状マスク
層、６３…第１導電層、Ｇｓｕｂ…サブゲート積層、Ｇ
ｐｒｉ…メインゲート層、８７、１１２…絶縁層、Ｖ
ｇ− ｓｕｂ…サブゲートバイアス電圧、Ｖｇ−ｍａｉｎ
…メインゲートバイアス電圧、Ｖｓ、Ｖｄ…ソース／ド
レインバイアス電圧、１０４…ＣＶＤ酸化層、１０５…
フォトレジスト層、１０４ａ…絶縁マスク層、１０４ｂ
…絶縁ライニング、１０８、１１４…島状サブゲート
層。
…半導体層、１４…ソース／ドレイン領域、１６…ゲー
ト酸化層、１８…ゲート、３０、６０、８０…絶縁基
板、３１、６１、８１、１０１…島状半導体層、３２、
６２…第１絶縁層、３３、６４、１０７…第２絶縁層、
３４…島状半導体層、３５、６６、８２、１０２…ゲー
ト誘電体層、３６、８３、１０３…島状メインゲート
層、３７、６５、８４…ライニング、３８ａ、３８ｂ、
３９、６７ａ、６７ｂ、６８、８５ａ、８５ｂ、８６、
１０５ａ−１０５ｂ、１１０ａ−１１０ｂ…ケイ化物
層、ｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ５、ｃｈ
６、ｃｈ７、ｃｈ８、ｃｈ９…チャネル領域、４０ａ、
４０ｂ、４２、５２ａ、５２ｂ、７０ａ、７０ｂ、７
２、９０ａ、９０ｂ…金属置換層、５０…島状マスク
層、６３…第１導電層、Ｇｓｕｂ…サブゲート積層、Ｇ
ｐｒｉ…メインゲート層、８７、１１２…絶縁層、Ｖ
ｇ− ｓｕｂ…サブゲートバイアス電圧、Ｖｇ−ｍａｉｎ
…メインゲートバイアス電圧、Ｖｓ、Ｖｄ…ソース／ド
レインバイアス電圧、１０４…ＣＶＤ酸化層、１０５…
フォトレジスト層、１０４ａ…絶縁マスク層、１０４ｂ
…絶縁ライニング、１０８、１１４…島状サブゲート
層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/48 Ｓ Ｆターム(参考） 4M104 AA09 BB01 BB20 BB21 BB22 BB25 CC03 DD02 DD53 DD79 DD80 DD84 FF14 GG09 5F052 AA11 DA02 FA06 JA01 5F110 AA06 AA16 AA17 BB13 CC01 DD01 DD03 EE01 EE02 EE08 EE09 EE14 EE27 EE28 EE30 EE32 EE41 EE42 EE43 EE45 FF02 FF03 FF23 FF27 FF29 GG02 GG12 GG13 GG15 GG25 HK02 HK04 HK05 HK31 HK32 HK40 HM12 HM14 NN04 NN23 NN35 PP01 PP10 PP13 PP15 PP24 PP34 QQ11 QQ19
Claims (19)
- 【請求項１】サブゲート及びショットキーソース／ドレ
インを備えた薄膜トランジスタの製造方法であり、 絶縁基板を提供する工程と、 ２つの島状サブゲートを前記絶縁基板上に形成する工程
と、 第１絶縁層を前記島状サブゲート及び前記絶縁基板上に
形成する工程と、 第２絶縁層を前記第１絶縁層上に形成する工程と、 前記第１絶縁層が露出するまで前記第２絶縁層を平坦化
する工程と、 島状半導体層を前記第１及び第２絶縁層上に形成する工
程と、 ゲート誘電体層を前記島状半導体層の表面上に形成する
工程と、 島状メインゲート層を前記ゲート誘電体層上に形成する
工程と、 絶縁ライニングを前記島状メインゲート層の側壁に形成
し、前記島状半導体層を前記絶縁側壁の両側に露出する
工程と、 前記絶縁側壁の両側の前記島状半導体層上に、前記絶縁
側壁の下方に存在する前記島状半導体層と共に、薄膜ト
ランジスタのショットキーソース／ドレインとなるショ
ットキーコンタクトを形成する金属含有置換層を形成す
る工程と、からなることを特徴とする方法。 - 【請求項２】絶縁基板を提供する工程と、 ２つの島状サブゲート層を前記絶縁基板上に形成する工
程と、 第１絶縁層を前記島状サブゲート層及び前記絶縁基板上
に形成する工程と、 第２絶縁層を前記第１絶縁層上に形成する工程と、 前記第２絶縁層を平坦化して前記第１絶縁層を露出させ
る工程と、 島状半導体層を前記第１及び第２絶縁層上に形成する工
程と、 ゲート誘電体層を前記島状半導体層の表面上に形成する
工程と、 島状メインゲート層を前記ゲート誘電体層上に形成する
工程と、 島状マスク層を形成して前記島状メインゲート層及び前
記島状メインゲート層の両側に位置する前記ゲート誘電
体層を被覆する工程と、 前記島状マスク層の両側に位置する前記ゲート誘電体層
を除去して、前記島状半導体層を露出させる工程と、 前記島状マスク層の両側に位置する前記島状半導体層上
に、前記島状マスク層の下方に存在する前記島状半導体
層と共に、薄膜トランジスタのショットキーソース／ド
レインとなるショットキーコンタクトを形成する金属含
有置換層を形成する工程と、 からなることを特徴とする、サブゲートを備えた薄膜ト
ランジスタの製造方法。 - 【請求項３】金属層を前記メインゲート層、前記島状半
導体層、及び前記絶縁ライニング上に形成する工程と、 前記金属層及び前記島状半導体層に熱処理を施し反応さ
せて前記置換層を形成する工程と、 反応して前記置換層とならなかった前記金属層を除去す
る工程と、 を特徴とする請求項２記載の方法。 - 【請求項４】前記島状マスク層はフォトレジスト層から
なり、前記金属置換層の形成後に除去されることを特徴
とする請求項２または３記載の方法。 - 【請求項５】絶縁基板を提供する工程と、 島状半導体層を前記絶縁基板上に形成する工程と、 第１絶縁層、第１導電層、及び第２絶縁層を、前記島状
半導体層及び前記絶縁基板上に順に形成する工程と、 前記第２絶縁層及び前記第１導電層を所定パターンでエ
ッチングして、２つのサブゲート積層を前記第１絶縁層
及び前記島状半導体層上に形成する工程と、 絶縁ライニングを前記２つのサブゲート積層の側壁に形
成する工程と、 前記第１絶縁層を除去して前記島状半導体層を露出させ
る工程と、 ゲート誘電体層を前記島状半導体層上に形成する工程
と、 前記２つのサブゲート積層間に位置する前記ゲート誘電
体層上のメインゲート層を所定パターンで形成する工程
と、 金属含有置換層を前記島状絶縁ライニングの両側に位置
する前記島状半導体層上に、前記島状絶縁ライニングの
下方に存在する前記島状半導体層と共に、薄膜トランジ
スタのショットキーソース／ドレインとなるショットキ
ーコンタクトを形成する金属含有置換層を形成する工程
と、 からなることを特徴とする、サブゲートを備えた薄膜ト
ランジスタの製造方法。 - 【請求項６】サブゲート及びショットキーソース／ドレ
インを備えた薄膜トランジスタの製造方法であり、 絶縁基板を提供する工程と、 前記前記基板上に２つの島状半導体層を形成する工程
と、 ゲート誘電体層を前記島状半導体層の表面上に形成する
工程と、 島状メインゲート層を前記ゲート誘電体層上に形成する
工程と、 絶縁ライニングを前記島状メインゲート層の側壁に形成
する工程と、 前記絶縁ライニングの両側に位置する前記ゲート誘電体
層を除去して前記島状半導体層を露出させる工程と、 金属含有置換層を前記絶縁側壁の両側に位置する前記島
状半導体層上に、前記絶縁側壁の下方に存在する前記島
状半導体層と共に薄膜トランジスタのショットキーソー
ス／ドレインとなるショットキーコンタクトを形成する
金属含有置換層を形成する工程と、 反応して前記置換層を形成しなかった金属層を除去する
工程と、 絶縁層を形成して前記メインゲート層、前記絶縁ライニ
ング、及び前記ショットキーソース／ドレインを被覆す
る工程と、 前記絶縁層を平坦化する工程と、 島状サブゲート層を前記メインゲート層上に形成し、前
記島状サブゲート層の両端が前記ショットキーソース／
ドレインとそれぞれ重なる工程と、 からなることを特徴とする方法。 - 【請求項７】サブゲート及びショットキーソース／ドレ
インを備えた薄膜トランジスタの製造方法であって、 絶縁基板を提供する工程と、 島状半導体層を前記絶縁基板上に形成する工程と、 ゲート誘電体層を前記島状半導体層の表面上に形成する
工程と、 島状メインゲート層を前記ゲート誘電体層上に形成する
工程と、 絶縁層を形成して前記島状メインゲート層及び前記ゲー
ト誘電体層を被覆する工程と、 前記絶縁層及び前記ゲート誘電体層を所定パターンでエ
ッチングし、絶縁マスク層を形成して前記島状メインゲ
ート層の第１部分およびゲート誘電体層の第１部分を覆
い、そして、前記島状メインゲート層の第２部分の側壁
およびゲート誘電体層の第２部分に絶縁ライニングを形
成することにより、前記メインゲート層の第２部分及び
前記島状半導体層を露出させる工程と、 前記絶縁ライニング下方の前記島状半導体層と共に、前
記薄膜トランジスタのショットキーソース／ドレインと
なるショットキーコンタクトを形成する金属含有置換層
を、前記絶縁ライニング及び前記絶縁マスク層の両側に
位置する前記島状半導体層上に形成する工程と、 反応して前記置換層を形成しなかった金属層を除去する
工程と、 前記メインゲート層、前記絶縁ライニング、前記絶縁マ
スク層、及び前記ショットキーソース／ドレインを被覆
する第２絶縁層を形成する工程と、 前記第２絶縁層を平坦化する工程と、 両端部分が前記ショットキーソース／ドレインとそれぞ
れ重なる島状サブゲート層を前記メインゲート層上に形
成する工程と、からなることを特徴とする薄膜トランジ
スタの製造方法。 - 【請求項８】前記置換層を形成する方法は、 金属層を前記メインゲート層、前記島状半導体層、及び
前記絶縁ライニング上に形成する工程と、 前記金属層及び前記島状半導体層に熱処理を施し反応さ
せて前記置換層を形成する工程と、 反応して前記置換層とならなかった前記金属層を除去す
る工程と、を特徴とする請求項１，５，６のいずれかに
記載の方法。 - 【請求項９】前記島状半導体層はシリコン層であり、前
記熱処理は温度範囲が４５０〜６５０℃のラピッドアニ
ーリング炉または温度範囲が２００〜５００℃の加熱炉
管で行うことを特徴とする請求項１〜８のいずれかに記
載の方法。 - 【請求項１０】前記金属層の材料はＴｉ、Ｃｏ、Ｐｔ、
Ｎｉから選ばれることを特徴とする請求項３，４，６，
７，８，９のいずれか記載の方法。 - 【請求項１１】前記置換層は非電気めっき法により得ら
れることを特徴とする請求項１〜１０のいずれかに記載
の方法。 - 【請求項１２】金属塩が開始剤として用いられ、溶液中
で溶けて非電気めっき法の反応溶液となり、前記反応溶
液が前記半導体層の両側壁と反応して前記置換層を得る
ことを特徴とする請求項１１に記載の方法。 - 【請求項１３】前記開始剤の金属イオンは、Ｎｉ２＋、
Ｐｄ２＋、Ｐｔ２＋、Ｃｕ２＋、Ａｇ＋、Ａｕ３＋、Ｃ
ｏ２＋から選ばれ、前記溶液はＨＦ溶液、ＢＯＥ、ＮＨ
４Ｆ＋ＨＦであることを特徴とする請求項１２記載の方
法。 - 【請求項１４】前記半導体層はアモルファスシリコンか
らなり、前記開始剤はＮｉ２＋を含み、前記非電気めっ
き法の後、前記絶縁ライニング下方の前記島状半導体層
及び島状メインゲート層が窒素または不活性ガスの環境
下において温度範囲４００〜６００℃で再結晶が行われ
ることを特徴とする請求項１２または１３に記載の方
法。 - 【請求項１５】請求項１〜１４のいずれかに記載の方法
により製造されることを特徴とする、サブゲート及びシ
ョットキーソース／ドレインを備えた薄膜トランジス
タ。 - 【請求項１６】サブゲート及びショットキーソース／ド
レインを備えた薄膜トランジスタであって、 絶縁基板上に形成され、それぞれサブゲート層と、前記
サブゲート上に形成されるサブゲート誘電体層とからな
る２つのサブゲート構造と、 前記２つのサブゲート構造上に形成され、前記薄膜トラ
ンジスタのチャネル領域となる半導体薄膜層と、 前記チャネル領域の両側に形成され、前記チャネル領域
と共にショットキーコンタクトをそれぞれ形成する２つ
の金属含有ショットキーソース／ドレイン領域と、 前記チャネル領域上に形成され、厚さが前記サブゲート
誘電体層より小さいメインゲート誘電体層と、 前記メインゲート誘電体層の中央領域に形成されて、前
記メインゲート層の両側に位置する前記メインゲート誘
電体層を露出させ、下方の前記メインゲート誘電体層と
共にメインゲート構造を形成するメインゲート層と、か
らなることを特徴とする薄膜トランジスタ。 - 【請求項１７】サブゲート及びショットキーソース／ド
レインを備えた薄膜トランジスタであって、 絶縁基板上に形成されて前記薄膜トランジスタのチャネ
ル領域となる半導体薄膜層と、 前記絶縁基板及び前記チャネル領域の両側に形成され、
前記チャネル領域と共にショットキーコンタクトをそれ
ぞれ形成する２つの金属含有ショットキーソース／ドレ
イン領域と、 前記２つのサブゲート構造間の前記チャネル領域に形成
され、厚さが前記サブゲート誘電体層より小さいメイン
ゲート誘電体層と、 前記メインゲート誘電体層上に形成され、前記サブゲー
ト層と互いに隔離するメインゲート層と、からなること
を特徴とする薄膜トランジスタ。 - 【請求項１８】サブゲート及びショットキーソース／ド
レインを備えた薄膜トランジスタであって、 絶縁基板上に形成されて前記薄膜トランジスタのチャネ
ル領域となる半導体薄膜層と、 前記絶縁基板及び前記チャネル領域の両側に形成され、
前記チャネル領域と共にショットキーコンタクトをそれ
ぞれ形成する２つの金属含有ショットキーソース／ドレ
イン領域と、 前記チャネル領域に形成されるメインゲート誘電体層
と、 前記メインゲート誘電体層の中央領域に形成されて両側
に位置する前記メインゲート酸化層を露出させ、下方の
前記メインゲート誘電体層と共にメインゲート構造を形
成するメインゲート層と、 前記ショットキーソース／ドレイン領域及び前記メイン
ゲート構造上に形成される平坦化した絶縁層と、 前記絶縁層上に形成され、前記メインゲート構造上に位
置し、両端が前記ショットキーソース／ドレイン領域と
それぞれ重なる島状サブゲート層と、 からなることを特徴とする薄膜トランジスタ。 - 【請求項１９】サブゲート及びショットキーソース／ド
レインを備えた薄膜トランジスタであって、 絶縁基板上に形成されて前記薄膜トランジスタのチャネ
ル領域となる半導体薄膜層と、 前記絶縁基板及び前記チャネル領域の両側に形成され、
前記チャネル領域と共にショットキーコンタクトをそれ
ぞれ形成する２つの金属含有ショットキーソース／ドレ
イン領域と、 前記チャネル領域に形成されるメインゲート誘電体層
と、 前記メインゲート誘電体層の中央領域に形成され、下方
の前記メインゲート誘電体層と共にメインゲート構造を
形成するメインゲート層と、 前記メインゲート層の第１部分及び前記メインゲート層
の第１部分の側辺に位置する前記メインゲート誘電体層
を被覆する絶縁マスクと、 前記メインゲート層の第２部分の側壁及び前記メインゲ
ート層の第２部分の隣の前記メインゲート誘電体層に位
置する絶縁ライニングと、 前記ショットキーソース／ドレイン、前記絶縁ライニン
グ、前記絶縁マスク、及び前記メインゲート構造上に形
成される平坦化した絶縁層と、 前記絶縁層上に形成され、前記メインゲート構造上に位
置し、両端が前記２つのショットキーソース／ドレイン
領域とそれぞれ重なる島状サブゲート層と、からなるこ
とを特徴とする薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW089111706A TW463384B (en) | 2000-06-15 | 2000-06-15 | Thin film transistor having subgate and Schottky source/drain and the manufacturing method thereof |
| TW89111706 | 2000-06-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002050770A true JP2002050770A (ja) | 2002-02-15 |
Family
ID=21660093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001172041A Pending JP2002050770A (ja) | 2000-06-15 | 2001-06-07 | サブゲート及びショットキーソース／ドレインを備えた薄膜トランジスタ並びにその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6555424B2 (ja) |
| JP (1) | JP2002050770A (ja) |
| TW (1) | TW463384B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005535139A (ja) * | 2002-08-07 | 2005-11-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電界効果トランジスタ |
| US7189994B2 (en) | 2002-10-07 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR100883350B1 (ko) * | 2006-12-04 | 2009-02-11 | 한국전자통신연구원 | 쇼트키 장벽 박막 트랜지스터 제조방법 |
| WO2014170949A1 (ja) * | 2013-04-16 | 2014-10-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| JP5740535B1 (ja) * | 2013-07-19 | 2015-06-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP2015161701A (ja) * | 2014-02-26 | 2015-09-07 | 国立大学法人 琉球大学 | ディスプレイ |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894355B1 (en) * | 2002-01-11 | 2005-05-17 | Advanced Micro Devices, Inc. | Semiconductor device with silicide source/drain and high-K dielectric |
| CN101145564B (zh) * | 2005-11-25 | 2012-08-29 | 香港科技大学 | 有源矩阵显示基板制备方法 |
| KR101377596B1 (ko) * | 2006-06-02 | 2014-03-26 | 삼성전자주식회사 | 플렉시블 기판 상에 형성된 박막 트랜지스터 및 그제조방법 |
| JP5449326B2 (ja) * | 2009-03-31 | 2014-03-19 | Ｊｘ日鉱日石金属株式会社 | ショットキー接合ｆｅｔの製造方法 |
| KR101800803B1 (ko) | 2009-12-24 | 2017-11-27 | 주식회사 동진쎄미켐 | 식각액 및 전자소자 제조방법 |
| WO2011078512A2 (ko) * | 2009-12-24 | 2011-06-30 | ㈜동진쎄미켐 | 식각액 및 전자소자 제조방법 |
| US9105728B2 (en) * | 2012-07-24 | 2015-08-11 | Qualcomm Mems Technologies, Inc. | Multi-gate thin-film transistor |
| KR20140061030A (ko) * | 2012-11-13 | 2014-05-21 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| DE102013106729A1 (de) * | 2013-06-26 | 2014-12-31 | Technische Universität Darmstadt | Feldeffekttransistor-Anordnung |
| US9343202B2 (en) * | 2013-08-07 | 2016-05-17 | The Regents Of The University Of California | Transparent metal oxide nanoparticle compositions, methods of manufacture thereof and articles comprising the same |
| JP2015050249A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社東芝 | 半導体装置の製造方法 |
| EP2858114A1 (en) * | 2013-10-01 | 2015-04-08 | Nederlandse Organisatie voor toegepast -natuurwetenschappelijk onderzoek TNO | Transistor device and method of manufacturing such a device |
| US10697906B2 (en) * | 2014-07-25 | 2020-06-30 | Arizona Board Of Regents On Behalf Of Arizona State University | System and method for identifying an object |
| WO2020168550A1 (zh) * | 2019-02-22 | 2020-08-27 | 京东方科技集团股份有限公司 | 薄膜晶体管、像素结构、显示装置和制造方法 |
| KR20220117971A (ko) | 2021-02-17 | 2022-08-25 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5771110A (en) * | 1995-07-03 | 1998-06-23 | Sanyo Electric Co., Ltd. | Thin film transistor device, display device and method of fabricating the same |
| JPH1197705A (ja) * | 1997-09-23 | 1999-04-09 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
-
2000
- 2000-06-15 TW TW089111706A patent/TW463384B/zh not_active IP Right Cessation
-
2001
- 2001-06-07 JP JP2001172041A patent/JP2002050770A/ja active Pending
- 2001-06-14 US US09/879,967 patent/US6555424B2/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005535139A (ja) * | 2002-08-07 | 2005-11-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電界効果トランジスタ |
| US7189994B2 (en) | 2002-10-07 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR100883350B1 (ko) * | 2006-12-04 | 2009-02-11 | 한국전자통신연구원 | 쇼트키 장벽 박막 트랜지스터 제조방법 |
| WO2014170949A1 (ja) * | 2013-04-16 | 2014-10-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| JP5654184B1 (ja) * | 2013-04-16 | 2015-01-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| US9768294B2 (en) | 2013-04-16 | 2017-09-19 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| US10002963B2 (en) | 2013-04-16 | 2018-06-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US10056483B2 (en) | 2013-04-16 | 2018-08-21 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing a semiconductor device including semiconductor pillar and fin |
| JP5740535B1 (ja) * | 2013-07-19 | 2015-06-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP2015161701A (ja) * | 2014-02-26 | 2015-09-07 | 国立大学法人 琉球大学 | ディスプレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| TW463384B (en) | 2001-11-11 |
| US6555424B2 (en) | 2003-04-29 |
| US20020009833A1 (en) | 2002-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002050770A (ja) | サブゲート及びショットキーソース／ドレインを備えた薄膜トランジスタ並びにその製造方法 | |
| US9812572B2 (en) | Reacted conductive gate electrodes and methods of making the same | |
| US8178433B2 (en) | Methods for the formation of fully silicided metal gates | |
| US7544575B2 (en) | Dual metal silicide scheme using a dual spacer process | |
| US7820518B2 (en) | Transistor fabrication methods and structures thereof | |
| JP2004165317A (ja) | 半導体装置およびその製造方法 | |
| JP2007300090A (ja) | 自己整合されたデュアル応力層を用いるｃｍｏｓ構造体及び方法 | |
| CN101233611A (zh) | 通过全半导体金属合金转变的金属栅极mosfet | |
| JPH11354651A (ja) | Ｃｍｏｓ自己整合ストラップ状相互接続およびその方法 | |
| CN101221928A (zh) | 用于在场效应晶体管的鳍之上形成双重全硅化栅极的方法 | |
| US7235473B2 (en) | Dual silicide semiconductor fabrication process | |
| US8076203B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2636786B2 (ja) | 半導体装置の製造方法 | |
| US7348233B1 (en) | Methods for fabricating a CMOS device including silicide contacts | |
| US20080299767A1 (en) | Method for Forming a Semiconductor Device Having a Salicide Layer | |
| US20090227099A1 (en) | Method of forming a semiconductor device having a stressed electrode and silicide regions | |
| KR100401537B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JP2001102583A (ja) | Ｍｏｓｆｅｔの製造を目的とした置き換えゲートとしてシリコンゲルマニウムおよびその他の合金の使用 | |
| JPH09293722A (ja) | 半導体装置の製造方法 | |
| CN119997589A (zh) | 半导体器件及其制作方法 | |
| JP2008108875A (ja) | 半導体装置及びその製造方法 | |
| US20060172503A1 (en) | Methods of forming silicide | |
| JP2004022691A (ja) | 半導体装置及びその製造方法 | |
| JPH08306916A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040413 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040413 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050412 |