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JP5654184B1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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JP5654184B1 JP2014521765A JP2014521765A JP5654184B1 JP 5654184 B1 JP5654184 B1 JP 5654184B1 JP 2014521765 A JP2014521765 A JP 2014521765A JP 2014521765 A JP2014521765 A JP 2014521765A JP 5654184 B1 JP5654184 B1 JP 5654184B1
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Abstract

トランジスタを金属と半導体との仕事関数差によって形成する構造を持つＳＧＴを提供することを課題とする。フィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１の絶縁膜の周囲に形成された第１の金属膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第３の金属からなるゲート電極と、前記ゲート電極に接続されたゲート配線と、前記柱状半導体層の上部側壁の周囲に形成された第２の絶縁膜と、前記第２の絶縁膜の周囲に形成された第２の金属膜と、を有し、前記柱状半導体層上部と前記第２の金属膜とが接続され、前記フィン状半導体層上部と前記第１の金属膜とが接続されることを特徴とすることにより上記課題を解決する。

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。
従来のＳＧＴでは、チャネル濃度を１０17ｃｍ-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献４を参照）。
平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献５を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００４−３５６３１４号公報 特開平１１−２９７９８４号公報
そこで、本発明は、トランジスタを金属と半導体との仕事関数差によって形成する構造を持つＳＧＴを提供することを目的とする。
本発明の半導体装置は、基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１の絶縁膜の周囲に形成された第１の金属膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第３の金属からなるゲート電極と、前記ゲート電極に接続されたゲート配線と、前記柱状半導体層の上部側壁の周囲に形成された第２の絶縁膜と、前記第２の絶縁膜の周囲に形成された第２の金属膜と、を有し、前記柱状半導体層上部と前記第２の金属膜とが接続され、前記フィン状半導体層上部と前記第１の金属膜とが接続されることを特徴とする。
また、前記半導体層は、シリコンとすることができる。
また、前記第１の金属膜と第２の金属膜の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
また、前記第１の金属膜と第２の金属膜の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
また、前記柱状半導体層の幅は前記フィン状半導体層の短い方の幅と同じであることを特徴とする。
また、本発明の装置の製造方法は、基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成し、前記第１の絶縁膜の周囲に第１の金属膜を形成する第１の工程と、前記第１の工程の後、前記フィン状半導体層上に柱状半導体層を形成する第２の工程と、前記第２の工程の後、前記柱状半導体層の周囲にゲート絶縁膜を形成し、 前記ゲート絶縁膜の周囲に第３の金属からなるゲート電極と前記ゲート電極に接続されたゲート配線とを形成する第３の工程と、前記第３の工程の後、前記柱状半導体層の上部側壁の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の周囲に第２の金属膜を形成する第４の工程と、を有することを特徴とする。
また、前記第１の工程には、例えば、半導体基板上にフィン状半導体層を形成するための第１のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第１のレジストを除去し、前記フィン状半導体層の周囲に第４の絶縁膜を堆積し、前記第４の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層の周囲と前記第４の絶縁膜の上部に前記第１の絶縁膜を形成し、前記第１の絶縁膜の周囲に前記第１の金属膜を堆積し、前記第１の金属膜をエッチングし、前記フィン状半導体層の周囲にサイドウォール状に残存させ、第５の絶縁膜を堆積し、エッチバックを行い、前記第１の金属膜の上部を露出し、露出した前記第１の金属膜を除去することが含まれる。
また、前記第２の工程には、例えば、前記フィン状半導体層の周囲に第６の絶縁膜を堆積し、前記第６の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第２のレジストを形成し、前記フィン状半導体層をエッチングし、前記第２のレジストを除去することにより、前記フィン状半導体層と前記第２のレジストとが直交する部分が前記柱状半導体層となるよう前記柱状半導体層を形成することが含まれる。
また、前記第３の工程には、例えば、前記柱状半導体層の周囲と前記フィン状半導体層の上部に前記ゲート絶縁膜を堆積し、前記ゲート絶縁膜を覆うように前記第３の金属膜を堆積し、前記ゲート配線を形成するための第３のレジストを形成し、前記第３の金属膜をエッチングすることにより前記ゲート配線を形成し、第７の絶縁膜を堆積し、前記第７の絶縁膜をエッチバックし、前記第３の金属膜の上部を露出し、露出した前記第３の金属膜を除去することが含まれる。
また、前記第４の工程には、例えば、前記柱状半導体層の上部に第８の絶縁膜を堆積し、前記第８の絶縁膜をエッチバックし、前記柱状半導体層の上部を露出し、前記柱状半導体層上部に前記第２の絶縁膜を堆積し、前記第２の絶縁膜を覆うように前記第２の金属膜を堆積し、前記第２の金属膜をエッチングし、前記柱状半導体層上部の周囲にサイドウォール状に残存させることが含まれる
本発明によれば、トランジスタを金属と半導体との仕事関数差によって形成する構造を持つＳＧＴを提供することができる。
基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１の絶縁膜の周囲に形成された第１の金属膜と、によって、半導体層と第１の金属との仕事関数差によってフィン状半導体層を、ｎ型半導体層もしくはｐ型半導体層として機能させる。例えば、半導体層がシリコン層であり、第１の金属膜の仕事関数が４．０ｅＶから４．２ｅＶの間であれば、フィン状半導体層はｎ型半導体層として機能する。一方、第１の金属膜の仕事関数が５．０ｅＶから５．２ｅＶの間であれば、フィン状半導体層はｐ型半導体層として機能する。
また、前記柱状半導体層の上部側壁の周囲に形成された第２の絶縁膜と、前記第２の絶縁膜の周囲に形成された第２の金属膜と、によって、半導体層と第２の金属との仕事関数差によって柱状半導体層の上部を、ｎ型半導体層もしくはｐ型半導体層として機能させる。例えば、半導体層がシリコン層であり、第２の金属膜の仕事関数が４．０ｅＶから４．２ｅＶの間であれば、柱状半導体層上部はｎ型半導体層として機能する。一方、第２の金属膜の仕事関数が５．０ｅＶから５．２ｅＶの間であれば、柱状半導体層上部はｐ型半導体層として機能する。
不純物が柱状シリコン内に存在しない状態でトランジスタ動作が可能となる。従って、拡散層を形成するための不純物注入及び高温の熱工程が不要となる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置を、図１を参照しながら説明する。
基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０５と、前記第１の絶縁膜１０５の周囲に形成された第１の金属膜１０６と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１１０と、前記柱状シリコン層１１０の周囲に形成されたゲート絶縁膜１１１と、前記ゲート絶縁膜１１１の周囲に形成された第３の金属１１２からなるゲート電極１１２ａと、前記ゲート電極１１２ａに接続されたゲート配線１１２ｂと、前記柱状シリコン層１１０の上部側壁の周囲に形成された第２の絶縁膜１１６と、前記第２の絶縁膜１１６の周囲に形成された第２の金属膜１１７と、を有し、前記柱状シリコン層１１０上部と前記第２の金属膜１１７とが金属配線１２９により接続され、前記フィン状シリコン層上部と前記第１の金属膜１０６とがコンタクト１２２により接続される。
従って、前記柱状シリコン層１１０上部と前記第２の金属膜１１７には同電位が印加される。柱状シリコン層１１０上部は、第２の金属膜１１７とシリコンとの仕事関数差によってキャリアが誘起されることとなる。
また、前記フィン状シリコン層１０３上部と前記第１の金属膜１０６には同電位が印加される。フィン状シリコン層１０３上部は、第１の金属膜１０６とシリコンとの仕事関数差によってキャリアが誘起されることとなる。
前記第１の金属膜１０６と前記第２の金属膜１１７の仕事関数が４．０ｅＶから４．２ｅＶの間であるとき、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状シリコン層１１０上部とフィン状シリコン層１０３上部は、ｎ型シリコンとして機能する。前記第１の金属膜１０６と前記第２の金属膜１１７は、例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。
前記第１の金属膜１０６と前記第２の金属膜１１７の仕事関数が５．０ｅＶから５．２ｅＶの間であるとき、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、柱状シリコン層１１０上部とフィン状シリコン層１０３上部は、ｐ型シリコンとして機能する。前記第１の金属膜１０６と前記第２の金属膜１１７は、例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。
このとき、前記第３の金属１１２の仕事関数は４．２ｅＶから５．０ｅＶの間であると、エンハンスメント型として動作することができる。
上記により、不純物が柱状シリコン内に存在しない状態でトランジスタ動作が可能となる。従って、拡散層を形成するための不純物注入及び高温の熱工程が不要となる。
以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図３３を参照して説明する。
まず、半導体基板上にフィン状半導体層を形成するための第１のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第１のレジストを除去し、前記フィン状半導体層の周囲に第４の絶縁膜を堆積し、前記第４の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層の周囲と前記第４の絶縁膜の上部に第１の絶縁膜を形成し、前記第１の絶縁膜の周囲に第１の金属膜を堆積し、前記第１の金属膜をエッチングし、前記フィン状半導体層の周囲にサイドウォール状に残存させ、第５の絶縁膜を堆積し、エッチバックを行い、前記第１の金属膜の上部を露出し、露出した前記第１の金属膜を除去する第１工程を示す。
図２に示すように、シリコン基板１０１上にフィン状シリコン層１０３を形成するための第１のレジスト１０２を形成する。この例ではシリコン基板を用いたが、半導体であればシリコン以外の基板でもよい。
図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
図４に示すように、第１のレジスト１０２を除去する。
図５に示すように、前記フィン状シリコン層１０３の周囲に第４の絶縁膜１０４を堆積する。第４の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
図６に示すように、第４の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。
図７に示すように、前記フィン状シリコン層１０３の周囲と前記第４の絶縁膜１０４の上部に前記第１の絶縁膜１０５を形成する。第１の絶縁膜として熱酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。また、窒化膜、高誘電体膜を用いてもよい。
図８に示すように、前記第１の絶縁膜１０５の周囲に前記第１の金属膜１０６を堆積する。
図９に示すように、前記第１の金属膜１０６をエッチングし、前記フィン状シリコン層１０３の周囲にサイドウォール状に残存させる。
図１０に示すように、第５の絶縁膜１０７を堆積する。第５の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
図１１に示すように、第５の絶縁膜１０７をエッチバックし、前記第１の金属膜１０６の上部を露出する。
図１２に示すように、露出した前記第１の金属膜１０６を除去する。
以上により、基板１０１上にフィン状シリコン層１０３を形成し、前記フィン状シリコン層１０３の周囲に第１の絶縁膜１０５を形成し、前記第１の絶縁膜１０５の周囲に第１の金属膜１０６を形成する第１の工程が示された。
次に、フィン状半導体層の周囲に第６の絶縁膜を堆積し、前記第６の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第２のレジストを形成し、前記フィン状半導体層をエッチングし、前記第２のレジストを除去することにより、前記フィン状半導体層と前記第２のレジストとが直交する部分が柱状半導体層となるよう前記柱状半導体層を形成する第２の工程を示す。
図１３に示すように、前記フィン状シリコン層１０３の周囲に第６の絶縁膜１０８を堆積する。第６の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
図１４に示すように、前記第６の絶縁膜１０８をエッチバックし、前記フィン状シリコン層１０３の上部を露出する。
図１５に示すように、前記フィン状シリコン層１０３に直交するように第２のレジスト１０９を形成する。
図１６に示すように、前記フィン状シリコン層１０３をエッチングし、柱状シリコン層１１０を形成する。前記フィン状シリコン層１０３と前記第２のレジスト１０９とが直交する部分が前記柱状シリコン層１１０となる。従って、前記柱状シリコン層１１０の幅は前記フィン状シリコン層１０３の幅と同じとなる。
図１７に示すように、第２のレジスト１０９を除去する。
以上により、前記フィン状シリコン層１０３上に柱状シリコン層１１０を形成する第２の工程が示された。
次に、前記柱状半導体層の周囲と前記フィン状半導体層の上部にゲート絶縁膜を堆積し、前記ゲート絶縁膜を覆うように第３の金属膜を堆積し、ゲート配線を形成するための第３のレジストを形成し、前記第３の金属膜をエッチングすることにより前記ゲート配線を形成し、第７の絶縁膜を堆積し、前記第７の絶縁膜をエッチバックし、前記第３の金属膜の上部を露出し、露出した前記第３の金属膜を除去する第３の工程を示す。
図１８に示すように、第６の絶縁膜１０８をエッチングし、第１の金属膜１０６の上部を露出する。第１の金属膜１０６と第３の金属１１２とを近づけるためである。この工程を省いてもよい。
図１９に示すように、前記柱状シリコン層１１０の周囲と前記フィン状シリコン層１０３の上部にゲート絶縁膜１１１を堆積する。ゲート絶縁膜１１１は、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に用いられるものであればよい。
図２０に示すように、前記ゲート絶縁膜１１１を覆うように第３の金属膜１１２を堆積する。第３の金属膜１１２は、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。このとき、前記第３の金属１１２の仕事関数は４．２ｅＶから５．０ｅＶの間であると、エンハンスメント型として動作することができる。
図２１に示すように、ゲート配線１１２ｂを形成するための第３のレジスト１１３を形成する。
図２２に示すように、前記第３の金属膜１１２をエッチングすることによりゲート配線１１２ｂを形成する。
図２３に示すように、第３のレジスト１１３を除去する。
図２４に示すように、第７の絶縁膜１１４を堆積する。第７の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
図２５に示すように、前記第７の絶縁膜１１４をエッチバックし、前記第３の金属膜１１２の上部を露出する。
図２６に示すように、露出した前記第３の金属膜１１２を除去し、ゲート電極１１２ａを形成する。
以上により、柱状シリコン層１１０の周囲にゲート絶縁膜１１１を形成し、ゲート絶縁膜１１１の周囲に第３の金属１１２からなるゲート電極１１２ａとゲート電極１１２ａに接続されたゲート配線１１２ｂとを形成する第３の工程が示された。
次に、前記柱状半導体層の上部に第８の絶縁膜を堆積し、前記第８の絶縁膜をエッチバックし、前記柱状半導体層の上部を露出し、前記柱状半導体層上部に第２の絶縁膜を堆積し、前記第２の絶縁膜を覆うように第２の金属膜を堆積し、前記第２の金属膜をエッチングし、前記柱状半導体層上部の周囲にサイドウォール状に残存させる第４の工程を示す。
図２７に示すように、前記柱状シリコン層の上部に第８の絶縁膜１１５を堆積する。第８の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
図２８に示すように、前記第８の絶縁膜１１５をエッチバックし、前記柱状シリコン層１１０の上部を露出する。ゲート絶縁膜１１１が十分薄い場合には、図２７、図２８の工程を省いてもよい。
図２９に示すように、前記柱状シリコン層１１０上部に第２の絶縁膜１１６を堆積する。第２の絶縁膜は堆積により形成される膜が好ましい。第２の金属膜１１７とゲート電極１１２ａとが絶縁されるからである。
図３０に示すように、前記第２の絶縁膜１１６を覆うように第２の金属膜１１７を堆積する。
図３１に示すように、前記第２の金属膜１１７をエッチングし、柱状シリコン層１１０上部の周囲にサイドウォール状に残存させる。
以上により、前記柱状シリコン層１１０の上部側壁の周囲に第２の絶縁膜１１６を形成し、第２の絶縁膜１１６の周囲に第２の金属膜１１７を形成する第４の工程が示された。
次に、図３２に示すように、第９の絶縁膜１１８を堆積する。
図３３に示すように、コンタクト孔１２０、１２１を形成するための第４のレジスト１１９を形成する。
図３４に示すように、絶縁膜をエッチングし、コンタクト孔１２０、１２１を形成する。
図３５に示すように、第４のレジスト１１９を除去する。
図３６に示すように、金属１２４を堆積する。このとき、コンタクト１２２、１２３が形成される。前記柱状シリコン層１１０上部と前記第２の金属膜１１７とが金属配線１２４により接続され、前記フィン状シリコン層上部と前記第１の金属膜１０６とがコンタクト１２２により接続される。
図３７に示すように、金属配線１２８、１２９、１３０を形成するための第５のレジスト１２５、１２６、１２７を形成する。
図３８に示すように、金属１２４をエッチングし、金属配線１２８、１２９、１３０を形成する。
図３９に示すように、第５のレジスト１２５、１２６、１２７を除去する。
以上により、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程が示された。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第４の絶縁膜
１０５．第１の絶縁膜
１０６．第１の金属膜
１０７．第５の絶縁膜
１０８．第６の絶縁膜
１０９．第２のレジスト
１１０．柱状シリコン層
１１１．ゲート絶縁膜
１１２．第３の金属
１１２ａ．ゲート電極
１１２ｂ．ゲート配線
１１３．第３のレジスト
１１４．第７の絶縁膜
１１５．第８の絶縁膜
１１６．第２の絶縁膜
１１７．第２の金属膜
１１８．第９の絶縁膜
１１９．第４のレジスト
１２０．コンタクト孔
１２１．コンタクト孔
１２２．コンタクト
１２３．コンタクト
１２４．金属
１２５．第５のレジスト
１２６．第５のレジスト
１２７．第５のレジスト
１２８．金属配線
１２９．金属配線
１３０．金属配線

Claims (10)

  1. 基板上に形成されたフィン状半導体層と、
    前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    前記第１の絶縁膜の周囲に形成された第１の金属膜と、
    前記フィン状半導体層上に形成された柱状半導体層と、
    前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の周囲に形成された第３の金属からなるゲート電極と、
    前記ゲート電極に接続されたゲート配線と、
    前記柱状半導体層の上部側壁の周囲に形成された第２の絶縁膜と、
    前記第２の絶縁膜の周囲に形成された第２の金属膜と、
    を有し、
    前記柱状半導体層上部と前記第２の金属膜とが接続され、前記フィン状半導体層上部と前記第１の金属膜とが接続されることを特徴とする半導体装置。
  2. 前記半導体層がシリコンであることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の金属膜と第２の金属膜の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の金属膜と第２の金属膜の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項２に記載の半導体装置。
  5. 前記柱状半導体層の幅は前記フィン状半導体層の短い方の幅と同じであることを特徴とする請求項１に記載の半導体装置。
  6. 基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成し、前記第１の絶縁膜の周囲に第１の金属膜を形成する第１の工程と、
    前記第１の工程の後、前記フィン状半導体層上に柱状半導体層を形成する第２の工程と、
    前記第２の工程の後、前記柱状半導体層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に第３の金属からなるゲート電極と前記ゲート電極に接続されたゲート配線とを形成する第３の工程と、
    前記第３の工程の後、前記柱状半導体層の上部側壁の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の周囲に第２の金属膜を形成する第４の工程と、
    を有することを特徴とする半導体装置の製造方法。
  7. 前記第１の工程は、
    半導体基板上にフィン状半導体層を形成するための第１のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第１のレジストを除去し、前記フィン状半導体層の周囲に第４の絶縁膜を堆積し、前記第４の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層の周囲と前記第４の絶縁膜の上部に前記第１の絶縁膜を形成し、前記第１の絶縁膜の周囲に前記第１の金属膜を堆積し、前記第１の金属膜をエッチングし、前記フィン状半導体層の周囲にサイドウォール状に残存させ、第５の絶縁膜を堆積し、エッチバックを行い、前記第１の金属膜の上部を露出し、露出した前記第１の金属膜を除去することを含むことを特徴とする、請求項６に記載の半導体装置の製造方法。
  8. 前記第２の工程は、
    前記フィン状半導体層の周囲に第６の絶縁膜を堆積し、前記第６の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第２のレジストを形成し、前記フィン状半導体層をエッチングし、前記第２のレジストを除去することにより、前記フィン状半導体層と前記第２のレジストとが直交する部分が前記柱状半導体層となるよう前記柱状半導体層を形成することを含むことを特徴とする、請求項６又は７に記載の半導体装置の製造方法。
  9. 前記第３の工程は、
    前記柱状半導体層の周囲と前記フィン状半導体層の上部に前記ゲート絶縁膜を堆積し、前記ゲート絶縁膜を覆うように前記第３の金属膜を堆積し、前記ゲート配線を形成するための第３のレジストを形成し、前記第３の金属膜をエッチングすることにより前記ゲート配線を形成し、第７の絶縁膜を堆積し、前記第７の絶縁膜をエッチバックし、前記第３の金属膜の上部を露出し、露出した前記第３の金属膜を除去することを含むことを特徴とする、請求項６乃至８のうちいずれか１項に記載の半導体装置の製造方法。
  10. 前記第４の工程は、
    前記柱状半導体層の上部に第８の絶縁膜を堆積し、前記第８の絶縁膜をエッチバックし、前記柱状半導体層の上部を露出し、前記柱状半導体層上部に前記第２の絶縁膜を堆積し、前記第２の絶縁膜を覆うように前記第２の金属膜を堆積し、前記第２の金属膜をエッチングし、前記柱状半導体層上部の周囲にサイドウォール状に残存させることを含むことを特徴とする、請求項６乃至９のうちいずれか１項に記載の半導体装置の製造方法。
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