JPH11354651A - Ｃｍｏｓ自己整合ストラップ状相互接続およびその方法 - Google Patents
Ｃｍｏｓ自己整合ストラップ状相互接続およびその方法Info
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Abstract
(57)【要約】
【課題】 小さなソース／ドレイン表面領域を可能にす
るＣＭＯＳ相互接続およびその方法を提供する。 【解決手段】 少なくとも、ソース／ドレイン領域を有
する第１のトランジスタから、周囲のフィールド酸化物
領域を通って相互接続を形成する方法が提供される。上
記方法は、ａ）ソース／ドレイン領域および周囲のフィ
ールド酸化物領域を含み、トランジスタ上に位置する半
導体膜を堆積する工程と、ｂ）ソース／ドレイン領域お
よびフィールド酸化物の選択された隣接領域を含み、半
導体膜上に位置する高融点金属層を堆積する工程と、
ｃ）工程ａ）において堆積された半導体膜および工程
ｂ）において堆積された高融点金属をアニールすること
により、ソース／ドレイン領域およびフィールド酸化物
の選択された隣接領域の上に位置するシリサイド膜を形
成することにより、周囲のフィールド酸化物領域から、
ソース／ドレイン領域に対する電気的相互接続が作製さ
れることにより、ソース／ドレイン領域のサイズが最小
にされる工程とを包含する。
るＣＭＯＳ相互接続およびその方法を提供する。 【解決手段】 少なくとも、ソース／ドレイン領域を有
する第１のトランジスタから、周囲のフィールド酸化物
領域を通って相互接続を形成する方法が提供される。上
記方法は、ａ）ソース／ドレイン領域および周囲のフィ
ールド酸化物領域を含み、トランジスタ上に位置する半
導体膜を堆積する工程と、ｂ）ソース／ドレイン領域お
よびフィールド酸化物の選択された隣接領域を含み、半
導体膜上に位置する高融点金属層を堆積する工程と、
ｃ）工程ａ）において堆積された半導体膜および工程
ｂ）において堆積された高融点金属をアニールすること
により、ソース／ドレイン領域およびフィールド酸化物
の選択された隣接領域の上に位置するシリサイド膜を形
成することにより、周囲のフィールド酸化物領域から、
ソース／ドレイン領域に対する電気的相互接続が作製さ
れることにより、ソース／ドレイン領域のサイズが最小
にされる工程とを包含する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、集積回路
（ＩＣ）プロセス技術および、特に、ソース／ドレイン
領域のサイズを減少させる、ＣＭＯＳ相互接続およびト
ランジスタの相互接続方法に関する。
（ＩＣ）プロセス技術および、特に、ソース／ドレイン
領域のサイズを減少させる、ＣＭＯＳ相互接続およびト
ランジスタの相互接続方法に関する。
【０００２】
【従来の技術】リーク電流、寄生用量、およびスイッチ
ング速度はすべて、ソース／ドレイン接合領域のサイズ
に依存する。その目的で、ソース／ドレイン表面領域お
よび接合深さを減少させる研究が続けられている。同様
に、ＩＣ基板のトランジスタ密度を増加させるためにト
ランジスタの全体サイズを減少させる研究が続けられて
いる。
ング速度はすべて、ソース／ドレイン接合領域のサイズ
に依存する。その目的で、ソース／ドレイン表面領域お
よび接合深さを減少させる研究が続けられている。同様
に、ＩＣ基板のトランジスタ密度を増加させるためにト
ランジスタの全体サイズを減少させる研究が続けられて
いる。
【０００３】
【発明が解決しようとする課題】トランジスタのサイズ
の減少という目的は、いくつもの要因に依存する。しか
し、ＩＣ中におけるトランジスタ間および金属層間の相
互接続は必要性は、サイズ減少を制限する少なくとも１
つの要因である。別の金属層からトランジスタのソース
またはドレインへの接続は典型的には、その上に設けら
れた層間誘電体を通るビアを介して行われる。アルミニ
ウムなどの金属が、下に位置するソースまたはドレイン
領域に接触するようにビアに充填される。層間誘電体表
面においてトレンチまたは配線がビアに交差し、その配
線からビアを介してトランジスタのソース／ドレイン面
に電気的連絡が行われる。フォトリソグラフィーマス
ク、エッチングプロセス、および位置あわせにおいて固
有の分解能誤差のために、ビアの直径をどれくらい小さ
くできるかに関する制約が存在する。ミクロン以下のサ
イズのビアであっても、電気的接続のためには比較的大
きなソース／ドレイン表面領域を必要とする。
の減少という目的は、いくつもの要因に依存する。しか
し、ＩＣ中におけるトランジスタ間および金属層間の相
互接続は必要性は、サイズ減少を制限する少なくとも１
つの要因である。別の金属層からトランジスタのソース
またはドレインへの接続は典型的には、その上に設けら
れた層間誘電体を通るビアを介して行われる。アルミニ
ウムなどの金属が、下に位置するソースまたはドレイン
領域に接触するようにビアに充填される。層間誘電体表
面においてトレンチまたは配線がビアに交差し、その配
線からビアを介してトランジスタのソース／ドレイン面
に電気的連絡が行われる。フォトリソグラフィーマス
ク、エッチングプロセス、および位置あわせにおいて固
有の分解能誤差のために、ビアの直径をどれくらい小さ
くできるかに関する制約が存在する。ミクロン以下のサ
イズのビアであっても、電気的接続のためには比較的大
きなソース／ドレイン表面領域を必要とする。
【０００４】ソース／ドレイン領域の表面領域に依存し
ないトランジスタ相互接続方法が開発されれば有利であ
る。
ないトランジスタ相互接続方法が開発されれば有利であ
る。
【０００５】ＩＣ基板の金属層間の相互接続がトランジ
スタのソース／ドレイン領域に対して直接なされなけれ
ば有利である。
スタのソース／ドレイン領域に対して直接なされなけれ
ば有利である。
【０００６】トランジスタのソースおよびドレイン領域
を減少することにより、ソースおよびドレイン領域への
接続に影響を与えずにドレインリーク電流を最小化でき
れば有利である。
を減少することにより、ソースおよびドレイン領域への
接続に影響を与えずにドレインリーク電流を最小化でき
れば有利である。
【０００７】
【課題を解決するための手段】本発明によれば、少なく
とも、ソース／ドレイン領域を有する第１のトランジス
タから、周囲のフィールド酸化物領域を通って相互接続
を形成する方法であって、ａ）該ソース／ドレイン領域
および該周囲のフィールド酸化物領域を含み、該トラン
ジスタ上に位置する半導体膜を堆積する工程と、ｂ）該
ソース／ドレイン領域およびフィールド酸化物の選択さ
れた隣接領域を覆い、該半導体膜上に位置する高融点金
属層を堆積する工程と、ｃ）工程ａ）において堆積され
た該半導体膜および工程ｂ）において堆積された該高融
点金属をアニールして、該ソース／ドレイン領域および
該フィールド酸化物の該選択された隣接領域の上に位置
するシリサイド膜を形成することにより、該周囲のフィ
ールド酸化物領域から、該ソース／ドレイン領域に対す
る電気的相互接続が作製されることにより、該ソース／
ドレイン領域のサイズが最小にされる工程とを包含する
方法が提供され、そのことにより上記目的が達成され
る。
とも、ソース／ドレイン領域を有する第１のトランジス
タから、周囲のフィールド酸化物領域を通って相互接続
を形成する方法であって、ａ）該ソース／ドレイン領域
および該周囲のフィールド酸化物領域を含み、該トラン
ジスタ上に位置する半導体膜を堆積する工程と、ｂ）該
ソース／ドレイン領域およびフィールド酸化物の選択さ
れた隣接領域を覆い、該半導体膜上に位置する高融点金
属層を堆積する工程と、ｃ）工程ａ）において堆積され
た該半導体膜および工程ｂ）において堆積された該高融
点金属をアニールして、該ソース／ドレイン領域および
該フィールド酸化物の該選択された隣接領域の上に位置
するシリサイド膜を形成することにより、該周囲のフィ
ールド酸化物領域から、該ソース／ドレイン領域に対す
る電気的相互接続が作製されることにより、該ソース／
ドレイン領域のサイズが最小にされる工程とを包含する
方法が提供され、そのことにより上記目的が達成され
る。
【０００８】工程ａ）の前に、ゲート電極を、その下に
位置するゲート酸化物層、ならびに前記ソース／ドレイ
ン領域の一部の上に位置する第１の酸化物側壁とともに
形成する工程をさらに包含し、工程ａ）は、該ゲート電
極および該第１の酸化物側壁の上に位置する半導体膜を
堆積することを包含してもよい。
位置するゲート酸化物層、ならびに前記ソース／ドレイ
ン領域の一部の上に位置する第１の酸化物側壁とともに
形成する工程をさらに包含し、工程ａ）は、該ゲート電
極および該第１の酸化物側壁の上に位置する半導体膜を
堆積することを包含してもよい。
【０００９】工程ａ）の後に、ａ1）前記第１の半導体
膜の上に位置する絶縁体層を堆積する工程と、ａ2）工
程ａ1）で堆積された絶縁体に対し異方性エッチングを
行うことにより、前記ソース／ドレイン領域、ゲート電
極、および周囲のフィールド酸化物領域上に位置する前
記酸化物を除去する一方で、前記ゲート電極側壁からは
前記酸化物を除去しないことにより、第２の側壁が形成
される工程と、をさらに包含し、工程ｂ）は、該ゲート
電極および該第２の側壁の上に位置する高融点金属層を
堆積することを包含し、工程ｃ）は、前記トランジスタ
をアニールすることにより、工程ａ2）において前記第
１の半導体膜が曝露された該ゲート電極を含むが該第２
の側壁は含まない領域において、前記トランジスタの上
に位置するシリサイド膜を形成することを包含してもよ
い。
膜の上に位置する絶縁体層を堆積する工程と、ａ2）工
程ａ1）で堆積された絶縁体に対し異方性エッチングを
行うことにより、前記ソース／ドレイン領域、ゲート電
極、および周囲のフィールド酸化物領域上に位置する前
記酸化物を除去する一方で、前記ゲート電極側壁からは
前記酸化物を除去しないことにより、第２の側壁が形成
される工程と、をさらに包含し、工程ｂ）は、該ゲート
電極および該第２の側壁の上に位置する高融点金属層を
堆積することを包含し、工程ｃ）は、前記トランジスタ
をアニールすることにより、工程ａ2）において前記第
１の半導体膜が曝露された該ゲート電極を含むが該第２
の側壁は含まない領域において、前記トランジスタの上
に位置するシリサイド膜を形成することを包含してもよ
い。
【００１０】工程ｃ）の後に、ｄ）前記第２の側壁上に
位置する未反応の高融点金属、該第２の側壁、および前
記第１の酸化物側壁の上に位置する半導体膜を除去する
工程をさらに包含してもよい。
位置する未反応の高融点金属、該第２の側壁、および前
記第１の酸化物側壁の上に位置する半導体膜を除去する
工程をさらに包含してもよい。
【００１１】工程ｄ）の後に、ｅ）前記トランジスタの
上に位置する上面を有する誘電体中間層を堆積する工程
と、ｆ）該誘電体中間層をエッチングすることにより、
該誘電体中間層上面から該フィールド酸化物の選択され
た領域の上に位置する前記シリサイド膜に達するコンタ
クトホールを形成する工程と、ｇ）該コンタクトホール
中に金属を堆積することにより、該誘電体中間層の該面
から該ソース／ドレイン領域まで電気的相互接続を形成
することにより、該ソース／ドレイン領域のサイズに関
係なく相互接続が作製される工程とをさらに包含しても
よい。
上に位置する上面を有する誘電体中間層を堆積する工程
と、ｆ）該誘電体中間層をエッチングすることにより、
該誘電体中間層上面から該フィールド酸化物の選択され
た領域の上に位置する前記シリサイド膜に達するコンタ
クトホールを形成する工程と、ｇ）該コンタクトホール
中に金属を堆積することにより、該誘電体中間層の該面
から該ソース／ドレイン領域まで電気的相互接続を形成
することにより、該ソース／ドレイン領域のサイズに関
係なく相互接続が作製される工程とをさらに包含しても
よい。
【００１２】工程ａ）は、前記半導体膜がポリシリコン
およびＳｉxＧｅ1-xからなる群より選択されることを包
含してもよい。
およびＳｉxＧｅ1-xからなる群より選択されることを包
含してもよい。
【００１３】ＳｉxＧｅ1-xにおけるｘが０．５から０．
９の範囲であってもよい。
９の範囲であってもよい。
【００１４】前記トランジスタが、バルクシリコン、Ｓ
ＯＩ、および隆起ソース／ドレイントランジスタからな
る群より選択されてもよい。
ＯＩ、および隆起ソース／ドレイントランジスタからな
る群より選択されてもよい。
【００１５】工程ａ）は、５０から２００ナノメートル
（ｎｍ）の範囲の厚さを有する半導体膜を堆積すること
を包含してもよい。
（ｎｍ）の範囲の厚さを有する半導体膜を堆積すること
を包含してもよい。
【００１６】工程ａ1）は、酸化物および窒化物からな
る群より選択される絶縁体を堆積することを包含しても
よい。
る群より選択される絶縁体を堆積することを包含しても
よい。
【００１７】工程ａ1）は、酸化物絶縁体を堆積するこ
とを包含し、工程ｄ）は、緩衝化ヒドロフルオリド（Ｂ
ＨＦ）エッチングを用いて前記第２のゲート電極酸化物
側壁を除去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて
前記半導体膜を除去することを包含してもよい。
とを包含し、工程ｄ）は、緩衝化ヒドロフルオリド（Ｂ
ＨＦ）エッチングを用いて前記第２のゲート電極酸化物
側壁を除去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて
前記半導体膜を除去することを包含してもよい。
【００１８】工程ａ1）は、窒化物絶縁体を堆積するこ
とを包含し、工程ｄ）は、リン酸を用いて前記第２のゲ
ート電極酸化物側壁を除去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2
Ｏ溶液を用いて前記第１の半導体膜を除去することを包
含してもよい。
とを包含し、工程ｄ）は、リン酸を用いて前記第２のゲ
ート電極酸化物側壁を除去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2
Ｏ溶液を用いて前記第１の半導体膜を除去することを包
含してもよい。
【００１９】工程ｂ）は、Ｔｉ、Ｃｏ、Ｗ、Ｐｔ、およ
びＮｉからなる群より選択される高融点金属を含んでも
よい。
びＮｉからなる群より選択される高融点金属を含んでも
よい。
【００２０】工程ｃ）は、４０から２００ｎｍの範囲の
厚さを有するシリサイド層を形成することを包含しても
よい。
厚さを有するシリサイド層を形成することを包含しても
よい。
【００２１】工程ｃ）は、２から１０オーム／平方イン
チの範囲の抵抗率を有するシリサイド層を形成すること
を包含してもよい。
チの範囲の抵抗率を有するシリサイド層を形成すること
を包含してもよい。
【００２２】工程ｃ）は、２つのアニール小工程を包含
し、第１の小工程は、４５０から６５０℃の範囲の温度
でアニールを行うことを包含し、第２の小工程は、７０
０から９００℃の範囲の温度でアニールを行うことを包
含してもよい。
し、第１の小工程は、４５０から６５０℃の範囲の温度
でアニールを行うことを包含し、第２の小工程は、７０
０から９００℃の範囲の温度でアニールを行うことを包
含してもよい。
【００２３】前記第１の側壁、工程ａ2）の前記第２の
側壁、および工程ａ）で堆積される前記間に位置する半
導体膜は結合側壁厚を有し、工程ａ2）の後に、ａ3）前
記ソース／ドレイン領域をドーピングおよびアニールす
ることにより、前記ソース／ドレイン領域の上に位置す
る該結合側壁厚の約２倍のソース／ドレイン幅を有する
活性ソース／ドレイン領域を形成する工程をさらに包含
してもよい。
側壁、および工程ａ）で堆積される前記間に位置する半
導体膜は結合側壁厚を有し、工程ａ2）の後に、ａ3）前
記ソース／ドレイン領域をドーピングおよびアニールす
ることにより、前記ソース／ドレイン領域の上に位置す
る該結合側壁厚の約２倍のソース／ドレイン幅を有する
活性ソース／ドレイン領域を形成する工程をさらに包含
してもよい。
【００２４】また本発明によれば、少なくとも、第１の
電極を有する第２のトランジスタから第２の電極を有す
る第１のトランジスタへフィールド酸化物領域を横切っ
て延びる、ストラップ相互接続を形成する方法であっ
て、ａ）該第１および第２の電極および周囲のフィール
ド酸化物領域を含み、該トランジスタ上に位置する半導
体膜を堆積する工程と、ｂ）該第１および第２の電極な
らびに間に位置するフィールド酸化物の選択された領域
を含み、該半導体膜上に位置する高融点金属層を堆積す
る工程と、ｃ）工程ａ）において堆積された該半導体膜
および工程ｂ）において堆積された該高融点金属をアニ
ールすることにより、該第２のトランジスタの該第１の
電極、該第１のトランジスタの該第２の電極ならびに間
に位置する該フィールド酸化物の選択された領域の上に
位置するシリサイド膜を形成し、それによって、該第１
のトランジスタから該第２のトランジスタに対する電気
的相互接続が該間に位置するフィールド酸化物領域を横
切って作製される工程とを包含する方法が提供され、そ
のことにより上記目的が達成される。
電極を有する第２のトランジスタから第２の電極を有す
る第１のトランジスタへフィールド酸化物領域を横切っ
て延びる、ストラップ相互接続を形成する方法であっ
て、ａ）該第１および第２の電極および周囲のフィール
ド酸化物領域を含み、該トランジスタ上に位置する半導
体膜を堆積する工程と、ｂ）該第１および第２の電極な
らびに間に位置するフィールド酸化物の選択された領域
を含み、該半導体膜上に位置する高融点金属層を堆積す
る工程と、ｃ）工程ａ）において堆積された該半導体膜
および工程ｂ）において堆積された該高融点金属をアニ
ールすることにより、該第２のトランジスタの該第１の
電極、該第１のトランジスタの該第２の電極ならびに間
に位置する該フィールド酸化物の選択された領域の上に
位置するシリサイド膜を形成し、それによって、該第１
のトランジスタから該第２のトランジスタに対する電気
的相互接続が該間に位置するフィールド酸化物領域を横
切って作製される工程とを包含する方法が提供され、そ
のことにより上記目的が達成される。
【００２５】また本発明によれば、／ドレイン領域と、
該ソース／ドレイン領域の周囲のフィールド酸化物領域
と、該ソース／ドレイン領域およびフィールド酸化物の
選択された隣接領域の上に位置するシリサイド膜とを有
することにより、該フィールド酸化物の選択された領域
から該ソース／ドレイン領域に対する電気的連絡が該シ
リサイド膜によって可能にされるＣＭＯＳ相互接続が提
供され、そのことにより上記目的が達成される。
該ソース／ドレイン領域の周囲のフィールド酸化物領域
と、該ソース／ドレイン領域およびフィールド酸化物の
選択された隣接領域の上に位置するシリサイド膜とを有
することにより、該フィールド酸化物の選択された領域
から該ソース／ドレイン領域に対する電気的連絡が該シ
リサイド膜によって可能にされるＣＭＯＳ相互接続が提
供され、そのことにより上記目的が達成される。
【００２６】前記ソース／ドレイン領域およびフィール
ド酸化物の選択された領域の上に位置する面を有する誘
電体中間層と、該上に位置する誘電体中間層を通ってパ
ターニングされ、該誘電体中間層の該面から該フィール
ド酸化物の選択された領域の上に位置する前記シリサイ
ド膜に達するコンタクトホールと、該誘電体中間層の該
面から該ソース／ドレイン領域までの電気的相互接続を
形成する、該コンタクトホール中に設けられた金属とを
さらに包含してもよい。
ド酸化物の選択された領域の上に位置する面を有する誘
電体中間層と、該上に位置する誘電体中間層を通ってパ
ターニングされ、該誘電体中間層の該面から該フィール
ド酸化物の選択された領域の上に位置する前記シリサイ
ド膜に達するコンタクトホールと、該誘電体中間層の該
面から該ソース／ドレイン領域までの電気的相互接続を
形成する、該コンタクトホール中に設けられた金属とを
さらに包含してもよい。
【００２７】前記シリサイド膜が、ポリシリコンおよび
ＳｉxＧｅ1-xからなる群より選択される材料から形成さ
れることを包含してもよい。
ＳｉxＧｅ1-xからなる群より選択される材料から形成さ
れることを包含してもよい。
【００２８】ＳｉxＧｅ1-xにおけるｘが０．５から０．
９の範囲であってもよい。
９の範囲であってもよい。
【００２９】前記トランジスタが、バルクシリコン、Ｓ
ＯＩ、および隆起ソース／ドレイントランジスタからな
る群より選択されてもよい。
ＯＩ、および隆起ソース／ドレイントランジスタからな
る群より選択されてもよい。
【００３０】前記シリサイド膜は、４０から２００ナノ
メートル（ｎｍ）の範囲の厚さを有してもよい。
メートル（ｎｍ）の範囲の厚さを有してもよい。
【００３１】前記シリサイド膜は、２から１０オーム／
平方インチの範囲の抵抗率を有してもよい。
平方インチの範囲の抵抗率を有してもよい。
【００３２】また本発明によれば、ソース／ドレイン領
域と、該ソース／ドレイン領域の周囲のフィールド酸化
物領域と、第１の酸化物側壁を有するゲート電極と、該
ソース／ドレイン領域および該周囲のフィールド酸化物
の選択された隣接領域の上に位置するシリサイド膜とを
有し、該シリサイド膜は、トランジスタおよび周囲のフ
ィールド酸化物領域の上に位置する半導体膜の層を堆積
することにより形成され、該第１の半導体膜の上に位置
する絶縁層を堆積して該絶縁層を異方性エッチングする
ことにより第２のゲート電極側壁を形成し、該半導体膜
上に、該ソース／ドレイン領域および該フィールド酸化
物の選択された隣接領域上に堆積された半導体膜を覆う
高融点金属層を堆積し、該トランジスタをアニールする
ことにより該シリサイド膜を形成し、エッチングにより
該第１の酸化物側壁の上に位置する未反応の高融点金
属、該第２の酸化物側壁、および該半導体膜を除去する
ことにより、該フィールド酸化物の選択された隣接領域
から、該ソース／ドレイン領域に対する電気的相互接続
が作製されたＣＭＯＳ相互接続が提供され、そのことに
より上記目的が達成される。
域と、該ソース／ドレイン領域の周囲のフィールド酸化
物領域と、第１の酸化物側壁を有するゲート電極と、該
ソース／ドレイン領域および該周囲のフィールド酸化物
の選択された隣接領域の上に位置するシリサイド膜とを
有し、該シリサイド膜は、トランジスタおよび周囲のフ
ィールド酸化物領域の上に位置する半導体膜の層を堆積
することにより形成され、該第１の半導体膜の上に位置
する絶縁層を堆積して該絶縁層を異方性エッチングする
ことにより第２のゲート電極側壁を形成し、該半導体膜
上に、該ソース／ドレイン領域および該フィールド酸化
物の選択された隣接領域上に堆積された半導体膜を覆う
高融点金属層を堆積し、該トランジスタをアニールする
ことにより該シリサイド膜を形成し、エッチングにより
該第１の酸化物側壁の上に位置する未反応の高融点金
属、該第２の酸化物側壁、および該半導体膜を除去する
ことにより、該フィールド酸化物の選択された隣接領域
から、該ソース／ドレイン領域に対する電気的相互接続
が作製されたＣＭＯＳ相互接続が提供され、そのことに
より上記目的が達成される。
【００３３】前記ソース／ドレイン領域および周囲のフ
ィールド酸化物領域の上に位置する上面を有する誘電体
中間層と、該誘電体中間層を通ってパターニングされ、
該誘電体中間層の該面から該フィールド酸化物の選択さ
れた隣接領域の上に位置する前記シリサイド膜に達する
コンタクトホールと、該誘電体中間層の該面から該ソー
ス／ドレイン領域までの電気的相互接続を該シリサイド
膜によって形成するための、該コンタクトホール中に設
けられた金属とをさらに含んでもよい。
ィールド酸化物領域の上に位置する上面を有する誘電体
中間層と、該誘電体中間層を通ってパターニングされ、
該誘電体中間層の該面から該フィールド酸化物の選択さ
れた隣接領域の上に位置する前記シリサイド膜に達する
コンタクトホールと、該誘電体中間層の該面から該ソー
ス／ドレイン領域までの電気的相互接続を該シリサイド
膜によって形成するための、該コンタクトホール中に設
けられた金属とをさらに含んでもよい。
【００３４】前記第１の半導体膜が、ポリシリコンおよ
びＳｉxＧｅ1-xからなる群より選択されてもよい。
びＳｉxＧｅ1-xからなる群より選択されてもよい。
【００３５】ＳｉxＧｅ1-xにおけるｘが０．５から０．
９の範囲であってもよい。
９の範囲であってもよい。
【００３６】前記トランジスタが、バルクシリコン、Ｓ
ＯＩ、および隆起ソース／ドレイントランジスタからな
る群より選択されてもよい。
ＯＩ、および隆起ソース／ドレイントランジスタからな
る群より選択されてもよい。
【００３７】前記半導体膜は、５０から２００ナノメー
トル（ｎｍ）の範囲の厚さを有してもよい。
トル（ｎｍ）の範囲の厚さを有してもよい。
【００３８】前記絶縁層の材料は、酸化物および窒化物
からなる群より選択されてもよい。
からなる群より選択されてもよい。
【００３９】前記絶縁層は酸化物であり、前記第２のゲ
ート電極酸化物側壁はＢＨＦエッチングを用いて除去さ
れ、前記半導体膜はＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用
いて除去されてもよい。
ート電極酸化物側壁はＢＨＦエッチングを用いて除去さ
れ、前記半導体膜はＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用
いて除去されてもよい。
【００４０】前記絶縁層は窒化物であり、前記第２のゲ
ート電極窒化物側壁はリン酸を用いて除去され、前記半
導体膜はＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて除去さ
れてもよい。
ート電極窒化物側壁はリン酸を用いて除去され、前記半
導体膜はＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて除去さ
れてもよい。
【００４１】前記高融点金属は、Ｔｉ、Ｃｏ、Ｗ、Ｐ
ｔ、およびＮｉからなる群より選択されてもよい。
ｔ、およびＮｉからなる群より選択されてもよい。
【００４２】前記シリサイド膜は、４０から２００ｎｍ
の範囲の厚さを有してもよい。
の範囲の厚さを有してもよい。
【００４３】前記シリサイド膜は、２から１０オーム／
平方インチの範囲の抵抗率を有してもよい。
平方インチの範囲の抵抗率を有してもよい。
【００４４】前記アニールは、２つのアニール小工程を
包含し、第１の小工程は、４５０から６５０℃の範囲の
温度でアニールを行うことを包含し、第２の小工程は、
７００から９００℃の範囲の温度でアニールを行うこと
を包含してもよい。
包含し、第１の小工程は、４５０から６５０℃の範囲の
温度でアニールを行うことを包含し、第２の小工程は、
７００から９００℃の範囲の温度でアニールを行うこと
を包含してもよい。
【００４５】前記第１の側壁、前記第２の側壁、および
前記間に位置する半導体膜は結合側壁厚を有し、該第２
の側壁が形成された後に前記ソース／ドレイン領域がド
ーピングおよびアニールされることにより、前記ソース
／ドレイン領域の上に位置する該結合側壁厚の約２倍の
ソース／ドレイン幅を有する活性ソース／ドレイン領域
が形成されてもよい。
前記間に位置する半導体膜は結合側壁厚を有し、該第２
の側壁が形成された後に前記ソース／ドレイン領域がド
ーピングおよびアニールされることにより、前記ソース
／ドレイン領域の上に位置する該結合側壁厚の約２倍の
ソース／ドレイン幅を有する活性ソース／ドレイン領域
が形成されてもよい。
【００４６】また本発明によれば、第１および第２のＣ
ＭＯＳトランジスタの間のストラップ相互接続であっ
て、少なくとも該第２のトランジスタの第１の電極およ
び少なくとも該第１のトランジスタの第２の電極と、該
第１のトランジスタの該第１の電極と該第２のトランジ
スタのドレイン領域との間に位置するフィールド酸化物
領域と、第１の酸化物側壁を有する第１および第２のト
ランジスタのゲート電極と、該第２のトランジスタの該
第１の電極から該第１のトランジスタの該第２の電極ま
でおよび間に位置するフィールド酸化物の選択された隣
接領域の上に位置するシリサイド膜とを有し、該シリサ
イド膜は、該トランジスタおよび間に位置するフィール
ド酸化物領域の上に位置する半導体膜の層を堆積するこ
とにより形成され、該半導体膜の上に位置する絶縁層を
堆積して該絶縁層を異方性エッチングすることにより第
２のゲート電極側壁を形成し、該トランジスタおよび間
に位置するフィールド酸化物の選択された領域の上に位
置する高融点金属層を堆積し、該トランジスタをアニー
ルすることにより該シリサイド膜を形成し、エッチング
により該第１の酸化物側壁の上に位置する未反応の高融
点金属、該第２の側壁、および該半導体膜を除去するこ
とにより、該第１のトランジスタから該第２のトランジ
スタに対して該間に位置するフィールド酸化物領域を横
切って電気的相互接続が作製されたストラップ相互接続
が提供され、そのことにより上記目的が達成される。
ＭＯＳトランジスタの間のストラップ相互接続であっ
て、少なくとも該第２のトランジスタの第１の電極およ
び少なくとも該第１のトランジスタの第２の電極と、該
第１のトランジスタの該第１の電極と該第２のトランジ
スタのドレイン領域との間に位置するフィールド酸化物
領域と、第１の酸化物側壁を有する第１および第２のト
ランジスタのゲート電極と、該第２のトランジスタの該
第１の電極から該第１のトランジスタの該第２の電極ま
でおよび間に位置するフィールド酸化物の選択された隣
接領域の上に位置するシリサイド膜とを有し、該シリサ
イド膜は、該トランジスタおよび間に位置するフィール
ド酸化物領域の上に位置する半導体膜の層を堆積するこ
とにより形成され、該半導体膜の上に位置する絶縁層を
堆積して該絶縁層を異方性エッチングすることにより第
２のゲート電極側壁を形成し、該トランジスタおよび間
に位置するフィールド酸化物の選択された領域の上に位
置する高融点金属層を堆積し、該トランジスタをアニー
ルすることにより該シリサイド膜を形成し、エッチング
により該第１の酸化物側壁の上に位置する未反応の高融
点金属、該第２の側壁、および該半導体膜を除去するこ
とにより、該第１のトランジスタから該第２のトランジ
スタに対して該間に位置するフィールド酸化物領域を横
切って電気的相互接続が作製されたストラップ相互接続
が提供され、そのことにより上記目的が達成される。
【００４７】また本発明によれば、第１および第２のＣ
ＭＯＳトランジスタの間のストラップ相互接続であっ
て、少なくとも該第２のトランジスタの第１の電極およ
び少なくとも該第１のトランジスタの第２の電極と、該
第２のトランジスタの該第１の電極と該第２のトランジ
スタの該第１の電極との間に位置するフィールド酸化物
領域と、該第２のトランジスタの該第１の電極から該間
に位置するフィールド酸化物の選択された隣接領域を横
切り該第１のトランジスタの該第２の電極までの上に位
置する、シリサイド膜とを有することにより、該第１の
トランジスタから該第２のトランジスタに対して該間に
位置するフィールド酸化物領域を横切って電気的相互接
続が作製されたストラップ相互接続が提供され、そのこ
とにより上記目的が達成される。
ＭＯＳトランジスタの間のストラップ相互接続であっ
て、少なくとも該第２のトランジスタの第１の電極およ
び少なくとも該第１のトランジスタの第２の電極と、該
第２のトランジスタの該第１の電極と該第２のトランジ
スタの該第１の電極との間に位置するフィールド酸化物
領域と、該第２のトランジスタの該第１の電極から該間
に位置するフィールド酸化物の選択された隣接領域を横
切り該第１のトランジスタの該第２の電極までの上に位
置する、シリサイド膜とを有することにより、該第１の
トランジスタから該第２のトランジスタに対して該間に
位置するフィールド酸化物領域を横切って電気的相互接
続が作製されたストラップ相互接続が提供され、そのこ
とにより上記目的が達成される。
【００４８】本発明によれば、少なくとも、ソース／ド
レイン表面領域を有する第１のトランジスタから、周囲
のフィールド酸化物領域を通って相互接続を形成する方
法が提供される。本方法は、ａ）ソース／ドレイン表面
領域およびその周囲のフィールド酸化物領域を含むトラ
ンジスタ上に、シリコン−ゲルマニウム化合物などの半
導体膜を堆積する工程と、ｂ）ソース／ドレイン領域お
よびフィールド酸化物の選択された隣接領域を含む半導
体膜上に、高融点金属層を堆積する工程と、ｃ）半導体
膜および高融点金属をアニールすることにより、ソース
／ドレイン表面領域およびフィールド酸化物の選択され
た隣接領域の上にシリサイド膜を形成する工程とを包含
する。周囲のフィールド酸化物領域から、ソース／ドレ
イン領域に対する電気的接続が作製される。
レイン表面領域を有する第１のトランジスタから、周囲
のフィールド酸化物領域を通って相互接続を形成する方
法が提供される。本方法は、ａ）ソース／ドレイン表面
領域およびその周囲のフィールド酸化物領域を含むトラ
ンジスタ上に、シリコン−ゲルマニウム化合物などの半
導体膜を堆積する工程と、ｂ）ソース／ドレイン領域お
よびフィールド酸化物の選択された隣接領域を含む半導
体膜上に、高融点金属層を堆積する工程と、ｃ）半導体
膜および高融点金属をアニールすることにより、ソース
／ドレイン表面領域およびフィールド酸化物の選択され
た隣接領域の上にシリサイド膜を形成する工程とを包含
する。周囲のフィールド酸化物領域から、ソース／ドレ
イン領域に対する電気的接続が作製される。
【００４９】典型的にはトランジスタは、ゲート電極お
よびその下に位置するゲート酸化物層、ならびにソース
／ドレイン領域の一部の上に位置する第１の酸化物側壁
を有する。従って工程ａ）は、ゲート電極および第１の
酸化物側壁の上に半導体膜を堆積することを包含する。
高融点金属が堆積される前に、酸化物などの絶縁層が、
第１の半導体膜の上に堆積される。この酸化物層に対し
異方性エッチングを行うことにより、ソース／ドレイン
表面領域、ゲート電極、および周囲のフィールド酸化物
領域上に位置する酸化物を除去する。高指向性である異
方性エッチング工程のため、ゲート電極側壁から酸化物
は除去されず、結果として第２の側壁が形成される。次
に工程ｂ）は、高融点金属層をゲート電極および第２の
側壁上に堆積することを包含する。工程ｃ）は、トラン
ジスタをアニールすることにより半導体膜が曝露された
部分にシリサイド膜を形成することを包含する。従っ
て、シリサイド膜は第２の側壁上には形成されない。
よびその下に位置するゲート酸化物層、ならびにソース
／ドレイン領域の一部の上に位置する第１の酸化物側壁
を有する。従って工程ａ）は、ゲート電極および第１の
酸化物側壁の上に半導体膜を堆積することを包含する。
高融点金属が堆積される前に、酸化物などの絶縁層が、
第１の半導体膜の上に堆積される。この酸化物層に対し
異方性エッチングを行うことにより、ソース／ドレイン
表面領域、ゲート電極、および周囲のフィールド酸化物
領域上に位置する酸化物を除去する。高指向性である異
方性エッチング工程のため、ゲート電極側壁から酸化物
は除去されず、結果として第２の側壁が形成される。次
に工程ｂ）は、高融点金属層をゲート電極および第２の
側壁上に堆積することを包含する。工程ｃ）は、トラン
ジスタをアニールすることにより半導体膜が曝露された
部分にシリサイド膜を形成することを包含する。従っ
て、シリサイド膜は第２の側壁上には形成されない。
【００５０】アニール後、第１の酸化物側壁上に位置す
る未反応の高融点金属、第２の側壁、および第１の半導
体膜を除去する。トランジスタ上に誘電体中間層を堆積
する。誘電体中間層を通り、フィールド酸化物の選択さ
れた領域の上に位置するシリサイド膜に達するコンタク
トホールをエッチングする。金属をコンタクトホール中
に堆積することにより、トランジスタのソース／ドレイ
ン領域と誘電体中間層表面との間に電気的相互接続を形
成する。このようにして、ソース／ドレイン表面領域の
サイズに関係なくトランジスタに対する接続が作製され
る。
る未反応の高融点金属、第２の側壁、および第１の半導
体膜を除去する。トランジスタ上に誘電体中間層を堆積
する。誘電体中間層を通り、フィールド酸化物の選択さ
れた領域の上に位置するシリサイド膜に達するコンタク
トホールをエッチングする。金属をコンタクトホール中
に堆積することにより、トランジスタのソース／ドレイ
ン領域と誘電体中間層表面との間に電気的相互接続を形
成する。このようにして、ソース／ドレイン表面領域の
サイズに関係なくトランジスタに対する接続が作製され
る。
【００５１】同様にして、同じ金属層上にある第２のト
ランジスタのソース／ドレイン領域と、第１のトランジ
スタのソース／ドレイン領域との間に、フィールド酸化
物を横切ってストラップ相互接続が形成される。工程
ａ）は、両トランジスタの上に半導体膜を堆積すること
を包含する。工程ｂ）において、ソース／ドレイン表面
領域およびその間に位置するフィールド酸化物の選択さ
れた領域上に、高融点金属を堆積する。工程ｃ）におい
て、半導体膜および高融点金属をアニールすることによ
り、第２のトランジスタのソース／ドレイン領域、第１
のトランジスタのソース／ドレイン領域、およびその間
に位置するフィールド酸化物の選択された領域の上に位
置するシリサイド膜を形成する。このようにして、第１
のトランジスタから第２のトランジスタまで、その間に
位置するフィールド酸化物を横切って電気的相互接続が
作製される。例えば、第１のトランジスタのドレイン
は、第２のトランジスタのソースに接続される。
ランジスタのソース／ドレイン領域と、第１のトランジ
スタのソース／ドレイン領域との間に、フィールド酸化
物を横切ってストラップ相互接続が形成される。工程
ａ）は、両トランジスタの上に半導体膜を堆積すること
を包含する。工程ｂ）において、ソース／ドレイン表面
領域およびその間に位置するフィールド酸化物の選択さ
れた領域上に、高融点金属を堆積する。工程ｃ）におい
て、半導体膜および高融点金属をアニールすることによ
り、第２のトランジスタのソース／ドレイン領域、第１
のトランジスタのソース／ドレイン領域、およびその間
に位置するフィールド酸化物の選択された領域の上に位
置するシリサイド膜を形成する。このようにして、第１
のトランジスタから第２のトランジスタまで、その間に
位置するフィールド酸化物を横切って電気的相互接続が
作製される。例えば、第１のトランジスタのドレイン
は、第２のトランジスタのソースに接続される。
【００５２】ＣＭＯＳ相互接続およびＣＭＯＳ相互接続
方法によって得られる装置が提供される。ＣＭＯＳ相互
接続は、ソース／ドレイン領域およびソース／ドレイン
領域を囲むフィールド酸化物領域を含む。ＣＭＯＳ相互
接続はまた、第１の酸化物側壁を有するゲート電極を含
む。シリサイド膜が、ソース／ドレイン領域およびフィ
ールド酸化物の選択された隣接領域の上に位置してい
る。シリサイド層は、トランジスタおよびその周囲のフ
ィールド酸化物領域の上に位置する半導体膜の層を堆積
することにより、形成される。次に、絶縁層を堆積して
異方性エッチングを行うことにより、第２のゲート電極
側壁が形成される。トランジスタおよびフィールド酸化
物の選択された隣接領域上に高融点金属を堆積してアニ
ールすることにより、シリサイド膜を形成する。第１の
酸化物側壁上に位置する未反応の高融点金属、第２の側
壁、および半導体膜を除去する。フィールド酸化物の選
択された領域の上に位置するシリサイド膜を介して、ト
ランジスタのソース／ドレイン表面領域への電気的接続
が達成され得る。
方法によって得られる装置が提供される。ＣＭＯＳ相互
接続は、ソース／ドレイン領域およびソース／ドレイン
領域を囲むフィールド酸化物領域を含む。ＣＭＯＳ相互
接続はまた、第１の酸化物側壁を有するゲート電極を含
む。シリサイド膜が、ソース／ドレイン領域およびフィ
ールド酸化物の選択された隣接領域の上に位置してい
る。シリサイド層は、トランジスタおよびその周囲のフ
ィールド酸化物領域の上に位置する半導体膜の層を堆積
することにより、形成される。次に、絶縁層を堆積して
異方性エッチングを行うことにより、第２のゲート電極
側壁が形成される。トランジスタおよびフィールド酸化
物の選択された隣接領域上に高融点金属を堆積してアニ
ールすることにより、シリサイド膜を形成する。第１の
酸化物側壁上に位置する未反応の高融点金属、第２の側
壁、および半導体膜を除去する。フィールド酸化物の選
択された領域の上に位置するシリサイド膜を介して、ト
ランジスタのソース／ドレイン表面領域への電気的接続
が達成され得る。
【００５３】本発明によれば、小さなソース／ドレイン
表面領域を可能にするＣＭＯＳ相互接続方法が提供され
る。本相互接続は、ストラップ型接続およびビア型接続
の両方に適用可能である。シリサイド膜をソース／ドレ
イン領域からフィールド酸化物まで形成することによ
り、小さなソース／ドレイン領域の表面領域が、隣接す
るフィールド酸化物領域内にまで拡張される。フィール
ド酸化物を覆うシリサイドへのコンタクトにより、同じ
金属層上での相互接続、あるいは別の金属層への相互接
続が作製される。ソース／ドレイン領域はシリサイド膜
を受け入れるのに十分な大きさを有するだけでよい。ソ
ース／ドレイン領域の小さいトランジスタは、ドレイン
リーク電流が少なく、寄生容量が少ない。ＣＭＯＳトラ
ンジスタ相互接続装置もまた提供される。
表面領域を可能にするＣＭＯＳ相互接続方法が提供され
る。本相互接続は、ストラップ型接続およびビア型接続
の両方に適用可能である。シリサイド膜をソース／ドレ
イン領域からフィールド酸化物まで形成することによ
り、小さなソース／ドレイン領域の表面領域が、隣接す
るフィールド酸化物領域内にまで拡張される。フィール
ド酸化物を覆うシリサイドへのコンタクトにより、同じ
金属層上での相互接続、あるいは別の金属層への相互接
続が作製される。ソース／ドレイン領域はシリサイド膜
を受け入れるのに十分な大きさを有するだけでよい。ソ
ース／ドレイン領域の小さいトランジスタは、ドレイン
リーク電流が少なく、寄生容量が少ない。ＣＭＯＳトラ
ンジスタ相互接続装置もまた提供される。
【００５４】
【発明の実施の形態】図１は、ＣＭＯＳトランジスタ
（従来技術）の平面図である。トランジスタ１０は、上
面領域を有するソース１２と、上面領域を有するドレイ
ン１４とを有している。ソース１２およびドレイン１４
の一部の上に、ゲート電極１６が位置している。ゲート
電極１６は酸化物側壁１８を有しており、ゲート酸化物
層２０の上に位置している。トランジスタ１０は、フィ
ールド酸化物領域２２および２４に囲まれている。
（従来技術）の平面図である。トランジスタ１０は、上
面領域を有するソース１２と、上面領域を有するドレイ
ン１４とを有している。ソース１２およびドレイン１４
の一部の上に、ゲート電極１６が位置している。ゲート
電極１６は酸化物側壁１８を有しており、ゲート酸化物
層２０の上に位置している。トランジスタ１０は、フィ
ールド酸化物領域２２および２４に囲まれている。
【００５５】図２は図１のトランジスタ１０の部分断面
図である（従来技術）。トランジスタ１０およびフィー
ルド酸化物領域２２および２４の上に、誘電体中間層２
６が位置している。ソース１２、ドレイン１４、および
ゲート電極１６に至るビア２８が、誘電体中間層内にエ
ッチングされている。トランジスタ活性領域と誘電体中
間層２６の表面との間に電気接続をとるために、ビア２
８には金属が充填される。配線およびトレンチにより誘
電体２６の表面から他の電気的要素（図示せず）への接
続を行っている。ビアの相互接続を確実にするために、
ソース／ドレイン１２、１４の総表面領域が所定の最小
サイズより小さくならないようにする。またソース／ド
レイン１２、１４のサイズにより、ドレインリーク電流
および寄生容量は、少なくとも最小限のドレインリーク
電流および寄生容量となる。
図である（従来技術）。トランジスタ１０およびフィー
ルド酸化物領域２２および２４の上に、誘電体中間層２
６が位置している。ソース１２、ドレイン１４、および
ゲート電極１６に至るビア２８が、誘電体中間層内にエ
ッチングされている。トランジスタ活性領域と誘電体中
間層２６の表面との間に電気接続をとるために、ビア２
８には金属が充填される。配線およびトレンチにより誘
電体２６の表面から他の電気的要素（図示せず）への接
続を行っている。ビアの相互接続を確実にするために、
ソース／ドレイン１２、１４の総表面領域が所定の最小
サイズより小さくならないようにする。またソース／ド
レイン１２、１４のサイズにより、ドレインリーク電流
および寄生容量は、少なくとも最小限のドレインリーク
電流および寄生容量となる。
【００５６】図３から図１２に、本発明の完成したＣＭ
ＯＳ相互接続を形成するための工程を示す。図３は、第
１のトランジスタ３８および隣接する第２のトランジス
タ４０の平面図である。ＣＭＯＳ相互接続は、第１の酸
化物側壁４４を有するゲート電極４２を有している。第
１のトランジスタ３８は、電極４６およびその下に位置
する接合領域（後にソース領域となる）を有している。
同様に、電極４８はドレイン領域となる。あるいは、領
域４８をソースとし領域４６をドレインとしてもよい。
本明細書において一般に、領域４６、４８、５８、およ
び６０を電極またはソース／ドレイン領域と呼ぶ。フィ
ールド酸化物領域５０および５２が、ソース／ドレイン
領域４６、４８を囲んでいる。
ＯＳ相互接続を形成するための工程を示す。図３は、第
１のトランジスタ３８および隣接する第２のトランジス
タ４０の平面図である。ＣＭＯＳ相互接続は、第１の酸
化物側壁４４を有するゲート電極４２を有している。第
１のトランジスタ３８は、電極４６およびその下に位置
する接合領域（後にソース領域となる）を有している。
同様に、電極４８はドレイン領域となる。あるいは、領
域４８をソースとし領域４６をドレインとしてもよい。
本明細書において一般に、領域４６、４８、５８、およ
び６０を電極またはソース／ドレイン領域と呼ぶ。フィ
ールド酸化物領域５０および５２が、ソース／ドレイン
領域４６、４８を囲んでいる。
【００５７】第２のトランジスタ４０は、第１の酸化物
側壁５６を有するゲート電極５４を有している。電極５
８はソース領域となり、電極６０はドレイン領域とな
る。あるいは、電極５８をドレインとし電極６０をソー
スとしてもよい。フィールド酸化物５２および６２が、
ソース／ドレイン領域５８、６０を囲んでいる。
側壁５６を有するゲート電極５４を有している。電極５
８はソース領域となり、電極６０はドレイン領域とな
る。あるいは、電極５８をドレインとし電極６０をソー
スとしてもよい。フィールド酸化物５２および６２が、
ソース／ドレイン領域５８、６０を囲んでいる。
【００５８】図４は、図３のトランジスタ３８およびト
ランジスタ４０の部分断面図である。５〜２０ナノメー
トル（ｎｍ）程度の厚さを有するゲート酸化物層６４の
上にゲート電極４２が位置している。Ｐ型ドーピングさ
れた基板６８の上に位置するように第１のトランジスタ
３８が作製される。Ｎウェル７０の上に位置するように
第２のトランジスタ４０が作製される。
ランジスタ４０の部分断面図である。５〜２０ナノメー
トル（ｎｍ）程度の厚さを有するゲート酸化物層６４の
上にゲート電極４２が位置している。Ｐ型ドーピングさ
れた基板６８の上に位置するように第１のトランジスタ
３８が作製される。Ｎウェル７０の上に位置するように
第２のトランジスタ４０が作製される。
【００５９】バルクシリコン、ＳＯＩ（silicon on ins
ulator）、および隆起ソース／ドレイントランジスタか
らなる群より選択されるトランジスタ３８および４０に
対して、相互接続が形成される。従来技術の方法を用い
て、しきい電圧調節イオン注入とともにウェル７０を形
成し得る。本発明の異なる局面においては、ウェル７０
は拡散または逆行(retrograded)高エネルギーイオン注
入から形成される。フィールド酸化物５０、５２および
６２は、シリコン局所酸化（ＬＯＣＯＳ）または浅いト
レンチ分離によって形成される。ＳＯＩ構造を用いる場
合、当該分野において周知のとおり、ドーピングされた
ウェルを形成するプロセスの代わりにシリコン島エッチ
ングおよびしきい電圧調節注入を用いてもよい。
ulator）、および隆起ソース／ドレイントランジスタか
らなる群より選択されるトランジスタ３８および４０に
対して、相互接続が形成される。従来技術の方法を用い
て、しきい電圧調節イオン注入とともにウェル７０を形
成し得る。本発明の異なる局面においては、ウェル７０
は拡散または逆行(retrograded)高エネルギーイオン注
入から形成される。フィールド酸化物５０、５２および
６２は、シリコン局所酸化（ＬＯＣＯＳ）または浅いト
レンチ分離によって形成される。ＳＯＩ構造を用いる場
合、当該分野において周知のとおり、ドーピングされた
ウェルを形成するプロセスの代わりにシリコン島エッチ
ングおよびしきい電圧調節注入を用いてもよい。
【００６０】典型的には、蒸着法によりポリシリコンを
堆積し、ドーピングすることによりゲート電極４２およ
び５４を形成する。ゲート電極４２および５４の厚さ
は、２００〜５００ｎｍ程度である。
堆積し、ドーピングすることによりゲート電極４２およ
び５４を形成する。ゲート電極４２および５４の厚さ
は、２００〜５００ｎｍ程度である。
【００６１】図５は、半導体膜７２の層の堆積後の図４
のトランジスタ３８および４０を示す。半導体膜７２は
トランジスタ３８および４０、ならびにその周囲のフィ
ールド酸化物領域５０、５２および６２の上に位置す
る。明瞭さのため、半導体膜７２を斜線で示している。
半導体膜７２は、ポリシリコンおよびシリコン−ゲルマ
ニウム化合物ＳｉxＧｅ1-xからなる群より選択される。
シリコン−ゲルマニウム化合物（ＳｉxＧｅ1-x）におけ
るｘは、０．５から０．９の範囲である。半導体膜７２
は、５０から２００ｎｍの範囲の厚さ７３を有してい
る。
のトランジスタ３８および４０を示す。半導体膜７２は
トランジスタ３８および４０、ならびにその周囲のフィ
ールド酸化物領域５０、５２および６２の上に位置す
る。明瞭さのため、半導体膜７２を斜線で示している。
半導体膜７２は、ポリシリコンおよびシリコン−ゲルマ
ニウム化合物ＳｉxＧｅ1-xからなる群より選択される。
シリコン−ゲルマニウム化合物（ＳｉxＧｅ1-x）におけ
るｘは、０．５から０．９の範囲である。半導体膜７２
は、５０から２００ｎｍの範囲の厚さ７３を有してい
る。
【００６２】図６は、絶縁層７４の堆積後の図５のトラ
ンジスタ３８および４０を示している。絶縁層７４は半
導体層７２の上に位置する。絶縁層７４の材料は、酸化
物および窒化物からなる群より選択される。本発明のい
くつかの局面においては（図示せず）、半導体膜７２は
非選択のフィールド酸化物領域５０、５２および６２
（すなわちフィールド酸化物領域のうち後の工程におい
てシリサイド膜が形成されない領域）からエッチングさ
れる。
ンジスタ３８および４０を示している。絶縁層７４は半
導体層７２の上に位置する。絶縁層７４の材料は、酸化
物および窒化物からなる群より選択される。本発明のい
くつかの局面においては（図示せず）、半導体膜７２は
非選択のフィールド酸化物領域５０、５２および６２
（すなわちフィールド酸化物領域のうち後の工程におい
てシリサイド膜が形成されない領域）からエッチングさ
れる。
【００６３】図７は、絶縁層７４の異方性エッチング後
の図６のトランジスタ３８および４０を示す。異方性エ
ッチングにより、第２のゲート電極側壁７６が形成され
る。プラズマエッチングが適している。第１の側壁４４
（または５６）、第２の側壁７６、およびその間の半導
体膜７２は、結合側壁厚７７ａを有する。
の図６のトランジスタ３８および４０を示す。異方性エ
ッチングにより、第２のゲート電極側壁７６が形成され
る。プラズマエッチングが適している。第１の側壁４４
（または５６）、第２の側壁７６、およびその間の半導
体膜７２は、結合側壁厚７７ａを有する。
【００６４】製造プロセスのこの時点において、イオン
注入を行うことにより、ソース／ドレイン領域４６、４
８、５８、および６０（図３を参照）に対応する活性ソ
ース／ドレイン領域を形成する。明瞭さのため、１個の
電極領域４８のみを示している。例えば、第１のトラン
ジスタ３８がＮＭＯＳトランジスタの場合、ヒ素による
Ｎ+イオン注入が、３０から６０ｋｅＶの間のエネルギ
ーレベルかつ５×１０1 4から４×１０15／ｃｍ2の間の
ドースで行われる。第２のトランジスタ４０がＰＭＯＳ
トランジスタの場合、ＢＦ2によるＰ+イオン注入が、３
０から６０ｋｅＶの間のエネルギーレベルかつ５×１０
14から４×１０15／ｃｍ2の間のドースで行われる。ド
ーパントの拡散は、８００から１０００℃の範囲の温度
で、２０から６０分の範囲の時間で起こる。ＮＭＯＳお
よびＰＭＯＳトランジスタを例として示すが、本発明は
特定のトランジスタ様式には制限されない。得られる活
性ソース／ドレイン領域は、ソース／ドレイン領域４８
の上に位置する結合側壁厚７７ａの約２倍のソース／ド
レイン幅７７ｂを有する。
注入を行うことにより、ソース／ドレイン領域４６、４
８、５８、および６０（図３を参照）に対応する活性ソ
ース／ドレイン領域を形成する。明瞭さのため、１個の
電極領域４８のみを示している。例えば、第１のトラン
ジスタ３８がＮＭＯＳトランジスタの場合、ヒ素による
Ｎ+イオン注入が、３０から６０ｋｅＶの間のエネルギ
ーレベルかつ５×１０1 4から４×１０15／ｃｍ2の間の
ドースで行われる。第２のトランジスタ４０がＰＭＯＳ
トランジスタの場合、ＢＦ2によるＰ+イオン注入が、３
０から６０ｋｅＶの間のエネルギーレベルかつ５×１０
14から４×１０15／ｃｍ2の間のドースで行われる。ド
ーパントの拡散は、８００から１０００℃の範囲の温度
で、２０から６０分の範囲の時間で起こる。ＮＭＯＳお
よびＰＭＯＳトランジスタを例として示すが、本発明は
特定のトランジスタ様式には制限されない。得られる活
性ソース／ドレイン領域は、ソース／ドレイン領域４８
の上に位置する結合側壁厚７７ａの約２倍のソース／ド
レイン幅７７ｂを有する。
【００６５】図８は、高融点金属層７８の堆積後の図７
のトランジスタ３８および４０を示す。高融点金属層７
８を２重斜線で示している。高融点金属層７８は、半導
体膜７２上に堆積され、ソース／ドレイン表面領域４
６、４８、５８および６０ならびに選択されたフィール
ド酸化物５０、５２および６２隣接領域上に堆積された
半導体膜７２を覆う。典型的には、高融点金属層７８は
全ての面上に等方的に堆積される。次に、高融点金属層
７８を設けることが望ましい領域を覆うようにフォトレ
ジストマスクを設置する。フィールド酸化物領域部分５
０および６２などのマスクによって覆われていない領域
において、高融点金属層７８がエッチングプロセスによ
り除去される。高融点金属７８は、Ｔｉ、Ｃｏ、Ｗ、Ｐ
ｔおよびＮｉからなる群より選択される。
のトランジスタ３８および４０を示す。高融点金属層７
８を２重斜線で示している。高融点金属層７８は、半導
体膜７２上に堆積され、ソース／ドレイン表面領域４
６、４８、５８および６０ならびに選択されたフィール
ド酸化物５０、５２および６２隣接領域上に堆積された
半導体膜７２を覆う。典型的には、高融点金属層７８は
全ての面上に等方的に堆積される。次に、高融点金属層
７８を設けることが望ましい領域を覆うようにフォトレ
ジストマスクを設置する。フィールド酸化物領域部分５
０および６２などのマスクによって覆われていない領域
において、高融点金属層７８がエッチングプロセスによ
り除去される。高融点金属７８は、Ｔｉ、Ｃｏ、Ｗ、Ｐ
ｔおよびＮｉからなる群より選択される。
【００６６】図９は、アニール後の図８のトランジスタ
３８および４０を示す。トランジスタ３８および４０を
アニールすることによりシリサイド膜８０を形成する。
シリサイド膜８０は、ソース／ドレイン領域４６、４
８、５８および６０、フィールド酸化物領域５０、５２
および６２の選択された領域、ならびにゲート電極４２
および５４上において、高融点金属層７８が半導体膜７
２の上に位置している領域（図８参照）に形成される。
高融点金属層７８が半導体膜７２の上に位置していない
領域においては、高融点金属層７８は未反応のままであ
る。シリサイド膜８０は、２〜１０オーム／平方インチ
の範囲の抵抗率（任意の寸法または単位系の平方につき
導電率が一定として）を有する。シリサイド膜８０は、
４０から２００ｎｍの範囲の厚さ８１を有する。本発明
のいくつかの局面において、アニールは２つのアニール
小工程を包含する。第１の小工程は、４５０から６５０
℃の範囲の温度でアニールを行うことを包含する。第２
の小工程は、７００から９００℃の範囲の温度でアニー
ルを行うことを包含する。本発明のいくつかの局面にお
いて、未反応の半導体膜７２の層がアニール後のシリサ
イド膜８０の下に位置する。本発明の他の局面におい
て、半導体膜７２はアニールプロセス中において完全に
消費されてしまう（図示せず）。シリサイド膜８０は、
フィールド酸化物５０、５２および６２からソース／ド
レイン領域４６、４８、５８および６０への電気的連絡
を可能にする。
３８および４０を示す。トランジスタ３８および４０を
アニールすることによりシリサイド膜８０を形成する。
シリサイド膜８０は、ソース／ドレイン領域４６、４
８、５８および６０、フィールド酸化物領域５０、５２
および６２の選択された領域、ならびにゲート電極４２
および５４上において、高融点金属層７８が半導体膜７
２の上に位置している領域（図８参照）に形成される。
高融点金属層７８が半導体膜７２の上に位置していない
領域においては、高融点金属層７８は未反応のままであ
る。シリサイド膜８０は、２〜１０オーム／平方インチ
の範囲の抵抗率（任意の寸法または単位系の平方につき
導電率が一定として）を有する。シリサイド膜８０は、
４０から２００ｎｍの範囲の厚さ８１を有する。本発明
のいくつかの局面において、アニールは２つのアニール
小工程を包含する。第１の小工程は、４５０から６５０
℃の範囲の温度でアニールを行うことを包含する。第２
の小工程は、７００から９００℃の範囲の温度でアニー
ルを行うことを包含する。本発明のいくつかの局面にお
いて、未反応の半導体膜７２の層がアニール後のシリサ
イド膜８０の下に位置する。本発明の他の局面におい
て、半導体膜７２はアニールプロセス中において完全に
消費されてしまう（図示せず）。シリサイド膜８０は、
フィールド酸化物５０、５２および６２からソース／ド
レイン領域４６、４８、５８および６０への電気的連絡
を可能にする。
【００６７】図１０は、エッチングプロセス後の図９の
トランジスタ３８および４０を示す。第１の酸化物側壁
４４および５６の上に位置する未反応の高融点金属層７
８、第２の側壁７６および未反応の半導体膜７２が、全
て除去される。典型的には、これら３つの材料は３つの
別々のエッチングプロセスによって除去される。絶縁体
材料７４（図６参照）従って第２のゲート電極側壁７６
が酸化物である場合、緩衝化ヒドロフルオリド（ＢＨ
Ｆ）エッチングを用いて第２のゲート電極側壁７６を除
去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて半導体膜
７２を除去する。絶縁体材料７４従って第２のゲート電
極側壁７６が窒化物である場合、リン酸を用いて第２の
ゲート電極側壁７６を除去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2
Ｏ溶液を用いて半導体膜７２を除去する。隣接するフィ
ールド酸化物５０、５２および６２の選択された領域か
らソース／ドレイン領域４６、４８、５８および６０へ
電気的連絡が達成される。
トランジスタ３８および４０を示す。第１の酸化物側壁
４４および５６の上に位置する未反応の高融点金属層７
８、第２の側壁７６および未反応の半導体膜７２が、全
て除去される。典型的には、これら３つの材料は３つの
別々のエッチングプロセスによって除去される。絶縁体
材料７４（図６参照）従って第２のゲート電極側壁７６
が酸化物である場合、緩衝化ヒドロフルオリド（ＢＨ
Ｆ）エッチングを用いて第２のゲート電極側壁７６を除
去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて半導体膜
７２を除去する。絶縁体材料７４従って第２のゲート電
極側壁７６が窒化物である場合、リン酸を用いて第２の
ゲート電極側壁７６を除去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2
Ｏ溶液を用いて半導体膜７２を除去する。隣接するフィ
ールド酸化物５０、５２および６２の選択された領域か
らソース／ドレイン領域４６、４８、５８および６０へ
電気的連絡が達成される。
【００６８】図１１は、誘電体中間層８２の堆積後の図
１０のトランジスタ３８および４０を示す。誘電体中間
層８２は、上面８３を有し、ソース／ドレイン領域４
６、４８、５８および６０の上に位置する。誘電体中間
層８２はまた、周囲のフィールド酸化物領域５０、５２
および６２の上にも位置する。誘電体中間層表面８３か
ら誘電体中間層８２を通り、選択されたフィールド酸化
物５０および６２の隣接領域の上に位置するシリサイド
膜８０に至るコンタクトホール８４が、パターニングさ
れる。コンタクトホール８４内に金属８６が堆積される
ことにより、シリサイド膜８０とともに誘電体中間層表
面８３からソース／ドレイン領域７７への電気的相互接
続が形成される。
１０のトランジスタ３８および４０を示す。誘電体中間
層８２は、上面８３を有し、ソース／ドレイン領域４
６、４８、５８および６０の上に位置する。誘電体中間
層８２はまた、周囲のフィールド酸化物領域５０、５２
および６２の上にも位置する。誘電体中間層表面８３か
ら誘電体中間層８２を通り、選択されたフィールド酸化
物５０および６２の隣接領域の上に位置するシリサイド
膜８０に至るコンタクトホール８４が、パターニングさ
れる。コンタクトホール８４内に金属８６が堆積される
ことにより、シリサイド膜８０とともに誘電体中間層表
面８３からソース／ドレイン領域７７への電気的相互接
続が形成される。
【００６９】図１２は、図１０のトランジスタ３８およ
び４０の平面図である。第１のＣＭＯＳトランジスタ３
８と第２のＣＭＯＳトランジスタ４０との間のストラッ
プ相互接続は、この平面図において最もよく示されてい
る。第２のトランジスタ４０の第１の電極５８（ソース
など）と、第１のトランジスタ３８の第２の電極４８
（ドレインなど）との間に、フィールド酸化物領域５２
が位置している。シリサイド膜８０の切り取り部分か
ら、その下に位置する電極４８および５８が見えてい
る。本方法は、あるトランジスタのソース、ドレイン、
およびゲート電極を、他の任意のトランジスタのソー
ス、ドレインまたはゲート電極に接続するためにも適用
可能である。本方法は、セルサイズを縮小するようにＳ
ＲＡＭ構成を製造する際に特に有用である。図３〜図１
０に示して前述したように、シリサイド膜８０が、第２
のトランジスタ４０の第１の電極５８から第１のトラン
ジスタ３８の第２の電極４８および、その間に位置する
フィールド酸化物領域５２の選択された領域の上に位置
している。すなわち、シリサイド膜８０は、間に位置す
るフィールド酸化物領域５２の選択された領域をわたっ
て、第１の電極５８から第２の電極４８の上に位置す
る。シリサイド膜８０は、半導体膜７２の層を、トラン
ジスタ３８および４０ならびにその間に位置するフィー
ルド酸化物領域５２の上に堆積することによって形成さ
れる。次いで、半導体膜７２上に絶縁層７４を堆積し、
異方性エッチングすることにより第２のゲート電極側壁
７６を形成する。高融点金属層７８がトランジスタ３８
および４０ならびに、その間に位置するフィールド酸化
物５２の選択された領域の上に位置している。トランジ
スタ３８および４０をアニールしてシリサイド膜８０を
形成する。エッチングにより、第１の酸化物側壁４４お
よび５６の上に位置する未反応の高融点金属７８、第２
の側壁７６および半導体膜７２を除去する。このように
して、第１のトランジスタ３８から第２のトランジスタ
４０まで、その間に位置するフィールド酸化物領域５２
を横切って電気的接続を行う。
び４０の平面図である。第１のＣＭＯＳトランジスタ３
８と第２のＣＭＯＳトランジスタ４０との間のストラッ
プ相互接続は、この平面図において最もよく示されてい
る。第２のトランジスタ４０の第１の電極５８（ソース
など）と、第１のトランジスタ３８の第２の電極４８
（ドレインなど）との間に、フィールド酸化物領域５２
が位置している。シリサイド膜８０の切り取り部分か
ら、その下に位置する電極４８および５８が見えてい
る。本方法は、あるトランジスタのソース、ドレイン、
およびゲート電極を、他の任意のトランジスタのソー
ス、ドレインまたはゲート電極に接続するためにも適用
可能である。本方法は、セルサイズを縮小するようにＳ
ＲＡＭ構成を製造する際に特に有用である。図３〜図１
０に示して前述したように、シリサイド膜８０が、第２
のトランジスタ４０の第１の電極５８から第１のトラン
ジスタ３８の第２の電極４８および、その間に位置する
フィールド酸化物領域５２の選択された領域の上に位置
している。すなわち、シリサイド膜８０は、間に位置す
るフィールド酸化物領域５２の選択された領域をわたっ
て、第１の電極５８から第２の電極４８の上に位置す
る。シリサイド膜８０は、半導体膜７２の層を、トラン
ジスタ３８および４０ならびにその間に位置するフィー
ルド酸化物領域５２の上に堆積することによって形成さ
れる。次いで、半導体膜７２上に絶縁層７４を堆積し、
異方性エッチングすることにより第２のゲート電極側壁
７６を形成する。高融点金属層７８がトランジスタ３８
および４０ならびに、その間に位置するフィールド酸化
物５２の選択された領域の上に位置している。トランジ
スタ３８および４０をアニールしてシリサイド膜８０を
形成する。エッチングにより、第１の酸化物側壁４４お
よび５６の上に位置する未反応の高融点金属７８、第２
の側壁７６および半導体膜７２を除去する。このように
して、第１のトランジスタ３８から第２のトランジスタ
４０まで、その間に位置するフィールド酸化物領域５２
を横切って電気的接続を行う。
【００７０】図１２に戻って、シリサイド膜８０は、本
発明の異なる局面に応じて異なる幅９０を有する。図１
２において、幅９０はソース／ドレイン領域４６、４
８、５８および６０の幅にほぼ等しく示されている。あ
るいは、高融点金属７８をソース／ドレイン領域４６、
４８、５８および６０の選択された領域の上に堆積する
ことにより、より狭い幅９０を形成してもよい（図示せ
ず）。ストラップ相互接続は、第１のトランジスタのソ
ースと第２のトランジスタのドレインとの間の接続に限
定されない。上述のように、任意のトランジスタ活性領
域から同じ金属層上の任意の他の活性領域への接続を行
う。同様に、本発明のいくつかの局面においては複数の
トランジスタが接続される。本発明の接続はまた、スト
ラップ接続およびビア接続の両方の組み合わせにおいて
も用いられる。
発明の異なる局面に応じて異なる幅９０を有する。図１
２において、幅９０はソース／ドレイン領域４６、４
８、５８および６０の幅にほぼ等しく示されている。あ
るいは、高融点金属７８をソース／ドレイン領域４６、
４８、５８および６０の選択された領域の上に堆積する
ことにより、より狭い幅９０を形成してもよい（図示せ
ず）。ストラップ相互接続は、第１のトランジスタのソ
ースと第２のトランジスタのドレインとの間の接続に限
定されない。上述のように、任意のトランジスタ活性領
域から同じ金属層上の任意の他の活性領域への接続を行
う。同様に、本発明のいくつかの局面においては複数の
トランジスタが接続される。本発明の接続はまた、スト
ラップ接続およびビア接続の両方の組み合わせにおいて
も用いられる。
【００７１】図１３は、周囲のフィールド酸化物領域を
通るＣＭＯＳ相互接続を形成する方法を示すフローチャ
ートである。この相互接続方法は、バルクシリコン、Ｓ
ＯＩ、および隆起ソース／ドレイントランジスタからな
る群より選択されるトランジスタについて適用可能であ
る。工程１００において、ソース／ドレイン領域を有す
る少なくとも第１のトランジスタを提供する。工程１０
２において、トランジスタのソース／ドレイン領域およ
び周囲のフィールド酸化物領域を含み、トランジスタの
上に位置する半導体膜を堆積する。工程１０２は、ポリ
シリコンおよびシリコン−ゲルマニウム化合物ＳｉxＧ
ｅ1-xからなる群より半導体膜を選択することを包含す
る。本発明のいくつかの局面において、シリコン−ゲル
マニウム化合物（ＳｉxＧｅ1-x）におけるｘは、０．５
から０．９の範囲である。工程１０２は、半導体膜が約
５０から２００ｎｍの範囲の厚さを有していることを包
含する。
通るＣＭＯＳ相互接続を形成する方法を示すフローチャ
ートである。この相互接続方法は、バルクシリコン、Ｓ
ＯＩ、および隆起ソース／ドレイントランジスタからな
る群より選択されるトランジスタについて適用可能であ
る。工程１００において、ソース／ドレイン領域を有す
る少なくとも第１のトランジスタを提供する。工程１０
２において、トランジスタのソース／ドレイン領域およ
び周囲のフィールド酸化物領域を含み、トランジスタの
上に位置する半導体膜を堆積する。工程１０２は、ポリ
シリコンおよびシリコン−ゲルマニウム化合物ＳｉxＧ
ｅ1-xからなる群より半導体膜を選択することを包含す
る。本発明のいくつかの局面において、シリコン−ゲル
マニウム化合物（ＳｉxＧｅ1-x）におけるｘは、０．５
から０．９の範囲である。工程１０２は、半導体膜が約
５０から２００ｎｍの範囲の厚さを有していることを包
含する。
【００７２】工程１０４において、ソース／ドレイン領
域およびフィールド酸化物の選択された隣接領域上にす
でに堆積されている半導体膜を覆うように、半導体膜の
上に位置する高融点金属層を堆積する。高融点金属層
は、Ｔｉ、Ｃｏ、Ｗ、ＰｔおよびＮｉからなる群より選
択される。工程１０６において、工程１０２で堆積され
た半導体膜および工程１０４で堆積された高融点金属を
アニールすることにより、ソース／ドレイン領域および
フィールド酸化物の選択された隣接領域の上に位置する
シリサイド膜を形成する。シリサイド層は、４０から２
００ｎｍの範囲の厚さおよび、２〜１０オーム／平方イ
ンチの範囲の抵抗率を有する。一般に、シリサイド層が
厚くなるほど抵抗率が低くなる。工程１０８は完成品で
あり、周囲のフィールド酸化物からソース／ドレイン領
域の間に電気的相互接続が形成されることにより、ソー
ス／ドレイン領域のサイズが最小化されている。
域およびフィールド酸化物の選択された隣接領域上にす
でに堆積されている半導体膜を覆うように、半導体膜の
上に位置する高融点金属層を堆積する。高融点金属層
は、Ｔｉ、Ｃｏ、Ｗ、ＰｔおよびＮｉからなる群より選
択される。工程１０６において、工程１０２で堆積され
た半導体膜および工程１０４で堆積された高融点金属を
アニールすることにより、ソース／ドレイン領域および
フィールド酸化物の選択された隣接領域の上に位置する
シリサイド膜を形成する。シリサイド層は、４０から２
００ｎｍの範囲の厚さおよび、２〜１０オーム／平方イ
ンチの範囲の抵抗率を有する。一般に、シリサイド層が
厚くなるほど抵抗率が低くなる。工程１０８は完成品で
あり、周囲のフィールド酸化物からソース／ドレイン領
域の間に電気的相互接続が形成されることにより、ソー
ス／ドレイン領域のサイズが最小化されている。
【００７３】本発明のいくつかの局面において、工程１
０２に先立つ工程（図示せず）において、ゲート電極な
らびにその下に位置するゲート酸化物層および第１の酸
化物側壁を形成する。ゲート電極はソース／ドレイン領
域の一部の上に位置する。次に、工程１０４は、ゲート
電極および第１の酸化物側壁の上に位置する半導体膜を
堆積することを包含する。
０２に先立つ工程（図示せず）において、ゲート電極な
らびにその下に位置するゲート酸化物層および第１の酸
化物側壁を形成する。ゲート電極はソース／ドレイン領
域の一部の上に位置する。次に、工程１０４は、ゲート
電極および第１の酸化物側壁の上に位置する半導体膜を
堆積することを包含する。
【００７４】本発明のいくつかの局面において、工程１
０２に引き続きさらなる工程を行う。工程１０２ａにお
いて、酸化シリコン（酸化物）および窒化シリコン（窒
化物）からなる群より選択される絶縁体の層を、半導体
膜の上に位置するように堆積する。工程１０２ｂにおい
て、工程１０２ａで堆積された絶縁体に対し異方性エッ
チングを行うことにより、ゲート電極側壁上の絶縁体を
除去しないようにして、ソース／ドレイン領域、ゲート
電極、および周囲のフィールド酸化物領域上の絶縁体を
除去する。このようにして、第２の側壁が形成される。
次に、工程１０４は、ゲート電極および第２の側壁の上
に位置する高融点金属層を堆積することを包含する。工
程１０６は、トランジスタをアニールすることによっ
て、工程１０２ｂにおいて半導体膜が曝露された領域
（ゲート電極を含むが第２の側壁は含まない）において
トランジスタの上に位置するシリサイド膜を形成するこ
とを包含する。
０２に引き続きさらなる工程を行う。工程１０２ａにお
いて、酸化シリコン（酸化物）および窒化シリコン（窒
化物）からなる群より選択される絶縁体の層を、半導体
膜の上に位置するように堆積する。工程１０２ｂにおい
て、工程１０２ａで堆積された絶縁体に対し異方性エッ
チングを行うことにより、ゲート電極側壁上の絶縁体を
除去しないようにして、ソース／ドレイン領域、ゲート
電極、および周囲のフィールド酸化物領域上の絶縁体を
除去する。このようにして、第２の側壁が形成される。
次に、工程１０４は、ゲート電極および第２の側壁の上
に位置する高融点金属層を堆積することを包含する。工
程１０６は、トランジスタをアニールすることによっ
て、工程１０２ｂにおいて半導体膜が曝露された領域
（ゲート電極を含むが第２の側壁は含まない）において
トランジスタの上に位置するシリサイド膜を形成するこ
とを包含する。
【００７５】本発明のいくつかの局面において、工程１
０２ｂにおける第１の側壁および第２の側壁ならびにそ
の間に位置する工程１０２において堆積された半導体膜
は、結合側壁厚を有する。次に、工程１０２ｂに引き続
きさらなる工程を行う。工程１０２ｃ（図示せず）にお
いて、ソース／ドレイン領域にドーピングおよびアニー
ルを行うことにより、ソース／ドレイン領域の上に位置
する結合側壁厚のほぼ２倍のソース／ドレイン幅を有す
る、活性ソース／ドレイン領域を形成する。
０２ｂにおける第１の側壁および第２の側壁ならびにそ
の間に位置する工程１０２において堆積された半導体膜
は、結合側壁厚を有する。次に、工程１０２ｂに引き続
きさらなる工程を行う。工程１０２ｃ（図示せず）にお
いて、ソース／ドレイン領域にドーピングおよびアニー
ルを行うことにより、ソース／ドレイン領域の上に位置
する結合側壁厚のほぼ２倍のソース／ドレイン幅を有す
る、活性ソース／ドレイン領域を形成する。
【００７６】本発明のいくつかの局面において、工程１
０６に引き続きさらなる工程が行われる。工程１０６ａ
において、第２の側壁の上に位置する未反応の高融点金
属、第２の側壁自体、および第１の酸化物側壁の上に位
置する半導体膜を除去する。工程１０２ａで堆積された
絶縁体が酸化物の場合、工程１０６ａは、緩衝化ヒドロ
フルオリド（ＢＨＦ）を用いて第２のゲート電極側壁を
エッチングすることを包含する。工程１０２ｂで堆積さ
れた絶縁体が窒化物の場合、工程１０６ａは、リン酸を
用いて第２のゲート電極側壁をエッチングすることを包
含する。ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて半導体
膜を除去する。
０６に引き続きさらなる工程が行われる。工程１０６ａ
において、第２の側壁の上に位置する未反応の高融点金
属、第２の側壁自体、および第１の酸化物側壁の上に位
置する半導体膜を除去する。工程１０２ａで堆積された
絶縁体が酸化物の場合、工程１０６ａは、緩衝化ヒドロ
フルオリド（ＢＨＦ）を用いて第２のゲート電極側壁を
エッチングすることを包含する。工程１０２ｂで堆積さ
れた絶縁体が窒化物の場合、工程１０６ａは、リン酸を
用いて第２のゲート電極側壁をエッチングすることを包
含する。ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて半導体
膜を除去する。
【００７７】工程１０６ｂにおいて、誘電体中間層を、
その上面がトランジスタの上に位置するように堆積す
る。工程１０６ｃにおいて、誘電体中間層をエッチング
することにより、誘電体中間層の上面からフィールド酸
化物の選択された隣接領域の上に位置するシリサイド膜
まで延びるコンタクトホールを形成する。工程１０６ｄ
において、コンタクトホール内に金属を堆積することに
より、誘電体中間層の表面からソース／ドレイン領域ま
で電気的接続を形成する。このようにして、ソース／ド
レイン領域のサイズに関係なく相互接続が作製される。
その上面がトランジスタの上に位置するように堆積す
る。工程１０６ｃにおいて、誘電体中間層をエッチング
することにより、誘電体中間層の上面からフィールド酸
化物の選択された隣接領域の上に位置するシリサイド膜
まで延びるコンタクトホールを形成する。工程１０６ｄ
において、コンタクトホール内に金属を堆積することに
より、誘電体中間層の表面からソース／ドレイン領域ま
で電気的接続を形成する。このようにして、ソース／ド
レイン領域のサイズに関係なく相互接続が作製される。
【００７８】本発明のいくつかの局面において、工程１
０６は、２つのアニール小工程（図示せず）を包含す
る。第１の小工程は、４５０から６５０℃の範囲の温度
でアニールを行うことを包含する。第２の小工程は、７
００から９００℃の範囲の温度でアニールを行うことを
包含する。
０６は、２つのアニール小工程（図示せず）を包含す
る。第１の小工程は、４５０から６５０℃の範囲の温度
でアニールを行うことを包含する。第２の小工程は、７
００から９００℃の範囲の温度でアニールを行うことを
包含する。
【００７９】図１４は、フィールド酸化物領域を横切っ
てトランジスタ間にストラップ相互接続を形成する方法
を示す、フローチャートである。工程２００は少なくと
も、第１の電極（ソース領域など）を有する第２のトラ
ンジスタ、第２の電極（ドレイン領域など）を有する第
１のトランジスタ、および２つのトランジスタを少なく
とも部分的に囲むフィールド酸化物領域を含む。本方法
はソースをドレインに接続することに限定されない。本
方法は、あるトランジスタのソース、ドレインおよびゲ
ート電極を、任意の別のトランジスタのソース、ドレイ
ンおよびゲート電極への接続に適用可能である。工程２
０２において、半導体膜を、第２のトランジスタの第１
の電極、第１のトランジスタの第２の電極、および周囲
のフィールド酸化物領域を含む、トランジスタ上に堆積
する。工程２０４において、第１および第２の電極なら
びに２つのトランジスタの間に位置するフィールド酸化
物の選択された領域上にすでに堆積されこれらを覆って
いる半導体膜を含み、半導体膜の上に位置する高融点金
属層を堆積する。すなわち、第２のトランジスタの第１
の電極および第１のトランジスタの第２の電極の間に位
置する、フィールド酸化物領域である。工程２０６にお
いて、工程２０２で堆積された半導体膜および工程２０
４で堆積された高融点金属をアニールすることにより、
第２のトランジスタの第１の電極、第１のトランジスタ
の第２の電極、およびその間に位置するフィールド酸化
物の選択された領域の上に位置するシリサイド膜を形成
する。工程２０８は完成品であり、第１のトランジスタ
から第２のトランジスタまでその間に位置するフィール
ド酸化物を横切って電気的相互接続が形成されている。
あるいは、第１のトランジスタの任意の活性領域から第
２のトランジスタの任意の活性領域に対してストラップ
接続を作製することができる。さらに、本発明のいくつ
かの局面においては、２つ以上のトランジスタ活性領域
に対してストラップ接続が作製される。
てトランジスタ間にストラップ相互接続を形成する方法
を示す、フローチャートである。工程２００は少なくと
も、第１の電極（ソース領域など）を有する第２のトラ
ンジスタ、第２の電極（ドレイン領域など）を有する第
１のトランジスタ、および２つのトランジスタを少なく
とも部分的に囲むフィールド酸化物領域を含む。本方法
はソースをドレインに接続することに限定されない。本
方法は、あるトランジスタのソース、ドレインおよびゲ
ート電極を、任意の別のトランジスタのソース、ドレイ
ンおよびゲート電極への接続に適用可能である。工程２
０２において、半導体膜を、第２のトランジスタの第１
の電極、第１のトランジスタの第２の電極、および周囲
のフィールド酸化物領域を含む、トランジスタ上に堆積
する。工程２０４において、第１および第２の電極なら
びに２つのトランジスタの間に位置するフィールド酸化
物の選択された領域上にすでに堆積されこれらを覆って
いる半導体膜を含み、半導体膜の上に位置する高融点金
属層を堆積する。すなわち、第２のトランジスタの第１
の電極および第１のトランジスタの第２の電極の間に位
置する、フィールド酸化物領域である。工程２０６にお
いて、工程２０２で堆積された半導体膜および工程２０
４で堆積された高融点金属をアニールすることにより、
第２のトランジスタの第１の電極、第１のトランジスタ
の第２の電極、およびその間に位置するフィールド酸化
物の選択された領域の上に位置するシリサイド膜を形成
する。工程２０８は完成品であり、第１のトランジスタ
から第２のトランジスタまでその間に位置するフィール
ド酸化物を横切って電気的相互接続が形成されている。
あるいは、第１のトランジスタの任意の活性領域から第
２のトランジスタの任意の活性領域に対してストラップ
接続を作製することができる。さらに、本発明のいくつ
かの局面においては、２つ以上のトランジスタ活性領域
に対してストラップ接続が作製される。
【００８０】上述の相互接続および相互接続方法の変形
例において、第１のトランジスタのゲート電極と第２の
トランジスタの電極との間にシリサイド膜を形成する。
次に、ゲート電極のうち第１のトランジスタのソース／
ドレイン領域に隣接していない領域が、接続に選ばれ
る。この選択された接続部位においては第２の側壁が形
成されないことにより、ゲート電極から第１の側壁を越
えて隣接するフィールド酸化物領域を横切り第２のトラ
ンジスタ電極まで延びるシリサイド膜が、形成される。
例において、第１のトランジスタのゲート電極と第２の
トランジスタの電極との間にシリサイド膜を形成する。
次に、ゲート電極のうち第１のトランジスタのソース／
ドレイン領域に隣接していない領域が、接続に選ばれ
る。この選択された接続部位においては第２の側壁が形
成されないことにより、ゲート電極から第１の側壁を越
えて隣接するフィールド酸化物領域を横切り第２のトラ
ンジスタ電極まで延びるシリサイド膜が、形成される。
【００８１】当業者には、本発明のその他の変形例およ
びその他の実施形態が明らかであろう。
びその他の実施形態が明らかであろう。
【００８２】
【発明の効果】本発明によれば、小さなソース／ドレイ
ン表面領域を可能にするトランジスタ相互接続が提供さ
れる。相互接続は、ストラップ接続およびビア接続の両
方に適用可能である。シリサイド膜をソース／ドレイン
領域からフィールド酸化物まで形成することにより、ソ
ース／ドレイン領域の表面領域が、隣接するフィールド
酸化物領域内にまで拡張される。フィールド酸化物を覆
うシリサイドへの電気的コンタクトにより、同じ金属層
上での相互接続、あるいは別の金属層への相互接続が作
製される。ソース／ドレイン領域はシリサイド膜を受け
入れるのに十分な大きさを有するだけでよい。
ン表面領域を可能にするトランジスタ相互接続が提供さ
れる。相互接続は、ストラップ接続およびビア接続の両
方に適用可能である。シリサイド膜をソース／ドレイン
領域からフィールド酸化物まで形成することにより、ソ
ース／ドレイン領域の表面領域が、隣接するフィールド
酸化物領域内にまで拡張される。フィールド酸化物を覆
うシリサイドへの電気的コンタクトにより、同じ金属層
上での相互接続、あるいは別の金属層への相互接続が作
製される。ソース／ドレイン領域はシリサイド膜を受け
入れるのに十分な大きさを有するだけでよい。
【００８３】また、本発明によれば、ソース／ドレイン
領域の表面領域に依存しないトランジスタ相互接続方法
提供される。さらに、ＩＣ基板の金属層間の相互接続が
トランジスタのソース／ドレイン領域に対して直接なさ
れないようになる。また、トランジスタのソースおよび
ドレイン領域を減少することにより、ソースおよびドレ
イン領域への接続に影響を与えずにドレインリーク電流
を最小化でき、寄生容量も少なくできる。
領域の表面領域に依存しないトランジスタ相互接続方法
提供される。さらに、ＩＣ基板の金属層間の相互接続が
トランジスタのソース／ドレイン領域に対して直接なさ
れないようになる。また、トランジスタのソースおよび
ドレイン領域を減少することにより、ソースおよびドレ
イン領域への接続に影響を与えずにドレインリーク電流
を最小化でき、寄生容量も少なくできる。
【図１】図１は、ＣＭＯＳトランジスタの平面図である
（従来技術）。
（従来技術）。
【図２】図２は、図１のトランジスタの部分断面図であ
る（従来技術）。
る（従来技術）。
【図３】図３は、本発明による完成したＣＭＯＳ相互接
続の形成工程を示す図である。
続の形成工程を示す図である。
【図４】図４は、本発明による完成したＣＭＯＳ相互接
続の形成工程を示す図である。
続の形成工程を示す図である。
【図５】図５は、本発明による完成したＣＭＯＳ相互接
続の形成工程を示す図である。
続の形成工程を示す図である。
【図６】図６は、本発明による完成したＣＭＯＳ相互接
続の形成工程を示す図である。
続の形成工程を示す図である。
【図７】図７は、本発明による完成したＣＭＯＳ相互接
続の形成工程を示す図である。
続の形成工程を示す図である。
【図８】図８は、本発明による完成したＣＭＯＳ相互接
続の形成工程を示す図である。
続の形成工程を示す図である。
【図９】図９は、本発明による完成したＣＭＯＳ相互接
続の形成工程を示す図である。
続の形成工程を示す図である。
【図１０】図１０は、本発明による完成したＣＭＯＳ相
互接続の形成工程を示す図である。
互接続の形成工程を示す図である。
【図１１】図１１は、本発明による完成したＣＭＯＳ相
互接続の形成工程を示す図である。
互接続の形成工程を示す図である。
【図１２】図１２は、本発明による完成したＣＭＯＳ相
互接続の形成工程を示す図である。
互接続の形成工程を示す図である。
【図１３】図１３は、周囲のフィールド酸化物領域を介
したＣＭＯＳ相互接続の形成方法を示すフローチャート
である。
したＣＭＯＳ相互接続の形成方法を示すフローチャート
である。
【図１４】図１４は、フィールド酸化物領域を横切って
トランジスタ間のストラップ相互接続を形成する方法を
示すフローチャートである。
トランジスタ間のストラップ相互接続を形成する方法を
示すフローチャートである。
４２ ゲート電極 ４４ 第１の酸化物側壁 ４６ ソース／ドレイン領域 ４８ ソース／ドレイン領域 ５０ フィールド酸化物領域 ５２ フィールド酸化物領域 ５４ ゲート電極 ５６ 第１の酸化物側壁 ５８ ソース／ドレイン領域 ６０ ソース／ドレイン領域 ６２ フィールド酸化物領域 ７２ 半導体膜 ８０ シリサイド膜 ８２ 誘電体中間層 ８３ 上面 ８４ コンタクトホール ８６ 金属
Claims (41)
- 【請求項１】 少なくとも、ソース／ドレイン領域を有
する第１のトランジスタから、周囲のフィールド酸化物
領域を通って相互接続を形成する方法であって、 ａ）該ソース／ドレイン領域および該周囲のフィールド
酸化物領域を含み、該トランジスタ上に位置する半導体
膜を堆積する工程と； ｂ）該ソース／ドレイン領域およびフィールド酸化物の
選択された隣接領域を覆い、該半導体膜上に位置する高
融点金属層を堆積する工程と； ｃ）工程ａ）において堆積された該半導体膜および工程
ｂ）において堆積された該高融点金属をアニールして、
該ソース／ドレイン領域および該フィールド酸化物の該
選択された隣接領域の上に位置するシリサイド膜を形成
することにより、該周囲のフィールド酸化物領域から、
該ソース／ドレイン領域に対する電気的相互接続が作製
されることにより、該ソース／ドレイン領域のサイズが
最小にされる、工程と；を包含する、方法。 - 【請求項２】 工程ａ）の前に、 ゲート電極を、その下に位置するゲート酸化物層、なら
びに前記ソース／ドレイン領域の一部の上に位置する第
１の酸化物側壁とともに形成する工程をさらに包含し、 工程ａ）は、該ゲート電極および該第１の酸化物側壁の
上に位置する半導体膜を堆積することを包含する、 請求項１に記載の方法。 - 【請求項３】 工程ａ）の後に、 ａ1）前記第１の半導体膜の上に位置する絶縁体層を堆
積する工程と； ａ2）工程ａ1）で堆積された絶縁体に対し異方性エッチ
ングを行うことにより、前記ソース／ドレイン領域、ゲ
ート電極、および周囲のフィールド酸化物領域上に位置
する前記酸化物を除去する一方で、前記ゲート電極側壁
からは前記酸化物を除去しないことにより、第２の側壁
が形成される工程と；をさらに包含し、 工程ｂ）は、該ゲート電極および該第２の側壁の上に位
置する高融点金属層を堆積することを包含し、 工程ｃ）は、前記トランジスタをアニールすることによ
り、工程ａ2）において前記第１の半導体膜が曝露され
た該ゲート電極を含むが該第２の側壁は含まない領域に
おいて、前記トランジスタの上に位置するシリサイド膜
を形成することを包含する、 請求項２に記載の方法。 - 【請求項４】 工程ｃ）の後に、 ｄ）前記第２の側壁上に位置する未反応の高融点金属、
該第２の側壁、および前記第１の酸化物側壁の上に位置
する半導体膜を除去する工程をさらに包含する、請求項
３に記載の方法。 - 【請求項５】 工程ｄ）の後に、 ｅ）前記トランジスタの上に位置する上面を有する誘電
体中間層を堆積する工程と； ｆ）該誘電体中間層をエッチングすることにより、該誘
電体中間層上面から該フィールド酸化物の選択された領
域の上に位置する前記シリサイド膜に達するコンタクト
ホールを形成する工程と； ｇ）該コンタクトホール中に金属を堆積することによ
り、該誘電体中間層の該面から該ソース／ドレイン領域
まで電気的相互接続を形成することにより、該ソース／
ドレイン領域のサイズに関係なく相互接続が作製される
工程と；をさらに包含する、請求項４に記載の方法。 - 【請求項６】 工程ａ）は、前記半導体膜がポリシリコ
ンおよびＳｉxＧｅ1 -xからなる群より選択されることを
包含する、請求項１に記載の方法。 - 【請求項７】 ＳｉxＧｅ1-xにおけるｘが０．５から
０．９の範囲である、請求項６に記載の方法。 - 【請求項８】 前記トランジスタが、バルクシリコン、
ＳＯＩ、および隆起ソース／ドレイントランジスタから
なる群より選択される、請求項１に記載の方法。 - 【請求項９】 工程ａ）は、５０から２００ナノメート
ル（ｎｍ）の範囲の厚さを有する半導体膜を堆積するこ
とを包含する、請求項１に記載の方法。 - 【請求項１０】 工程ａ1）は、酸化物および窒化物か
らなる群より選択される絶縁体を堆積することを包含す
る、請求項４に記載の方法。 - 【請求項１１】 工程ａ1）は、酸化物絶縁体を堆積す
ることを包含し、工程ｄ）は、緩衝化ヒドロフルオリド
（ＢＨＦ）エッチングを用いて前記第２のゲート電極酸
化物側壁を除去し、ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用
いて前記半導体膜を除去することを包含する、請求項１
０に記載の方法。 - 【請求項１２】 工程ａ1）は、窒化物絶縁体を堆積す
ることを包含し、工程ｄ）は、リン酸を用いて前記第２
のゲート電極酸化物側壁を除去し、ＮＨ3ＯＨ：Ｈ
2Ｏ2：Ｈ2Ｏ溶液を用いて前記第１の半導体膜を除去す
ることを包含する、請求項１０に記載の方法。 - 【請求項１３】 工程ｂ）は、Ｔｉ、Ｃｏ、Ｗ、Ｐｔ、
およびＮｉからなる群より選択される高融点金属を含
む、請求項１に記載の方法。 - 【請求項１４】 工程ｃ）は、４０から２００ｎｍの範
囲の厚さを有するシリサイド層を形成することを包含す
る、請求項１に記載の方法。 - 【請求項１５】 工程ｃ）は、２から１０オーム／平方
インチの範囲の抵抗率を有するシリサイド層を形成する
ことを包含する、請求項１に記載の方法。 - 【請求項１６】 工程ｃ）は、２つのアニール小工程を
包含し、第１の小工程は、４５０から６５０℃の範囲の
温度でアニールを行うことを包含し、第２の小工程は、
７００から９００℃の範囲の温度でアニールを行うこと
を包含する、請求項１に記載の方法。 - 【請求項１７】 前記第１の側壁、工程ａ2）の前記第
２の側壁、および工程ａ）で堆積される前記間に位置す
る半導体膜は結合側壁厚を有し、工程ａ2）の後に、 ａ3）前記ソース／ドレイン領域をドーピングおよびア
ニールすることにより、前記ソース／ドレイン領域の上
に位置する該結合側壁厚の約２倍のソース／ドレイン幅
を有する活性ソース／ドレイン領域を形成する工程をさ
らに包含する、請求項３に記載の方法。 - 【請求項１８】 少なくとも、第１の電極を有する第２
のトランジスタから第２の電極を有する第１のトランジ
スタへフィールド酸化物領域を横切って延びる、ストラ
ップ相互接続を形成する方法であって、 ａ）該第１および第２の電極および周囲のフィールド酸
化物領域を含み、該トランジスタ上に位置する半導体膜
を堆積する工程と； ｂ）該第１および第２の電極ならびに間に位置するフィ
ールド酸化物の選択された領域を含み、該半導体膜上に
位置する高融点金属層を堆積する工程と； ｃ）工程ａ）において堆積された該半導体膜および工程
ｂ）において堆積された該高融点金属をアニールするこ
とにより、該第２のトランジスタの該第１の電極、該第
１のトランジスタの該第２の電極ならびに間に位置する
該フィールド酸化物の選択された領域の上に位置するシ
リサイド膜を形成し、それによって、該第１のトランジ
スタから該第２のトランジスタに対する電気的相互接続
が該間に位置するのフィールド酸化物領域を横切って作
製される、工程と；を包含する、方法。 - 【請求項１９】 ソース／ドレイン領域と；該ソース／
ドレイン領域の周囲のフィールド酸化物領域と；該ソー
ス／ドレイン領域およびフィールド酸化物の選択された
隣接領域の上に位置するシリサイド膜と；を有すること
により、該フィールド酸化物の選択された領域から該ソ
ース／ドレイン領域に対する電気的連絡が該シリサイド
膜によって可能にされる、 ＣＭＯＳ相互接続。 - 【請求項２０】 前記ソース／ドレイン領域およびフィ
ールド酸化物の選択された領域の上に位置する面を有す
る誘電体中間層と；該上に位置する誘電体中間層を通っ
てパターニングされ、該誘電体中間層の該面から該フィ
ールド酸化物の選択された隣接領域の上に位置する前記
シリサイド膜に達するコンタクトホールと；該誘電体中
間層の該面から該ソース／ドレイン領域までの電気的相
互接続を形成する、該コンタクトホール中に設けられた
金属と；をさらに含む、請求項１９に記載のＣＭＯＳ相
互接続。 - 【請求項２１】 前記シリサイド膜が、ポリシリコンお
よびＳｉxＧｅ1-xからなる群より選択される材料から形
成されることを包含する、請求項１９に記載のＣＭＯＳ
相互接続。 - 【請求項２２】 ＳｉxＧｅ1-xにおけるｘが０．５から
０．９の範囲である、請求項２１に記載のＣＭＯＳ相互
接続。 - 【請求項２３】 前記トランジスタが、バルクシリコ
ン、ＳＯＩ、および隆起ソース／ドレイントランジスタ
からなる群より選択される、請求項１９に記載のＣＭＯ
Ｓ相互接続。 - 【請求項２４】 前記シリサイド膜は、４０から２００
ナノメートル（ｎｍ）の範囲の厚さを有する、請求項１
９に記載のＣＭＯＳ相互接続。 - 【請求項２５】 前記シリサイド膜は、２から１０オー
ム／平方インチの範囲の抵抗率を有する、請求項１９に
記載のＣＭＯＳ相互接続。 - 【請求項２６】ソース／ドレイン領域と；該ソース／ド
レイン領域の周囲のフィールド酸化物領域と；第１の酸
化物側壁を有するゲート電極と；該ソース／ドレイン領
域および該周囲のフィールド酸化物の選択された隣接領
域の上に位置するシリサイド膜と；を有し、該シリサイ
ド膜は、トランジスタおよび周囲のフィールド酸化物領
域の上に位置する半導体膜の層を堆積することにより形
成され、該第１の半導体膜の上に位置する絶縁層を堆積
して該絶縁層を異方性エッチングすることにより第２の
ゲート電極側壁を形成し、該半導体膜上に、該ソース／
ドレイン領域および該フィールド酸化物の選択された隣
接領域上に堆積された半導体膜を覆う高融点金属層を堆
積し、該トランジスタをアニールすることにより該シリ
サイド膜を形成し、エッチングにより該第１の酸化物側
壁の上に位置する未反応の高融点金属、該第２の酸化物
側壁、および該半導体膜を除去することにより、該フィ
ールド酸化物の選択された隣接領域から、該ソース／ド
レイン領域に対する電気的相互接続が作製された、 ＣＭＯＳ相互接続。 - 【請求項２７】 前記ソース／ドレイン領域および周囲
のフィールド酸化物領域の上に位置する上面を有する誘
電体中間層と；該誘電体中間層を通ってパターニングさ
れ、該誘電体中間層の該面から該フィールド酸化物の選
択された隣接領域の上に位置する前記シリサイド膜に達
するコンタクトホールと；該誘電体中間層の該面から該
ソース／ドレイン領域までの電気的相互接続を該シリサ
イド膜によって形成するための、該コンタクトホール中
に設けられた金属と；をさらに含む、請求項２６に記載
のＣＭＯＳ相互接続。 - 【請求項２８】 前記第１の半導体膜が、ポリシリコン
およびＳｉxＧｅ1-xからなる群より選択される、請求項
２６に記載のＣＭＯＳ相互接続。 - 【請求項２９】 ＳｉxＧｅ1-xにおけるｘが０．５から
０．９の範囲である、請求項２８に記載のＣＭＯＳ相互
接続。 - 【請求項３０】 前記トランジスタが、バルクシリコ
ン、ＳＯＩ、および隆起ソース／ドレイントランジスタ
からなる群より選択される、請求項２６に記載のＣＭＯ
Ｓ相互接続。 - 【請求項３１】 前記半導体膜は、５０から２００ナノ
メートル（ｎｍ）の範囲の厚さを有する、請求項２６に
記載のＣＭＯＳ相互接続。 - 【請求項３２】 前記絶縁層の材料は、酸化物および窒
化物からなる群より選択される、請求項２６に記載のＣ
ＭＯＳ相互接続。 - 【請求項３３】 前記絶縁層は酸化物であり、前記第２
のゲート電極酸化物側壁はＢＨＦエッチングを用いて除
去され、前記半導体膜はＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液
を用いて除去された、請求項３２に記載のＣＭＯＳ相互
接続。 - 【請求項３４】 前記絶縁層は窒化物であり、前記第２
のゲート電極窒化物側壁はリン酸を用いて除去され、前
記半導体膜はＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を用いて除
去された、請求項３２に記載のＣＭＯＳ相互接続。 - 【請求項３５】 前記高融点金属は、Ｔｉ、Ｃｏ、Ｗ、
Ｐｔ、およびＮｉからなる群より選択される、請求項２
６に記載のＣＭＯＳ相互接続。 - 【請求項３６】 前記シリサイド膜は、４０から２００
ｎｍの範囲の厚さを有する、請求項２６に記載のＣＭＯ
Ｓ相互接続。 - 【請求項３７】 前記シリサイド膜は、２から１０オー
ム／平方インチの範囲の抵抗率を有する、請求項２６に
記載のＣＭＯＳ相互接続。 - 【請求項３８】 前記アニールは、２つのアニール小工
程を包含し、第１の小工程は、４５０から６５０℃の範
囲の温度でアニールを行うことを包含し、第２の小工程
は、７００から９００℃の範囲の温度でアニールを行う
ことを包含する、請求項２６に記載のＣＭＯＳ相互接
続。 - 【請求項３９】 前記第１の側壁、前記第２の側壁、お
よび前記間に位置する半導体膜は結合側壁厚を有し、該
第２の側壁が形成された後に前記ソース／ドレイン領域
がドーピングおよびアニールされることにより、前記ソ
ース／ドレイン領域の上に位置する該結合側壁厚の約２
倍のソース／ドレイン幅を有する活性ソース／ドレイン
領域が形成される、請求項２６に記載のＣＭＯＳ相互接
続。 - 【請求項４０】 第１および第２のＣＭＯＳトランジス
タの間のストラップ相互接続であって、 少なくとも該第２のトランジスタの第１の電極および少
なくとも該第１のトランジスタの第２の電極と；該第１
のトランジスタの該第１の電極と該第２のトランジスタ
のドレイン領域との間に位置するフィールド酸化物領域
と；第１の酸化物側壁を有する第１および第２のトラン
ジスタのゲート電極と；該第２のトランジスタの該第１
の電極から該第１のトランジスタの該第２の電極までお
よび間に位置するフィールド酸化物の選択された隣接領
域の上に位置するシリサイド膜と；を有し、該シリサイ
ド膜は、該トランジスタおよび間に位置するフィールド
酸化物領域の上に位置する半導体膜の層を堆積すること
により形成され、該半導体膜の上に位置する絶縁層を堆
積して該絶縁層を異方性エッチングすることにより第２
のゲート電極側壁を形成し、該トランジスタおよび間に
位置するフィールド酸化物の選択された領域の上に位置
する高融点金属層を堆積し、該トランジスタをアニール
することにより該シリサイド膜を形成し、エッチングに
より該第１の酸化物側壁の上に位置する未反応の高融点
金属、該第２の側壁、および該半導体膜を除去すること
により、該第１のトランジスタから該第２のトランジス
タに対して該間に位置するフィールド酸化物領域を横切
って電気的相互接続が作製された、 ストラップ相互接続。 - 【請求項４１】 第１および第２のＣＭＯＳトランジス
タの間のストラップ相互接続であって、 少なくとも該第２のトランジスタの第１の電極および少
なくとも該第１のトランジスタの第２の電極と；該第２
のトランジスタの該第１の電極と該第１のトランジスタ
の該第２の電極との間に位置するフィールド酸化物領域
と；該第２のトランジスタの該第１の電極から該間に位
置するフィールド酸化物領域の選択された隣接領域を横
切り該第１のトランジスタの該第２の電極までの上に位
置する、シリサイド膜と；を有することにより、該第１
のトランジスタから該第２のトランジスタに対して該間
に位置するフィールド酸化物領域を横切って電気的相互
接続が作製された、 ストラップ相互接続。
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