JPH08340120A - 薄膜トランジスタ及びそれを用いた液晶表示装置 - Google Patents
薄膜トランジスタ及びそれを用いた液晶表示装置Info
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Abstract
(57)【要約】
【課題】 ソース・ドレインのリーク電流を小さく、ソ
ース・ドレイン間の寄生抵抗を減らして駆動力を向上さ
せ、優れたＯＮ／ＯＦＦ比を得る薄膜トランジスタとす
ることを課題とする。 【解決手段】 絶縁性基板上の薄膜シリコン領域内にソ
ース領域、ドレイン領域、チャネル領域を有し、チャネ
ル領域上にはゲート絶縁膜を介してゲート電極を有し、
ソース領域及びドレイン領域の少なくとも一方は高濃度
不純物領域と低濃度不純物領域を有し、該チャネル領域
と該低濃度不純物領域が接する構造を有する薄膜トラン
ジスタにおいて、該低濃度不純物領域は少なくともチャ
ネル領域とほぼ同じ厚さの薄膜からなる第一の領域と、
該高濃度不純物領域とほぼ同じ厚さの薄膜からなり第一
の領域より厚い第二の領域を有することを特徴とする。
ース・ドレイン間の寄生抵抗を減らして駆動力を向上さ
せ、優れたＯＮ／ＯＦＦ比を得る薄膜トランジスタとす
ることを課題とする。 【解決手段】 絶縁性基板上の薄膜シリコン領域内にソ
ース領域、ドレイン領域、チャネル領域を有し、チャネ
ル領域上にはゲート絶縁膜を介してゲート電極を有し、
ソース領域及びドレイン領域の少なくとも一方は高濃度
不純物領域と低濃度不純物領域を有し、該チャネル領域
と該低濃度不純物領域が接する構造を有する薄膜トラン
ジスタにおいて、該低濃度不純物領域は少なくともチャ
ネル領域とほぼ同じ厚さの薄膜からなる第一の領域と、
該高濃度不純物領域とほぼ同じ厚さの薄膜からなり第一
の領域より厚い第二の領域を有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にア
クティブマトリクス型液晶表示装置に用いる薄膜トラン
ジスタと、その薄膜トランジスタを用いた液晶表示装置
に関するものである。
クティブマトリクス型液晶表示装置に用いる薄膜トラン
ジスタと、その薄膜トランジスタを用いた液晶表示装置
に関するものである。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）は、近年特
に液晶表示装置のアクティブマトリクス基板のスイッチ
ング素子として、精力的に開発がすすんでいる。なかで
もポリシリコン（多結晶）や、ポリシリコンを改質し、
より単結晶に近づけた薄膜を用いるＴＦＴは０.５〜２.
０インチ程度の小型パネルのＴＦＴとして実用化されて
いる。
に液晶表示装置のアクティブマトリクス基板のスイッチ
ング素子として、精力的に開発がすすんでいる。なかで
もポリシリコン（多結晶）や、ポリシリコンを改質し、
より単結晶に近づけた薄膜を用いるＴＦＴは０.５〜２.
０インチ程度の小型パネルのＴＦＴとして実用化されて
いる。
【０００３】ポリシリコンを主として形成するＴＦＴ
は、主にゲート電極がチャネルの上側にある順スタガ型
として開発されてきているが、ソース・ドレイン間の
リーク電流を低減し、移動度を上げ駆動力を向上させ
るという２点に関し、歩留りの側面、製造技術の向上と
相まって研究成果が種々報告されている。
は、主にゲート電極がチャネルの上側にある順スタガ型
として開発されてきているが、ソース・ドレイン間の
リーク電流を低減し、移動度を上げ駆動力を向上させ
るという２点に関し、歩留りの側面、製造技術の向上と
相まって研究成果が種々報告されている。
【０００４】その結果、ソース・ドレイン間のリーク電
流低減のためにドレイン端に集中する電界を緩和するこ
と、リーク電流を低減し且つ移動度向上のためにポリシ
リコンを出来るだけ薄膜化することの２点が基本技術と
して知られるようになってきている。
流低減のためにドレイン端に集中する電界を緩和するこ
と、リーク電流を低減し且つ移動度向上のためにポリシ
リコンを出来るだけ薄膜化することの２点が基本技術と
して知られるようになってきている。
【０００５】ここで、従来例の薄膜トランジスタとし
て、図１０にその断面図を示す。図１０（ａ）におい
て、６０１は絶縁性基板、６０２ａは高濃度ｎ+ 型ソー
ス領域、６０２ｂは低濃度ｎ- 型ソース領域、６０２ｃ
はチャネル領域、６０２ｄは低濃度ｎ- 型ドレイン領
域、６０２ｅは高濃度ｎ+ 型ドレイン領域であり、６０
２ａ〜ｅは単一のポリシリコン領域に形成されている。
６０３は例えばシリコン酸化膜などのゲート絶縁膜、６
０４はポリシリコンゲート電極、６０５は層間絶縁膜、
６０６ａ，６０６ｂは例えばアルミニウム合金よりなる
ソース、ドレイン電極である。
て、図１０にその断面図を示す。図１０（ａ）におい
て、６０１は絶縁性基板、６０２ａは高濃度ｎ+ 型ソー
ス領域、６０２ｂは低濃度ｎ- 型ソース領域、６０２ｃ
はチャネル領域、６０２ｄは低濃度ｎ- 型ドレイン領
域、６０２ｅは高濃度ｎ+ 型ドレイン領域であり、６０
２ａ〜ｅは単一のポリシリコン領域に形成されている。
６０３は例えばシリコン酸化膜などのゲート絶縁膜、６
０４はポリシリコンゲート電極、６０５は層間絶縁膜、
６０６ａ，６０６ｂは例えばアルミニウム合金よりなる
ソース、ドレイン電極である。
【０００６】また、図１０（ｂ）において、６０７は絶
縁性基板、６０８ａは膜厚の厚い高濃度ｎ+ 型ソース領
域、６０８ｂはチャネル領域となる低濃度ｎ- 型ソース
領域、６０８ｃは膜厚の厚い高濃度ｎ+ 型ドレイン領域
であり、６０８ａ〜ｃは単一のポリシリコン領域に形成
されている。６０９は例えばシリコン酸化膜などのゲー
ト絶縁膜、６１０はチャネル領域上、ゲート絶縁膜を介
して形成されるポリシリコンゲート電極、６１１は特に
ドレイン・ソース間の絶縁を目的とする層間絶縁膜、６
１２ａ，６１２ｂは例えばアルミニウム合金よりなるソ
ース、ドレイン電極である。
縁性基板、６０８ａは膜厚の厚い高濃度ｎ+ 型ソース領
域、６０８ｂはチャネル領域となる低濃度ｎ- 型ソース
領域、６０８ｃは膜厚の厚い高濃度ｎ+ 型ドレイン領域
であり、６０８ａ〜ｃは単一のポリシリコン領域に形成
されている。６０９は例えばシリコン酸化膜などのゲー
ト絶縁膜、６１０はチャネル領域上、ゲート絶縁膜を介
して形成されるポリシリコンゲート電極、６１１は特に
ドレイン・ソース間の絶縁を目的とする層間絶縁膜、６
１２ａ，６１２ｂは例えばアルミニウム合金よりなるソ
ース、ドレイン電極である。
【０００７】（低濃度ｎ- 層の役割）低濃度ｎ- 層６０
２ｂ，６０２ｄは、ゲートＯＦＦ時のドレイン端での電
界集中を緩和する効果があるので、リーク電流の抑制に
有効であることは既に知られている。例えば、特公平３
−３８７５５号公報にその点を開示されている。
２ｂ，６０２ｄは、ゲートＯＦＦ時のドレイン端での電
界集中を緩和する効果があるので、リーク電流の抑制に
有効であることは既に知られている。例えば、特公平３
−３８７５５号公報にその点を開示されている。
【０００８】一方、例えば特公平６−６９０９４号公報
に開示されているとおり、ポリシリコンＴＦＴのＯＮ電
流を増大させ、ＯＦＦ電流を減少させるためには、ポリ
シリコンの厚さを薄くすることが必要である。同公報に
おいては、その厚さを１０〜４０ｎｍとすることが有効
であることが述べられている。また特開昭５８−１５８
９７１号公報においては、コンタクト部の抵抗を下げる
ために低濃度ｎ- 層をもたない構造でソース・ドレイン
部の膜厚をチャネルより厚くする構造が開示されている
が、低濃度ｎ- 層とのかかわりについては述べられてい
ない。
に開示されているとおり、ポリシリコンＴＦＴのＯＮ電
流を増大させ、ＯＦＦ電流を減少させるためには、ポリ
シリコンの厚さを薄くすることが必要である。同公報に
おいては、その厚さを１０〜４０ｎｍとすることが有効
であることが述べられている。また特開昭５８−１５８
９７１号公報においては、コンタクト部の抵抗を下げる
ために低濃度ｎ- 層をもたない構造でソース・ドレイン
部の膜厚をチャネルより厚くする構造が開示されている
が、低濃度ｎ- 層とのかかわりについては述べられてい
ない。
【０００９】また、ＴＦＴの製造プロセスの膜厚ばらつ
きを考えると、低濃度ｎ- 層の膜厚ばらつきが駆動力の
ばらつきに大きく影響を与えることになり、製造マージ
ン、歩留りの観点からも好ましくない。特にこの様なト
ランジスタを多数集積する液晶表示装置は、トランジス
タの駆動力のばらつきは画質のムラとなってしまい、単
なるスイッチングの良、不良の判定では検知できない不
良を発生させてしまうことがある。
きを考えると、低濃度ｎ- 層の膜厚ばらつきが駆動力の
ばらつきに大きく影響を与えることになり、製造マージ
ン、歩留りの観点からも好ましくない。特にこの様なト
ランジスタを多数集積する液晶表示装置は、トランジス
タの駆動力のばらつきは画質のムラとなってしまい、単
なるスイッチングの良、不良の判定では検知できない不
良を発生させてしまうことがある。
【００１０】
【発明が解決しようとする課題】然るに、チャネル領域
やソース・ドレイン領域のポリシリコンの厚さを薄くし
ていくと低濃度ｎ- 層の抵抗が反比例して増大する。そ
の結果、図１１で示すように薄膜トランジスタＴＦＴに
極めて大きい寄生抵抗ｒs ，ｒd が発生することにな
る。これらの寄生抵抗ｒs ，ｒd は、以下の式で示す様
に、ＴＦＴの動作領域を２つに分けて、３極管特性領
域、５極管特性領域におけるドレイン電流Ｉdを減少さ
せてしまう。
やソース・ドレイン領域のポリシリコンの厚さを薄くし
ていくと低濃度ｎ- 層の抵抗が反比例して増大する。そ
の結果、図１１で示すように薄膜トランジスタＴＦＴに
極めて大きい寄生抵抗ｒs ，ｒd が発生することにな
る。これらの寄生抵抗ｒs ，ｒd は、以下の式で示す様
に、ＴＦＴの動作領域を２つに分けて、３極管特性領
域、５極管特性領域におけるドレイン電流Ｉdを減少さ
せてしまう。
【００１１】３極管； Ｉd ＝μＣｏ×（Ｗ／Ｌ）（ＶGS′−ＶTH−１／２
ＶDS′）ＶDS′ ５極管； Ｉd ＝（１／２）μＣｏ×（Ｗ／Ｌ）（ＶGS′−ＶTH）
2 然るに ＶGS′＝ＶGS−Ｉd ｒs ＶDS′＝ＶDS−Ｉd （ｒs ＋ｒd ） となる。ここで、μはポリシリコン内のキャリアの移動
度、Ｃｏは酸化膜の誘電率／酸化膜の厚さによる容量、
Ｗはゲート幅、Ｌはゲートチャネル長、ＶGS′はゲート
・ソース間電圧、ＶTHは閾値電圧又はピンチオフ電圧、
ＶDS′はドレイン・ソース間電圧、ＶGSはゲート電極・
ソース電極間電圧、ＶDSはドレイン電極・ソース電極間
電圧である。
ＶDS′）ＶDS′ ５極管； Ｉd ＝（１／２）μＣｏ×（Ｗ／Ｌ）（ＶGS′−ＶTH）
2 然るに ＶGS′＝ＶGS−Ｉd ｒs ＶDS′＝ＶDS−Ｉd （ｒs ＋ｒd ） となる。ここで、μはポリシリコン内のキャリアの移動
度、Ｃｏは酸化膜の誘電率／酸化膜の厚さによる容量、
Ｗはゲート幅、Ｌはゲートチャネル長、ＶGS′はゲート
・ソース間電圧、ＶTHは閾値電圧又はピンチオフ電圧、
ＶDS′はドレイン・ソース間電圧、ＶGSはゲート電極・
ソース電極間電圧、ＶDSはドレイン電極・ソース電極間
電圧である。
【００１２】こうして、ソース・ドレイン間のリーク電
流を充分抑えるに足りる低濃度ｎ-層の長さを確保しな
がら、寄生抵抗ｒs ，ｒd を出来るだけ小さくすること
は、より性能の高いＴＦＴを形成する上で不可欠の要素
となっている。
流を充分抑えるに足りる低濃度ｎ-層の長さを確保しな
がら、寄生抵抗ｒs ，ｒd を出来るだけ小さくすること
は、より性能の高いＴＦＴを形成する上で不可欠の要素
となっている。
【００１３】そこで、以上の問題を解決し、リーク電流
を十分に抑えながら、寄生抵抗をできるだけ小さくする
薄膜トランジスタとそれを用いた液晶表示装置を提供す
ることを本発明の目的とする。
を十分に抑えながら、寄生抵抗をできるだけ小さくする
薄膜トランジスタとそれを用いた液晶表示装置を提供す
ることを本発明の目的とする。
【００１４】
【課題を解決するための手段】以上に挙げた問題を解決
するために、本発明者が鋭意努力した結果、以下の発明
を得た。すなわち、本発明の薄膜トランジスタは、絶縁
性基板上の薄膜シリコン領域内にソース領域、ドレイン
領域、チャネル領域を有し、チャネル領域上にはゲート
絶縁膜を介してゲート電極を有し、ソース領域及びドレ
イン領域の少なくとも一方は高濃度不純物領域と低濃度
不純物領域を有し、チャネル領域と低濃度不純物領域が
接する構造を有する薄膜トランジスタにおいて、低濃度
不純物領域は少なくともチャネル領域とほぼ同じ厚さの
薄膜からなる第一の領域と、高濃度不純物領域とほぼ同
じ厚さの薄膜からなり第一の領域より厚い第二の領域と
を有することを特徴とする。こうしてソース抵抗又はド
レイン抵抗を低減し、駆動電力を向上できる。
するために、本発明者が鋭意努力した結果、以下の発明
を得た。すなわち、本発明の薄膜トランジスタは、絶縁
性基板上の薄膜シリコン領域内にソース領域、ドレイン
領域、チャネル領域を有し、チャネル領域上にはゲート
絶縁膜を介してゲート電極を有し、ソース領域及びドレ
イン領域の少なくとも一方は高濃度不純物領域と低濃度
不純物領域を有し、チャネル領域と低濃度不純物領域が
接する構造を有する薄膜トランジスタにおいて、低濃度
不純物領域は少なくともチャネル領域とほぼ同じ厚さの
薄膜からなる第一の領域と、高濃度不純物領域とほぼ同
じ厚さの薄膜からなり第一の領域より厚い第二の領域と
を有することを特徴とする。こうしてソース抵抗又はド
レイン抵抗を低減し、駆動電力を向上できる。
【００１５】また、ゲート電極はソース・ドレイン電流
の流れる方向に複数個に分割され、分割されたゲート電
極は全て同電位に接続されていることを特徴とし、ゲー
トの冗長度を上げることとなるがその分信頼性を向上で
きる。また、ゲート電極の一部は、第二の領域の少なく
とも一部を覆うことを特徴とし、ゲート電極部分の面積
を縮減できる。さらに、ゲート電極はソース・ドレイン
電流の流れる方向に複数個に分割され、分割されたゲー
ト電極は低濃度不純物領域により接続されていることを
特徴とし、リーク電流を抑圧できる。
の流れる方向に複数個に分割され、分割されたゲート電
極は全て同電位に接続されていることを特徴とし、ゲー
トの冗長度を上げることとなるがその分信頼性を向上で
きる。また、ゲート電極の一部は、第二の領域の少なく
とも一部を覆うことを特徴とし、ゲート電極部分の面積
を縮減できる。さらに、ゲート電極はソース・ドレイン
電流の流れる方向に複数個に分割され、分割されたゲー
ト電極は低濃度不純物領域により接続されていることを
特徴とし、リーク電流を抑圧できる。
【００１６】また、ゲート電極はソース・ドレイン電流
の流れる方向に複数個に分割され、分割されたゲート電
極の下部のチャネル領域は低濃度不純物領域の第１の領
域とを介して接続されていることを特徴とする。
の流れる方向に複数個に分割され、分割されたゲート電
極の下部のチャネル領域は低濃度不純物領域の第１の領
域とを介して接続されていることを特徴とする。
【００１７】また、上記の薄膜トランジスタをマトリク
ス状に配置したＴＦＴ基板を有する液晶表示装置を提供
するものである。より具体的には、絶縁性基板上の薄膜
シリコン領域内にソース領域、ドレイン領域、チャネル
領域をそれぞれ複数有し、チャネル領域上にはゲート絶
縁膜を介してゲート電極を有し、ソース領域及びドレイ
ン領域の少なくとも一方は高濃度不純物領域と低濃度不
純物領域を有し、チャネル領域と低濃度不純物領域が接
する構造を有する複数の薄膜トランジスタを備えた液晶
表示装置において、低濃度不純物領域は少なくともチャ
ネル領域とほぼ同じ厚さの薄膜からなる第一の領域と、
高濃度不純物領域とほぼ同じ厚さの薄膜からなり第一の
領域より厚い第二の領域とを有し、ソース領域の電極又
はドレイン領域の電極のいずれかは透明電極と接続され
ていることを特徴とする。
ス状に配置したＴＦＴ基板を有する液晶表示装置を提供
するものである。より具体的には、絶縁性基板上の薄膜
シリコン領域内にソース領域、ドレイン領域、チャネル
領域をそれぞれ複数有し、チャネル領域上にはゲート絶
縁膜を介してゲート電極を有し、ソース領域及びドレイ
ン領域の少なくとも一方は高濃度不純物領域と低濃度不
純物領域を有し、チャネル領域と低濃度不純物領域が接
する構造を有する複数の薄膜トランジスタを備えた液晶
表示装置において、低濃度不純物領域は少なくともチャ
ネル領域とほぼ同じ厚さの薄膜からなる第一の領域と、
高濃度不純物領域とほぼ同じ厚さの薄膜からなり第一の
領域より厚い第二の領域とを有し、ソース領域の電極又
はドレイン領域の電極のいずれかは透明電極と接続され
ていることを特徴とする。
【００１８】本発明によれば、薄膜トランジスタの寄生
抵抗を増大させている低濃度層のうち、リークに寄与し
ない部分の膜厚を厚くし、プロセスのばらつきの影響を
受けずに薄膜化の効果の恩恵を受けるように工夫した結
果、トランジスタのＯＮ／ＯＦＦ比がプロセスマージン
をもった上で向上するように作用するものである。この
様なトランジスタを集積したアクティブマトリクス基板
は当然画質のすぐれた液晶表示装置を実現するに好適で
ある。
抵抗を増大させている低濃度層のうち、リークに寄与し
ない部分の膜厚を厚くし、プロセスのばらつきの影響を
受けずに薄膜化の効果の恩恵を受けるように工夫した結
果、トランジスタのＯＮ／ＯＦＦ比がプロセスマージン
をもった上で向上するように作用するものである。この
様なトランジスタを集積したアクティブマトリクス基板
は当然画質のすぐれた液晶表示装置を実現するに好適で
ある。
【００１９】
＜実施形態１＞図１に本発明による薄膜トランジスタの
実施形態１の断面図を示す。表面が絶縁された絶縁性基
板１０１上にポリシリコン（多結晶Ｓｉ）１０２、その
表面に例えばシリコン酸化膜などのゲート絶縁膜１０３
が形成されている。ポリシリコン１０２は、高濃度ｎ+
型ソース領域１０２ａ、低濃度ｎ- 型ソース領域１０２
ｈ中高厚領域１０２ｂと薄厚領域１０２ｃ、チャネル領
域１０２ｄ、低濃度ｎ-型ドレイン領域１０２ｉ中薄厚
領域１０２ｅと高厚領域１０２ｆ、高濃度ｎ+ 型ドレイ
ン領域１０２ｇで構成され、１０２ａ〜ｉは単一のポリ
シリコン領域に形成されている。単一のポリシリコン領
域は 大別すれば、膜厚の薄いチャネル領域１０２ｄ、
及びソース、ドレイン領域よりなる。ソース領域は、ゲ
ート電極１０４に近い低濃度ｎ- 領域１０２ｈ、高濃度
ｎ+ 領域１０２ａよりなる。同様にドレイン領域も、低
濃度ｎ- 領域１０２ｉ、高濃度ｎ+ 領域１０２ｇよりな
る。ゲート電極１０４はゲート絶縁膜１０３をはさん
で、チャネル領域１０２ｄと対向している。１０６ａ，
１０６ｂはそれぞれソース領域、ドレイン領域となる金
属配線層で、高濃度ｎ+ 領域１０２ａ，１０２ｇと接し
ている。また１０５はゲート電極１０３と配線層を絶縁
する層間絶縁層である。
実施形態１の断面図を示す。表面が絶縁された絶縁性基
板１０１上にポリシリコン（多結晶Ｓｉ）１０２、その
表面に例えばシリコン酸化膜などのゲート絶縁膜１０３
が形成されている。ポリシリコン１０２は、高濃度ｎ+
型ソース領域１０２ａ、低濃度ｎ- 型ソース領域１０２
ｈ中高厚領域１０２ｂと薄厚領域１０２ｃ、チャネル領
域１０２ｄ、低濃度ｎ-型ドレイン領域１０２ｉ中薄厚
領域１０２ｅと高厚領域１０２ｆ、高濃度ｎ+ 型ドレイ
ン領域１０２ｇで構成され、１０２ａ〜ｉは単一のポリ
シリコン領域に形成されている。単一のポリシリコン領
域は 大別すれば、膜厚の薄いチャネル領域１０２ｄ、
及びソース、ドレイン領域よりなる。ソース領域は、ゲ
ート電極１０４に近い低濃度ｎ- 領域１０２ｈ、高濃度
ｎ+ 領域１０２ａよりなる。同様にドレイン領域も、低
濃度ｎ- 領域１０２ｉ、高濃度ｎ+ 領域１０２ｇよりな
る。ゲート電極１０４はゲート絶縁膜１０３をはさん
で、チャネル領域１０２ｄと対向している。１０６ａ，
１０６ｂはそれぞれソース領域、ドレイン領域となる金
属配線層で、高濃度ｎ+ 領域１０２ａ，１０２ｇと接し
ている。また１０５はゲート電極１０３と配線層を絶縁
する層間絶縁層である。
【００２０】次にソース、ドレインの構造について述べ
る。ソース低濃度ｎ- 領域１０２ｈは、チャネル領域１
０２ｄに接し、チャネル領域とほぼ同じ厚さを有する薄
厚の第１の領域１０２ｃ、及び高濃度ｎ+領域１０２ａ
と接しほぼ同じ厚さを有する高厚の領域１０２ｂから構
成される。同様にドレイン低濃度ｎ- 領域１０２ｉもチ
ャネル領域と接する薄厚の第１の薄膜領域１０２ｅと、
高濃度ｎ+領域１０２ｇと接する第２の高厚の厚膜領域
１０２ｆとから構成される。
る。ソース低濃度ｎ- 領域１０２ｈは、チャネル領域１
０２ｄに接し、チャネル領域とほぼ同じ厚さを有する薄
厚の第１の領域１０２ｃ、及び高濃度ｎ+領域１０２ａ
と接しほぼ同じ厚さを有する高厚の領域１０２ｂから構
成される。同様にドレイン低濃度ｎ- 領域１０２ｉもチ
ャネル領域と接する薄厚の第１の薄膜領域１０２ｅと、
高濃度ｎ+領域１０２ｇと接する第２の高厚の厚膜領域
１０２ｆとから構成される。
【００２１】以上の構成によれば、チャネル領域部とド
レイン領域の接する面積を充分小さくしながら、低濃度
ｎ- 領域の抵抗を小さくすることができ、従来より高い
ＯＮ／ＯＦＦ比を有する薄膜トランジスタを構成するこ
とができる。
レイン領域の接する面積を充分小さくしながら、低濃度
ｎ- 領域の抵抗を小さくすることができ、従来より高い
ＯＮ／ＯＦＦ比を有する薄膜トランジスタを構成するこ
とができる。
【００２２】次に図１の断面図において考えられる各部
の材料や構造のバリエーションについて述べる。表面が
絶縁された絶縁性基板１０１は石英、ガラス、シリコン
基板などが可能である。シリコン基板の場合、表面が例
えば酸化によりシリコン酸化膜となっているものが使用
できる。またいずれの基板でも、ＣＶＤ法によりシリコ
ン酸化膜、シリコン窒化膜で被覆したものも使用でき
る。またこれらの膜を多層に積層したものも用いること
ができる。
の材料や構造のバリエーションについて述べる。表面が
絶縁された絶縁性基板１０１は石英、ガラス、シリコン
基板などが可能である。シリコン基板の場合、表面が例
えば酸化によりシリコン酸化膜となっているものが使用
できる。またいずれの基板でも、ＣＶＤ法によりシリコ
ン酸化膜、シリコン窒化膜で被覆したものも使用でき
る。またこれらの膜を多層に積層したものも用いること
ができる。
【００２３】ポリシリコン１０２は、絶縁性基板上にＣ
ＶＤ法で堆積した薄膜が代表的であるが、単結晶シリコ
ン或いは、ポリシリコンをレーザーアニールすることで
結晶化し、グレインバウンダリーを極めて少なくした薄
膜層を用いることもできる。更に、絶縁性基板上にアモ
ルファス（非晶質）Ｓｉを堆積した後に、レーザーアニ
ールで多結晶化することもできる。
ＶＤ法で堆積した薄膜が代表的であるが、単結晶シリコ
ン或いは、ポリシリコンをレーザーアニールすることで
結晶化し、グレインバウンダリーを極めて少なくした薄
膜層を用いることもできる。更に、絶縁性基板上にアモ
ルファス（非晶質）Ｓｉを堆積した後に、レーザーアニ
ールで多結晶化することもできる。
【００２４】ゲート絶縁膜１０３は、ポリシリコンの一
部を熱酸化して得られるシリコン酸化膜の他、ＣＶＤ法
で堆積したシリコン酸化膜、シリコン窒化膜（特にプラ
ズマＣＶＤ法によるシリコン窒化膜）などが好適であ
り、既に知られる方法でも採用でき、他の文献に詳し
い。
部を熱酸化して得られるシリコン酸化膜の他、ＣＶＤ法
で堆積したシリコン酸化膜、シリコン窒化膜（特にプラ
ズマＣＶＤ法によるシリコン窒化膜）などが好適であ
り、既に知られる方法でも採用でき、他の文献に詳し
い。
【００２５】ゲート電極１０４としては、ポリシリコン
を高濃度ｎ+にドーピングしたもの、或いは、Ａｌ，
Ｗ，Ｃｒ，Ｔｉ，Ｔａ，Ｍｏ等の金属物質、又はポリシ
リコン上に金属層を合金化したポリサイド等が好適であ
る。これらの材料は、チャネルポリシリコンの厚さ、必
要なＴＦＴのしきい値、ゲート電極の仕事関数、耐熱温
度を考慮し、選択されるべきである。
を高濃度ｎ+にドーピングしたもの、或いは、Ａｌ，
Ｗ，Ｃｒ，Ｔｉ，Ｔａ，Ｍｏ等の金属物質、又はポリシ
リコン上に金属層を合金化したポリサイド等が好適であ
る。これらの材料は、チャネルポリシリコンの厚さ、必
要なＴＦＴのしきい値、ゲート電極の仕事関数、耐熱温
度を考慮し、選択されるべきである。
【００２６】層間絶縁膜１０５は、シリコン酸化膜、シ
リコン窒化膜、シリコン、窒酸化膜又はこれらの膜を多
層に堆積したものが使用される。
リコン窒化膜、シリコン、窒酸化膜又はこれらの膜を多
層に堆積したものが使用される。
【００２７】ソース、ドレインの配線１０６ａ、１０６
ｂはＡｌ，Ｗ，Ｃｒ，Ｔｉ，Ｔａ，Ｍｏ或いはこれらの
合金、シリサイド、又は多層膜が使用可能である。ま
た、シリコンを配線層の間に極度の相互拡散が生じるの
を防止するためのバリアメタルを使用する場合もある。
なお、図示していないが、図１の構造の表面に更に表面
層の変質を防止するために表面保護膜を堆積することも
可能である。
ｂはＡｌ，Ｗ，Ｃｒ，Ｔｉ，Ｔａ，Ｍｏ或いはこれらの
合金、シリサイド、又は多層膜が使用可能である。ま
た、シリコンを配線層の間に極度の相互拡散が生じるの
を防止するためのバリアメタルを使用する場合もある。
なお、図示していないが、図１の構造の表面に更に表面
層の変質を防止するために表面保護膜を堆積することも
可能である。
【００２８】次に、図１に示す断面図構造の薄膜トラン
ジスタの製造方法を、図２（ａ）〜（ｅ）を用いて述べ
る。
ジスタの製造方法を、図２（ａ）〜（ｅ）を用いて述べ
る。
【００２９】以下に述べる製法は、上記の可能な構造バ
リエーションの代表的な一例を示すものであり、他の材
料、構造を実現するにあたり、従来自明とされてきた方
法を適応することは、本発明の主旨に基づく限りにおい
て有効である。
リエーションの代表的な一例を示すものであり、他の材
料、構造を実現するにあたり、従来自明とされてきた方
法を適応することは、本発明の主旨に基づく限りにおい
て有効である。
【００３０】表面を絶縁した絶縁性基板１０１上に、シ
ランの熱分解により５５０〜６５０℃の範囲でポリシリ
コンを厚さ５０〜５００ｎｍ堆積した後、パターニング
をおこないソース、ドレインのコンタクト部となる厚膜
領域１０７ａ，１０７ｂを形成する（図２（ａ））。厚
膜領域１０７ａ，１０７ｂの厚さは、低濃度ｎ- 層の抵
抗、コンタクトエッチング時の選択比に鑑みて決定され
る。また特に液晶表示装置のアクティブスイッチング素
子として用いるＴＦＴの場合、デバイスの表面にあまり
大きな段差をつけると液晶の配向が困難になることを考
慮し、平坦性も重要な決定要因である。なお、図２
（ａ）では厚膜領域１０７ａ，１０７ｂの側面、特に外
側の側面のエッチング形状はテーパー状に描いてある
が、これもエッチングのコントロール性、段差の高さに
よる配線のカバレッジを考慮して、テーパー角を決定す
る。本実施形態では、段差の被覆性を重視し、３０°〜
７０°の角度で形成する。次にチャネル領域ともなるの
ポリシリコン薄膜１０８を形成する（図２（ｂ））。
ランの熱分解により５５０〜６５０℃の範囲でポリシリ
コンを厚さ５０〜５００ｎｍ堆積した後、パターニング
をおこないソース、ドレインのコンタクト部となる厚膜
領域１０７ａ，１０７ｂを形成する（図２（ａ））。厚
膜領域１０７ａ，１０７ｂの厚さは、低濃度ｎ- 層の抵
抗、コンタクトエッチング時の選択比に鑑みて決定され
る。また特に液晶表示装置のアクティブスイッチング素
子として用いるＴＦＴの場合、デバイスの表面にあまり
大きな段差をつけると液晶の配向が困難になることを考
慮し、平坦性も重要な決定要因である。なお、図２
（ａ）では厚膜領域１０７ａ，１０７ｂの側面、特に外
側の側面のエッチング形状はテーパー状に描いてある
が、これもエッチングのコントロール性、段差の高さに
よる配線のカバレッジを考慮して、テーパー角を決定す
る。本実施形態では、段差の被覆性を重視し、３０°〜
７０°の角度で形成する。次にチャネル領域ともなるの
ポリシリコン薄膜１０８を形成する（図２（ｂ））。
【００３１】ポリシリコン薄膜１０８は５５０〜６５０
℃の熱ＣＶＤ法により、厚さは１０〜２００ｎｍが望ま
しい。またポリシリコン薄膜１０８を堆積する直前のポ
リシリコンの厚膜領域１０７ａ，１０７ｂ表面は充分に
自然酸化膜を除去し、ポリシリコン薄膜１０８と厚膜領
域１０７ａ及び１０７ｂとの導通が確実にとれる様に注
意する必要がある。更にポリシリコン薄膜１０８は厚膜
領域１０７ａ，１０７ｂの表面を覆い、ポリシリコン薄
膜１０８のエッチングの際に厚膜領域１０７ａ，１０７
ｂが除去されないことが望ましい。ポリシリコン薄膜１
０８の厚さは、次のゲート酸化膜を熱酸化で形成するの
か、堆積させて形成するのかに応じ設計されねばならな
い。特公平６−６９０９４号公報でも述べられている通
り、チャネル部のポリシリコンの厚さは最終的に１０〜
４０ｎｍ程度とすることがデバイス特性上望ましい。従
って堆積法でゲート絶縁膜１０３を形成する時には、当
初よりこの厚さ、又熱酸化法を用いる場合は、酸化によ
るポリシリコン厚の目減り（酸化する膜厚の約４５％）
分だけ、あらかじめ厚めに形成しておく必要がある。本
実施形態では、ゲート酸化膜を熱酸化で形成するため、
例えば２０ｎｍのチャネル領域の最終膜厚に対し、ゲー
ト酸化膜厚は８０ｎｍ、ポリシリコンの堆積厚は５６ｎ
ｍとした。ゲート酸化は８５０℃〜１２００℃でおこな
うことが可能であるが、高温で酸化する方が、ゲート酸
化膜の膜質に良好である。本実施形態では１１５０℃の
Ｄｒｙ酸素雰囲気で酸化した。熱酸化と堆積法を併用し
た方法として、薄い熱酸化膜上にシリコン窒化膜を堆積
した後、再酸化をするＯＮＯ構造（Ｏｘｙ−Ｎｉｔｒｉ
ｄｅｄ Ｏｘｉｄｅ）を用いることもできる。
℃の熱ＣＶＤ法により、厚さは１０〜２００ｎｍが望ま
しい。またポリシリコン薄膜１０８を堆積する直前のポ
リシリコンの厚膜領域１０７ａ，１０７ｂ表面は充分に
自然酸化膜を除去し、ポリシリコン薄膜１０８と厚膜領
域１０７ａ及び１０７ｂとの導通が確実にとれる様に注
意する必要がある。更にポリシリコン薄膜１０８は厚膜
領域１０７ａ，１０７ｂの表面を覆い、ポリシリコン薄
膜１０８のエッチングの際に厚膜領域１０７ａ，１０７
ｂが除去されないことが望ましい。ポリシリコン薄膜１
０８の厚さは、次のゲート酸化膜を熱酸化で形成するの
か、堆積させて形成するのかに応じ設計されねばならな
い。特公平６−６９０９４号公報でも述べられている通
り、チャネル部のポリシリコンの厚さは最終的に１０〜
４０ｎｍ程度とすることがデバイス特性上望ましい。従
って堆積法でゲート絶縁膜１０３を形成する時には、当
初よりこの厚さ、又熱酸化法を用いる場合は、酸化によ
るポリシリコン厚の目減り（酸化する膜厚の約４５％）
分だけ、あらかじめ厚めに形成しておく必要がある。本
実施形態では、ゲート酸化膜を熱酸化で形成するため、
例えば２０ｎｍのチャネル領域の最終膜厚に対し、ゲー
ト酸化膜厚は８０ｎｍ、ポリシリコンの堆積厚は５６ｎ
ｍとした。ゲート酸化は８５０℃〜１２００℃でおこな
うことが可能であるが、高温で酸化する方が、ゲート酸
化膜の膜質に良好である。本実施形態では１１５０℃の
Ｄｒｙ酸素雰囲気で酸化した。熱酸化と堆積法を併用し
た方法として、薄い熱酸化膜上にシリコン窒化膜を堆積
した後、再酸化をするＯＮＯ構造（Ｏｘｙ−Ｎｉｔｒｉ
ｄｅｄ Ｏｘｉｄｅ）を用いることもできる。
【００３２】次に、ゲート電極１０４としてリン（Ｐ）
をドープしたポリシリコンを４００ｎｍ堆積した（図２
（ｃ））。ポリシリコンの厚さは１００ｎｍ〜１０００
ｎｍが可能であるが、ポリサイド化する場合には、金属
膜の厚さも考慮する必要がある。ドーパントはヒ素（Ａ
ｓ）も可能であり、ｐ型にするためにボロンをドープし
てもよい。
をドープしたポリシリコンを４００ｎｍ堆積した（図２
（ｃ））。ポリシリコンの厚さは１００ｎｍ〜１０００
ｎｍが可能であるが、ポリサイド化する場合には、金属
膜の厚さも考慮する必要がある。ドーパントはヒ素（Ａ
ｓ）も可能であり、ｐ型にするためにボロンをドープし
てもよい。
【００３３】次に、リンイオンＰｈ+を全面にドープ
し、低濃度ｎ- 領域を形成する（図２（ｄ））。ドーピ
ングは、イオン注入法が一般的であるが、近年開発され
た質量分析をおこなわないイオンドーピング装置も安価
で低温の活性化ができ、有効である。注入量は電界緩和
と駆動力の両方を考慮して決められる。１０12〜５×１
０14ｃｍ-2が可能であるが、発明者らの実験では１０13
〜１０14ｃｍ-2が望ましいことがわかった。ドープする
イオンは他のｎ型イオンでも構わない。この後に一旦熱
処理をおこない、イオンを活性化してもよい。
し、低濃度ｎ- 領域を形成する（図２（ｄ））。ドーピ
ングは、イオン注入法が一般的であるが、近年開発され
た質量分析をおこなわないイオンドーピング装置も安価
で低温の活性化ができ、有効である。注入量は電界緩和
と駆動力の両方を考慮して決められる。１０12〜５×１
０14ｃｍ-2が可能であるが、発明者らの実験では１０13
〜１０14ｃｍ-2が望ましいことがわかった。ドープする
イオンは他のｎ型イオンでも構わない。この後に一旦熱
処理をおこない、イオンを活性化してもよい。
【００３４】次に、レジストパターニングにより所望部
分に高濃度ｎ+のｎ型不純物Ｐｈ+をドーピングする（図
２−（ｅ））。ドーピング方法には、例えばイオン注入
法やイオンドーピング法を用いることができる。ドーピ
ングは５×１０14〜２×１０ 16ｃｍ-2の範囲が可能であ
る。その後、レジスト１０９をストリップし、１０００
℃で１０分間熱処理することでイオンを活性化する。そ
の後ＣＶＤ法によりシリコン酸化膜を厚さ６００ｎｍ堆
積させる。
分に高濃度ｎ+のｎ型不純物Ｐｈ+をドーピングする（図
２−（ｅ））。ドーピング方法には、例えばイオン注入
法やイオンドーピング法を用いることができる。ドーピ
ングは５×１０14〜２×１０ 16ｃｍ-2の範囲が可能であ
る。その後、レジスト１０９をストリップし、１０００
℃で１０分間熱処理することでイオンを活性化する。そ
の後ＣＶＤ法によりシリコン酸化膜を厚さ６００ｎｍ堆
積させる。
【００３５】次にソース、ドレインのコンタクト孔を開
口し、スパッタリングによりＡｌ−Ｓｉ（１％）の層を
６００ｎｍ堆積、パターニングし、配線層１０６ａ，１
０６ｂを形成し、図１の構造とした。
口し、スパッタリングによりＡｌ−Ｓｉ（１％）の層を
６００ｎｍ堆積、パターニングし、配線層１０６ａ，１
０６ｂを形成し、図１の構造とした。
【００３６】なお、ポリシリコンＴＦＴの製造工程にお
いては、通常チャネルのポリシリコン形成後の工程で、
グレイン境界の未結合手を終端するために“水素化”と
呼ばれる工程を行う。「水素化」はどの工程で行っても
よいが、水素化をおこなった後には４５０℃以上の工程
を経ない方が望ましい。
いては、通常チャネルのポリシリコン形成後の工程で、
グレイン境界の未結合手を終端するために“水素化”と
呼ばれる工程を行う。「水素化」はどの工程で行っても
よいが、水素化をおこなった後には４５０℃以上の工程
を経ない方が望ましい。
【００３７】本実施形態では、高温プロセスを用いてい
る関係で、図１の構造ができてから水素化をおこなっ
た。水素化には種々の方法があるが、本実施形態では配
線層１０６ａ，１０６ｂ表面に５０〜８００ｎｍのプラ
ズマ窒化膜を堆積することでポリシリコンの移動度の飛
躍的向上を得たと同時にリーク電流も減少させた。窒化
膜堆積後に３００〜４５０℃の熱処理を水素又はＦｏｒ
ｍｉｎｇガス中（Ｎ2 とＨ2 の混合ガス）でおこなうと
更に効果が上がる。
る関係で、図１の構造ができてから水素化をおこなっ
た。水素化には種々の方法があるが、本実施形態では配
線層１０６ａ，１０６ｂ表面に５０〜８００ｎｍのプラ
ズマ窒化膜を堆積することでポリシリコンの移動度の飛
躍的向上を得たと同時にリーク電流も減少させた。窒化
膜堆積後に３００〜４５０℃の熱処理を水素又はＦｏｒ
ｍｉｎｇガス中（Ｎ2 とＨ2 の混合ガス）でおこなうと
更に効果が上がる。
【００３８】なお、以上の説明では、導電型をｎ型とし
たが、以上の議論は必要な箇所をｐ型のＴＦＴができる
よう修正することで、ｐ型ＴＦＴにも同様にあてはまる
ものである。
たが、以上の議論は必要な箇所をｐ型のＴＦＴができる
よう修正することで、ｐ型ＴＦＴにも同様にあてはまる
ものである。
【００３９】また、必要に応じ、ソース側、ドレイン側
の一方のみに本実施形態の構造をとることも、いずれか
のリーク電流の低減及び移動度の改善が達成されればよ
い場合には可能である。
の一方のみに本実施形態の構造をとることも、いずれか
のリーク電流の低減及び移動度の改善が達成されればよ
い場合には可能である。
【００４０】また、低濃度ｎ- 層の厚膜部と薄膜部のチ
ャネル方向の長さの比は、加工精度により制約を受ける
が、理想的には、チャネル領域との接合部のみが薄膜で
あることが良く、実際上は低濃度ｎ- 層の長さの２０〜
３０％で薄膜化していても効果がある。
ャネル方向の長さの比は、加工精度により制約を受ける
が、理想的には、チャネル領域との接合部のみが薄膜で
あることが良く、実際上は低濃度ｎ- 層の長さの２０〜
３０％で薄膜化していても効果がある。
【００４１】本実施形態で述べたＴＦＴのドレイン電流
−ゲート電圧特性を図３に示す。チャネル領域部も、低
濃度ｎ- 層も、図１０に示すソース及びドレイン領域の
同じ厚さの従来構造のＴＦＴの特性と比較してＯＦＦ電
流を抑えたまま、ＯＮ電流だけを著しく向上した特性が
得られていることがわかる。これは寄生のソース、ドレ
イン抵抗が減少したことで、トランジスタのゲート・ソ
ース間或いはドレイン・ソース間に実効的に印加される
電圧が増大したためである。
−ゲート電圧特性を図３に示す。チャネル領域部も、低
濃度ｎ- 層も、図１０に示すソース及びドレイン領域の
同じ厚さの従来構造のＴＦＴの特性と比較してＯＦＦ電
流を抑えたまま、ＯＮ電流だけを著しく向上した特性が
得られていることがわかる。これは寄生のソース、ドレ
イン抵抗が減少したことで、トランジスタのゲート・ソ
ース間或いはドレイン・ソース間に実効的に印加される
電圧が増大したためである。
【００４２】また、ポリシリコンの膜厚が極めて薄い場
合にも、下地の凹凸によりポリシリコンが切断し、ＴＦ
Ｔ不良となる確立が低下し、歩留りの向上にも寄与す
る。
合にも、下地の凹凸によりポリシリコンが切断し、ＴＦ
Ｔ不良となる確立が低下し、歩留りの向上にも寄与す
る。
【００４３】＜実施形態２＞図４に本発明による薄膜ト
ランジスタの実施形態２の断面図を示す。本実施形態と
実施形態１の違いは、同電位で接続されている（接続は
本断面図では不図示）２枚のゲートがチャネル長方向に
直列に接続している所謂デュアルゲート構造である点で
ある。デュアルゲートにすることでゲートＯＦＦ時のド
レイン端の電界集中が複数段に分割され緩和させるので
ＯＦＦ電流が抑制されることが知られている。
ランジスタの実施形態２の断面図を示す。本実施形態と
実施形態１の違いは、同電位で接続されている（接続は
本断面図では不図示）２枚のゲートがチャネル長方向に
直列に接続している所謂デュアルゲート構造である点で
ある。デュアルゲートにすることでゲートＯＦＦ時のド
レイン端の電界集中が複数段に分割され緩和させるので
ＯＦＦ電流が抑制されることが知られている。
【００４４】本実施形態では２枚のゲートの間を薄膜の
低濃度ｎ- 領域とすることで全体のトランジスタサイズ
をできるだけ小さくしている。各部の役割と意味の実施
形態１と同じものは同一番号で図示したので説明を省略
する。実施形態１と異なる箇所を説明すると、図４にお
いて、２枚のゲート電極１０４ａ，１０４ｂがあり、こ
れらは同電位に接続される。その２枚のゲート電極１０
４ａ，１０４ｂはゲート絶縁膜１０３をはさんで、チャ
ネル領域１０２ｄ，１０２ｋのキャリア生成を制御す
る。２つのチャネル領域１０２ｄ，１０２ｋの間は、チ
ャネル領域と同じ膜厚の低濃度ｎー型領域１０２ｊで仕
切られている。
低濃度ｎ- 領域とすることで全体のトランジスタサイズ
をできるだけ小さくしている。各部の役割と意味の実施
形態１と同じものは同一番号で図示したので説明を省略
する。実施形態１と異なる箇所を説明すると、図４にお
いて、２枚のゲート電極１０４ａ，１０４ｂがあり、こ
れらは同電位に接続される。その２枚のゲート電極１０
４ａ，１０４ｂはゲート絶縁膜１０３をはさんで、チャ
ネル領域１０２ｄ，１０２ｋのキャリア生成を制御す
る。２つのチャネル領域１０２ｄ，１０２ｋの間は、チ
ャネル領域と同じ膜厚の低濃度ｎー型領域１０２ｊで仕
切られている。
【００４５】本実施形態の製造工程は、実施形態１と、
２枚のゲート電極の積層とパターニング以外は、全く同
じものが適用され、材料、構成、製法のバリエーション
も第１実施形態と同様のものが該当する。更に、必要に
応じて同電位のゲート電極の数を３、４、…と増加させ
ることでリーク電流を低減できるのは、従来と同じであ
る。
２枚のゲート電極の積層とパターニング以外は、全く同
じものが適用され、材料、構成、製法のバリエーション
も第１実施形態と同様のものが該当する。更に、必要に
応じて同電位のゲート電極の数を３、４、…と増加させ
ることでリーク電流を低減できるのは、従来と同じであ
る。
【００４６】さらに、本実施形態では実施形態１の効果
の他、デュアルゲート構造とすることでドレイン端の電
界集中が緩和され、ＯＦＦ電流が減少する効果がプラス
される。また、２つの直列トランジスタの一方がグレイ
ンバウンダリーを横切り、完全にショートする不良が発
生しても、もう一方のトランジスタの動作でスイッチと
しての機能を保つことができるという点で冗長性が高
く、高歩留りのトランジスタを提供することとなった。
またさらに、本実施形態を適用した液晶パネルは、高い
ＯＮ／ＯＦＦ比を有するＴＦＴを用いているため、高階
調高歩留りであり、優れた表示性能を有するものであ
る。
の他、デュアルゲート構造とすることでドレイン端の電
界集中が緩和され、ＯＦＦ電流が減少する効果がプラス
される。また、２つの直列トランジスタの一方がグレイ
ンバウンダリーを横切り、完全にショートする不良が発
生しても、もう一方のトランジスタの動作でスイッチと
しての機能を保つことができるという点で冗長性が高
く、高歩留りのトランジスタを提供することとなった。
またさらに、本実施形態を適用した液晶パネルは、高い
ＯＮ／ＯＦＦ比を有するＴＦＴを用いているため、高階
調高歩留りであり、優れた表示性能を有するものであ
る。
【００４７】＜実施形態３＞本発明による実施形態３の
内容を、図５の断面図に基づいて説明する。本実施形態
は実施形態２の２つのチャネル領域の間の低濃度ｎ-層
１０２ｊを、膜厚が異なる２つの領域をもつ２つの低濃
度ｎ-層１０２ｌ，１０２ｎと及び２つの低濃度ｎ-層１
０２ｌ，１０２ｎの間に厚膜の高濃度ｎ+層１０２ｍと
におきかえたものである。
内容を、図５の断面図に基づいて説明する。本実施形態
は実施形態２の２つのチャネル領域の間の低濃度ｎ-層
１０２ｊを、膜厚が異なる２つの領域をもつ２つの低濃
度ｎ-層１０２ｌ，１０２ｎと及び２つの低濃度ｎ-層１
０２ｌ，１０２ｎの間に厚膜の高濃度ｎ+層１０２ｍと
におきかえたものである。
【００４８】本実施形態では、実施形態２デュアルゲー
ト構造に対して、新たな高抵抗領域の抵抗を低下させう
る構造であり、実施形態１の構造をデュアルゲート間に
直列的に接続させたものと見ることができ、デュアルゲ
ート間の抵抗を低下してゲート端の電界集中が緩和さ
れ、一方との分離をも可能とする。
ト構造に対して、新たな高抵抗領域の抵抗を低下させう
る構造であり、実施形態１の構造をデュアルゲート間に
直列的に接続させたものと見ることができ、デュアルゲ
ート間の抵抗を低下してゲート端の電界集中が緩和さ
れ、一方との分離をも可能とする。
【００４９】各部の名称と役割のうち、新たに追加され
た低濃度ｎ-層１０２ｌ，１０２ｎと高濃度ｎ+層１０２
ｍ以外の部分は、実施形態１及び実施形態２と同様であ
り、説明を省略する。
た低濃度ｎ-層１０２ｌ，１０２ｎと高濃度ｎ+層１０２
ｍ以外の部分は、実施形態１及び実施形態２と同様であ
り、説明を省略する。
【００５０】実施形態３と実施形態２のどちらの構造が
抵抗の面で有利かは、ポリシリコンとポリシリコン間の
配線間隔、低濃度ｎ- 層の濃度、チャネルポリシリコン
とゲートポリシリコンのアライメント等及び薄膜トラン
ジスタの総面積などから総合的に判断する必要がある。
即ち、図５が有利となるためには、低濃度ｎ-層１０２
ｌのチャネル長、１０２ｎのチャネル長が図４のポリシ
リコン間隔と比較して、同等ないし、充分小さい場合で
ある。
抵抗の面で有利かは、ポリシリコンとポリシリコン間の
配線間隔、低濃度ｎ- 層の濃度、チャネルポリシリコン
とゲートポリシリコンのアライメント等及び薄膜トラン
ジスタの総面積などから総合的に判断する必要がある。
即ち、図５が有利となるためには、低濃度ｎ-層１０２
ｌのチャネル長、１０２ｎのチャネル長が図４のポリシ
リコン間隔と比較して、同等ないし、充分小さい場合で
ある。
【００５１】本実施形態では実施形態１乃至２に示した
効果の他、デュアルゲート構造で新たに発生する低濃度
ｎ- 層の抵抗を更に低下させ、ドレインーソースのＯＮ
電流を増大させることができる。
効果の他、デュアルゲート構造で新たに発生する低濃度
ｎ- 層の抵抗を更に低下させ、ドレインーソースのＯＮ
電流を増大させることができる。
【００５２】＜実施形態４＞図６に本発明による実施形
態４の断面図構造を示す。本実施形態は実施形態１のゲ
ート電極の位置と低濃度ｎ-領域の位置関係を変えたも
のである。即ちゲート電極１１０は低濃度ｎ-領域１０
２ｈ，１０２ｉの一部又は全部を覆うべく、ポリシリコ
ンの厚膜部上まで伸延した構造となっている。
態４の断面図構造を示す。本実施形態は実施形態１のゲ
ート電極の位置と低濃度ｎ-領域の位置関係を変えたも
のである。即ちゲート電極１１０は低濃度ｎ-領域１０
２ｈ，１０２ｉの一部又は全部を覆うべく、ポリシリコ
ンの厚膜部上まで伸延した構造となっている。
【００５３】この様な構造により、ＯＦＦ電流を抑制し
たまま、低濃度ｎ-層の抵抗を極力小さくすることがで
きる。
たまま、低濃度ｎ-層の抵抗を極力小さくすることがで
きる。
【００５４】実施形態１〜実施形態３と同様に、前記の
実施形態と共通部分の番号は、同一符号を使用し説明は
省略する。
実施形態と共通部分の番号は、同一符号を使用し説明は
省略する。
【００５５】図６において、ゲート電極１１０は厚膜ポ
リシリコンの一部を覆い、高濃度ｎ +領域１０２ａ，１
０２ｇとの距離は実施形態１よりかなり小さくなってい
る。その結果、低濃度ｎ- 層に起因する抵抗はわずかと
なる。
リシリコンの一部を覆い、高濃度ｎ +領域１０２ａ，１
０２ｇとの距離は実施形態１よりかなり小さくなってい
る。その結果、低濃度ｎ- 層に起因する抵抗はわずかと
なる。
【００５６】製造工程は実施形態１で述べた方法から若
干の修正が必要となるとともに新たに別の工程をとるこ
ともできる。即ち、低濃度ｎ-層のドーピングをポリシ
リコンゲート電極セルフアラインでおこなった後に、熱
処理により、低濃度ｎ- 層を薄膜ポリシリコン領域の一
部まで充分押しこむ工程が必要となる。また、高濃度ｎ
+層とゲート電極１１０の距離が０.４μｍ以下の場合に
は、ゲート電極１１０の側壁にエッチバック法により側
壁絶縁膜を残し、この側壁に対してセルフアラインで高
濃度ｎ+層をドーピングする所謂ＬＤＤ構造（Lightly D
iffused DrainStructure）がとれる。この方法は、完全
セルフアラインプロセスであるので、アライメントズレ
によるオフセット量のばらつきを完全に排除できる。
干の修正が必要となるとともに新たに別の工程をとるこ
ともできる。即ち、低濃度ｎ-層のドーピングをポリシ
リコンゲート電極セルフアラインでおこなった後に、熱
処理により、低濃度ｎ- 層を薄膜ポリシリコン領域の一
部まで充分押しこむ工程が必要となる。また、高濃度ｎ
+層とゲート電極１１０の距離が０.４μｍ以下の場合に
は、ゲート電極１１０の側壁にエッチバック法により側
壁絶縁膜を残し、この側壁に対してセルフアラインで高
濃度ｎ+層をドーピングする所謂ＬＤＤ構造（Lightly D
iffused DrainStructure）がとれる。この方法は、完全
セルフアラインプロセスであるので、アライメントズレ
によるオフセット量のばらつきを完全に排除できる。
【００５７】又、図６の場合、高濃度ｎ+層をもゲート
電極に対してセルフアラインでドーピングすることも可
能である。本実施形態のゲート電極と低濃度ｎ-層との
位置関係は、他の実施形態２，３にも適用できうるもの
である事は言うまでもない。
電極に対してセルフアラインでドーピングすることも可
能である。本実施形態のゲート電極と低濃度ｎ-層との
位置関係は、他の実施形態２，３にも適用できうるもの
である事は言うまでもない。
【００５８】実施形態４の効果として、実施形態１の効
果に加え、 更に低濃度ｎ- 層の抵抗を下げることができる。 側壁絶縁膜を利用したＬＤＤ構造をとることが可能と
なるため、ゲート電極と高濃度ｎ+層の相対位置関係が
プロセス透部により変化しない。従って特性の安定した
高歩留のＴＦＴが製造できる。
果に加え、 更に低濃度ｎ- 層の抵抗を下げることができる。 側壁絶縁膜を利用したＬＤＤ構造をとることが可能と
なるため、ゲート電極と高濃度ｎ+層の相対位置関係が
プロセス透部により変化しない。従って特性の安定した
高歩留のＴＦＴが製造できる。
【００５９】
＜実施例１＞実施例１は、実施形態１の欄で説明した図
１のＴＦＴの具体例である。実施形態１の図２で説明し
た製造工程でＴＦＴを作製した。この中で、図２（ａ）
の厚膜領域１０７ａ，１０７ｂの角度を、段差の被覆性
を重視し、３０〜７０度で形成した。次に図２（ｂ）の
ようにチャネル領域ともなるポリシリコン薄膜１０８を
形成した。図２（ｅ）の工程では、イオン注入法により
リンイオンを５×１０ 15ｃｍ-2，９５ｋｅＶのエネルギ
ーでドーピングした。その後、レジスト１０９をストリ
ップし、１０００℃で１０分間熱処理することでイオン
を活性化した。その後ＣＶＤ法によりシリコン酸化膜を
厚さ６００ｎｍ堆積した。次に、ソース、ドレインのコ
ンタクト孔を開口し、スパッタリングによりＡｌ−Ｓｉ
（１％）の層を６００ｎｍ堆積、パターニングし、配線
層１０６ａ，１０６ｂを形成し、図１の構造とした。
１のＴＦＴの具体例である。実施形態１の図２で説明し
た製造工程でＴＦＴを作製した。この中で、図２（ａ）
の厚膜領域１０７ａ，１０７ｂの角度を、段差の被覆性
を重視し、３０〜７０度で形成した。次に図２（ｂ）の
ようにチャネル領域ともなるポリシリコン薄膜１０８を
形成した。図２（ｅ）の工程では、イオン注入法により
リンイオンを５×１０ 15ｃｍ-2，９５ｋｅＶのエネルギ
ーでドーピングした。その後、レジスト１０９をストリ
ップし、１０００℃で１０分間熱処理することでイオン
を活性化した。その後ＣＶＤ法によりシリコン酸化膜を
厚さ６００ｎｍ堆積した。次に、ソース、ドレインのコ
ンタクト孔を開口し、スパッタリングによりＡｌ−Ｓｉ
（１％）の層を６００ｎｍ堆積、パターニングし、配線
層１０６ａ，１０６ｂを形成し、図１の構造とした。
【００６０】以上の構造によれば、チャネル領域部とド
レイン領域の接する面積を十分小さくしながら、低濃度
ｎ-領域の抵抗を小さくすることができ、従来より高い
ＯＮ／ＯＦＦ比を有する薄膜トランジスタを構成するこ
とができた。
レイン領域の接する面積を十分小さくしながら、低濃度
ｎ-領域の抵抗を小さくすることができ、従来より高い
ＯＮ／ＯＦＦ比を有する薄膜トランジスタを構成するこ
とができた。
【００６１】＜実施例２＞実施形態２による薄膜トラン
ジスタを液晶表示装置に適用した。図７は液晶表示装置
のＴＦＴ基板の回路ブロック図である。図において、水
平シフトレジスタ９０１と垂直シフトレジスタ９０２か
ら出る多数の走査線９０３及び信号線９０４の各交点に
は、該当画素を駆動するための薄膜トランジスタＴＦＴ
９０５がマトリクス状に配置されている。各ＴＦＴ９０
５のゲートは２枚のゲート電極からなるデュアルゲート
構造の例を示すが、図１に対応する１枚のゲート電極で
あってもよく、本発明の主旨においてはこの例に限られ
ない。各ソースは各信号線９０４に接続され、ドレイン
は保持容量９０６及び液晶９０７の駆動電極に接続さ
れ、共通電位９０８と対向して液晶を挟持する。各走査
線９０３はテレビ信号又はコンピュータの垂直走査に対
応して駆動され、水平シフトレジスタから転送されてく
るビデオ信号を各画素に書きこむ。
ジスタを液晶表示装置に適用した。図７は液晶表示装置
のＴＦＴ基板の回路ブロック図である。図において、水
平シフトレジスタ９０１と垂直シフトレジスタ９０２か
ら出る多数の走査線９０３及び信号線９０４の各交点に
は、該当画素を駆動するための薄膜トランジスタＴＦＴ
９０５がマトリクス状に配置されている。各ＴＦＴ９０
５のゲートは２枚のゲート電極からなるデュアルゲート
構造の例を示すが、図１に対応する１枚のゲート電極で
あってもよく、本発明の主旨においてはこの例に限られ
ない。各ソースは各信号線９０４に接続され、ドレイン
は保持容量９０６及び液晶９０７の駆動電極に接続さ
れ、共通電位９０８と対向して液晶を挟持する。各走査
線９０３はテレビ信号又はコンピュータの垂直走査に対
応して駆動され、水平シフトレジスタから転送されてく
るビデオ信号を各画素に書きこむ。
【００６２】ポリシリコンの薄膜トランジスタＴＦＴを
用いる場合、ＴＦＴ基板に水平シフトレジスタ９０１、
垂直シフトレジスタ９０２を集積することが容易であ
る。このとき各シフトレジスタを画素と同様にポリシリ
コンＴＦＴでつくることもできるし、シフトレジスタを
単結晶のシリコン基板に形成することもできる。また液
晶パネルとして反射型パネルも透過型パネルも構成する
ことができる。
用いる場合、ＴＦＴ基板に水平シフトレジスタ９０１、
垂直シフトレジスタ９０２を集積することが容易であ
る。このとき各シフトレジスタを画素と同様にポリシリ
コンＴＦＴでつくることもできるし、シフトレジスタを
単結晶のシリコン基板に形成することもできる。また液
晶パネルとして反射型パネルも透過型パネルも構成する
ことができる。
【００６３】図８に任意の一画素の平面レイアウト図の
一例を示す。ポリシリコン走査線９０３は、薄膜トラン
ジスタＴＦＴのソース、ドレイン、チャネルをつくりこ
む薄膜ポリシリコン９０９と２箇所で重なり、ＴＦＴの
デュアルゲートを形成する。アルミニウム信号線９０４
はソースコンタクト９１０で薄膜ポリシリコン９０９と
接続されている。一方、ＴＦＴのもう一方の端はドレイ
ンコンタクト９１１を介してアルミニウムパッド９１２
と接続され、更にスルーホール９１３を介して、液晶を
挟持する画素透明電極９１４と接続される。平面図全体
は、表示に用いる開口部９１５とスルーホール９１３を
開口するためのスルーホール開口部９１６を除いて遮光
膜で覆われている。また本レイアウトでは微細画素に適
する構造の一例として、遮光膜を図９中の保持容量９０
６の電極の一端とし、画素透明電極９１４と遮光膜が平
面的に重なる部分で保持容量９０６を形成する構造を採
用している。
一例を示す。ポリシリコン走査線９０３は、薄膜トラン
ジスタＴＦＴのソース、ドレイン、チャネルをつくりこ
む薄膜ポリシリコン９０９と２箇所で重なり、ＴＦＴの
デュアルゲートを形成する。アルミニウム信号線９０４
はソースコンタクト９１０で薄膜ポリシリコン９０９と
接続されている。一方、ＴＦＴのもう一方の端はドレイ
ンコンタクト９１１を介してアルミニウムパッド９１２
と接続され、更にスルーホール９１３を介して、液晶を
挟持する画素透明電極９１４と接続される。平面図全体
は、表示に用いる開口部９１５とスルーホール９１３を
開口するためのスルーホール開口部９１６を除いて遮光
膜で覆われている。また本レイアウトでは微細画素に適
する構造の一例として、遮光膜を図９中の保持容量９０
６の電極の一端とし、画素透明電極９１４と遮光膜が平
面的に重なる部分で保持容量９０６を形成する構造を採
用している。
【００６４】図９は図８のＡＡ′に沿った断面図であ
り、本発明の主旨である薄膜トランジスタＴＦＴ構造を
応用している。図８に対応する部分は同じ番号で示して
ある。薄膜トランジスタＴＦＴは表面絶縁基板９１７上
に形成され、薄膜ポリシリコン９０９中に、ソース高濃
度ｎ+層９０９ａ、ソース低濃度ｎ-層９０９ｂ、第１の
チャネル領域９０９ｃ、中間低濃度ｎ-層９０９ｄ、第
２のチャネル領域９０９ｅ、ドレイン低濃度ｎ-層９０
９ｆ、ドレイン高濃度ｎ+層９０９ｇをこの順に配す。
第１，第２のチャネル領域上にはシリコン酸化膜９１８
を介してゲート電極９０３と対向している。ソースコン
タクト９１０、ドレインコンタクト９１１を介してアル
ミニウム電極が接続されている。
り、本発明の主旨である薄膜トランジスタＴＦＴ構造を
応用している。図８に対応する部分は同じ番号で示して
ある。薄膜トランジスタＴＦＴは表面絶縁基板９１７上
に形成され、薄膜ポリシリコン９０９中に、ソース高濃
度ｎ+層９０９ａ、ソース低濃度ｎ-層９０９ｂ、第１の
チャネル領域９０９ｃ、中間低濃度ｎ-層９０９ｄ、第
２のチャネル領域９０９ｅ、ドレイン低濃度ｎ-層９０
９ｆ、ドレイン高濃度ｎ+層９０９ｇをこの順に配す。
第１，第２のチャネル領域上にはシリコン酸化膜９１８
を介してゲート電極９０３と対向している。ソースコン
タクト９１０、ドレインコンタクト９１１を介してアル
ミニウム電極が接続されている。
【００６５】アルミニウム電極９０４，９１２の下、ゲ
ート電極の上は、第１の層間絶縁膜９１９で覆われてい
る。アルミニウム電極９１２はスルーホール９１３を介
して画素透明電極９１４と接続される。このときアルミ
ニウム電極９１２と画素透明電極９１４に用いられるＩ
ＴＯとのオーミック接続を良好にするためにアルミニウ
ム電極９１２表面に例えばチタン、チタンシリサイドな
どを堆積することが望ましい。アルミニウム電極９１２
は第２の層間絶縁膜９２０で覆われ、その上には遮光膜
９２１を配する。遮光膜９２１としては例えばチタン、
チタンシリサイド、タンタル、タンタルシリサイド、タ
ングステンなどを用いることができる。透明電極９１４
と遮光膜９２１の間には、保持容量を形成する容量膜９
２２が存在する。容量膜９２２としては、水素化の効果
を高めるプラズマ窒化膜が有効であるが、窒酸化膜やシ
リコン酸化膜なども可能である。
ート電極の上は、第１の層間絶縁膜９１９で覆われてい
る。アルミニウム電極９１２はスルーホール９１３を介
して画素透明電極９１４と接続される。このときアルミ
ニウム電極９１２と画素透明電極９１４に用いられるＩ
ＴＯとのオーミック接続を良好にするためにアルミニウ
ム電極９１２表面に例えばチタン、チタンシリサイドな
どを堆積することが望ましい。アルミニウム電極９１２
は第２の層間絶縁膜９２０で覆われ、その上には遮光膜
９２１を配する。遮光膜９２１としては例えばチタン、
チタンシリサイド、タンタル、タンタルシリサイド、タ
ングステンなどを用いることができる。透明電極９１４
と遮光膜９２１の間には、保持容量を形成する容量膜９
２２が存在する。容量膜９２２としては、水素化の効果
を高めるプラズマ窒化膜が有効であるが、窒酸化膜やシ
リコン酸化膜なども可能である。
【００６６】透明電極９１４表面にはラビング処理され
た配向膜９２３が全面に堆積してあり、対向基板９２４
上の共通電極９２３（例えば透明電極）と対向して液晶
９０７を挟持する。また、透明電極はドレイン電極に接
続するとしたが、設計上の問題でソース電極とすること
も可能である。
た配向膜９２３が全面に堆積してあり、対向基板９２４
上の共通電極９２３（例えば透明電極）と対向して液晶
９０７を挟持する。また、透明電極はドレイン電極に接
続するとしたが、設計上の問題でソース電極とすること
も可能である。
【００６７】液晶９０７としては、透過型にはＴＮ型が
一例として用いられ、反射型パネルでは一例として高分
子分散型が用いられる。
一例として用いられ、反射型パネルでは一例として高分
子分散型が用いられる。
【００６８】上記の構造の液晶パネルは、ＴＦＴのＯＮ
／ＯＦＦ比が高いため、高階調の表示を極めて高歩留り
に実現できる特徴をもつことがわかった。
／ＯＦＦ比が高いため、高階調の表示を極めて高歩留り
に実現できる特徴をもつことがわかった。
【００６９】
【発明の効果】本発明は、低濃度不純物領域は少なくと
もチャネル領域とほぼ同じ厚さの薄膜からなる第一の領
域と、高濃度不純物領域とほぼ同じ厚さの膜からなり第
一の領域より厚い第二の領域を有する薄膜トランジスタ
を構成することによって、ソース・ドレインのリーク電
流は従来並に抑え、ソース・ドレイン間の寄生抵抗を減
らすことで駆動力をｕｐさせることができ、優れたＯＮ
／ＯＦＦ比を得ることができる。
もチャネル領域とほぼ同じ厚さの薄膜からなる第一の領
域と、高濃度不純物領域とほぼ同じ厚さの膜からなり第
一の領域より厚い第二の領域を有する薄膜トランジスタ
を構成することによって、ソース・ドレインのリーク電
流は従来並に抑え、ソース・ドレイン間の寄生抵抗を減
らすことで駆動力をｕｐさせることができ、優れたＯＮ
／ＯＦＦ比を得ることができる。
【００７０】また、本発明によって、薄膜トランジスタ
の寄生のソース及びドレイン抵抗が減少し、同一ゲート
電圧に対し、ドレイン電流が増加し、トランジスタのゲ
ート・ソース間或いはドレイン・ソース間に実効的に印
加される電圧が増大し、オン／オフ電流比が大きくな
り、特に液晶装置に適用したときには高いコントラスト
を得ることができる。また、ポリシリコンの膜厚が１０
ｎｍ程度と薄いときにも、下地の凹凸によりポリシリコ
ンが断線するという不良発生が少なくなる。これによ
り、極薄膜ＴＦＴの歩留りも向上する。
の寄生のソース及びドレイン抵抗が減少し、同一ゲート
電圧に対し、ドレイン電流が増加し、トランジスタのゲ
ート・ソース間或いはドレイン・ソース間に実効的に印
加される電圧が増大し、オン／オフ電流比が大きくな
り、特に液晶装置に適用したときには高いコントラスト
を得ることができる。また、ポリシリコンの膜厚が１０
ｎｍ程度と薄いときにも、下地の凹凸によりポリシリコ
ンが断線するという不良発生が少なくなる。これによ
り、極薄膜ＴＦＴの歩留りも向上する。
【００７１】また、デュアルゲート構造とすることで、
ドレイン端の電界集中が緩和され、ＯＦＦ電流が減少す
ることでオン／オフ電流比を大きくできる。また、２つ
の直列トランジスタの一方がグレインバウンダリーを横
切り、完全にショートする不良が発生しても、もう一方
のトランジスタの動作でスイッチとしての機能を保つこ
とができ、高歩留りのトランジスタを提供することとな
った。
ドレイン端の電界集中が緩和され、ＯＦＦ電流が減少す
ることでオン／オフ電流比を大きくできる。また、２つ
の直列トランジスタの一方がグレインバウンダリーを横
切り、完全にショートする不良が発生しても、もう一方
のトランジスタの動作でスイッチとしての機能を保つこ
とができ、高歩留りのトランジスタを提供することとな
った。
【００７２】さらに、デュアルゲート構造で、新たに発
生する低濃度ｎ- 層の抵抗を更に低下させ、ドレインー
ソースのＯＮ電流を増大させることができる。
生する低濃度ｎ- 層の抵抗を更に低下させ、ドレインー
ソースのＯＮ電流を増大させることができる。
【００７３】また、ソース、ドレインの薄膜領域を小さ
くすることで、更に低濃度ｎ- 層の抵抗を下げることが
でき、側壁絶縁膜を利用したＬＤＤ構造をとることが可
能となるため、ゲート電極と高濃度ｎ+層の相対位置関
係がプロセス透部により変化しなくなり、従って特性の
安定した高歩留のＴＦＴが製造できる。
くすることで、更に低濃度ｎ- 層の抵抗を下げることが
でき、側壁絶縁膜を利用したＬＤＤ構造をとることが可
能となるため、ゲート電極と高濃度ｎ+層の相対位置関
係がプロセス透部により変化しなくなり、従って特性の
安定した高歩留のＴＦＴが製造できる。
【図１】本発明による一実施形態のＴＦＴの断面図であ
る。
る。
【図２】本発明による一実施形態のＴＦＴの製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態のＴＦＴの電流−電圧特性
を従来例と比較したものである。
を従来例と比較したものである。
【図４】本発明の一実施形態のＴＦＴの断面図である。
【図５】本発明の一実施形態のＴＦＴの断面図である。
【図６】本発明の一実施形態のＴＦＴの断面図である。
【図７】本発明によるＴＦＴを適用した液晶表示パネル
用ＴＦＴ基板の回路ブロック図である。
用ＴＦＴ基板の回路ブロック図である。
【図８】図７の液晶表示パネル用ＴＦＴを含む画素部の
平面図の一例である。
平面図の一例である。
【図９】図８の液晶表示パネル用ＴＦＴを含む画素部の
一部の断面図である。
一部の断面図である。
【図１０】従来の薄膜トランジスタＴＦＴの断面図であ
る。
る。
【図１１】薄膜トランジスタＴＦＴの寄生抵抗を示す等
価回路図である。
価回路図である。
１０１，６０１ 絶縁性基板 １０２，６０２ ポリシリコン（多結晶Ｓｉ） １０３，６０３ ゲート絶縁膜 １０４，６０４ ゲート電極 １０５，６０５ 層間絶縁層 １０６，６０６ 金属配線層 １０７ 高濃度ｎ+ 領域 １０８ 低濃度ｎ-領域 ９０１ 水平シフトレジスタ ９０２ 垂直シフトレジスタ ９０３ 走査線 ９０４ 信号線 ９０５ 薄膜トランジスタ ９０６ 保持容量 ９０７ 液晶 ９０８ 共通電位
Claims (6)
- 【請求項１】 絶縁性基板上の薄膜シリコン領域内にソ
ース領域、ドレイン領域、チャネル領域を有し、前記チ
ャネル領域上にはゲート絶縁膜を介してゲート電極を有
し、前記ソース領域及び前記ドレイン領域の少なくとも
一方は高濃度不純物領域と低濃度不純物領域を有し、前
記チャネル領域と前記低濃度不純物領域が接する構造を
有する薄膜トランジスタにおいて、 前記低濃度不純物領域は少なくとも前記チャネル領域と
ほぼ同じ厚さの薄膜からなる第一の領域と、前記高濃度
不純物領域とほぼ同じ厚さの薄膜からなり前記第一の領
域より厚い第二の領域とを有することを特徴とする薄膜
トランジスタ。 - 【請求項２】 前記ゲート電極はソース・ドレイン電流
の流れる方向に複数個に分割され、分割されたゲート電
極は全て同電位に接続されていることを特徴とする請求
項１に記載の薄膜トランジスタ。 - 【請求項３】 前記ゲート電極の一部は、前記第二の領
域の少なくとも一部を覆うことを特徴とする請求項１に
記載の薄膜トランジスタ。 - 【請求項４】 前記ゲート電極はソース・ドレイン電流
の流れる方向に複数個に分割され、分割された前記ゲー
ト電極は前記低濃度不純物領域により接続されているこ
とを特徴とする請求項１に記載の薄膜トランジスタ。 - 【請求項５】 請求項１乃至３のいずれか１項に記載の
薄膜トランジスタをマトリクス状に配置したＴＦＴ基板
を有する液晶表示装置。 - 【請求項６】 絶縁性基板上の薄膜シリコン領域内にソ
ース領域、ドレイン領域、チャネル領域をそれぞれ複数
有し、前記チャネル領域上にはゲート絶縁膜を介してゲ
ート電極を有し、前記ソース領域及び前記ドレイン領域
の少なくとも一方は高濃度不純物領域と低濃度不純物領
域を有し、前記チャネル領域と前記低濃度不純物領域が
接する構造を有する複数の薄膜トランジスタを備えた液
晶表示装置において、 前記低濃度不純物領域は少なくとも前記チャネル領域と
ほぼ同じ厚さの薄膜からなる第一の領域と、前記高濃度
不純物領域とほぼ同じ厚さの薄膜からなり前記第一の領
域より厚い第二の領域とを有し、前記ソース領域の電極
又は前記ドレイン領域の電極のいずれかは透明電極と接
続されていることを特徴とする液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
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| JP8148596A JP3292657B2 (ja) | 1995-04-10 | 1996-04-03 | 薄膜トランジスタ及びそれを用いた液晶表示装置の製造法 |
| US08/629,466 US5693959A (en) | 1995-04-10 | 1996-04-10 | Thin film transistor and liquid crystal display using the same |
| KR1019960010707A KR100261983B1 (ko) | 1995-04-10 | 1996-04-10 | 박막트랜지스터 및 그것을 사용한 액정표시장치 |
| EP96302525A EP0738012B1 (en) | 1995-04-10 | 1996-04-10 | Thin film transistor and liquid crystal display using the same |
| DE69618697T DE69618697D1 (de) | 1995-04-10 | 1996-04-10 | Dünnfilmtransistor und Flüssigkristallanzeige, die diesen verwendet |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-84106 | 1995-04-10 | ||
| JP8410695 | 1995-04-10 | ||
| JP8148596A JP3292657B2 (ja) | 1995-04-10 | 1996-04-03 | 薄膜トランジスタ及びそれを用いた液晶表示装置の製造法 |
Publications (2)
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| JPH08340120A true JPH08340120A (ja) | 1996-12-24 |
| JP3292657B2 JP3292657B2 (ja) | 2002-06-17 |
Family
ID=26422509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8148596A Expired - Fee Related JP3292657B2 (ja) | 1995-04-10 | 1996-04-03 | 薄膜トランジスタ及びそれを用いた液晶表示装置の製造法 |
Country Status (5)
| Country | Link |
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| US (1) | US5693959A (ja) |
| EP (1) | EP0738012B1 (ja) |
| JP (1) | JP3292657B2 (ja) |
| KR (1) | KR100261983B1 (ja) |
| DE (1) | DE69618697D1 (ja) |
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| JP2001222240A (ja) * | 1999-11-29 | 2001-08-17 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置及び電気器具 |
| KR100481397B1 (ko) * | 2000-12-19 | 2005-04-08 | 샤프 가부시키가이샤 | 박막 트랜지스터, 그 제조방법 및 액정표시장치 |
| JP2002334994A (ja) * | 2001-03-07 | 2002-11-22 | Seiko Epson Corp | 電気光学装置および電気光学装置の製造方法、電気光学装置用基板、投射型表示装置並びに電子機器 |
| JP2005223027A (ja) * | 2004-02-04 | 2005-08-18 | Sony Corp | 表示装置およびその製造方法 |
| JP2011002855A (ja) * | 2010-09-22 | 2011-01-06 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JP2011158923A (ja) * | 2011-05-11 | 2011-08-18 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2015161701A (ja) * | 2014-02-26 | 2015-09-07 | 国立大学法人 琉球大学 | ディスプレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100261983B1 (ko) | 2000-07-15 |
| EP0738012A2 (en) | 1996-10-16 |
| KR960039436A (ko) | 1996-11-25 |
| DE69618697D1 (de) | 2002-03-14 |
| EP0738012A3 (en) | 1997-08-13 |
| JP3292657B2 (ja) | 2002-06-17 |
| EP0738012B1 (en) | 2002-01-23 |
| US5693959A (en) | 1997-12-02 |
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