JPH05259457A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH05259457A JPH05259457A JP5764092A JP5764092A JPH05259457A JP H05259457 A JPH05259457 A JP H05259457A JP 5764092 A JP5764092 A JP 5764092A JP 5764092 A JP5764092 A JP 5764092A JP H05259457 A JPH05259457 A JP H05259457A
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- JP
- Japan
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- semiconductor layer
- region
- concentration impurity
- current
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Abstract
(57)【要約】
【目的】 オン電流を低下させることなくオフ電流を低
減し、高いオン・オフ電流比を有する薄膜トランジスタ
を提供する。 【構成】 半導体基板上に形成された半導体層の中央部
にチャネル領域が形成され、そのチャネル領域の少なく
とも一方に低濃度不純物領域が形成され、その低濃度不
純物領域の両側には高濃度不純物領域が形成された構造
であり、かつ、そのチャネル領域および低濃度不純物領
域の厚さがその高濃度不純物領域の厚さより薄く形成さ
れた構造をなす。
減し、高いオン・オフ電流比を有する薄膜トランジスタ
を提供する。 【構成】 半導体基板上に形成された半導体層の中央部
にチャネル領域が形成され、そのチャネル領域の少なく
とも一方に低濃度不純物領域が形成され、その低濃度不
純物領域の両側には高濃度不純物領域が形成された構造
であり、かつ、そのチャネル領域および低濃度不純物領
域の厚さがその高濃度不純物領域の厚さより薄く形成さ
れた構造をなす。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置のスイッチ
ング素子、あるいはスタティックＲＡＭ（ＳＲＡＭ）の
メモリセル内の負荷素子等に用いられる薄膜トランジス
タ（以下、ＴＦＴという）の構造に関する。
ング素子、あるいはスタティックＲＡＭ（ＳＲＡＭ）の
メモリセル内の負荷素子等に用いられる薄膜トランジス
タ（以下、ＴＦＴという）の構造に関する。
【０００２】
【従来の技術】従来、ＴＦＴとして、例えば特開昭５８
−１０５５７４に示すものが開示されており、図７はそ
の構造の模式断面図である。
−１０５５７４に示すものが開示されており、図７はそ
の構造の模式断面図である。
【０００３】図７に示すＴＦＴは、ゲート電極３４に対
向する半導体層３２の中央部に形成されたチャネル領域
３９と、半導体層３２の端部側に形成されたＮ+ ソース
領域４０ａおよびＮ+ ドレイン領域４０ｂとの間に、そ
れぞれＮ- 低濃度ソース領域４０ａおよびＮ- 低濃度ド
レイン領域４０ｂが形成された、いわゆるＬＤＤ構造と
なっている。
向する半導体層３２の中央部に形成されたチャネル領域
３９と、半導体層３２の端部側に形成されたＮ+ ソース
領域４０ａおよびＮ+ ドレイン領域４０ｂとの間に、そ
れぞれＮ- 低濃度ソース領域４０ａおよびＮ- 低濃度ド
レイン領域４０ｂが形成された、いわゆるＬＤＤ構造と
なっている。
【０００４】ところで、ＴＦＴは、リーク電流（オフ電
流）が小さく、オン電流が大きいという特性、すなわ
ち、オン・オフ電流比が高いことが要求される。その理
由は、例えば、液晶表示装置の場合には、短時間に絵素
電極へ電荷を充電する必要があるために大きなオン電流
が、また充電された電荷を１フレームの間保持する必要
があるために低いオフ電流が要求されるからである。ま
た、ＳＲＡＭの場合には、消費電流を低減するために低
いオフ電流が、また耐ノイズ性や耐放射線性を良くして
メモリセルを安定化させるために大きなオン電流が要求
されるからである。
流）が小さく、オン電流が大きいという特性、すなわ
ち、オン・オフ電流比が高いことが要求される。その理
由は、例えば、液晶表示装置の場合には、短時間に絵素
電極へ電荷を充電する必要があるために大きなオン電流
が、また充電された電荷を１フレームの間保持する必要
があるために低いオフ電流が要求されるからである。ま
た、ＳＲＡＭの場合には、消費電流を低減するために低
いオフ電流が、また耐ノイズ性や耐放射線性を良くして
メモリセルを安定化させるために大きなオン電流が要求
されるからである。
【０００５】上述したのオン・オフ電流比を高くする方
法として、従来、例えば、ポリシリコンＴＦＴの場合、
オン電流の増大については、結晶粒径の拡大等により結
晶性を改善することによって行われており、一方、オフ
電流の低減については、図７に示すように、半導体層３
２をＬＤＤ構造とすることにより行われてきた。
法として、従来、例えば、ポリシリコンＴＦＴの場合、
オン電流の増大については、結晶粒径の拡大等により結
晶性を改善することによって行われており、一方、オフ
電流の低減については、図７に示すように、半導体層３
２をＬＤＤ構造とすることにより行われてきた。
【０００６】
【発明が解決しようとする課題】ところが、上述したよ
うに、半導体層をＬＤＤ構造とした場合、オン電流の低
下を招き、高いオン・オフ電流比を得ることができない
という問題があった。また、オフ電流をより減少させる
ためには半導体層の薄膜化を行い、チャネルとＮ - の間
の接合面積を減らす必要がある。ところが、半導体層が
薄くなると結晶粒径の拡大化をあまり期待できず、した
がって、結晶性を改善できにくくオン電流の増大化をあ
まり図ることができなかった。さらにまた、高濃度のソ
ース・ドレイン領域も薄くなることにより、ソース・ド
レイン領域の抵抗が増加し、ＴＦＴがオン状態の時、ソ
ース・ドレイン領域の抵抗で電流が制限され、オン電流
が低くなっていた。
うに、半導体層をＬＤＤ構造とした場合、オン電流の低
下を招き、高いオン・オフ電流比を得ることができない
という問題があった。また、オフ電流をより減少させる
ためには半導体層の薄膜化を行い、チャネルとＮ - の間
の接合面積を減らす必要がある。ところが、半導体層が
薄くなると結晶粒径の拡大化をあまり期待できず、した
がって、結晶性を改善できにくくオン電流の増大化をあ
まり図ることができなかった。さらにまた、高濃度のソ
ース・ドレイン領域も薄くなることにより、ソース・ド
レイン領域の抵抗が増加し、ＴＦＴがオン状態の時、ソ
ース・ドレイン領域の抵抗で電流が制限され、オン電流
が低くなっていた。
【０００７】本発明はこのような問題点に鑑みてなされ
たものであり、オン電流を低下させることなくオフ電流
を低減し、高いオン・オフ電流比を有する薄膜トランジ
スタを提供することを目的とする。
たものであり、オン電流を低下させることなくオフ電流
を低減し、高いオン・オフ電流比を有する薄膜トランジ
スタを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の薄膜トランジスタは、絶縁性基板上にゲ
ート絶縁膜を挟んで半導体層とゲート電極とを有し、か
つ上記半導体層の中央部がチャネル領域で、そのチャネ
ル領域の少なくとも一方に低濃度不純物領域が形成さ
れ、またその低濃度不純物領域の両側には高濃度不純物
領域が形成された構造を有する薄膜トランジスタにおい
て、上記半導体層のチャネル領域および低濃度不純物領
域の厚さが上記高濃度不純物領域の厚さより薄く形成さ
れていることによって特徴付けられる。
めに、本発明の薄膜トランジスタは、絶縁性基板上にゲ
ート絶縁膜を挟んで半導体層とゲート電極とを有し、か
つ上記半導体層の中央部がチャネル領域で、そのチャネ
ル領域の少なくとも一方に低濃度不純物領域が形成さ
れ、またその低濃度不純物領域の両側には高濃度不純物
領域が形成された構造を有する薄膜トランジスタにおい
て、上記半導体層のチャネル領域および低濃度不純物領
域の厚さが上記高濃度不純物領域の厚さより薄く形成さ
れていることによって特徴付けられる。
【０００９】
【作用】半導体層中の高濃度の不純物領域、すなわち、
ソース領域およびドレイン領域が、チャネル領域および
低濃度不純物領域より厚く形成されているので、抵抗は
低くなり、したがって、オン電流は大きくなる。一方、
チャネル領域および低濃度不純物領域が薄肉となってい
るので、オフ電流は低くなる。その結果、(1) で与えら
れるオン・オフ電流比は高くなる。
ソース領域およびドレイン領域が、チャネル領域および
低濃度不純物領域より厚く形成されているので、抵抗は
低くなり、したがって、オン電流は大きくなる。一方、
チャネル領域および低濃度不純物領域が薄肉となってい
るので、オフ電流は低くなる。その結果、(1) で与えら
れるオン・オフ電流比は高くなる。
【００１０】 オン・オフ電流比＝Ｉon／Ｉoff ・・・・(1) Ｉon ：オン電流値 Ｉoff ：オフ電流値
【００１１】
【実施例】図１は、ゲート電極がゲート絶縁膜を介し
て、半導体層上にある本発明の第１実施例の薄膜トラン
ジスタの構造を示す模式断面図である。
て、半導体層上にある本発明の第１実施例の薄膜トラン
ジスタの構造を示す模式断面図である。
【００１２】この薄膜トランジスタは、絶縁性基板１上
にポリシリコンよりなる半導体層２が形成されている。
すなわち、この半導体層２の両端部は、厚肉の高濃度の
ソース領域１０ａおよびドレイン領域１０ｂにより形成
され、また、そのソース領域１０ａおよびドレイン領域
１０ｂに挟まれた半導体層２の薄肉部分は、チャネル領
域９と、そのチャネル領域９を挟む低濃度不純物領域１
１ａ，１１ｂとにより構成されている。この半導体層２
の構造が本発明の特徴的な構成である。
にポリシリコンよりなる半導体層２が形成されている。
すなわち、この半導体層２の両端部は、厚肉の高濃度の
ソース領域１０ａおよびドレイン領域１０ｂにより形成
され、また、そのソース領域１０ａおよびドレイン領域
１０ｂに挟まれた半導体層２の薄肉部分は、チャネル領
域９と、そのチャネル領域９を挟む低濃度不純物領域１
１ａ，１１ｂとにより構成されている。この半導体層２
の構造が本発明の特徴的な構成である。
【００１３】また、この半導体層２および基板１上に、
ゲート絶縁膜３、続いて層間絶縁膜６が連続して形成さ
れており、これらの絶縁膜を貫通してソース領域１０ａ
およびドレイン領域１０ｂに達するコンタクトホール７
ａ，７ｂが形成されている。このコンタクトホール７
ａ，７ｂには、それぞれ電極８ａ，８ｂが形成されてい
る。さらに、チャネル領域９直上のゲート絶縁膜３上
に、ゲート電極４が形成されている。
ゲート絶縁膜３、続いて層間絶縁膜６が連続して形成さ
れており、これらの絶縁膜を貫通してソース領域１０ａ
およびドレイン領域１０ｂに達するコンタクトホール７
ａ，７ｂが形成されている。このコンタクトホール７
ａ，７ｂには、それぞれ電極８ａ，８ｂが形成されてい
る。さらに、チャネル領域９直上のゲート絶縁膜３上
に、ゲート電極４が形成されている。
【００１４】以上の構成よりなる本発明の第１実施例の
製造方法を以下に説明する。図３および図４はその製造
方法を経時的に説明する模式断面図である。まず、絶縁
性基板１上にポリシリコンからなる半導体層２を形成す
る。この絶縁性基板１には、例えば石英等の絶縁性基
板、もしくは、ＳｉＯ2 、Ｓｉ3 Ｎ4等の絶縁膜で覆わ
れたＳｉ基板を用いる。また半導体層２は、例えば原料
ガスとしてＳｉ2 Ｈ6 （ジシラン）にＮ2 を加えたもの
を用い、４７０℃、５０Ｐａの条件で減圧ＣＶＤ法によ
り１０００Åの非晶質シリコンを堆積した後、熱処理し
て多結晶化させ形成する。この熱処理は、６００℃、Ｎ
2 雰囲気の熱処理炉の中で２４時間アニールすることに
より行う。この時、非晶質シリコンの堆積膜が厚い程結
晶性が良好であるため、厚く形成する。続いて、この多
結晶化した半導体層２を一般的な手法を用いて、島状に
形成する。
製造方法を以下に説明する。図３および図４はその製造
方法を経時的に説明する模式断面図である。まず、絶縁
性基板１上にポリシリコンからなる半導体層２を形成す
る。この絶縁性基板１には、例えば石英等の絶縁性基
板、もしくは、ＳｉＯ2 、Ｓｉ3 Ｎ4等の絶縁膜で覆わ
れたＳｉ基板を用いる。また半導体層２は、例えば原料
ガスとしてＳｉ2 Ｈ6 （ジシラン）にＮ2 を加えたもの
を用い、４７０℃、５０Ｐａの条件で減圧ＣＶＤ法によ
り１０００Åの非晶質シリコンを堆積した後、熱処理し
て多結晶化させ形成する。この熱処理は、６００℃、Ｎ
2 雰囲気の熱処理炉の中で２４時間アニールすることに
より行う。この時、非晶質シリコンの堆積膜が厚い程結
晶性が良好であるため、厚く形成する。続いて、この多
結晶化した半導体層２を一般的な手法を用いて、島状に
形成する。
【００１５】なお、非晶質シリコンの形成には、上述し
た減圧ＣＶＤ法の他、プラズマＣＶＤ法やスパッタリン
グ法を使用してもよい。また、非晶質シリコンの多結晶
化はレーザーアニール法を用いてもよい〔図３
（ａ）〕。
た減圧ＣＶＤ法の他、プラズマＣＶＤ法やスパッタリン
グ法を使用してもよい。また、非晶質シリコンの多結晶
化はレーザーアニール法を用いてもよい〔図３
（ａ）〕。
【００１６】次に、露出した基板１上および半導体層２
全面に、シリコン酸化膜２１を２００Å堆積し、続いて
このシリコン酸化膜２１上にシリコン窒化膜２２を４０
０Å堆積する。このシリコン酸化膜２１およびシリコン
窒化膜２２の堆積には、減圧ＣＶＤ法を用いる。次い
で、チャネル領域９および低濃度不純物領域１１ａ，１
１ｂを形成すべき半導体層２の上方のシリコン窒化膜２
２およびシリコン酸化膜２１をエッチングにより除去す
る〔図３（ｂ）〕。
全面に、シリコン酸化膜２１を２００Å堆積し、続いて
このシリコン酸化膜２１上にシリコン窒化膜２２を４０
０Å堆積する。このシリコン酸化膜２１およびシリコン
窒化膜２２の堆積には、減圧ＣＶＤ法を用いる。次い
で、チャネル領域９および低濃度不純物領域１１ａ，１
１ｂを形成すべき半導体層２の上方のシリコン窒化膜２
２およびシリコン酸化膜２１をエッチングにより除去す
る〔図３（ｂ）〕。
【００１７】その後、１０５０℃のドライＯ2 を使用し
て酸化を行うことにより、シリコン窒化膜２２で覆われ
ていない半導体層２の部分は薄肉となるとともに、その
上方には厚肉のポリシリコン酸化膜２３が形成される。
このように形成されたポリシリコン酸化膜２３はその厚
みは１６００Å、また、残存したシリコン酸化膜２１は
２００Åである。この酸化の工程では、シリコン窒化膜
２２は酸化を抑制するので、シリコン窒化膜２２で覆わ
れていない半導体層２部分で酸化が促進され、薄肉部分
が形成された半導体層２が形成される〔図３（ｃ）〕。
て酸化を行うことにより、シリコン窒化膜２２で覆われ
ていない半導体層２の部分は薄肉となるとともに、その
上方には厚肉のポリシリコン酸化膜２３が形成される。
このように形成されたポリシリコン酸化膜２３はその厚
みは１６００Å、また、残存したシリコン酸化膜２１は
２００Åである。この酸化の工程では、シリコン窒化膜
２２は酸化を抑制するので、シリコン窒化膜２２で覆わ
れていない半導体層２部分で酸化が促進され、薄肉部分
が形成された半導体層２が形成される〔図３（ｃ）〕。
【００１８】次に、残存するシリコン窒化膜２２、シリ
コン酸化膜２１およびポリシリコン酸化膜２３を除去し
た後、基板１上および半導体層２全面に、ＣＶＤ法によ
りゲート絶縁膜３を約１０００Å形成する。
コン酸化膜２１およびポリシリコン酸化膜２３を除去し
た後、基板１上および半導体層２全面に、ＣＶＤ法によ
りゲート絶縁膜３を約１０００Å形成する。
【００１９】なお、この工程で必ずしもゲート絶縁膜３
を基板１全面を覆う必要はなく、たとえば、予めさらに
厚くポリシリコンを形成し、半導体層を酸化して、ゲー
ト絶縁膜を形成しても良い。即ち、１５００Åを非晶質
シリコンを堆積し、薄肉化した後、ＣＶＤ法で、ゲート
絶縁膜を形成するかわりに、半導体層を酸化して１００
０Åの酸化膜を形成しても良い〔図４（ａ）〕。
を基板１全面を覆う必要はなく、たとえば、予めさらに
厚くポリシリコンを形成し、半導体層を酸化して、ゲー
ト絶縁膜を形成しても良い。即ち、１５００Åを非晶質
シリコンを堆積し、薄肉化した後、ＣＶＤ法で、ゲート
絶縁膜を形成するかわりに、半導体層を酸化して１００
０Åの酸化膜を形成しても良い〔図４（ａ）〕。
【００２０】次いで、チャネル領域９直上のゲート酸化
膜３上に、リンをドープしたポリシリコンからなるゲー
ト電極４を、約４０００Å形成する。続いて、このゲー
ト電極４をマスクとして半導体層２にＰ+ をイオン注入
することにより、低濃度不純物領域を形成する。したが
って、ゲート電極４下方の半導体層２はチャネル領域９
となる。なお、この時のイオン注入条件は、電圧を１０
０ｋｅＶとし、イオン注入密度を１×１０13ｃｍ-2とし
た〔図４（ｂ）〕。
膜３上に、リンをドープしたポリシリコンからなるゲー
ト電極４を、約４０００Å形成する。続いて、このゲー
ト電極４をマスクとして半導体層２にＰ+ をイオン注入
することにより、低濃度不純物領域を形成する。したが
って、ゲート電極４下方の半導体層２はチャネル領域９
となる。なお、この時のイオン注入条件は、電圧を１０
０ｋｅＶとし、イオン注入密度を１×１０13ｃｍ-2とし
た〔図４（ｂ）〕。
【００２１】次に、レジスト２４をマスクとして、全面
にＰ+ をイオン注入することにより、ソース領域１０
ａ，ドレイン領域１０ｂが形成される。また、レジスト
２４下方のチャネル領域９を除く部分には、低濃度不純
物領域１１ａ，１１ｂが形成される。なお、この時のイ
オン注入条件は、電圧を１００ｋｅＶとし、イオン注入
密度を１×１０15ｃｍ-2とした〔図４（ｃ）〕。
にＰ+ をイオン注入することにより、ソース領域１０
ａ，ドレイン領域１０ｂが形成される。また、レジスト
２４下方のチャネル領域９を除く部分には、低濃度不純
物領域１１ａ，１１ｂが形成される。なお、この時のイ
オン注入条件は、電圧を１００ｋｅＶとし、イオン注入
密度を１×１０15ｃｍ-2とした〔図４（ｃ）〕。
【００２２】次いで、レジスト２４を除去した後、基板
１全面に層間絶縁膜６を形成し、その後、９５０℃で３
０分の熱処理を施すことにより、不純物を活性化する。
その後、ソース領域１０ａ，ドレイン領域１０ｂに達す
るように層間絶縁膜６、ゲート絶縁膜３を除去すること
により、コンタクトホール７ａ，７ｂを形成する。次い
で、このコンタクトホール７ａ，７ｂにアルミニウム等
の導電材料を一部充填して電極８Ａ，８Ｂを形成し、完
成する〔図１〕。
１全面に層間絶縁膜６を形成し、その後、９５０℃で３
０分の熱処理を施すことにより、不純物を活性化する。
その後、ソース領域１０ａ，ドレイン領域１０ｂに達す
るように層間絶縁膜６、ゲート絶縁膜３を除去すること
により、コンタクトホール７ａ，７ｂを形成する。次い
で、このコンタクトホール７ａ，７ｂにアルミニウム等
の導電材料を一部充填して電極８Ａ，８Ｂを形成し、完
成する〔図１〕。
【００２３】なお、本実施例では、酸化を用いてチャネ
ル領域９を薄肉化したが、その他の方法として、エッチ
ングを用いてもよい。すなわち、図５に示すように、基
板１上に島状の半導体層２を形成した後、その半導体層
２の上にレジスト２４を形成し、このレジスト２４をマ
スクとして、ドライエッチングあるいはウェットエッチ
ングにより半導体層２のチャネル領域および低濃度不純
物領域を薄肉化する方法でもよい。
ル領域９を薄肉化したが、その他の方法として、エッチ
ングを用いてもよい。すなわち、図５に示すように、基
板１上に島状の半導体層２を形成した後、その半導体層
２の上にレジスト２４を形成し、このレジスト２４をマ
スクとして、ドライエッチングあるいはウェットエッチ
ングにより半導体層２のチャネル領域および低濃度不純
物領域を薄肉化する方法でもよい。
【００２４】次に、本発明の第２実施例について説明す
る。図６は、その模式断面図で、半導体層がゲート絶縁
膜を介して、ゲート電極上にある薄膜トランジスタの構
造を示す。
る。図６は、その模式断面図で、半導体層がゲート絶縁
膜を介して、ゲート電極上にある薄膜トランジスタの構
造を示す。
【００２５】この薄膜トランジスタは、絶縁性基板１上
にゲート電極４が形成され、このゲート電極４および絶
縁性基板１上にゲート酸化膜３が形成されている。さら
に、ポリシリコンよりなる半導体層２がゲート電極上に
ゲート酸化膜３を介して形成された構造となっている。
この半導体層２の両端部は、厚肉の高濃度のソース領域
１０ａおよびドレイン領域１０ｂにより形成され、ま
た、そのソース領域１０ａおよびドレイン領域１０ｂに
挟まれた半導体層２の薄肉部分は、チャネル領域９と、
そのチャネル領域９を挟む低濃度不純物領域１１ａ，１
１ｂとにより構成されている。
にゲート電極４が形成され、このゲート電極４および絶
縁性基板１上にゲート酸化膜３が形成されている。さら
に、ポリシリコンよりなる半導体層２がゲート電極上に
ゲート酸化膜３を介して形成された構造となっている。
この半導体層２の両端部は、厚肉の高濃度のソース領域
１０ａおよびドレイン領域１０ｂにより形成され、ま
た、そのソース領域１０ａおよびドレイン領域１０ｂに
挟まれた半導体層２の薄肉部分は、チャネル領域９と、
そのチャネル領域９を挟む低濃度不純物領域１１ａ，１
１ｂとにより構成されている。
【００２６】また、この半導体層２およびゲート絶縁膜
３上に、層間絶縁膜６が連続して形成されており、この
層間絶縁膜６を貫通してソース領域１０ａおよびドレイ
ン領域１０ｂに達するコンタクトホール７ａ，７ｂが形
成されている。このコンタクトホール７ａ，７ｂには、
それぞれ電極８ａ，８ｂが形成されている。
３上に、層間絶縁膜６が連続して形成されており、この
層間絶縁膜６を貫通してソース領域１０ａおよびドレイ
ン領域１０ｂに達するコンタクトホール７ａ，７ｂが形
成されている。このコンタクトホール７ａ，７ｂには、
それぞれ電極８ａ，８ｂが形成されている。
【００２７】以上の構成よりなる本発明の第２実施例の
製造方法を以下に説明する。まず、絶縁性基板１上にリ
ンをドープしたポリシリコンからなるゲート電極４を、
約４０００Å形成する。続いて、このポリシリコンを酸
化するか、あるいは、ＣＶＤ法によりゲート絶縁膜３を
約１０００Å形成する。
製造方法を以下に説明する。まず、絶縁性基板１上にリ
ンをドープしたポリシリコンからなるゲート電極４を、
約４０００Å形成する。続いて、このポリシリコンを酸
化するか、あるいは、ＣＶＤ法によりゲート絶縁膜３を
約１０００Å形成する。
【００２８】次に、半導体層２をゲート電極４上方のゲ
ート絶縁膜３上に、先の実施例で述べたと同様の方法で
形成する。次いで、チャネル領域９および低濃度不純物
領域１１ａ，１１ｂを形成すべき半導体層２の薄肉化
を、先の実施例で述べたと同様の方法で行う。
ート絶縁膜３上に、先の実施例で述べたと同様の方法で
形成する。次いで、チャネル領域９および低濃度不純物
領域１１ａ，１１ｂを形成すべき半導体層２の薄肉化
を、先の実施例で述べたと同様の方法で行う。
【００２９】次に、レジストパターンをマスクとして、
低濃度不純物領域１１ａ，１１ｂと高濃度不純物領域１
０ａ，１０を各々形成する。この時のイオン注入条件は
前者、後者ともにＰ+ を電圧１５ｋｅＶとし、イオン注
入密度は、前者は１×１０13ｃｍ-2, 後者は１×１０15
ｃｍ-2とした。
低濃度不純物領域１１ａ，１１ｂと高濃度不純物領域１
０ａ，１０を各々形成する。この時のイオン注入条件は
前者、後者ともにＰ+ を電圧１５ｋｅＶとし、イオン注
入密度は、前者は１×１０13ｃｍ-2, 後者は１×１０15
ｃｍ-2とした。
【００３０】以後の工程、即ち層間絶縁膜６の形成、熱
処理およびコンタクトホール７ａ，７ｂ、さらに電極８
ａ，８ｂの形成は先の実施例で述べたと同様である。以
上述べたように、本発明の実施例の薄膜トランジスタの
構造では、半導体層２のチャネル領域９および低濃度不
純物領域１１ａ，１１ｂに相当する部分に酸化またはエ
ッチングを施すことにより、半導体層２におけるソース
領域１０ａおよびドレイン領域１０ｂを、チャネル領域
９および低濃度不純物領域１１ａ，１１ｂよりも厚肉と
なる構造とし、さらに、その製造方法において、予め半
導体層２を厚く形成しておくことにより、その半導体層
２の結晶状態は良好となり、チャネル領域９および低濃
度不純物領域１１ａ，１１ｂの薄肉化を酸化またはエッ
チングにより行うので半導体層２全体の結晶性が損なわ
れることがない。
処理およびコンタクトホール７ａ，７ｂ、さらに電極８
ａ，８ｂの形成は先の実施例で述べたと同様である。以
上述べたように、本発明の実施例の薄膜トランジスタの
構造では、半導体層２のチャネル領域９および低濃度不
純物領域１１ａ，１１ｂに相当する部分に酸化またはエ
ッチングを施すことにより、半導体層２におけるソース
領域１０ａおよびドレイン領域１０ｂを、チャネル領域
９および低濃度不純物領域１１ａ，１１ｂよりも厚肉と
なる構造とし、さらに、その製造方法において、予め半
導体層２を厚く形成しておくことにより、その半導体層
２の結晶状態は良好となり、チャネル領域９および低濃
度不純物領域１１ａ，１１ｂの薄肉化を酸化またはエッ
チングにより行うので半導体層２全体の結晶性が損なわ
れることがない。
【００３１】したがって、ソース領域１０ａおよびドレ
イン領域１０ｂの抵抗は十分低い状態となり、オン電流
が大きくなる。一方、チャネル領域９および低濃度不純
物領域１１ａ，１１ｂは薄肉となっているので、低濃度
不純物領域１１ａ，１１ｂとチャネル領域９との接合面
積は減少するため、オフ電流は低減される。この結果、
オン・オフ電流比を高くすることができる。図２は従来
例および本実施例により得られたＴＦＴのＩD −ＶG 特
性を示す図である。
イン領域１０ｂの抵抗は十分低い状態となり、オン電流
が大きくなる。一方、チャネル領域９および低濃度不純
物領域１１ａ，１１ｂは薄肉となっているので、低濃度
不純物領域１１ａ，１１ｂとチャネル領域９との接合面
積は減少するため、オフ電流は低減される。この結果、
オン・オフ電流比を高くすることができる。図２は従来
例および本実施例により得られたＴＦＴのＩD −ＶG 特
性を示す図である。
【００３２】図に示すように、電流比（Ｉon／Ｉoff )
は、従来例は１０8 であるのに対し、本実施例では１０
9 と高い値が得られる。
は、従来例は１０8 であるのに対し、本実施例では１０
9 と高い値が得られる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
半導体層において、チャネル領域および低濃度不純物領
域の厚さが高濃度不純物領域の厚さより薄く形成された
構造としたから、オン・オフ電流比を高くすることが十
分に可能となる。
半導体層において、チャネル領域および低濃度不純物領
域の厚さが高濃度不純物領域の厚さより薄く形成された
構造としたから、オン・オフ電流比を高くすることが十
分に可能となる。
【００３４】この結果、例えば、液晶表示装置に組み込
まれた場合には、絵素電極へ電荷を短時間で充電するこ
とができ、また、充電された電荷を１フレームの間十分
に保持することができる。更に、ＳＲＡＭに組み込まれ
た場合には、消費電流を低減することができ、また耐ノ
イズ性や耐放射線性を良くしてメモリセルを安定化する
ことができる。
まれた場合には、絵素電極へ電荷を短時間で充電するこ
とができ、また、充電された電荷を１フレームの間十分
に保持することができる。更に、ＳＲＡＭに組み込まれ
た場合には、消費電流を低減することができ、また耐ノ
イズ性や耐放射線性を良くしてメモリセルを安定化する
ことができる。
【図１】本発明の第１実施例の模式断面図
【図２】本発明の第１実施例を説明する図
【図３】本発明の第１実施例の製造方法を経時的に示す
模式断面図
模式断面図
【図４】本発明の第１実施例の製造方法を経時的に示す
模式断面図
模式断面図
【図５】本発明の第１実施例の製造方法を示す模式断面
図
図
【図６】本発明の第２実施例の模式断面図
【図７】従来例の模式断面図
１・・・・絶縁性基板 ２・・・・半導体層 ３・・・・ゲート絶縁膜 ４・・・・ゲート電極 ９・・・・チャネル領域 １０ａ・・・・ソース領域 １０ｂ・・・・ドレイン領域 １１ａ，１１ｂ・・・・低濃度不純物領域
Claims (1)
- 【請求項１】 絶縁性基板上にゲート絶縁膜を挟んで半
導体層とゲート電極とを有し、かつ上記半導体層の中央
部がチャネル領域で、そのチャネル領域の少なくとも一
方に低濃度不純物領域が形成され、またその低濃度不純
物領域の両側には高濃度不純物領域が形成された構造を
有する薄膜トランジスタにおいて、上記半導体層のチャ
ネル領域および低濃度不純物領域の厚さが上記高濃度不
純物領域の厚さより薄く形成されていることを特徴とす
る薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5764092A JPH05259457A (ja) | 1992-03-16 | 1992-03-16 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5764092A JPH05259457A (ja) | 1992-03-16 | 1992-03-16 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259457A true JPH05259457A (ja) | 1993-10-08 |
Family
ID=13061493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5764092A Pending JPH05259457A (ja) | 1992-03-16 | 1992-03-16 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259457A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0738012A2 (en) * | 1995-04-10 | 1996-10-16 | Canon Kabushiki Kaisha | Thin film transistor and liquid crystal display using the same |
| JPH098308A (ja) * | 1995-06-20 | 1997-01-10 | Hyundai Electron Ind Co Ltd | 半導体素子のトランジスター及びその製造方法 |
| US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
-
1992
- 1992-03-16 JP JP5764092A patent/JPH05259457A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0738012A2 (en) * | 1995-04-10 | 1996-10-16 | Canon Kabushiki Kaisha | Thin film transistor and liquid crystal display using the same |
| EP0738012A3 (en) * | 1995-04-10 | 1997-08-13 | Canon Kk | Thin film transistor and liquid crystal display using the same |
| US5693959A (en) * | 1995-04-10 | 1997-12-02 | Canon Kabushiki Kaisha | Thin film transistor and liquid crystal display using the same |
| JPH098308A (ja) * | 1995-06-20 | 1997-01-10 | Hyundai Electron Ind Co Ltd | 半導体素子のトランジスター及びその製造方法 |
| US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
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