JPH1197699A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH1197699A JPH1197699A JP25882297A JP25882297A JPH1197699A JP H1197699 A JPH1197699 A JP H1197699A JP 25882297 A JP25882297 A JP 25882297A JP 25882297 A JP25882297 A JP 25882297A JP H1197699 A JPH1197699 A JP H1197699A
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- gate electrode
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Abstract
(57)【要約】
【課題】閾値電圧の低下を抑制された、電気的特性およ
び信頼性に優れた薄膜トランジスタを提供することにあ
る。 【解決手段】ゲート絶縁膜を介して半導体層２２のチャ
ネル領域上に設けられたゲート電極２４は、チャネル領
域よりも小さな面積を有しているとともに、チャネル領
域の輪郭線の内側に位置するように設けられている。こ
のゲート電極は、接続電極４０を介してゲート線１４に
接続されている。
び信頼性に優れた薄膜トランジスタを提供することにあ
る。 【解決手段】ゲート絶縁膜を介して半導体層２２のチャ
ネル領域上に設けられたゲート電極２４は、チャネル領
域よりも小さな面積を有しているとともに、チャネル領
域の輪郭線の内側に位置するように設けられている。こ
のゲート電極は、接続電極４０を介してゲート線１４に
接続されている。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜トランジス
タ、特に、多結晶シリコンを半導体層とするコプラナー
型の薄膜トランジスタに関する。
タ、特に、多結晶シリコンを半導体層とするコプラナー
型の薄膜トランジスタに関する。
【０００２】
【従来の技術】ＭＯＳ型電界効果トランジスタ（ＭＯＳ
ＦＥＴ）は、アクティブマトリクス型液晶表示装置の画
素スイッチング素子として機能する薄膜トランジスタ
（以下ＴＦＴと称する）や半導体集積回路等に用いられ
ている。ＴＦＴの場合、半導体層に多結晶シリコンや非
晶質シリコンを用いることが多い。中でも半導体層に多
結晶シリコンを用いたＴＦＴでは、ほとんどの場合、多
結晶シリコンの製法の必然性により、コプラナ構造、つ
まり、ゲート上置き構造を採用している。
ＦＥＴ）は、アクティブマトリクス型液晶表示装置の画
素スイッチング素子として機能する薄膜トランジスタ
（以下ＴＦＴと称する）や半導体集積回路等に用いられ
ている。ＴＦＴの場合、半導体層に多結晶シリコンや非
晶質シリコンを用いることが多い。中でも半導体層に多
結晶シリコンを用いたＴＦＴでは、ほとんどの場合、多
結晶シリコンの製法の必然性により、コプラナ構造、つ
まり、ゲート上置き構造を採用している。
【０００３】ゲート上置き構造のＴＦＴは、アンダーコ
ートを成膜したガラス基板上に多結晶シリコン層を形成
し、この多結晶シリコン層を島状にエッチングして素子
分離し、更に、多結晶シリコン層上に、ゲート絶縁膜、
ゲート電極を積層した構造を有している。
ートを成膜したガラス基板上に多結晶シリコン層を形成
し、この多結晶シリコン層を島状にエッチングして素子
分離し、更に、多結晶シリコン層上に、ゲート絶縁膜、
ゲート電極を積層した構造を有している。
【０００４】
【発明が解決しようとする課題】このようなゲート上置
き構造のＴＦＴにおいて、通常、多結晶シリコン層は台
形状となり、その多結晶シリコン層上端面の角部はゲー
ト絶縁膜と接触した状態となっている。また、ゲート電
極も同様に、ゲート絶縁膜を介して台形上の多結晶シリ
コン層上端面の角部を覆うように形成されているため、
ｎチャネル型のＴＦＴ素子を動作させるためゲート電極
に電圧を負側から掃引していく際（ｐチャネル型ＴＦＴ
であれば正側から掃引）、多結晶シリコン層のチャネル
領域角部とゲート電極との間に局部的に電界が集中し、
ゲート絶縁膜破壊を引き起こす。
き構造のＴＦＴにおいて、通常、多結晶シリコン層は台
形状となり、その多結晶シリコン層上端面の角部はゲー
ト絶縁膜と接触した状態となっている。また、ゲート電
極も同様に、ゲート絶縁膜を介して台形上の多結晶シリ
コン層上端面の角部を覆うように形成されているため、
ｎチャネル型のＴＦＴ素子を動作させるためゲート電極
に電圧を負側から掃引していく際（ｐチャネル型ＴＦＴ
であれば正側から掃引）、多結晶シリコン層のチャネル
領域角部とゲート電極との間に局部的に電界が集中し、
ゲート絶縁膜破壊を引き起こす。
【０００５】更に、ソース・ドレイン領域間を流れる電
流が、多結晶シリコン層上端部から流れ始まってしま
い、閾値電圧（Ｖｔｈ）の低下を引き起こすことにな
る。これらは、ＴＦＴの性能劣化および信頼性低下の大
きな要因となっている。
流が、多結晶シリコン層上端部から流れ始まってしま
い、閾値電圧（Ｖｔｈ）の低下を引き起こすことにな
る。これらは、ＴＦＴの性能劣化および信頼性低下の大
きな要因となっている。
【０００６】この発明は以上の点に鑑みなされたもの
で、その目的は、性能および信頼性の向上した薄膜トラ
ンジスタを提供することにある。
で、その目的は、性能および信頼性の向上した薄膜トラ
ンジスタを提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係る薄膜トランジスタは、絶縁基板上に
設けられているとともに、チャネル領域と、チャネル領
域の両側にそれぞれ位置したソース領域およびドレイン
領域とを有する半導体層と、上記半導体層上に形成され
たゲート絶縁膜と、上記チャネル領域に対向してゲート
絶縁膜上に形成されたゲート電極と、上記ゲート絶縁膜
およびゲート電極上に形成された層間絶縁層と、を備
え、上記ゲート電極は、上記ゲート電極は、その輪郭線
が上記チャネル領域の上面の輪郭線の内側に含まれれる
よう形成され、上記絶縁膜を介してゲート電極上に設け
られた接続電極を通してゲート線に接続されていること
を特徴としている。
め、この発明に係る薄膜トランジスタは、絶縁基板上に
設けられているとともに、チャネル領域と、チャネル領
域の両側にそれぞれ位置したソース領域およびドレイン
領域とを有する半導体層と、上記半導体層上に形成され
たゲート絶縁膜と、上記チャネル領域に対向してゲート
絶縁膜上に形成されたゲート電極と、上記ゲート絶縁膜
およびゲート電極上に形成された層間絶縁層と、を備
え、上記ゲート電極は、上記ゲート電極は、その輪郭線
が上記チャネル領域の上面の輪郭線の内側に含まれれる
よう形成され、上記絶縁膜を介してゲート電極上に設け
られた接続電極を通してゲート線に接続されていること
を特徴としている。
【０００８】このように、ゲート電極を、チャネル領域
の輪郭の内側に配置することにより、ＴＦＴ駆動時、チ
ャネル領域端での電界集中の発生を抑制することができ
る。
の輪郭の内側に配置することにより、ＴＦＴ駆動時、チ
ャネル領域端での電界集中の発生を抑制することができ
る。
【０００９】これによって、半導体層上端部での電界集
中に起因したゲート絶緑膜破壊および閾値電圧の低下を
防ぐことができ、ゲート絶縁膜破壊耐性に優れ、かつ閾
値電圧がよく制御されたＴＦＴを得ることが可能とな
る。
中に起因したゲート絶緑膜破壊および閾値電圧の低下を
防ぐことができ、ゲート絶縁膜破壊耐性に優れ、かつ閾
値電圧がよく制御されたＴＦＴを得ることが可能とな
る。
【００１０】
【発明の実施の形態】以下、図面を参照しながら、この
発明に係る薄膜トランジスタを液晶表示装置のスイッチ
ング素子に用いた実施の形態について詳細に説明する。
発明に係る薄膜トランジスタを液晶表示装置のスイッチ
ング素子に用いた実施の形態について詳細に説明する。
【００１１】図１は、液晶表示装置を構成するアレイ基
板の一部を示したもので、このアレイ基板は、絶縁基板
としてのガラス基板１０上にマトリクス状に形成された
信号線１２およびゲート線１４を備え、信号線およびゲ
ート線で囲まれた領域には画素電極１６が設けられてい
る。また、信号線１２とゲート線１４との交差部近傍に
は、スイッチング素子として機能するＴＦＴ１８が設け
られ、画素電極１６はＴＦＴ１８を介して信号線１２お
よびゲート線１４に接続されている。
板の一部を示したもので、このアレイ基板は、絶縁基板
としてのガラス基板１０上にマトリクス状に形成された
信号線１２およびゲート線１４を備え、信号線およびゲ
ート線で囲まれた領域には画素電極１６が設けられてい
る。また、信号線１２とゲート線１４との交差部近傍に
は、スイッチング素子として機能するＴＦＴ１８が設け
られ、画素電極１６はＴＦＴ１８を介して信号線１２お
よびゲート線１４に接続されている。
【００１２】図１および図２に示すように、ＴＦＴ１８
は、不純物の拡散を防止するためのアンダーコート層２
０を介してガラス基板１０表面上に設けられた半導体層
２２を備えている。半導体層２２は、多結晶シリコンに
より、ほぼ矩形状に形成されている。この半導体層２２
は、チャネル領域２２ａ、並びにチャネル領域の両側に
それぞれ位置したソース領域２２ｂおよびドレイン領域
２２ｃを有している。
は、不純物の拡散を防止するためのアンダーコート層２
０を介してガラス基板１０表面上に設けられた半導体層
２２を備えている。半導体層２２は、多結晶シリコンに
より、ほぼ矩形状に形成されている。この半導体層２２
は、チャネル領域２２ａ、並びにチャネル領域の両側に
それぞれ位置したソース領域２２ｂおよびドレイン領域
２２ｃを有している。
【００１３】半導体層２２およびガラス基板１０の表面
上にはゲート絶縁膜２３が形成され、更に、ゲート絶縁
膜２３上には、半導体層２２のチャネル領域２２ａと対
向してゲート電極２４が形成されている。また、このゲ
ート電極２４に重ねて層間絶縁膜２６が形成されてい
る。
上にはゲート絶縁膜２３が形成され、更に、ゲート絶縁
膜２３上には、半導体層２２のチャネル領域２２ａと対
向してゲート電極２４が形成されている。また、このゲ
ート電極２４に重ねて層間絶縁膜２６が形成されてい
る。
【００１４】層間絶縁膜２６上には、ソース領域２２ｂ
およびドレイン領域２２ｃにそれぞれ対向してソース電
極２８およびドレイン電極３０が形成されている。そし
て、ソース電極２８およびドレイン電極３０は、コンタ
クトホール３４、３６を介してソース領域２２ｂおよび
ドレイン領域２２ｃにそれぞれ接続されている。また、
ドレイン電極３０は、層間絶縁膜２６上に形成されたＩ
ＴＯからなる画素電極１６に接続されているとともに、
ソース電極２２およびドレイン電極２４を覆ってパシベ
ーション３２が形成されている。なお、図１において
は、図面の複雑化を避けるため、層間絶縁膜２６および
パシベーション３２を省略して示している。
およびドレイン領域２２ｃにそれぞれ対向してソース電
極２８およびドレイン電極３０が形成されている。そし
て、ソース電極２８およびドレイン電極３０は、コンタ
クトホール３４、３６を介してソース領域２２ｂおよび
ドレイン領域２２ｃにそれぞれ接続されている。また、
ドレイン電極３０は、層間絶縁膜２６上に形成されたＩ
ＴＯからなる画素電極１６に接続されているとともに、
ソース電極２２およびドレイン電極２４を覆ってパシベ
ーション３２が形成されている。なお、図１において
は、図面の複雑化を避けるため、層間絶縁膜２６および
パシベーション３２を省略して示している。
【００１５】図１および図３に示すように、ゲート電極
２４は矩形状に形成され、その面積は、半導体層２２の
チャネル領域２２ａの面積よりも小さく形成されてい
る。また、ゲート電極２４は、半導体層２２のチャネル
長Ｌ１とほぼ等しい長さを有しているとともに、チャネ
ル幅Ｌ２よりも短い幅に形成されている。そして、ゲー
ト電極２４は、その輪郭線がチャネル領域２２ａの輪郭
線の内側に含まれるように形成され、チャネル用域２２
ａの上端面角部と重ならない位置で半導体層２２と対向
配置されている。
２４は矩形状に形成され、その面積は、半導体層２２の
チャネル領域２２ａの面積よりも小さく形成されてい
る。また、ゲート電極２４は、半導体層２２のチャネル
長Ｌ１とほぼ等しい長さを有しているとともに、チャネ
ル幅Ｌ２よりも短い幅に形成されている。そして、ゲー
ト電極２４は、その輪郭線がチャネル領域２２ａの輪郭
線の内側に含まれるように形成され、チャネル用域２２
ａの上端面角部と重ならない位置で半導体層２２と対向
配置されている。
【００１６】そして、ゲート電極２４は、層間絶縁膜２
６上に形成された接続電極４０を介してゲート線１４に
接続されている。つまり、接続電極４０の一端はコンタ
クトホール４２を介してゲート電極２４に接続され、他
端は、コンタクトホール４４を介してゲート線１４に接
続されている。
６上に形成された接続電極４０を介してゲート線１４に
接続されている。つまり、接続電極４０の一端はコンタ
クトホール４２を介してゲート電極２４に接続され、他
端は、コンタクトホール４４を介してゲート線１４に接
続されている。
【００１７】上記構成を有するＴＦＴ１８は、以下の工
程により製造される。まず、ガラス基板１０上に、基板
からの不純物拡散を防ぐためにアンダーコート層２０を
形成する。アンダーコート層２０は、化学気相反応法や
スパッタリング法により形成されたＳｉＯ２を用いる。
アンダーコート層２０には、この他にもＳｉ３Ｎ４やＳ
ｉ３Ｎ４と、ＳｉＯ２との２層構造を有する薄膜を用い
てもよい。
程により製造される。まず、ガラス基板１０上に、基板
からの不純物拡散を防ぐためにアンダーコート層２０を
形成する。アンダーコート層２０は、化学気相反応法や
スパッタリング法により形成されたＳｉＯ２を用いる。
アンダーコート層２０には、この他にもＳｉ３Ｎ４やＳ
ｉ３Ｎ４と、ＳｉＯ２との２層構造を有する薄膜を用い
てもよい。
【００１８】続いて、アンダーコート層２０上に、半導
体層２２としての多結晶シリコン（ポリシリコン）を形
成する。このポリシリコン膜は、例えば、プラズマＣＶ
Ｄ法、ＬＰＣＶＤ法、スパッタリング法などの成膜方法
によりアモルファスシリコン膜を形成した後、このアモ
ルファスシリコン膜にレーザーアニールを施し、多結晶
化をすることにより形成する。
体層２２としての多結晶シリコン（ポリシリコン）を形
成する。このポリシリコン膜は、例えば、プラズマＣＶ
Ｄ法、ＬＰＣＶＤ法、スパッタリング法などの成膜方法
によりアモルファスシリコン膜を形成した後、このアモ
ルファスシリコン膜にレーザーアニールを施し、多結晶
化をすることにより形成する。
【００１９】また、他の形成方法としては、例えば、ア
モルファスシリコン（種）から固相成長により形成する
方法や、ＳｉＨ４・ＳｉＦ４・Ｈ２などを原料ガスとし
たプラズマＣＶＤ法により、直接ポリシリコン膜を形成
する方法を用いてもよい。なお、半導体層２２として
は、ポリシリコン膜の他に、アモルファスシリコン膜を
用いても良い。アモルファスシリコン膜は、例えば、プ
ラズマＣＶＤ法、ＬＰＣＶＤ法、スパッタリング法など
の成膜方法により形成する。
モルファスシリコン（種）から固相成長により形成する
方法や、ＳｉＨ４・ＳｉＦ４・Ｈ２などを原料ガスとし
たプラズマＣＶＤ法により、直接ポリシリコン膜を形成
する方法を用いてもよい。なお、半導体層２２として
は、ポリシリコン膜の他に、アモルファスシリコン膜を
用いても良い。アモルファスシリコン膜は、例えば、プ
ラズマＣＶＤ法、ＬＰＣＶＤ法、スパッタリング法など
の成膜方法により形成する。
【００２０】次に、形成されたポリシリコン膜をエッチ
ングして島状にする。エッチングは例えば、ＣＦ４・Ｏ
２ガスを用いたケミカルドライエッチング（ＣＤＥ）で
行う。エッチング条件は、をＯ２／ＣＦ４流量比：４、
エッチング圧力＝４０（Ｐａ）、マイクロ波電源パワ
ー：８００（Ｗ）、基板温度：６０（℃）とする。この
ようなエッチングにより、ガラス基板１０表面と、半導
体層２２のチャネル幅方向の側面とのなす角度は約３０
度となり、台形状のポリシリコン膜が形成される。
ングして島状にする。エッチングは例えば、ＣＦ４・Ｏ
２ガスを用いたケミカルドライエッチング（ＣＤＥ）で
行う。エッチング条件は、をＯ２／ＣＦ４流量比：４、
エッチング圧力＝４０（Ｐａ）、マイクロ波電源パワ
ー：８００（Ｗ）、基板温度：６０（℃）とする。この
ようなエッチングにより、ガラス基板１０表面と、半導
体層２２のチャネル幅方向の側面とのなす角度は約３０
度となり、台形状のポリシリコン膜が形成される。
【００２１】続いて、ゲート絶縁膜２３としてのＳｉＯ
２膜を、テトラエチルオルソシリケート（ＴＥＯＳ）・
Ｏ２を原料ガスとするプラズマＣＶＤ法により形成す
る。ゲート絶縁膜２３の形成方法としては、その他、常
圧ＣＶＤ法、ＬＰＣＶＤ法、ＥＣＲプラズマＣＶＤ法、
リモートプラズマＣＶＤ法等の他のＣＶＤ法や、スパッ
タリング法などを用いても良い。原料ガスとしてもＴＥ
ＯＳ−Ｏ２ガス以外に、ＳｉＨ４・Ｏ２を用いてもよ
い。
２膜を、テトラエチルオルソシリケート（ＴＥＯＳ）・
Ｏ２を原料ガスとするプラズマＣＶＤ法により形成す
る。ゲート絶縁膜２３の形成方法としては、その他、常
圧ＣＶＤ法、ＬＰＣＶＤ法、ＥＣＲプラズマＣＶＤ法、
リモートプラズマＣＶＤ法等の他のＣＶＤ法や、スパッ
タリング法などを用いても良い。原料ガスとしてもＴＥ
ＯＳ−Ｏ２ガス以外に、ＳｉＨ４・Ｏ２を用いてもよ
い。
【００２２】ゲート絶緑膜２３を形成した後に、ゲート
絶縁膜の膜質をさらに向上させることを目的として、例
えば、窒素雰囲気中で、６００℃、５時間の条件でアニ
ールしても良い。
絶縁膜の膜質をさらに向上させることを目的として、例
えば、窒素雰囲気中で、６００℃、５時間の条件でアニ
ールしても良い。
【００２３】続いて、ゲート絶縁膜２２上に、ゲート電
極２４およびゲート線１４を形成するための電極形成層
を成膜する。電極形成層としては、モリブデン−タング
ステン合金（Ｍｏ−Ｗ）やアルミニウム（ＡＩ）など低
抵抗金属や、不純物が導入された多結晶シリコンなどを
用いる。
極２４およびゲート線１４を形成するための電極形成層
を成膜する。電極形成層としては、モリブデン−タング
ステン合金（Ｍｏ−Ｗ）やアルミニウム（ＡＩ）など低
抵抗金属や、不純物が導入された多結晶シリコンなどを
用いる。
【００２４】次に、図４に示すように、上記電極形成層
をパターニングしてゲート線１４およびゲート電極２４
ａを形成する。この時、ゲート電極２４ａは、チャネル
長さＬ１方向の長さはチャネル長Ｌ１の設計値通りに、
また、チャネル幅Ｌ２方向の幅は半導体層２２の周縁角
部を覆うように形成する。これは次工程で行なう不純物
注入の際、ゲート電極２４ａをマスクとして使用するこ
とにより、半導体層２２のチャネル幅方向端部に不純物
が注入されないようにするためである。
をパターニングしてゲート線１４およびゲート電極２４
ａを形成する。この時、ゲート電極２４ａは、チャネル
長さＬ１方向の長さはチャネル長Ｌ１の設計値通りに、
また、チャネル幅Ｌ２方向の幅は半導体層２２の周縁角
部を覆うように形成する。これは次工程で行なう不純物
注入の際、ゲート電極２４ａをマスクとして使用するこ
とにより、半導体層２２のチャネル幅方向端部に不純物
が注入されないようにするためである。
【００２５】続いて、このゲート電極２４ａをマスクと
して用い、半導体層２２にｎ型不純物であるリン（Ｐ）
を、例えば、５Ｅ１６ｃｍ−２の条件でイオン注入する
ことにより、ソース領域２２ｂおよびドレイン領域２２
ｃを形成する。その後、レーザーアニールや熱アニール
等のアニールにより、上記イオン注入により導入された
リンを活性化する。なお、ｐ型チャンネルＴＦＴを製造
する場合には、ボロン（Ｂ）等のｐ型不純物をイオン注
入する。
して用い、半導体層２２にｎ型不純物であるリン（Ｐ）
を、例えば、５Ｅ１６ｃｍ−２の条件でイオン注入する
ことにより、ソース領域２２ｂおよびドレイン領域２２
ｃを形成する。その後、レーザーアニールや熱アニール
等のアニールにより、上記イオン注入により導入された
リンを活性化する。なお、ｐ型チャンネルＴＦＴを製造
する場合には、ボロン（Ｂ）等のｐ型不純物をイオン注
入する。
【００２６】次に、図１に示すように、ゲート電極２４
ａを半導体層２２の上端部の面積より小さくなるよう
に、かつ、チャネル幅Ｌ２よりも短くなるようにパタ−
ニングし、ゲート線１４から分離し半導体層２２上にの
みに位置したゲート電極２４を形成する。
ａを半導体層２２の上端部の面積より小さくなるよう
に、かつ、チャネル幅Ｌ２よりも短くなるようにパタ−
ニングし、ゲート線１４から分離し半導体層２２上にの
みに位置したゲート電極２４を形成する。
【００２７】その後、層間絶縁膜２６を全面に形成し、
この層間絶縁膜２６に、ソース領域２２ｂ、ドレイン領
域２２ｃにそれぞれ連続したコンタクトホール３４、３
６、およびゲート電極２４およびゲート線１４にそれぞ
れ連続したコンタクトホール４２、４４を形成する。
この層間絶縁膜２６に、ソース領域２２ｂ、ドレイン領
域２２ｃにそれぞれ連続したコンタクトホール３４、３
６、およびゲート電極２４およびゲート線１４にそれぞ
れ連続したコンタクトホール４２、４４を形成する。
【００２８】そして、層間絶縁膜２６上にＡｌ等の金属
膜を形成した後、この金属膜をパターニングすることに
より、信号線１２、ソース電極２８、ドレイン電極３
０、および接続電極４０をそれぞれ形成する。その後、
パシベーション３２を形成することにより、ＴＦＴ１８
が完成する。
膜を形成した後、この金属膜をパターニングすることに
より、信号線１２、ソース電極２８、ドレイン電極３
０、および接続電極４０をそれぞれ形成する。その後、
パシベーション３２を形成することにより、ＴＦＴ１８
が完成する。
【００２９】本発明者は、上記のように構成された本実
施の形態に係るＴＦＴ１８と、従来型のｎチャネルＴＦ
Ｔ（チャネル幅＝９ミクロン、チャネル長＝４．５ミク
ロン）とを作製し、ＴＦＴ特性のゲート耐圧および閾値
電圧との関係を調べた。その結果を以下の表１に示す。
施の形態に係るＴＦＴ１８と、従来型のｎチャネルＴＦ
Ｔ（チャネル幅＝９ミクロン、チャネル長＝４．５ミク
ロン）とを作製し、ＴＦＴ特性のゲート耐圧および閾値
電圧との関係を調べた。その結果を以下の表１に示す。
【００３０】
【表１】
【００３１】上記表１から分かるように、半導体層上に
ゲート絶縁膜を介して形成するゲート電極の面積が半導
体層の面積よりも小さく、かつ、ゲート電極がチャネル
幅よりも短い構造とすることで、従来のＴＦＴに比較し
てゲート耐圧の向上を図り、かつ、閾値電圧の低下を抑
制し、本来の値にすることが出来た。
ゲート絶縁膜を介して形成するゲート電極の面積が半導
体層の面積よりも小さく、かつ、ゲート電極がチャネル
幅よりも短い構造とすることで、従来のＴＦＴに比較し
てゲート耐圧の向上を図り、かつ、閾値電圧の低下を抑
制し、本来の値にすることが出来た。
【００３２】以上のように構成された本実施の形態に係
るＴＦＴによれば、半導体層上にゲート絶縁膜を介して
形成されたゲート電極は、その輪郭線が上記チャネル領
域の上面の輪郭線の内側に含まれれるよう形成され、つ
まり、その面積がチャネル領域の面積よりも小さく形成
され、かつ、チャネル領域周縁角部と重ならない位置に
設けられていることから、ゲート電圧掃引の際、半導体
層上端部で起こる電界集中によるゲート絶緑膜耐圧の低
下、および閾値電圧の低下を抑制することができる。こ
れにより、電気的特性および信頼性に優れた薄膜卜ラン
ジスタを提供することができる。
るＴＦＴによれば、半導体層上にゲート絶縁膜を介して
形成されたゲート電極は、その輪郭線が上記チャネル領
域の上面の輪郭線の内側に含まれれるよう形成され、つ
まり、その面積がチャネル領域の面積よりも小さく形成
され、かつ、チャネル領域周縁角部と重ならない位置に
設けられていることから、ゲート電圧掃引の際、半導体
層上端部で起こる電界集中によるゲート絶緑膜耐圧の低
下、および閾値電圧の低下を抑制することができる。こ
れにより、電気的特性および信頼性に優れた薄膜卜ラン
ジスタを提供することができる。
【００３３】
【発明の効果】以上詳述したように、この発明によれ
ば、多結晶シリコンを半導体層とするコプラナー型の薄
膜トランジスタにおいて、半導体層上にゲート絶縁膜を
介して形成されたゲート電極は、その輪郭線が上記チャ
ネル領域の上面の輪郭線の内側に含まれれるよう形成さ
れ、動作の際に半導体層上端部での電界集中の発生を抑
制することができる。これによって、ゲート絶縁膜破壊
および閾値電圧の低下を防止し、ゲート絶緑膜破壊耐性
に優れ、かつ閾値電圧がよく制御された薄膜トランジス
タを提供することができる。
ば、多結晶シリコンを半導体層とするコプラナー型の薄
膜トランジスタにおいて、半導体層上にゲート絶縁膜を
介して形成されたゲート電極は、その輪郭線が上記チャ
ネル領域の上面の輪郭線の内側に含まれれるよう形成さ
れ、動作の際に半導体層上端部での電界集中の発生を抑
制することができる。これによって、ゲート絶縁膜破壊
および閾値電圧の低下を防止し、ゲート絶緑膜破壊耐性
に優れ、かつ閾値電圧がよく制御された薄膜トランジス
タを提供することができる。
【図１】この発明の実施の形態に係る薄膜トランジスタ
の平面図。
の平面図。
【図２】図１の線Ａ−Ａに沿った断面図。
【図３】図１の線Ｂ−Ｂに沿った断面図。
【図４】製造工程中における上記薄膜トランジスタの平
面図。
面図。
１０…ガラス基板 １２…信号線 １４…ゲート線 １６…画素電極 １８…ＴＦＴ ２２…半導体層 ２２ａ…チャネル領域 ２２ｂ…ソース領域 ２２ｃ…ドレイン領域 ２３…ゲート絶縁膜 ２４…ゲート電極 ２６…層間絶縁膜 ２８…ソース電極 ３０…ドレイン電極 ４０…接続電極
Claims (4)
- 【請求項１】絶縁基板上に設けられているとともに、チ
ャネル領域と、チャネル領域の両側にそれぞれ位置した
ソース領域およびドレイン領域とを有する半導体層と、 上記半導体層上に形成されたゲート絶縁膜と、 上記チャネル領域に対向してゲート絶縁膜上に形成され
たゲート電極と、を備え、 上記ゲート電極は、その輪郭線が上記チャネル領域の上
面の輪郭線の内側に含まれれるよう形成され、 上記ゲート電極は、層間絶縁膜を介してゲート電極上に
形成された接続電極によりゲート線に接続されているこ
とを特徴とする薄膜トランジスタ。 - 【請求項２】上記ゲート電極は、上記チャネル領域のチ
ャネル長とほぼ等しい長さと、上記チャネル領域のチャ
ネル幅よりも短い幅と、を有していることを特徴とする
請求項１に記載の薄膜トランジスタ。 - 【請求項３】上記層間絶縁層上に形成されているととも
に上記ソース領域およびドレイン領域にそれぞれ接続さ
れたソース電極およびドレイン電極と、を備え、 上記接続電極は、上記ソース電極およびドレイン電極と
同一の電極形成層によって形成されていることを特徴と
する請求項１又は２に記載の薄膜トランジスタ。 - 【請求項４】上記ゲート電極は、上記ゲート線と同一の
形成層によって形成されていることを特徴とする請求項
１ないし３のいずれ１項に記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25882297A JPH1197699A (ja) | 1997-09-24 | 1997-09-24 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25882297A JPH1197699A (ja) | 1997-09-24 | 1997-09-24 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197699A true JPH1197699A (ja) | 1999-04-09 |
Family
ID=17325530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25882297A Pending JPH1197699A (ja) | 1997-09-24 | 1997-09-24 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197699A (ja) |
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-
1997
- 1997-09-24 JP JP25882297A patent/JPH1197699A/ja active Pending
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