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KR0177535B1 - 전기광학소자의 제조방법 - Google Patents

전기광학소자의 제조방법 Download PDF

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Publication number
KR0177535B1
KR0177535B1 KR1019950014570A KR19950014570A KR0177535B1 KR 0177535 B1 KR0177535 B1 KR 0177535B1 KR 1019950014570 A KR1019950014570 A KR 1019950014570A KR 19950014570 A KR19950014570 A KR 19950014570A KR 0177535 B1 KR0177535 B1 KR 0177535B1
Authority
KR
South Korea
Prior art keywords
film
substrate
forming
electrode
gate
Prior art date
Application number
KR1019950014570A
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English (en)
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KR960002903A (ko
Inventor
겐 가와하따
아끼라 나까노
히로유끼 헤비구찌
겐지 야마모또
지사또 이와사끼
히로후미 후꾸이
Original Assignee
아베 아끼라
가부시키가이샤 프론테크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=26459927&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR0177535(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 아베 아끼라, 가부시키가이샤 프론테크 filed Critical 아베 아끼라
Publication of KR960002903A publication Critical patent/KR960002903A/ko
Application granted granted Critical
Publication of KR0177535B1 publication Critical patent/KR0177535B1/ko

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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
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  • Chemical & Material Sciences (AREA)
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  • General Physics & Mathematics (AREA)
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Abstract

본 발명은 종래보다 포토리소 공정을 적게하여 제품수율의 향상을 이룰 수 있고, 제조비용을 저감할 수 있도록 한 전기광학소자의 제조방법의 제공을 목적으로 한다.
본 발명은 기판상에 화소전극을 형성시키는 제1포토리소 공정과, 게이트전극과 게이트배선을 형성시키는 제2 포토리소 공정과, 그들의 위에 형성된 제1절연막에 콘택트홀을 형성시키는 제3 포토리소 공정과, 게이트 전극상에 드레인전극과 소오스전극을 형성시킴과 동시에 채널부를 형성시키는 제4 포토리소 공정과, 그 위에 형성된 패시베이션막에 콘택트홀을 형성시킴과 동시에 패시베이션막을 마스크로써 소오스전극과 드레인전극 및 소오스배선밑의 반도체능동막을 가공하여 다른 부분과 분리하는 제5 포토리소 공정을 가지는 것이다.

Description

전기광학소자의 제조방법
제1도 내지 제168도는 본 발명의 실시예를 설명하기 위한 도면으로서,
제1도는 제1실시예에 있어서 기판상에 투명도전막을 형성한 상태를 나타내는 단면도.
제2도는 제1실시예에 있어서 투명화소전극을 형성한 상태를 나타내는 단면도.
제3도는 제1실시예에 있어서 기판표면에 제1 금속막을 형성한 상태를 나타내는 단면도.
제4도는 제1실시예에 있어서 제2 포토리소 공정을 실시한 후의 상태를 나타내는 단면도.
제5도는 제1실시예에 있어서 기판표면에 제1 절인막과 반도체능동막과 오믹콘택트막을 형성한 상태를 나타내는 단면도.
제6도는 제1실시예에 있어서 제3 포토리소 공정을 실시한 후의 상태를 나타내는 단면도.
제7도는 제1실시예에 있어서 기판표면에 제2 금속막을 형성한 상태를 나타내는 단면도.
제8도는 제1실시예에 있어서 제4 포토리소 공정을 실시한 후의 상태를 나타내는 단면도.
제9도는 제1실시예에 있어서 기판표면에 패시베이션막을 형성한 상태를 나타내는 단면도.
제10도는 제1실시예에 있어서 제5 포토리소 공정을 실시한 후의 상태를 나타내는 단면도.
제11도는 제2실시예에 있어서 기판표면에 제1 금속막을 형성한 상태를 나타내는 단면도.
제12도는 제2실시예에 있어서 기판상에 제1 포토리소 공정에 의하여 게이트전극과 게이트배선을 형성한 상태를 나타내는 단면도.
제13도는 제2실시예에 있어서 기판표면에 제1 절연막과 반도체능동막과 오믹콘택트막을 형성한 상태를 나타내는 단면도.
제14도는 제2실시예에 있어서 제2 포토리소 공정에 의하여 반도체부를 형성한 상태를 나타내는 단면도.
제15도는 제2실시예에 있어서 제3 포토리소 공정에 의하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제16도는 제2실시예에 있어서 기판표면에 제2 금속막을 형성한 상태를 나타내는 단면도.
제17도는 제2실시예에 있어서 제4 포토리소 공정에 의하여 소오스전극, 드레인전극, 소오스배선 및 투명화소전극을 형성시키고 또 채널부를 형성한 상태를 나타내는 단면도.
제18도는 제2실시예에 있어서 기판표면에 패시베이션막을 형성한 상태를 나타내는 단면도.
제19도는 제2실시예에 있어서 제5포토리소 공정을 실시한 후의 상태를 나타내는 단면도.
제20도는 제3실시예에 있어서 기판표면에 제2 금속막을 형성한 상태를 나타내는 단면도.
제21도는 제3실시예에 있어서 기판상에 제1 포토리소 공정에 의하여 게이트전극과 게이트배선을 형성한 상태를 나타내는 단면도.
제22도는 제3실시예에 있어서 기판표면애 제1 절연막과 반도체능동막과 오믹콘택트막과 금속막을 형성한 상태를 나타내는 단면도.
제23도는 제3실시예에 있어서 제2 포토리소 공정에 의하여 반도체부를 형성한 상태를 나타내는 단면도.
제24도는 제3실시예에 있어서 제3 포토리소 공정에 의하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제25도는 제3실시예에 있어서 기판상에 투명전극막을 형성한 상태를 나타내는 단면도.
제26도는 제3실시예에 있어서 제4 포토리소 공정에 의하여 소오스전극, 드레인전극, 소오스배선 및 투명화소전극을 형성시키고, 또 채널부를 형성한 상태를 나타내는 단면도.
제27도는 제3실시예에 있어서 기판표면에 패시베이션막을 형성한 상태를 나타내는 단면도.
제28도는 제3실시예에 있어서 제5 포토리소 공정을 실시한 후의 상태를 나타내는 단면도.
제29도는 제4실시예에 있어서 기판표면에 투명도전막과 제1 금속막을 형성한 상태를 나타내는 단면도.
제30도는 제4실시예에 있어서 기판상에 제1 포토리소 공정에 의하여 게이트전극과 게이트배선과 투명화소전극을 형성한 상태를 나타내는 단면도.
제31도는 제4실시예에 있어서 기판표면에 제1 절연막과 반도체능동막과 오믹콘택트막을 형성한 상태를 나타내는 단면도.
제32도는 제4실시예에 있어서 제2 포토리소 공정에 의하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제33도는 제4실시예에 있어서 기판표면에 제2 금속막을 형성한 상태를 나타내는 단면도.
제34도는 제4실시예에 있어서 제3 포토리소 공정에 의하여 소오스전극, 드레인전극, 소오스배선 및 채널부를 형성한 상태를 나타내는 단면도.
제35도는 제4실시예에 있어서 기판표면에 패시베이션막을 형성한 상태를 나타내는 단면도.
제36도는 제4실시예에 있어서 제4 포토리소 공정을 실시한 후의 상태를 나타내는 단면도.
제37도는 제5실시예에 있어서 기판표면에 투명도전막과 제1 금속막을 형성한 상태를 나타내는 단면도.
제38도는 제5실시예에 있어서 기판상에 제1 포토리소 공정에 의하여 게이트전극과, 소오스전극배선과 투명화소전극을 형성한 상태를 나타내는 단면도.
제39도는 제5실시예에 있어서 기판표면에 제1 절연막과 반도체능동막과 오믹콘택트막을 형성한 상태를 나타내는 단면도.
제40도는 제5실시예에 있어서 제2 포토리소 공정에 의하여 반도체부를 형성한 상태를 나타내는 단면도.
제41도는 제5실시예에 있어서 제3 포토리소 공정에 의하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제42도는 제5실시예에 있어서 기판표면에 제2 금속막을 형성한 상태를 나타내는 단면도.
제43도는 제5실시예에 있어서 제4 포토리소 공정에 의하여 소오스전극, 드레인전극, 소오스배선 및 채널부를 형성한 상태를 나타내는 단면도.
제44도는 제5실시예에 있어서 기판표면에 패시베이션막을 형성한 상태를 나타내는 단면도.
제45도는 제5실시예에 있어서 제5 포토리소 공정을 실시한 후의 상태를 나타내는 단면도.
제46도는 제6실시예에 있어서 기판표면에 제1 금속막을 형성한 상태를 나타내는 단면도.
제47도는 제6실시예에 있어서 기판상의 제1 포토리소 공정에 의하여 게이트전극과 게이트배선을 형성한 상태를 나타내는 단면도.
제48도는 제6실시예에 있어서 기판표면에 제1 절연막을 형성한 상태를 나타내는 단면도.
제49도는 제6실시예에 있어서 제2 포토리소 공정에 의하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제50도는 제6실시예에 있어서 기판표면에 투명도전막과 제2 금속막과 오믹콘택트막을 형성한 상태를 나타내는 단면도.
제51도는 제6실시예에 있어서 제2 포토리소 공정에 의하여 소오스전극과 드레인전극과 반도체부와 투명화소전극을 형성한 상태를 나타내는 단면도.
제52도는 제6실시예에 있어서 기판표면에 패시베이션막을 형성한 상태를 나타내는 단면도.
제53도는 제6실시예에 있어서 제4 포토리소 공정을 실시한 후의 상태를 나타내는 단면도.
제54도는 제7실시예에 있어서 기판표면에 제1 금속막을 형성한 상태를 나타내는 단면도.
제55도는 제7실시예에 있어서 기판상에 제1 포토리소 공정에 의하여 게이트전극과 게이트배선을 형성한 상태를 나타내는 단면도.
제56도는 제7실시예에 있어서 기판표면에 제1 절연막과 반도체능동막과 오믹콘택트막을 형성한 상태를 나타내는 단면도.
제57도는 제7실시예에 있어서 제2 포토리소 공정에 의하여 반도체부를 형성한 상태를 나타내는 단면도.
제58도는 제7실시예에 있어서 기판표면에 제2 금속막을 형성한 상태를 나타내는 단면도.
제59도는 제7실시예에 있어서 제3 포토리소 공정에 의하여 소오스전극, 드레인전극, 소오스배선 및 채널부를 형성한 상태를 나타내는 단면도.
제60도는 제7실시예에 있어서 기판표면에 패시베이션막을 형성한 상태를 나타내는 단면도.
제61도는 제7실시예에 있어서 제4 포토리소 공정에 의하여 패시베이션막에 콘덕트홀을 형성한 상태를 나타내는 단면도.
제62도는 제7실시예에 있어서 패이베이션막상에 투명도전막을 형성한 상태를 나타내는 단면도.
제63도는 제7실시예에 있어서 제5 포토리소 공정에 의하여 패시베이션막을 패터닝하여 투명화소전극을 형성한 상태를 나타내는 단면도.
제64도는 제8실시예에 있어서 기판표면에 제1 금속막을 형성한 상태를 나타내는 단면도.
제65도는 제8실시예에 있어서 기판상에 제1 포토리소 공정에 의하여 게이트전극과 게이트배선을 형성한 상태를 나타내는 단면도.
제66도는 제8실시예에 있어서 기판표면에 제1 절연막을 형성한 상태를 나타내는 단면도.
제67도는 제8실시예에 있어서 제2 포토리소 공정에 의하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제68도는 제8실시예에 있어서 기판표면에 제2 금속막과 오믹콘택트막을 형성한 상태를 나타내는 단면도.
제69도는 제8실시예에 있어서 제2 포토리소 공정에 의하여 소오스전극과 드레인전극과 반도체부와 채널부를 형성한 상태를 나타내는 단면도.
제70도는 제8실시예에 있어서 기판표면에 패시베이션막을 형성한 상태를 나타내는 단면도.
제71도는 제8실시예에 있어서 제4 포토리소 공정을 실시한 후의 상태를 나타내는 단면도.
제72도는 제8실시예에 있어서 패시베이션막상에 투명전도막을 형성한 상태를 나타내는 단면도.
제73도는 제8실시예에 있어서 제5 포토리소 공정에 의하여 패시배이션막을 패터닝하여 투명화소전극을 형성한 상태를 나타내는 단면도.
제74도는 제9실시예에 있어서 기판표면에 제1 금속막을 형성한 상태를 나타내는 단면도.
제75도는 제9실시예에 있어서 기판상에 제1 포토리소 공정에 의하여 게이트전극과 게이트배선을 형성한 상태를 나타내는 단면도.
제76도는 제9실시예에 있어서 기판표면에 제1 절연막을 형성한 상태를 나타내는 단면도.
제77도는 제9실시예에 있어서 제2 포토리소 공정에 의하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제78도는 제9실시예에 있어서 기판표면에 투명도전막을 형성한 상태를 나타내는 단면도.
제79도는 제9실시예에 있어서 제2 포토리소 공정에 의하여 소오스전극과 드레인전극과 투명화소전극을 형성한 상태를 나타내는 단면도.
제80도는 제9실시예에 있어서 기판표면에 낮은 저항화 금속막과 오믹콘택트막을 형성한 상태를 나타내는 단면도.
제81도는 제9실시예에 있어서 제4 포토리소 공정을 실시한 후의 상태를 나타내는 단면도.
제82도는 제9실시예에 있어서 기판상에 패시베이션막을 성형한 상태를 나타내는 단면도.
제83도는 제9실시예에 있어서 제5 포토리소 공정에 의하여 패시베이션막을 패터닝하여 투명화소전극의 윗쪽을 투광성으로 한 상태를 나타내는 단면도.
제84도는 제10실시예에 있어서 기판표면에 차광성박막을 형성한 상태를 나타내는 단면도.
제85도는 제10실시예에 있어서 제1 포토리소 공정에 의하여 차광성박막을 에칭하여 차광막을 형성한 상태를 나타내는 단면도.
제86도는 제10실시예에 있어서 기판상에 제1 절연막과 반도체능동막을 적층한 상태를 나타내는 단면도.
제87도는 제10실시예에 있어서 제2 포토리소 공정에 의하여 반도체능동막을 에칭하여 반도체부를 형성한 상태를 나타내는 단면도.
제88도는 제10실시예에 있어서 기판상에 제2 절연막과 제1 금속막을 적층한 상태를 나타내는 단면도.
제89도는 제10실시예에 있어서 제3 포토리소 공정에 의하여 제1 금속막과 에칭하여 게이트전극과 그 배선을 형성한 상태를 나타내는 단면도.
제90도는 제10실시예에 있어서 기판상에 제3 절연막을 형성한 상태를 나타내는 단면도.
제91도는 제10실시예에 있어서 제4 포토리소 공정에 의하여 적층막에 콘택트홀을 형성한 상태를 나타내는 단면도.
제92도는 제10실시예에 있어서 기판상과 콘택트홀에 투명도전막을 형성한 상태를 나타내는 단면도.
제93도는 제10실시예에 있어서 제5 포토리소 공정에 의하여 투명도전막을 에칭하여 소오스전극과 그 배선과 드레인전극과 화소전극을 형성한 상태를 나타내는 단면도.
제94도는 제11실시예에 있어서 기판표면에 차광성박막을 형성한 상태를 나타내는 단면도.
제95도는 제11실시예에 있어서 제1 포토리소 공정에 의하여 차광성박막을 에칭하여 차광막을 형성한 상태를 나타내는 단면도.
제96도는 제11실시예에 있어서 기판상에 제1 절연막과 반도체능동막 및 오믹콘택트막을 적층한 상태를 나타내는 단면도.
제97도는 제11실시예에 있어서 제2 포토리소 공정에 의하여 오믹콘택트막과 반도체능동막을 에칭하여 반도체부를 형성한 상태를 나타내는 단면도.
제98도는 제11실시예에 있어서 기판상에 제1 금속막을 적층한 상태를 나타내는 단면도.
제99도는 제11실시예에 있어서 제3 포토리소 공정에 의하여 제1 금속막을 에칭하여 소오스전극 및 드레인전극과 그들의 배선을 형성한 상태를 나타내는 단면도.
제100도는 제11실시예에 있어서 기판상에 제2 절연막을 형성한 상태를 나타내는 단면도.
제101도는 제11실시예에 있어서 제4 포토리소 공정에 의하여 적층막에 콘택트홀을 형성한 상태를 나타내는 단면도.
제102도는 제11실시예에 있어서 기판상과 콘택트홀에 투명도전막을 형성한 상태를 나타내는 단면도.
제103도는 제11도에 있어서 제5 포토리소 공정에 의하여 투명도전막을 에칭하여 게이트전극과 그 배선 및 화소전극을 형성한 상태를 나타내는 단면도.
제104도는 제12실시예에 있어서 기판표면에 차광성박막을 형성한 상태를 나타내는 단면도.
제105도는 제12실시예에 있어서 제1 포토리소 공정에 의하여 차광성박막을 에칭하여 차광막을 형성한 상태를 나타내는 단면도.
제106도는 제12실시예에 있어서 기판상에 제1 절연막과 반도체능동막 및 오믹콘택트막을 적층한 상태를 나타내는 단면도.
제107도는 제12실시예에 있어서 제2 포토리소 공정에 의하여 오믹콘택트막과 반도체능동막을 에칭하여 반도체부를 형성한 상태를 나타내는 단면도.
제108도는 제12실시예에 있어서 상기 처리가 끝난 기판상에 투명도전막을 적층한 상태를 나타내는 단면도.
제109도는 제12실시예에 있어서 제3 포토리소 공정에 의하여 투명도전막을 에칭하여 소오스전극 및 드레인전극과 그들의 배선을 형성한 상태를 나타내는 단면도.
제110도는 제12실시예에 있어서 기판상에 제2 절연막을 형성한 상태를 나타내는 단면도.
제111도는 제12실시예에 있어서 제4 포토리소 공정에 의하여 적층막에 콘택트홀을 형성한 상태를 나타내는 단면도.
제112도는 제12실시예에 있어서 기판상면과 콘택트홀에 금속막을 형성한 상태를 나타내는 단면도.
제113도는 제12실시예에 있어서 제5 포토리소 공정에 의하여 금속막을 에칭하여 게이트전극과 그 배선을 형성한 상태를 나타내는 단면도.
제114도는 제13실시예에 있어서 기판표면에 차광성박막을 형성한 상태를 나타내는 단면도.
제115도는 제13실시예에 있어서 제1 포토리소 공정에 의하여 차광성박막을 에칭하여 차광막을 형성한 상태를 나타내는 단면도.
제116도는 제13실시예에 있어서 기판상에 제1 절연막과 제1 금속막과 오믹콘택트막을 적층한 상태를 나나태는 단면도.
제117도는 제13실시예에 있어서 제2 포토리소 공정에 의하여 오믹콘택트막과 제1 절연막을 에칭하여 반도체부를 형성한 상태를 나타내는 단면도.
제118도는 제13도에 있어서 상기 처리가 끝난 기판상에 반도체능동막과 제2 절연막을 적층한 상태를 나타내는 단면도.
제119도는 제13실시예에 있어서 제3 포토리소 공정에 의하여 제2 절연막과 반도체능동막 및 오믹콘택트막을 에칭하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제120도 제13실시예에 있어서 상기 처리가 끝난 기판상에 투명도전막을 형성한 상태를 나타내는 단면도.
제121도는 제13실시예에 있어서 제4 포토리소 공정에 의하여 투명도전막을 에칭하여 게이트전극과 게이트배선 및 화소전극을 형성한 상태를 나타내는 단면도.
제122도는 제14실시예에 있어서 기판표면에 차광성박막을 형성한 상태를 나타내는 단면도.
제123도는 제14실시예에 있어서 제1 포토리소 공정에 의하여 차광성박막을 에칭하여 차광막을 형성한 상태를 나타내는 단면도.
제124도는 제14실시예에 있어서 기판상에 제1 절연막과 투명도전막 및 오믹콘택트막을 적층항 상태를 나타내는 단면도.
제125도는 제14실시예에 있어서 제2 포토리소 공정에 의하여 오믹콘택트막과 투명도전막을 애칭하여 반도체채널부를 형성한 상태를 나타내는 단면도.
제126도는 제14실시예에 있어서 상기 처리가 끝난 기판상에 반도체능동막과 제2 절연막을 적층한 상태로 나타내는 단면도.
제127도는 제14실시예에 있어서 제3 포토리소 공정에 의하여 제2 절연막과 반도체능동막 및 오믹콘택트막을 에칭하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제128도는 제14실시예에 있어서 상기 처리가 끝난 기판상에 금속막을 형성한 상태를 나타내는 단면도.
제129도는 제14실시예에 있어서 제4 포토리소 공정에 의하여 금속막을 에칭하여 게이트전극과 게이트배선을 형성한 상태를 나타내는 단면도.
제130도는 제15실시예에 있어서 기판표면에 차광성박막을 형성한 상태를 나타내는 단면도.
제131도는 제15실시예에 있어서 제1 포토리소 공정에 의하여 차광성박막을에칭하여 차광막을 형성한 상태를 나타내는 단면도.
제132도는 제15실시예에 있어서 기판상에 제1 절연막과 투명도전막을 적층한 상태를 나타내는 단면도.
제133도는 제15실시예에 있어서 제2 포토리소 공정에 의하여 투명도전막을 에칭하여 화소전극을 형성한 상태를 나타내는 단면도.
제134도는 제15실시예에 있어서 상기 처리가 끝난 기판상에 오믹콘택트막과 제1 금속막을 적층한 상태를 나타내는 단면도.
제135도는 제15실시예에 있어서 제3 포토리소 공정에 의하여 오믹콘택트막과 제1 금속막을 에칭하여 반도체채널부와 소오스전극과 드레인전극과 그들의 배선을 형성한 상태를 나타내는 단면도.
제136도는 제15실시예에 있어서 상기 처리가 끝난 기판상에 반도체능동막과 제2 절연막을 적층한 상태를 나타내는 단면도.
제137도는 제15실시예에 있어서 제4 포토리소 긍정에 의하여 제2 절연막과 반도체능동막과 오믹콘택트막을 에칭하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제138도는 제15실시예에 있어서 상기 처리가 끝난 기판상에 금속막을 형성한 상태를 나타내는 단면도.
제139도는 제15실시예에 있어서 제4 포토리소 공정에 의하여 금속막을 에칭하여 게이트전극과 게이트배선을 형성한 상태를 나타내는 단면도.
제140도는 제16실시예에 있어서 기판표면에 차광성박막을 형성한 상태를 나타내는 단면도.
제141도는 제16실시예에 있어서 제1 포토리소 공정에 의하여 차광성박막을 에칭하여 차광막을 형성한 상태를 나타내는 단면도.
제142도는 제16실시예에 있어서 기판상에 제1 절연막과 제1 금속막과 오믹콘택트막을 적층한 상태를 나타내는 단면도.
제143도는 제16실시예에 있어서 제2 포토리소 공정에 의하여 오믹콘택트막과 제1 절연막과 에칭하여 반도체채널부를 형성한 상태를 나타내는 단면도.
제144도는 제16실시예에 있어서 상기 처리가 끝난 기판상에 반도체능동막을 적층한 상태를 나타내는 단면도.
제145도는 제16실시예에 있어서 제3 포토리소 공정에 의하여 반도체능동막을 오믹콘택트막을에칭하여 반도체부를 분리한 상태를 나타내는 단면도.
제146도는 제16실시예에 있어서 상기 처리가 끝난 기판상에 제2 절연막을 적층한 상태를 나타내는 단면도.
제147도는 제16실시예에 있어서 제4 포토리소 공정에 의하여 제2 절연막을 에칭하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제148도는 제16실시예에 있어서 상기 처리가 끝난 기판상에 투명도전막을 형성한 상태를 나타내는 단면도.
제149도는 제16실시예에 있어서 제5 포토리소 공정에 의하여 투명도전막을 에칭하여 게이트전극과 게이트배선과 화소전극을 형성한 상태를 나타내는 단면도.
제150도는 제17도에 있어서 기관표면에 차광성박막을 형성한 상태를 나타내는 단면도.
제151도는 제17도에 있어서 제1 포토리소 공정에 의하여 차광성박막을 에칭하여 차광막을 형성한 상태를 나타내는 단면도.
제152도는 제17실시예에 있어서 기판상에 제1 절연막과 투명도전막 및 오믹콘택트막을 적층한 상태를 나타내는 단면도.
제153도는 제17도에 있어서 제2 포토리소 공정에 의하여 오믹콘택트막과 투명도전막을 에칭하여 반도체채널부와 소오스전극 및 드레인전극과 그들의 배선을 형성한 상태를 나타내는 단면도.
제154도는 제17실시예에 있어서 상기 처리가 끝난 기판상에 패시베이션막을 적층한 상태를 나타내는 단면도.
제155도는 제17실시예에 있어서 제3 포토리소 공정에 의하여 제2 절연막과 반도체능동막 및 오믹콘택트막을 에칭하여 콘택트홀을 형성한 상태를 나타내는 단면도.
제156도는 제17실시예에 있어서 상기 처리가 끝난 기판상에 금속막을 형성한 상태를 나타내는 단면도.
제157도는 제17실시예에 있어서 제4 포토리소 공정에 의하여 금속막을 에칭하여 게이트전극과 게이트배선을 형성시키고, 반도체부의 다른 부분으로부터 분리한 상태를 나타내는 단면도.
제158도는 제18실시예에 있어서 기판표면에 제1 금속막을 형성한 상태를 나타내는 단면도.
제159도는 제18실시예에 있어서 기판상에 제1 포토리소 공정에 의하여 게이트전극과 게이트배선을 형성한 상태를 나타내는 단면도.
제160도는 제18실시예에 있어서 기판표면에 제1 절연막과 반도체능동막 및 오믹콘택트막을 형성한 상태를 나타내는 단면도.
제161도는 제18실시예에 있어서 제2 포토리소 공정에 의하여 반도체부를 형성한 상태를 나타내는 단면도.
제162도는 제18실시예에 있어서 기관표면에 제2 금속막을 형성한 상태를 나타내는 단면도.
제163도는 제18실시예에 있어서 제3 포토리소 공정에 의하여 소오스전극, 드레인전극, 소오스배선 및 채널부를 형성한 상태를 나타내는 단면도.
제164도는 제18실시예에 있어서 기판표면에 패시베이션막을 형성한 상태를 나타내는 단면도.
제165도는 제18실시예에 있어서 제4 포토리소 공정에 의하여 패시베이션막과 제1 절연막에 콘택트홀을 형성한 상태를 나타내는 단면도.
제166도는 제18실시예에 있어서 패시베이션막상에 투명도전막을 형성한 상태를 나타내는 단면도.
제167도는 제18실시예에 있어서 제5 포토리소 공정에 의하여 패시베이션막을 패터닝하여 투명화소전극을 형성한 상태를 나타내는 단면도.
제168도는 제167도에 나타내는 구조의 일부를 확대하여 나타낸 도면.
제169도는 일반적인 액티브매트릭스 액정표시소자의 구동회로를 나타내는 도면.
제170도는 종래의 박막트랜지스터어레이기판의 한 구조예를 나타내는 평면도.
제171도는 종래의 박막트랜지스터어레이기판의 다른 구조예를 나타내는 단면도.
제172도는 종래의 금속막과 박막의 콘택트구조를 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
20, 50, 80, 110, 140, 170, 190 : 기판
220, 250, 300, 330, 350, 370 : 기판
390, 410, 430, 450, 470 : 기판
21, 61, 91, 109, 139, 176, 213 : 투명도전막
240, 256, 315, 347, 357, 383 : 투명도전막
394, 414, 446, 454 : 투명도전막
22, 69, 99, 114, 184, 215 : 투명화소전극
241, 273, 320, 349, 360, 385 : 투명화소전극
397, 415, 448, 457, 495 : 투명화소전극
24, 51, 81, 111, 141, 171 : 제1 금속막
191, 221, 252, 307, 337 : 제1 금속막
374, 419, 434, 471 : 제1 금속막
25, 52, 82, 112, 142, 172, 192 : 게이트전극
222, 252, 308, 348, 368, 384 : 게이트전극
408, 429, 447, 467, 473 : 게이트전극
26, 53, 83, 113, 143 : 게이트배선
173, 193, 223, 253 : 게이트배선
27, 55, 85, 117, 147, 174, 195 : 제1 절연막
224, 254, 303, 333, 353, 373 : 제1 절연막
393, 413, 433, 453, 475 : 제1 절연막
28, 56, 86, 118, 148, 185, 196 : 반도체능동막
236, 270, 304, 334, 354, 380 : 반도체능동막
400, 425, 440, 460, 476 : 반도체능동막
29, 57, 87, 119, 149 : 오믹콘택트막
178, 197, 230, 263 : 오믹콘택트막
335, 355, 375, 395 : 오믹콘택트막
420, 435, 455, 477 : 오믹콘택트막
30, 31, 60, 90, 120, 121, 160 : 콘택트홀
161, 175, 210, 211, 225, 255 : 콘택트홀
311, 312, 313, 343, 344, 345 : 콘택트홀
364, 365, 382, 402, 427, 443 : 콘택트홀
444, 445, 463, 491, 492 : 콘택트홀
33, 64, 124, 154, 177 : 제2 금속막
200, 229, 428, 480 : 제2 금속막
40, 71, 101, 130, 162 : 패시베이션막
186, 209, 237, 271, 489 : 패시베이션막
35, 65, 125, 155, 180, 205 : 소오스전극
231, 265, 316, 338, 358, 378 : 소오스전극
398, 421, 438, 458, 485 : 소오스전극
36, 66, 96, 126, 156, 181, 206 : 소오스배선
232, 266, 318, 338', 358', 378' : 소오스배선
398', 421', 438', 458', 486 : 소오스배선
37, 67, 97, 127, 157, 182, 207 : 드레인전극
233, 267, 319, 339, 359, 379 : 드레인전극
399, 422, 439, 459, 487 : 드레인전극
38, 70, 100, 128, 158, 183, 208 : 채널부
235, 260, 396, 423, 436, 456, 488 : 채널부
본 발명은 트랜지스터가 형성되어 있는 전기광학소자의 제조방법에 관한 것으로, 더욱 상세하게는 종래방법보다 포토리소 공정을 적게 할 수 있는 기술에 관한 것이다.
제169도는 박막트랜지스터를 스위치소자에 이용한 액트브매트릭스 액정표시장치의 등가회로의 한 구성예를 나타낸 것이다.
제169도에 있어서 다수의 게이트배선(G1, G2, …, Gn)과, 다수의 소오스배선(S1, S2, …, Sm)이 매트릭스상으로 배선되고, 각 게이트배선(G)은 각각 주사회로(1)에, 각 신호배선(S)은 각각 신호공급회로(2)에 접속되고, 각 선의 교차부분에 박막트랜지스터(스위치소자)(3)가 마련되고, 이박막트랜지스터(3)의 드레인전극에 콘덴서로 된 용량부(4)와 액정소자(5)가 접속되어 회로가 구성되어 있다.
제170도와 제171도는 제169도에 등가회로로 나타낸 종래의 액티브매트릭스 액정표시장치에 있어서, 게이트배선(G)과 소오스배선(S)등의 부분을 기판상에 구비한 박막트랜지스터어레이 기판의 한 구조예를 나타낸 것이다.
제170도와 제171도에 나타낸 박막트랜지스터기관에 있어서, 유리등의 투명한 기판(6)상에 게이트배선(G)과 소오스배선(S)이 매트릭스상으로 배선되어 있다. 또, 게이트배선(G)과 소오스배선(S)과의 교차부분의 근방에 박막트랜지스터(3)가 마련되어 있다.
제170도와 제171도에 나타낸 박막트랜지스터(3)는 에치스톱퍼형의 일반적인 구성의 것으로, 게이트배선(G)과 이 게이트배선(G)으로부터 인출되어 설치한 게이트전극(8)상에 게이트절연막(9)을 마련하고, 이 게이트절연막(9)상에 아몰포스실리콘(a-Si)으로 이루어지는 반도체막(10)을 마련하고, 또 이 반도체막(10)상에 박막재료로 이루어지는 드레인전극(11)과 소오스전극(12)을 상호 대향시켜 설치하는 구성으로 되어 있다. 또한, 반도체막(10)의 최상층에는 인등의 도너로 이루어지는 불순물을 고농도로 도프한 아몰포스실리콘 등의 오믹콘택트막(10a)이 형성되고, 그 위에 드레인전극(11)과 소오스전극(12)에 의하여 끼워진 상태로 에칭스톱퍼(13)가 형성되어 있다. 또, 게이트전극(8)은 상층부의 게이트절연막(8a)과 하층부의 게이트배선(8b)으로 이루어지는 이중구조로 구성됨과 동시에, 드레인전극(11)의 위로부터 드레인전극(11)의 측방향에 걸쳐 투명전극재료로 이루어지는 투명화소전극(15)이 형성되어 있다.
그리고, 상기 게이트절연막(9)과 투명화소전극(15)과 소오스전극(12)등의 위를 덮어 이들 위에 패시베이션막(16)이 마련되어 있다. 이 패시베이션막(16)상에는 도시생략한 배향막이 형성되고, 이 배향막 윗쪽에 액정이 마련되어 액티브매트릭스 액정표시장치가 구성되어 있고, 상기 투명화소전극(15)에 의하여 액정의 분자에 전계를 인가하면 액정분자의 배향제어가 가능하도록 되어 있다.
그래서 종래 상기 구조의 박막트랜지스터어레이 기판을 제조하는데는 이하에 나타낸 표 1기재의 공정을 기초로 제조하였다.
먼저, 우리등의 투명기판을 준비하였으면 이것을 브러시세정장치와 자외선조사장치에 의하여 초기세정하고, 이 세정후의 투명기판상에 반응성 스패터링등의 막형성법을 이용하여 TaO등으로 이루어지는 표면안정화막을 형성시킨다.
표면안정화막을 형성한 기판에 대하여 직류스패터링등의 막형성법을 이용하여 Al등의 도전재료로 이루어지는 게이트배선용 금속막을 기판상에 피복하고, 이 금속막을 습식에칭등의 방법으로 이용하는 제1 포토리소 공정 ①로 에칭하여 게이트배선을 형성시킨다.
다음으로 게이트배선상에 직류스패터링 등의 막형성법에 의하여 Ta등으로 이루어지는 게이트전극 형성용의 금속막을 피복하고, 이어서 건식에칭등의 방법을 이용하는 제2 포토리소 공정 ②로 에칭하여 게이트전극을 형성시킨다.
다음으로 이 게이트전극을 양극산화처리하여 그 표면부분을 TaO로 하고 게이트전극의 절연성 향상처리를 행한다.
이어서 그들의 위에 플라즈마 CVD등의 막형성법에 의하여 SiN로 이루어지는 게이트절연막과 a-Si(아몰포스실리콘) 등으로 이루어지는 반도체막과 SiN로 이루어지는 에칭스톱퍼용의 절연막을 형성시킨다.
다음으로 습식에칭등의 방법을 이용하는 제3 포토리소 공정 ③으로 에칭하여 게이트전극상에 에칭스톱퍼를 형성시킨다.
다음으로 제3 포토리소 공정이 끝난 기판표면에 플라즈만 CVD등의 방법을 이용하여 a-Si(n ) 등의 오믹콘택트막을 형성시킨다.
다음으로 직류스패터링등의 방법을 이용하는 제4 포토리소 공정 ④로 반도체막이나 오믹콘택트막을 패터닝하여 게이트전극 윗쪽의 다른 부분과 분리된 상태의 반도체부를 형성시킨다.
다음으로 제4 포토리소 공정이 끝난 기판표면에 직류스패터링 등의 막형성법을 이용하여 Ti등의 금속막을 형성시킨다.
다음으로 상기 금속막을 건식에칭드의 방법을 이용하여 제5 포토리소 공정 ⑤로 패터닝하여 소오스전극과 드레인전극을 형성시킨다.
다음으로 상기 제5 포토리소 공정이 끝난 기판표면에 반응성스패터링등의 막형성법으로 IPO(인듐주석산화물)등의 투명도전막을 형성시킨다.
다음으로 습식에칭등의 방법을 이용하는 제6 포토리소 공정 ⑥등으로 투명도전막을 가공하여 투명화소전극을 형성시키고, 다음으로 제6 포토리소 공정처리가 끝난 기판표면의 SiN등의 보호막을 플라즈마CVD등의 방법으로 형성시킨다.
다음으로 상기 보호막을 습식에칭등의 방법으로 패터닝하여 소오스전극에 접속하는 소오스단자용의 콘택트홀과 드레인전극에 접속하는 드레인 단자용의 콘택트홀을 형성시키는 제7 포토리소 공정 ⑦을 행하여, 박막트랜지스터어레이 기판을 완성시키고 있다.
그러나, 상술한 방법으로 박막트랜지스터기판을 제조하면, 7회의 포토리소 공정을 행할 필요가 있고, 포토리소 공정이 많기 때문에, 그 만큼 제품수율에의 영향이 커지며 제조비용이 높아진다는 문제가 있었다.
다음으로 이런 종류의 박막트랜지스터어레이 기판을 제조하는 경우에는, 여러 종류의 박막을 적층하고 적층막의 일부에 콘택트홀을 형성시키고, 이 콘택트홀에 도전막을 형성하여 상층막과 하층막을 도전막을 개재하여 전기적으로 접속하는 구조를 채용한다.
제172도는 이런 종류의 구조의 한 예를 나타낸 것으로, 이런 예의 구조는, 기판상에 형성시킨 Ti등의 금속막(17)상에 SiN등으로 이루어지는 절연막(18)과 ITO로 이루어지는 도전성산화막(19)을 적층하고, 절연막(18)에 형성시킨 콘택트홀(18a)을 개재하여 도전성산화막(19)을 금속막(17)에 접속한 구조로 되어 있다
이 예의 구조에 있어서 콘택트홀(18a)을 형성하기 위해서는 절연막(18)을 성형한 후에, 그 위에 소정패턴의 레지스트를 입히고 다음으로 SF+O가스등을 이용한 건식에칭에 의하여 절연막(18)을 에칭하여 콘택트홀(18a)을 형성한 후, O플라즈마로 레지스트를 박리하고 그 후에 도전성산화막(19)을 형성시키는 방법을 행하고 있다. 그런데 이 방법을 행하는 도중에 콘택트홀(18a)을 개재하여 금속막(17)을 산화성분위기에 노출하기 때문에 금속막(17)이 산화되어 버릴 우려가 있다.
이 때문에 종래에는 도전성산화막(19)에 대하여 양호한 콘택트를 취할 수 있는 금속으로 O플라즈마분위기에 의하여 산화되기 어려운 금속으로써 Ti를 이용하고 있고, Ti보다 산화되기 쉬운 Al이나 Ta의 박막은 이용할 수 없는 상황에 있어, 금속막(17)의 사용재료에 제한이 생겼었다. 덧붙혀서, 접속부분의 콘택트면적을 7μm 로 설정하여 제172도에 나타낸 구조의 콘택트부분을 1600단 형성한 구조의 콘택트체인막을 형성한 경우, ITO 박막에 대한 Al 박막콘택트저항은 10 ∼10 Ω인 것에 대하여, ITO의 박막에 대한 Ti박막의 콘택트저항은, 10 ∼10 Ω로 되어 확실히 Ti박막쪽이 콘택트성면에서 뛰어나다. 이것은 Al에 비하여 도전율이 떨어지는 Ti이어도 상기 O플라즈마분위기에 노출됨으로써 접속부분의 경계면에 산화물피막이 형성되고, 이 산화물피막의 존재에 의하여 콘택트저항이 역전한 것으로 생각된다.
또, 상술한 금속막(17)으로써 Ti 박막을 이용한 경우, 이 구조를 박막트랜지스터어레이 기판에 적용하고, 금속막(17)으로 게이트배선을 형성한 경우 Ti 금속막(17)에서는 Ti자체의 비저항이 높기 때문에, 통상의 사용에 제공되는 것은 불가능하고, 게이트배선의 신호지연의 근원이 될 가능성이 있고 액정패널의 대형화에 불리한 문제가 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 종래의 제조방법보다 포토리소 공정을 적게하여 제품수율을 향상시킬 수 있도록 함으로써 제조비용을 감소하도록 함과 동시에, 투명도전막과 다른 도전막을 콘택트홀을 개재하여 접속하는 경우의 도전막의 재료선택폭을 넓히고, 도전막으로 배선을 형성한 경우의 배선신호의 지연을 적게할 수 있는 전기광학소자의 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명의 제1 실시형태에 의한 발명은 대향배치된 한쌍의 기판 사이에 전기광학재료가 끼워 넣어져 있고, 상기 기판의 대향면은 표면 일부는 절연성이며, 또한 상기 기판의 표면에는 복수개의 소오스배선과 복수개의 게이트배선이 교차 형성되어 있으며, 또한 상기 소오스배선과 게이트배선의 교차부에는 각각 투명화소전극과 박막트랜지스터가 형성되어 있는 전기광학소자의 제조방법으로서, 상기 기판표면에 투명도전막을 형성시키는 공정 Al과, 상기 투명도전막을 패터닝하여 투명화소전극을 형성시키는 제1 포토리소 공정 A2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 금속막을 형성시키는 막형성 공정 A3과, 상기 제1 금속막을 패터닝하여 게이트전극과 게이트배선을 형성시키는 제2 포토리소 공정 A4와 상기 제2포토리소 공정이 끝난 기판 표면에 제1 절연막과 반도체능동막과 오믹콘택트막을 형성시키는 막형성 공정 A5와, 상기 제1 절연막과 반도체능동막 및 오믹콘택트막을 해터닝하여 상기 투명화소전극에 도달하는 콘택트홀과, 게이트배선에 도달하는 콘택트홀을 형성시키는 제3 포토리소 공정 A6과, 상기 제3 포토리소 공정이 끝난 기판표면에 제2 금속막을 형성시키는 막형성 공정 A7과, 상기 제2 금속막을 패터닝하여 소오스전극, 소오스배선 및 상기 투명화소전극에 도달하는 콘택트홀을 개재하여 상기 투명화소전극과 접속되는 드레인전극과, 상기 게이트전극에 도달하는 콘택트홀을 개재하여 상기 게이트배선과 접속되는 게이트단자배선을 형성시킴과 동시에, 상기 제2 금속막을 마스크로하여 상기 오믹콘택트막을 가공하여 게이트전극의 윗쪽에 채널부를 형성시키는 제4 포토리소 공정 A8과, 상기 채널부형성이 끝난 기판표면에 패시베이션막을 형성시키는 막형성 공정 A9와, 상기 패시베이션막에 상기 게이트단자배선 및 소오스배선에 도달하는 콘택트홀을 형성시킴과 동시에 상기 패시베이션막을 마스크로 하여 소오스전극과 드레인전극 및 소오스 배선밑에 있는 반도체능동막을 가공하여 게이트배선을 공유하고 있는 인접한 박막트랜지스터의 반도체능동막과의 사이를 분리시킴과 동시에 투명화소전극 윗쪽을 투공성으로 하는 제5 포토리소 공정 A10을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제2실시형태에 의한 발명은 전기광학소자의 제조방법에 있어서, 기판표면에 제1 금속막을 형성시키는 막형성 공정 A3과, 상기 제1 금속막을 패터닝하여 게이트전극과 게이트배선을 형성시키는 제2 포토리소 공정 A4을 행한 후, 상기 기판표면에 투명도전막을 형성시키는 공정 Al과, 상기 투명도전막을 패터닝하여 투명화소전극을 형성시키는 제1 포토리소 공정 A2을 실시하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제3실시형태에 의한 발명은 기판표면에 제1 금속막을 형성시키는 공정 B1과, 상기 제1 금속막을 패터닝하여 게이트전극과 게이트배선을 형성시키는 제1 포토리소 공정 B2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막과 오믹콘택트막을 형성시키는 공정 B3과, 상기 반도체능동막과 오믹콘택트막을 패터닝하여 게이트전극의 윗쪽에 반도체부를 다른 부분과 분리된 상태로 형성시키는 제2 포토리소 공정 B4와, 상기 제1 절연막을 패터닝하여 게이트배선에 도달하는 콘택트홀을 형성시키는 제3 포토리소 공정 B5와, 상기 제3 포토리소 공정이 끝난 기판표면에 투명화소전극용 투명도 전막과, 소오스전극용 및 드레인전극용 제2 금속막을 형성시키는 막형성 공정 B6과, 상기 제2 금속막과 투명전극막 및 반도체능동막과 오믹콘택트막을 패터닝하여 소오스전극과 소오스배선 및 드레인전극을 형성시키고, 또한 게이트전극 윗쪽에 채널부를 형성시킴과 동시에 투명화소전극을 형성시키는 제4 포토리소 공정 B8과, 상기 제4 포토리소 공정이 끝난 기판표면에 패시베이션막을 형성시키는 공정 B8과, 상기 패시베이션막과 제2 금속막을 패터닝하여 투명화소전극 윗쪽을 투광성으로 함과 동시에, 소오스배선 및 게이트배선 접속단자부용 콘택트홀을 형성시키는 제5 포토리소 공정 B9을 가진다.
상기 과제를 해결하기 위하여, 본 발명의 제4실시형태에 의한 발명은 기판표면에 제1 금속막을 형성시키는 공정 C1과, 상기 제1 금속막을 패터닝하여 게이트전극과 게이트배선을 형성시키는 제1 포토리소 공정 C2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막 및 오믹콘택트막과 금속을 막을 형성시키는 막형성 공정 C3과, 상기 반도체능동막과 오믹콘택트막 및 상기 금속막으로 조성된 버퍼막을 패터닝하여 게이트전극 윗쪽에 반도체부를 다른 부분과 분리된 상태로 형성시키는 제2 포토리소 공정 C4와, 상기 제1 절연막과 패터닝하여 게이트배선에 도달하는 콘택트홀을 형성시키는 제3 포토리소 공정 C5와, 상기 제3 포토리소 공정이 끝난 기판표면에 투명화소전극용, 소오스전극용 및 드레인전극용 투명도전막을 형성시키는 공정 C6과, 상기 투명도전막을 패터닝하여 소오스전극과 소오스배선 및 드레인전극과 투명화소전극을 형성시킴과 동시에, 게이트전극상의 투명도전막과 버퍼막 및 오믹콘택트막을 패터닝하여 게이트전극 윗쪽에 채널부를 형성시키는 제4 포토리소 공정 C7과, 상기 제4 포토리소 공정이 끝난 기관표면에 패시베이션막을 형성시키는 공정 C8과, 상기 패시베이션막을 패터닝하여 투명화소전극상의 패시베이션막의 일부를 제거하여 투명화소전극 윗쪽을 투광성으로 함과 동시에 소오스배선 및 게이트배선 접속단자용 콘택트홀을 형성시키는 제5 포토리소 공정 C9을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제5실시형태에 의한 발명은 기판표면에 투명화소전극용 투명도전막과, 상기 투명도전막상에 게이트전극 및 게이트배선용 제1 금속막을 형성시키는 공정 D1과, 상기 투명도 전막과 제1 금속막을 패터닝하여 게이트전극과 게이트배선 및 투명화소전극을 형성시키는 제1 포토리소 공정 D2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막 및 오믹콘택트막을 형성시키는 막형성 공정 D3과, 상기 오믹콘택트막과 반도체능동막 및 제1 절연막을 패터닝하여 게이트배선에 도달하는 콘택트홀을 형성시키는 제2 포토리소 공정 D4와, 상기 제2 포토리소 공정이 끝난 기판표면에 소오스전극용 및 드레인전극용 제2 금속막을 형성시키는 막형성 공정 D5와, 상기 제2 금속막을 패터닝하여 소오스전극과 드레인전극을 형성시킴과 동시에 게이트전극상의 제2 금속막과 오믹콘택트막을 패터닝하여 게이트전극상에 채널부를 형성시키는 제3 포토리소 공정 D6과, 상기 제3 포토리소 공정이 끝난 기판표면에 패시베이션막을 형성시키는 공정 D7과, 상기 패시베이션막을 패터닝하여 투명화소전극상의 패시베이션막, 제2 금속막, 오믹콘택트막, 반도체능동막 및 제1 절연막의 일부를 제거하여 투명화소전극의 윗쪽을 투광성으로 함과 동시에 소오스전극, 드레인전극, 소오스배선밑의 반도체능동막과 게이트배선을 공유하고 있는 인접한 박막트랜지스터의 반도체능동막과의 사이를 분리시키고, 소오스배선 및 게이트배선 접속단자용 콘택트 홀을 형성시키는 제4 포토리소 공정 D8을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제6실시형태에 의한 발명은 기판표면에 투명화소전극용 투명도전막과, 상기 투명도전막상에 게이트전극 및 게이트배선용 제1 금속막을 형성시키는 공정 E1과, 상기 투명도전막과 제1 금속막을 패터닝하여 게이트전극과 게이트배선 및 투명화소전극을 형성시키는 제1 포토리소 공정 E2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막 및 오믹콘택트막을 형성시키는 공정 E3과, 상기 반도체능동막가 오믹콘택트막을 패터닝하여 게이트전극 윗쪽에 반도체부를 다른 부분과 분리된 상태로 형성시키는 제2 포토리소 공정 E4와, 상기 제1 절연막을 패터닝하여 게이트배선에 도달하는 콘택트홀을 형성시키는 제3 포토리소 공정 E5와, 상기 제3 포토리소 공정이 끝난 기판표면에 소오스전극용 및 드레인전극용 제2 금속막을 형성시키는 공정 E6과, 상기 제2 금속막을 패터닝하여 소오스전극과 드레인전극을 형성시킴과 동시에 게이트전극상의 제2 금속막과 오믹콘택트막을 패터닝하여 게이트전극상에 채널부를 형성시키는 제4 포토리소 공정 E7과, 상기 제4 포토리소 공정이 끝난 기판표면에 패시베이션막을 형성시키는 공정 E8과, 상기 패시베이션막을 패터닝하여 투명화소전극상 패시베이션막, 제2 금속막 및 제1 절연막의 일부를 제거하여 투명화소전극의 윗쪽을 투광성으로 함과 동시에 소오스배선 및 게이트배선 접속단자용 콘택트홀을 형성시키는 제5포토리소 공정 E9을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제7실시형태에 의한 발명은 기판표면에 제1 금속막을 형성시키는 공정 F1과, 상기 제1 금속막을 패터닝하여 게이트전극과 게이트배선을 혀성시키는 제1 포토리소 공정 F2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막을 형성시키는 공정 F3과, 상기 제1 절연막을 패터닝하여 게이트배선에 도달하는 콘택트홀을 형성시키는 제2 포토리소 공정 F4와, 상기 제2 포토리소 공정이 끝난 기판표면에 투명도전막과 제2 금속막 및 오믹콘텍트막이 순서대로 형성시키는 공정 F5와, 상기 오믹콘택트막과 제2 금속막 및 투명도전막을 패터닝하여 소오스전극, 드레인전극, 채널부 및 투명화소전극을 형성시키는 제3 포토리소 공정 F6과, 상기 제3포토리소 공정이 끝난 기판표면에 반도체능동막과 페시베이션막을 형성시키는 공정 F7과, 상기 패시베이션막과 반도체능동막 및 오믹콘택트막과 제2 금속막을 패터닝하여 투명화소전극 윗쪽을 투광성으로 함과 동시에 소오스전극, 드레인전극, 소오스배선상의 반도체능동막과 게이트배선을 공유하는 인접한 박막트랜지스터의 반도체능동막과 게이트배선을 공유하는 인접한 박막트랜지스터의 반도체능동막과의 사이를 분리시키고, 소오스배선 및 게이트배선접속단자용 콘택트홀을 형성시키는 제4 포토리소 공정 F8을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제8실시형태에 의한 발명은 기판표면에 제1 금속막을 형성시키는 공정 G1과, 상기 제1 금속막을 패터닝하여 게이트전극과 게이트배선을 형성시키는 제1 포토리소 공정 G2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막 및 오믹콘택트막을 형성시키는 공정 G3과. 상기 반도체능동막과 오믹콘택트막을 패터닝하여 게이트전극 윗쪽에 반도체부를 다른 부분과 분리된 상태로 형성시키는 제2 포토리소 공정 G4와, 상기 제2 포토리소 공정이 끝난 기판표면에 제2 금속막을 형성시키는 공정 G5와, 상기 제2 금속막과 오믹콘택트막을 패터닝하여 소오스전극과 드레인전극 및 채널부를 형성시키는 제3 포토리소 공정 G6과, 상기 제3 포토리소 공정이 끝난 기판표면에 패시베이션막을 형성시키는 공정 G7과, 상기 패시베이션막을 패터닝하여 게이트배선에 도달하는 콘택트홀과 드레인전극에 도달하는 콘택트홀, 그리고 소오스배선 및 게이트배선접속단자용 콘택트홀을 형성시키는 제4 포토리소 공정 G8과, 상기 제4 포토리소 공정이 끝난 기판표면에 투명도전막을 형성시키는 공정 G9와, 상기 투명도전막을 패터닝하여 투명화소전극을 형성시키는 제5 포토리소 공정 G10을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제9실시형태에 의한 발명은 기판표면에 제1 금속막을 형성시키는 공정 H1과, 상기 제1 금속막을 패터닝하여 게이트전극과 게이트배선을 형성시키는 제1 포토리소 공정 H2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막을 형성시키는 공정 H3과, 상기 제1 절연막을 패터닝하여 게이트배선에 도달하는 콘택트홀을 형성시키는 제2포토리소 공정 H4와, 상기 제2 포토리소 공정이 끝난 기판표면에 제2 금속막과 오믹콘택트막을 형성시키는 공정 H5와, 상기 오믹콘택트막과 제2 금속막을 패터닝하여 소오스전극, 드레인전극, 소오스배선 및 채널부를 형성시키는 제3 포토리소 공정 H6과, 상기 제3 포토리소 공정이 끝난 기판표면에 반도체능동막과 패시베이션막을 형성시키는 공정 H7과, 상기 패시베이션막과 반도체능동막 및 오믹콘택트막을 패터닝하여 투명화소전극부위의 투광성으로 함과 동시에 소오스전극, 드레인전극, 소오스배선상의 반도체능동막과 게이트배선을 공유하는 인접한 바막트랜지스터의 반도체능동막과의 사이를 분리시키고, 소오스배선에 도달하는 콘택트홀을 형성시키는 제4 포토리소 공정 H8과, 상기 제4 포토리소 공정이 끝난 기판표면에 투명도전막을 형성시키는 공정 H9와, 상기한 투명도 전막을 패터닝하여 투명화소전극을 형성시키는 공정 H10을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제10실시형태에 의한 발명은 기판표면에 제1 금속막을 형성시키는 공정 J1과, 상기 제1 금속막을 패터닝하여 게이트전극과 게이트배선을 형성시키는 제1 포토리소 공정 J2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막을 형성시키는 공정 J3, 상기 제1 절연막을 패터닝하여 게이트배선에 도달하는 콘택트홀을 형성시키는 제2 포토리소 공정 J4와. 상기 제2 포토리소 공정이 끝난 기판표면에 투명도전막을 형성시키는 공정 H5와, 상기 투명전극을 패터닝하여 소오전극, 드레인전극 및 채널부를 형성시키는 제3 포토리소 공정 J6과, 상기 제3 포토리소 공정이 끝난 기판표면에 제2 금속막과 오믹콘택트막을 이 순서대로 형성시키는 공정 J7과, 상기 오믹콘택트막과 제2 금속막 및 오믹콘택트막을 패터닝하여 소오스전극, 드레인전극 및 채널부를 형성시키는 제4 포토리소 공정 J8과, 상기 제4 포토리소 공정이 끝난 기판표면에 반도체능동막과 패시베이션막을 형성시키는 공정 J9와, 상기 패시베이션막과 반도체능동막 및 오믹콘택트막과 제2 금속막을 패터닝하여 투명화소전극 윗쪽을 투광성으로 함과 동시에 소오스전극, 드레인전극, 소오스배선상의 반도체능동막과 게이트배선을 공유하는 인접한 박막트랜지스터의 반도체능동막과의 사이를 분리시키고, 소오스배선에 도달하는 콘택트홀을 형성시키는 제5 포토리소 공정 J10을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제11실시형태에 의한 발명은 기판표면에 차광성박막을 형성시키는 공정 L1과, 상기 차광성박막을 패터닝하여 차광막을 형성시키는 제1 포토리소 공정 L2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막을 형성시키는 공정 L3과, 상기 반도체능동막을 패터닝하여 상기 차광막 상에 반도체부를 형성시키는 제2 포토리소 공정 L4와, 상기 제2 포토리소 공정이 끝난 기판표면에 제2 절연막과 제1 금속막을 형성시키는 공정 L5와, 상기 제1 금속막을 패터닝하여 게이트전극과 게이트배선을 형성시키는 제3 포토리소 공정 L6과, 상기 제3 포토리소 공정이 끝난 기관표면에 제3 절연막을 형성시키는 공정 L7과, 상기 제2 절연막과 제3 절연막을 패터닝하여 상기 반도체부의 한쪽 끝단부에 도달하는 콘택트홀과, 상기 반도체부의 다른쪽 끝단부에 도달하는 콘택트홀을 형성시킴과 동시에, 상기 제3 절연막을 패터닝하여 상기 게이트배선에 도달하는 콘택트홀을 형성시키는 제4 포토리소 공정 L8과, 상기 제4 포토리소 공정이 끝난 기판표면에 투명도전막을 형성시키는 공정 L9와, 상기 투명도전막을 패터닝하여 게이트 전극 양쪽에 소오스전극 및 소오스배선, 그리고 드레인전극을 형성시킴과 동시에, 화소전극을 형성시키는 제5 포토리소 공정 L10을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제12실시형태에 의한 발명은 기판표면에 차광성박막을 형성시키는 공정 M1과, 상기 차광성 박막을 패터닝하여 차광막을 형성시키는 제1 포토리소 공정 M2와, 상기 제1 포토리소 공정이 끝난 기관표면에 제1 절연막과 반도체능동막 및 오믹콘택트막을 형성시키는 공정 M3과 상기 오믹콘택트막과 반도체능동막을 패터닝하여 상기 차광막 상에 반도체부를 형성시키는 제2 포토리소 공정 M4와, 상기 제2 포토리소 겅정이 끝난 기판표면에 제1 금속막을 형성시키는 공정 M5와, 상기 제1 금속막을 패터닝하여 소오스전극 및 드레인전극과 소오스배선을 형성시키는 제3 포토리소 공정 M6과, 상기 제3 포토리소 공정이 끝난 기판표면에 제2 절연막을 형성시키는 공정 M7과, 상기 제2 절연막을 패터닝하여 상기 게이트배선에 도달하는 콘택트홀과, 상기 소오스배선에 도달하는 콘택트홀과 상기 드레인전극에 도달하는 콘택트홀을 형성시키는 제4 포토리소 공정 M8과, 상기 제4 포토리소 공정이 끝난 기판표면에 투명도전막을 형성시키는 공정 M 9와, 상기투명도전막을 패터닝하여 소오스전극과 드레인전극과의 사이 윗쪽에 게이트 전극을 형성시키고, 이 게이트 전극이 연결되는 게이트배선을 형성시킴과 동시에 화소전극을 형성시키는 제5 포토리소 공정 M10을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제13실시형태에 의한 발명은 기판표면에 차광성박막을 형성시키는 공정 N1과, 상기 차광성박막을 패터닝하여 차광막을 형성시키는 제1 포토리소 공정 N2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막 및 오믹콘택트막을 형성시키는 공정 N3과, 상기 오믹콘택트막과 반도체능동막을 패터닝하여 상기 차광막 상에 반도체부를 형성시키는 제2 포토리소 공정 N4와, 상기 제2 포토리소 공정이 끝난 기판표면에 투명도전막을 형성시키는 공정 N5와, 상기 투명도전막을 패터닝하여 소오스전극 및 드레인전극과 소오스배선 및 화소전극을 형성시키는 제3 포토리소 공정 N6과, 상기 제3 포토리소 공정이 끝난 기판표면에 제2 절연막을 형성시키는 공정 N7과, 상기 제2 절연막을 패터닝하여 게이트배선과 소오스배선 접속용 콘택트홀을 형성시키는 제4의 포토리소 공정 N8과, 상기 제4 포토리소 공정이 끝난 기판표면에 금속막을 형성시키는 공정 N9와, 상기 금속막을 패터닝하여 소오스전극과 드레인전극과의 사이 윗쪽에 게이트전극을 형성시키고, 이 게이트 전극에 연결되는 게이트배선을 형성시키는 제5 포토리소 공정 N10을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제14실시형태에 의한 발명은 기판표면에 차강성박막을 형성시키는 공정 O1과, 상기 차광성 박막을 패터닝하여 차광막을 형성시키는 제1 포토리소 공정 O2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 제1 금속막 및 오믹콘택트막을 형성시키는 공정 O3과, 상기 오믹콘택트막과 제1 금속막을 패터닝하여 상기 차광막 상에 반도체 채널부를 형성시킴과 동시에 소오스전극과 드레인전극 및 소오스배선을 형성시키는 제2 포토리소 공정 O4와, 상기 제2 포토리소 공정이 끝난 기판표면에 반도체 능동막과 이를 보호하는 패시베이션막을 형성시키는 공정 O5와, 상기 패시베이션막과 반도체능동막 및 오믹콘택트막을 패터닝하여 반도체부를 형성시키고, 게이트배선과 소오스배선을 접속시키기 위한 콘택트홀을 형성시키는 제3 포토리소 공정 O6과, 상기 제3 포토리소 공정이 끝난 기판표면에 투명도전막을 형성시키는 공정 O7과, 상기 투명도전막을 패턴닝하여 소오스전극과 드레인전극과의 사이 윗쪽에 게이트 전극을 형성시킴과 동시에 화소전극을 형성시키는 제4 포토리소 공정 O8을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제15실시형태에 의한 발명은 기판표면에 차광성박막을 형성시키는 공정 P1과, 상기 차광성 박막을 패터닝하여 차광막을 형성시키는 제1 포토리소 공정 P2와. 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 투명도전막 및 오믹콘택트막을 형성시키는 공정 P3과, 상기 오믹콘택트막과 투명도전막을 패터닝하여 상기 차광막 상에 반도체 채널부를 형성시킴과 동시에 소오스전극과 드레인전극 및 소오스배선과 화소전극을 형성시키는 제2 포토리소 공정 P4와, 상기 제2 포토리소 공정이 끝난 기판표면에 반도체능동막과 제2 절연막을 형성시키는 공정 P5와, 상기 제2 절연막과 반도체능동막 및 오믹콘택트막을 패터닝하여 반도체부를 형성시키고, 게이트배선과 소오스배선을 접속시키기 위한 콘택트홀을 형성시키는 제3 포토리소 공정 P6과, 상기 제3 포토리소 공정이 끝난 기판표면에 금속막을 형성시키는 공정 P7과, 상기 금속막을 패터닝하여 소오스전극과 드레인전극과의 사이 윗쪽에 게이트 전극을 형성시킴과 동시에, 화소전극 윗쪽에 막을 제거하는 제4 포토리소 공정 P8을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제16실시형태에 의한 발명은 상기 기판표면에 차광성 박막을 형성시키는 공정 Q1과, 상기 차광성막을 패터닝하여 차광막을 형성시키는 제1 포토리소 공정 Q2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 투명도전막을 형성시키는 공정 Q3과, 상기 투명도전막을 패터닝하여 화소전극을 형성시키는 제2 포토리소 공정 Q4와, 상기 제2 포토리소 공정이 끝난 기판표면에 제1 금속막과 오믹콘택트막을 형성시키는 공정 Q5와, 상기 오믹콘택트막과 제1 금속막을 패터닝하여 상기 차광막상에 반도체 채널부를 형성시킴과 동시에, 소오스전극과 드레인전극 및 이들의 배선을 형성시키는 제3 포토리소 공정 Q6과, 상기 제3 포토리소 공정이 끝난 기판표면에 반도체능동막과 제2 절연막을 형성시키는 공정 Q7과, 상기 제2 절연막과 반도체능동막 및 오믹콘택트막을 패터닝하여 반도체부를 형성시킴과 동시에, 화소전극 윗쪽의 반도체능동막과 제2 절연막을 제거하고, 또한 게이트배선과 소오스배선을 접속시키기 위한 콘택트홀을 형성시키는 제4 포토리소 공정 Q8과, 상기 제4 포토리소 공정이 끝난 기판표면에 제2 금속막을 형성시키는 공정 Q9와, 상기 제2 금속막을 패터닝하여 소오스전극과 드레인전극과의 사이 윗쪽에 게이트 전극과 게이트배선을 형성시킴과 동시에, 화소전극 윗쪽과 반도체부 주위의 제2 금속막을 제거하는 공정 Q10을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제17실시형태에 의한 발명은 기판표면에 차광성박막을 형성시키는 공정 R1과, 상기 차광성 박막을 패터닝하여 차광막을 형성시키는 제1 포티리소 공정 R2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 제1 금속막 및 오믹콘택트막을 형성시키는 공정 R3과, 상기 오믹콘택트막과 제1 금속막을 패터닝하여 상기 차광막 상에 반도체 채널부를 형성시킴과 동시에, 또한 소오스전극과 드레인전극 및 소오스배선을 형성시키는 제2 포토리소 공정 R4와, 상기 제2 포토리소 공정이 끝난 기판표면에 반도체능동막을 형성시키는 공정 R5와, 상기 반도체능동막을 패터닝하여 상기 차광막상에 반도체부를 형성시키는 제3 포토리소 공정 R6과, 상기 제3 포토리소 공정이 끝난 기판표면에 제2 절연막을 형성시키는 공정 R7과, 상기 제2 절연막을 패터닝하여 게이트배선과 소오스배선을 접속시키기 위한 콘택트 홀 및 드레인전극과 화소전극을 접속시키기 위한 콘택트홀을, 반도체부 양쪽에 형성시키는 제4 포토리소 공정 R8과, 상기 제4 포토리소 공정이 끝난 기판표면에 투명도 전막을 형성시키는 공정 R9와, 상기 투명도전막을 패터닝하여 반도체부 윗쪽에 게이트 전극을 형성시킴과 동시에, 게이트배선을 형성시키고 화소전극을 형성시키는 공정 R10을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제18실시형태에 의한 발명은 상기 기판표면에 차광성박막을 형성시키는 공정 S1과, 상기 차광성 박막을 패터닝하여 차광막을 형성시키는 제1 포토리소 공정 S2와, 상기 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 투명도전막 및 오믹콘택트막을 형성시키는 공정 S3과, 상기 오믹콘택트막과 투명도전막을 패터닝하여 상기 차광막 상에 반도체 채널부를 형성시킴과 동시에 소오스전극과 레드인전극 및 이들의 배선과 화소전극을 형성시키는 제2 포토리소 공정 S4와, 상기 제2 포토리소 공정이 끝난 기판표면에 반도체능동막과 제2 절연막을 형성시키는 공정 S5와, 상기 제2 절연막과 반도체능동막을 패터닝하여 반도체부를 형성시키고, 게이트배선과 소오스배선을 접속시키기 위한 콘택트홀을 형성시키는 제3 포토리소 공정 S6과, 상기 제3 포토리소 공정이 끝난 기판표면의 금속막을 형성시키는 공정 S7과, 상기 금속막을 패터닝하여 상기 반도체부 윗쪽에 게이트전극과 게이트배선을 형성시킴과 동시에, 각 화소전극에 대하여 반도체부를 분리시키는 제4 포토리소 공정 S8을 가지는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제19실시형태에 의한 발명은 제8, 제14항 또는 제17항 기재의 전기광학소자의 제조방법에 있어서, 제1 금속막으로서 도전성 므속막과 배리어막으로 이루어진 것을 이용하고, 상기한 배리어막으로는 상기한 도전성 금속막 보다도 산화되기 어려운 재료로 만들어진 것, 또는 상기 투명도전막에 대해 도전성 산화물로 고용(固溶)되는 재료로 만들어진 것을 사용하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 제20실시형태에 의한 발명은 제1항 내지 제19항 중의 어느 한 항 기재의 전기광학재료를 액정으로 한 것이다.
본 발명의 제1 내지 제20의 실시형태의 발명에 의하면 포토리소 공정을 4공정 내지는 5공정으로 할 수 있으므로, 7공정이 필요하였던 종래예에 비교하여 공정이 적어진 만큼 제품수율이 향상하고, 제조효율이 향상하므로 제조비용이 저하된다.
본 발명의 제3 내지 제19실시형태의 발명에 있어서는, 액정층등의 전기광학재료에 전압을 인가하기 위한 투명도전막상에 패시베이션막이나 게이트절연막등, 전압강화를 일으키는 막이 없기 때문에, 액정에 효율좋게 전압을 인가할 수 있는 등의 특징이 있다. 본 발명의 제4실시형태에 의한 발명에 있어서는 제1절연막, 반도체능동막, 오믹콘택트막, 금속막을 적층하여 연속으로 막을 형성시킬 수 있으므로, 고 스루폿트(throughput), 저콘택트저항비가 가능하게 된다. 또, 소오스배선은 반도체능동막, 오믹콘택트막, 금속막, 투명도전막의 4층으로 되기 때문에 낮은 저항화, 단선에 대한 용장성을 실현시킬 수 있다.
본 발명의 제7실시형태에 의한 발명에 있어서는, 소오스배선은 투명도전막, 금속막, 오믹콘택트막, 반도체능동막의 4층으로 되기 때문에 낮은 저항화, 단선에 대한 용장성을 실현시킬 수 있다.
본 발명의 제8실시형태에 의한 발명에 있어서는 또한 다른 발명의 구조와는 달리, 화소전극이 소오스배선, 게이트배선 모두 같은 층에 형성되지 않고 절연막으로 분리되어 있기 때문에, 화소전극형성의 불량에 기인하는 소오스배선 또는 게이트배선끼리의 단락이 생길 우려가 없고, 제품수율을 향상시킬 수 있다.
본 발명의 제11 내지 제19의 실시형태에 의한 발명에 있어서는 반도체부 하측에 차광막을 형성시키고, 반도체부의 하측으로부터 반도체부로 입사하는 광을 이 차광막이 차단하므로, 반도체부의 이면측으로부터의 광입사를 저지할 수 있고, 차광막이 상기 광입사에 기인하는 광전류의 발생을 저지한다.
본 발명의 제8, 14 또는 제17 실시형태에 의한 발명에 있어서는, 배선을 구성하는 막을 재료로써 종래으 Ti로 바꾸어 Ti보다도 도전율이 양호한 Al이나 Ta를 사용할 수 있게 되고, 후공정의 포토리소 공정에 있어서 산화성분위에 노출되는 일이 있어도 배리어막이 산화방지효과를 나타내어 이들 막과 다른 도전막과의 콘택트성을 확보하므로, 신호지연의 문제가 생기기 어려워지고, 액정패널의 대화면화에 유리하게 된다. 또한, Ti제 막으로 이루어지는 배선보다도 Al 혹은 Ta제 막으로 이루어지는 배선 쪽이 막 두께를 얇게 할 수 있으므로 박막 트랜지스터 소자 전체의 스탭부의 단차를 작게 할 수 있어, 스탭커버리지를 향상시킬 수 있으며, 제품수율을 향상시킬 수 있게 된다.
[실시예]
이하에 본 발명에 대하여 실시예를 기초로 상세하게 설명한다.
제1도 내지 제10도는 본 발명의 제1실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정(Al)에 있어서 제1도에 나타낸 유리등의 투명한 기판(20)상에 ITO(인듐주석산화물)등으로 이루어지는 투명도전막(21)을 반응성스패터링등의 막형성 방법에 의하여 막을 형성시킨다. 여기서 형성시키는 투명도전막(21)의 두께는 예를들면 700옹스트롬 정도로 할 수 있다.
또한, 상기 기판(20)에 대하여 브러시세정장치 혹은 유기물 제거를 위한 자외선 조사장치 등을 이용하여 표면세정처리를 실시하는 것이 바람직하다. 또, 세정후의 기판표면에 반응성스패터링등의 처리에 의하여 TaO등으로 이루어지는 표면안정화막을 형성시키고, 그 후에 투명도전막(21)을 형성시켜도 좋다.
다음으로 제1 포토리소 공정 A2에 있어서 투명도전막(21)이 형성된 기판(20)을 이하와 같이 가공한다. 먼저 기판(20)을 세정하고 투명도전막(21)상에 레지스터를 도포하고 나서 포토마스크를 개재하여 상면(上面)의 전체부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 된다. 다음으로 투명도전막(21)을 예를들면 HCl+HNO+HO로 이루어지는 배합 조성의 에칭액을 사용하여 습식에칭 처리를 하고, 이어서 레지스트를 박리하여 기판(20)상에 제2도에 나타낸 투명화소전극(22)를 형성시킨다. 이 투명화소전극(22)의 평면형상은 제170도에 나타낸 종래의 투명화소전극(15)과 동일한 형상이거나, 혹은 통상 알려져 있는 일반적인 투명화소전극의 형상과 동일한 것이어도 된다. 따라서 상술한 공정에서 사용하는 포토마스크는 종래 사용되었던 패턴과 동등한 것을 사용할 수 있다. 따라서 도면에서는 하나의 투명화소전극(22)만을 나타내고 있으나, 실제로는 기판(20)상에 다수의 투명화소전극(22)를 정렬상태로 형성시킬 수 있다.
투명화소전극(22)를 형성했으면 공정 A3에 있어서 투명화소전극이 형성된 기판(20)을 세정하고, 그 표면에 Cr, Ta, Mo, Al등의 도전재료로 이루어지는 도전성 금속박막으로 형성된 제1 금속막(24)을 제3도에 나타낸 바와 같이 형성시킨다. 여기서 형성시키는 제1 금속막(24)의 두께는 예를 들면 1000옹그스트롬 정도로 할 수 있다.
다음으로 제2 포토리소 공정 A4에 있어서 제1 금속막이 형성된 기판(20)을 세정하고, 상술한 제1 포토리소 공종(Al)과 같도록 레지스트도포, 노광, 형상, 에칭 및 레지스트박리 처리를 실시하여 제1 금속막(24)을 패터닝하여 기판(20)상에 제4도에 나타낸 바와 같이 게이트전극(25)과 게이트배선(26)을 형성시킨다. 이들 게이트전극(25)과 게이트배선(26)의 평면형상은 제170도에 나타낸 종래예의 구조의 것과 기본적으로는 동등한 형상이어도 된다. 따라서 이들을 형성시키기 위한 포토마스크도 종래의 것과 동등한 것을 사용하여도 된다. 또, 제1 금속막(24)을 Cr로 이루어지는 것으로 한 경우, 예를들면 에칭액으로서 (NH)[Ce(No)]+NHO+HO로 이루어지는 배합 조성의 것을 사용할 수 있다.
게이트전극(25)과 게이트배선(26)을 형성하였으면, 공정 A5에 있어서 제5도에 나타낸 바와 같이 SiN로 이루어지는 제1 절연막(27)과 a-Si(i)(인트린식크아몰포스실리콘)으로 이루어지는 반도체능동막(28)과 a-Si(i )으로 이루어지는 오믹콘택트막(29)을 적층시킨다. 여기서 형성시키는 제1 절연막(27)은 예를들면 3000옹그스트롬 정도, 반도체능동막(28)은 1000옹그스트롬 정도, 오믹콘택트막(29)은 200옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제3 포토리소 공정 A6에 있어서 SF+O가스등을 사용한 건식에칭등의 방법에 의하여 오믹콘택트막(29)과 반도체능동막(28) 및 제1 절연막(27)을 가공하여 제6도에 나타낸 바와 같이 투명화소전극(22)에 통하는 콘택트홀(30)과 게이트배선(26)에통하는 콘택트홀(31)을 형성시킨다.
다음으로 공정 A7에 있어서 콘택트홀의 형성이 끝난 기판(20)을 세정하고, 그 상면에 Cr등의 도전막과 Al등의 도전막으로 이루어지는 적층구조의 제2 금속막(33)을 제7도에 나타낸 바와 같이 형성시킨다. 이 제2 금속막(33)은 상술한 공정에서 형성시킨 콘택트홀(30)을 개재하여 투명화소전극(22)에 접속시킴과 동시에, 콘택트홀(31)을 개재하여 게이트배선(26)에 접속된다. 또, 여기서 형성시키는 Cr막의 두께는 예를들면 1000옹그스트롬, Al막의 두께는 예를들면 2000옹그스트롬 정도로 할 수 있다.
제2 금속막(33)을 형성하였으면 제4 포토리소 공정 A8에 있어서 제2 금속막(33)의 Cr막과 Al막을 습식에칭 등의 방법에 의하여 패터닝하여 소오스전극(35)과 소오스배선(36) 및 드레인전극(37)을 형성시킴과 동시에, 게이트전극(25)상의 제2 금속막(33)과 오믹콘택트막(29)의 일부를 제거하여 채널부(38)를 형성시키고, 동시에 투명화소전극(22)상의 제2 금속막(33)과 오믹콘택트막(29)을 패터닝에 의하여 제거하여 투공(透孔)(39)을 형성시킨다.
또한, 상기 습식에칭을 행하는 경우에 사용되는 에칭액으로서는 Cr막을 가공하기 위해서 나가세주식회사제의 LEC-B3(상품명)을 사용할 수 있고, Al막을 가공하는데는, HPO+HNO+CHCOOH+HO로 이루어지는 배합 조성의 것을 사용할 수 있으며, 오믹콘택트막(29)을 가공하는데는, HF+HNO로 이루어지는 배합 조성의 것을 사용할 수 있다.
이어서 공정 A9에 있어서 상기 처리가 끝난 기판(20)을 세정하고, 그 표면에 플라즈마CVD등의 방법으로 제9도에 나타낸 바와 같이 SiN등의 절연재료로 이루어지는 패시베이션막(40)을 형성시킨다. 여기서 형성시키는 패시베이션막(40)은 예를 들면 두께 4000옹그스트롬 정도로 형성시킬 수 있다.
패시베이션막(40)을 형성하였으면 처리가 끝난 기판(20)에 대하여 제5 포토리소 공정 A10에 있어서 투명화소전극(22)상의 패시베이션막(40) 일부와 반도체능동막(28) 일부를 건식에칭에 의하여 제거하고 투명화소전극(22) 윗쪽에 투공(41)을 형성시켜 투명화소전극 윗쪽을 투광성으로 함과 동시에, 소오스배선 접속단자용 콘택트홀(42)을 형성시킨다.
또, 이 제5 포트리소 공정 A10에 있어서 패시베이션막(40)을 마스크로 하여 소오스전극(35)과 드레인전극(37) 및 소오스배선(36)밑의 반도체능동막(28)을 가공하여 다른 부분과 분리시킨다. 즉, 게이트배선(26)을 공유하고 있는 인접한 다른 박막트랜지스터의 반도체능동막(28)과의 사이를 분리시킨다.
이상의 공정을 거침으로써 제10도에 나타낸 구조의 박막트랜지스터어레이 기판(K1)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리소 공정이 전공정중에서 5공정이면 되기 때문에, 7공정의 포토리소 공정을 필요로 하였던 종래 방법에 비하여 공정수를 줄일 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고, 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터어레이 기판(K1)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치와 마찬가지로 액정을 봉입하여 액정 표시장치(전기광학소자)를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(22)의 윗쪽에 투공(41)을 형성시키고, 이 투공(41)을 개재하여 투명화소전극(22)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
제11도 내지 제19도는 본 발명의 제2실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저, 공정 B1에 있어서 제11도에 나타낸 유리등의 투명한 기판(50)상에 Cr, Ta, Mo, Al등의 도전재료로 이루어지는 도전성 금속박막으로 형성된 제1 금속막(51)을 형성시킨다. 여기서 형성시키는 제1 금속막(51)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
다음으로 제1 포토리소 공정 B2에 있어서 제1 금속막(51)이 형성된 기판(50)을 이하와 같이 가공한다. 먼저 기판(50)을 세정하고, 제1 금속막(51)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체부상에 노광처리와 현상처리를 행하여, 포트마스크의 패턴이 포토레지스트에 옮겨지게 된다.
다음으로 제1 금속막(51)이 Cr로 이루어지는 경우, 예를 들면, (NH)[Ce(NO)]+HNO+HO로 되는 배합조성의 에칭액을 사용하여 습식 에칭하고 이어서, 레지스트를 박리하여 기판(50)상에 제12도에 나타낸 게이트전극(52)과 게이트 배선(53)을 형성시킨다. 이들 게이트전극(52)과 게이트배선(53)의 평면형상은 제170도에 나타낸 종래의 게이트전극(8) 및 게이트배선(G)과 동등한 형상이거나 혹은 통상 알려져 있는 일반적인 게이트 전극이나 게이트배선의 형상과 동일한 것이어도 된다.
따라서, 상술한 공정으로 사용하는 포토마스크는 종래 사용되어 온 패턴과 동등한 것을 사용할 수 있다. 따라서, 도면에서는 게이트전극과 게이트배선의 일부만을 나타내고 있는데, 실제로는 기판(50)상에 다수의 게이트전극(52)과 게이트배선(53)을 형성시킬 수 있다.
게이트전극(52)과 게이트배선(53)을 형성하였으면, 공정 B3에 있어서 이들을 형성한 기판(50)을 세정하고, 그 표면에 제13도에 나타낸 바와 같이 SiN로 이루어지는 제1 절연막(55)과, a-Si(i)로 이루어지는 반도체능동막(56)과, a-Si(n )로 이루어지는 오믹콘택트막(57)을 적층시킨다. 여기서 형성시키는 제1 절연막(55)은 예를들면 3000옹그스트롬 정도, 반도체능동막(56)은 1000옹그스트롬 정도, 오믹콘택트막(57)은 2000옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 B4에있어서 제1 포토리소 공정 B2와 마찬가지로 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리라는 처리를 실시하여 반도체능동막(56)과 오믹콘택트막(57)을 패터닝하여 게이트전극(52) 윗쪽에 제14도에 나타낸 바와 같이 반도체부(58)를 형성시킨다. 이 공정에서 사용하는 에칭액은 예를 들면 HF+HNO로 이루어지는 배합 조성의 것을 사용할 수 있다.
제2 포토리소 공정 B4을 실시하였으면 기판(50)을 세정하고, 제3 포토리소 공정 B5에 있어서 SF+O가스등을 사용한 건식에칭등의 방법에 의하여 제1 절연막(55)을 패터닝하여 제15도에 나타낸 바와 같이 게이트배선(53)에 통하는 콘택트홀(60)을 형성시킨다.
다음으로 공정 B6에 있어서 콘택트홀 형성이 끝난 기판(50)을 세정하고, 그 상면에 ITO등으로 이루어지는 투명도전막(61)을 형성시키고 또 Cr등으로 이루어지는 도전막(62)과 Al등으로 이루어지는 도전막(63)으로 이루어지는 적층구조의 제2 금속막(64)을 제16도에 나타낸 바와 같이 형성시킨다. 이들의 투명도전막(61)과 제2 금속막(64)은 상술한 공정에서 형성한 콘택트홀(60)을 개재하여 게이트배선(53)에 접속시킨다. 또, 여기서 형성시키는 투명도전막(61)의 두깨는 예를들면 700옹그스트롬, Cr 도전막(62)의 두께는 예를들면 1000옹그스트롬, Al 도전막(63)의 두께는 예를들면 2000옹그스트롬 정도로 할 수 있다.
제2 금속막(64)을 형성하였으면 제2 포트리소 공정 B7에 있어서 제2 금속막(64)을 습식에칭등의 방법에 의하여 패터닝하여 제17도에 나타낸 소오스전극(65)과 소오스배선(66) 및 드레인전극(67)을 형성시킴과 동시에, 드라에에칭등의 방법에 의하여 투명도전막(61)을 패터닝하여 투명화소전극(69)을 형성시키고, 또 데이트전극(52)상의 제2 금속막(64)과 오믹콘택트막(57)의 일부를 제거하여 채널부(70)를 형성시킨다.
또한, 상기 습식에칭을 행하는 경우에 사용하는 에칭액으로서 Al 도전막(63)을 가공하는데는, HPO+HNO+CHCOOH+HO로 되는 배합 조성의 것을 사용할 수 있고, Cr 도전막(63)을 가공하는데는 나가세주식회사의 LEC-B3(상품명)을 사용할 수 있으며, ITO의 투명도전막(61)을 가공하는데는 CHOH+Ar분위기에서 행할 수 있고, 오믹콘택트막(57)을 가공하는데는 HF+HNO로 이루어지는 배합조성의 것을 사용할 수 있다.
다음으로 공정 B8에 있어서 상기 처리가 끝난 기판(50)을 세정하고, 그 표면에 플라즈마CVD등의 방법으로 제19도에 나타낸 바와 같이, 패시베이션막(71)을 형성시킨다. 여기서 형성되는 패시베이션막(71)은 예를들면 두께 4000옹그스트롬 정도로 형성시킬 수 있다.
페시베이션막(71)을 형성하였으면 처리가 끝난 기판(50)에 대하여 제5 포토리소 공정 B9에 있어서 투명화소전극(69)상의 패시베이션막(71) 일부를 건식에칭에 의하여 패터닝함과 동시에, 습식에칭에 의하여 제2 금속막(64)을 패터닝하여 투명화소전극(69) 윗쪽에 투공(72)을 형성하여 투명화소전극 윗쪽을 투광성으로 함과 동시에 소오스배선 접속단자부용 콘택트홀(73)을 형성시킨다.
이상의 공정을 거침으로써 제19도에 나타낸 구조의 박막트랜지스터기판(K2)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리소 공정이 전공정 중에서 5공정이면 되기 때문에, 7공정의 포토리소 공정을 필요로 한 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있고, 제품수율을 향상시킬 수 있으며, 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터어레이 기판(K2)은, 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치(전기광학소자)와 마찬가지로 액정을 봉입하여 액정표시장치를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(69)의 윗쪽에 투공(72)을 형성시키고 있고, 이 투공(72)을 개재하여 투명화소전극(69)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
제20도 내지 제28도는 본 발명의 제3실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 Cl에 있어서 제20도에 나타낸 유리등의 투명한 기판(80)상에 Cr, Ta, Mo, Al등의 도전재료로 이루어지는 도전성 금속박막으로 형성된 제1 금속막(81)을 형성시킨다. 여기서 형성하는 제1 금속막(81)의 두께는 예를 들면 1000옹그스트롬 정도로 할 수 있다.
다음으로 제1 포토리소 공정 C2에 있어서 제1 금속막(81)이 형성된 기판(80)을 이하와 같이 가공한다. 먼저 기판(80)을 세정하고 제1 금속막(81)상에 레지스터를 도포하고 나서 포토마스크를 개재하여 상면 전체부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다. 다음으로, 제1 금속막(81)이 Cr으로 이루어지는 막인 경우 예를들면 (NH)Ce(NO)]+HNO+HO로 이루어지는 조성의 에칭액을 사용하여 습식에칭처리 하고, 계속해서 레지스트를 박리하여 기판(80)상에 제21도에 나타낸 게이트전극(82)과 게이트배선(83)을 형성시킨다. 이들 게이트전극(82)과 게이트배선(83)의 평면형상은 제170도에 나타낸 종래의 게이트전극(8) 및 게이트배선(G)과 동등한 형상이거나 혹은 통상 알려져 있는 일반적인 게이트전극이나 게이트배선의 형상과 동일한 것이어도 된다. 따라서 상술한 공정에서 사용하는 포토마스크는 종래 사용되었던 패턴과 동등한 것을 사용할 수 있다. 따라서 도면에서는 게이트전극이나 게이트배선의 일부만을 나타내고 있는데, 실제로는 기판(80)상에 다수의 게이트 전극(82)과 게이트배선(83)을 형성시킬 수 있다.
게이트전극82)과 게이트배선(83)을 형성하였으면, 공정 C3에 있어서 이들을 형성한 기판(80)을 세정하고 그 표면에 제22도에 나타낸 바와 같이 SiN으로 이루어지는 제1 절연막(85)막과, a-Si(i)으로 이루어지는 반도체능동막(86)과, a-Si(n )으로 이루어지는 반도체능동막(86)과, a-Si(n )으로 이루어지는 오믹콘택트막(87)과, Cr으로 이루어지는 금속막(88)을 적층시킨다. 여기서 형성시키는 제1 절연막(85)은 예를들면 3000옹그스트롬 정도, 반도체능동막(86)은 1000옹그스트롬 정도, 오믹콘택트막(87)은 200옹그스트롬 정도, 금속 막(88)은 500옹그스트롬 정도의 두께로 각각 형성시킬 수 있다 이 금속막 (88)은 오믹콘택트막(87)의 계면산화를 방지하는 효과를 가진다.
다음으로 제2 포토리소 공정 C4에 있어서 제1 포토리소 공정 C2와 같도록 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리 처리를 실시하여 금속막(88)과 오믹콘택트막(87) 및 반도체능동막(86)을 패터닝하여 게이트전극(82)의 윗쪽에 제23도에 나타낸 바와 같이 반도체부(89)를 형성시킨다. 이 공정에서 사용하는 에칭액은, 예를들면 Cr의 금속막(88)을 가공하는데는 나가세주식회사제의 LEC-B3(상품명)을 사용할 수 있고, 반도체능동막(86)과 오믹콘택트막(87)을 가공하는데는 HF+HNO로 이루어지는 배합조성의 것을 사용할 수 있다. 또한, 이 제2 포토리소 공정 C4에 있어서 제1 절연막(85)의 상면을 미량, 건식에칭하여 가공하여도 좋다. 이 경우는, SF+O가스 분위기하에서 건식에칭하면 된다.
제2 포토리소 공정 C4을 실시하였으면 기판(80)을 세정하고제3 포토리소 공정 C5에 있어서 SF+O가스등을 사용한 건식에칭등의 방법에 의하여 제1 절연막(55)을 패터닝하여 제24도에 나타낸 바와 같이 게이트배선(83)에 통하는 콘택트막(55)을 패터닝하여 제24도에 나타낸 바와 같이 게이트배선(83)에 통하는 콘택트홀(90)을 형성시킨다.
다음으로 공정 C 6에 있어서 콘택트홀의 형성이 끝난 기판(80)을 세정하고, 그 상면에 ITO등으로 이루어지는 투명도전막(91)을 제25도에 나타낸바와 같이 형성시킨다. 이 투명도전막(91)은 상술한 공정에서 형성한 콘택트홀(90)을 개재하여 게이트배선(83)에 접속시킨다. 또, 여기서 형성시키는 투명도전막(91)의 두께는 예를들면 1500옹그스트롬 정도로 할 수 있다.
투명도전막(91)을 형성하였으면 제4 포토리소 공정 C7에 있어서 투명도전막(91)을 습식에칭등의 방법에 의하여 패터닝하여 제26도에 나타낸 소오스전극(95)과 소오스배선(96) 및 드레인전극(97)을 형성시킴과 동시에, 투명도전막(91)을 패터닝하여 투명화소전극(99)을 형성시키고, 또 게이트전극(82)상의 투명도전막(91)과 금속막(88)을 오믹콘택트막(87)의 일부를 제거하여 채널부(100)를 형성시킨다.
또한, 상기 습식에칭을 행하는 경우에 사용하는 에칭액으로서는, ITO 투명도전막(91)을 가공하기 위해서 HCl+HNO+HO로 이루어지는 배합조성의 것을 사용할 수 있고, Cr의 금속막(88)을 가공하는데는 나가세주식회사의 LEC-B3(상품명)을 사용할 수 있고, 오믹콘택트막(87)을 가공하는 데는 HG+HNO로 이루어지는 배합 조성의 것을 사용할 수 있다.
이어서 공정 C8에 있어서 상기 처리가 끝난 기판(80)을 세정하고, 그 표면에 플라즈마CVD등의 방법으로 제27도에 나타낸 패시베이션막(101)을 평성시킨다. 여기서 형성시키는 패시베이션막(101)은 예를 들면 4000옹그스트롬 정도로 형성시킬 수 있다.
패시베이션막(101)을 형성하였으면 처리가 끝난 기판(80)에 대하여 제5 포토리소 공정 C9에 있어서 투명화소전극(99)상의 패시베이션막(101) 일부를 건식에칭에 의하여 패터닝하고 투명화소전극(99) 윗쪽에 투공(102)을 형성시켜 투명화소전극 윗쪽을 투광성으로 함과 동시에 소오스배선 접속 단자용 콘택트홀(103)을 형성시킨다.
이상의 공정을 거침으로써 제28도에 나타낸 구조의 박막트랜지스터기판(K3)을 얻을 수 있다. 이 예의 구조방법에 의하면 포토리소 공정이 전공정 중에서 5공정이면 되기 때문에 7공정의 포토리소 공정이 필요하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간력화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터기판(K3)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치(전기광학소자)와 마찬가지로 액정을 봉입하여 액정표시장치를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(99)의 위쪽에 투공(102)을 형성시키고 있고, 이 투공(102)을 개재하여 투명화소전극(99)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
또한, 제1 절연막(85), 반도체능동막(86), 오믹콘택트막(87), 금속막(88)의 4층을 연속으로 구성할 수 있으므로, 고 스루풋트화를 실현시킬 수 있다. 또, 소오스배선(96)을 반도체능동막(86)과 오믹콘택트막(87) 및 금속막(88)과 투명도전막(91)을 4층으로 구성할 수 있으므로, 낮은 저항과, 단선에 대한 용장성을 가지게 할 수 있다.
제29도 내지 제36도는 본 발명의 제4 실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 D1에 있어서 제29도에 나타낸 유리 등의 투명기판(110)상에 ITO(인듐주석산화물)등으로 이루어지는 투명도전막(109)을 반응성스패터링등의 막형성방법에 의하여 형성시킨다. 여기서 형성시키는 투명도전막(109)의 두께는 예를들면 700옹그스트롬 정도로 할 수 있다. 또, 상기 투명도전막(109)상에 Cr, Ta, Mo, Al 등의 도전재료로 이루어지는 도전성박막으로 형성된 제1 금속막(111)을 형성시킨다. 여기서 형성시키는 제1 금속막(111)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
다음으로 제1 포토리소 공정 D2에 있어서 제1 금속막(111)이 형성된 기판(110)을 이하와 같이 가공한다. 먼저, 기판(110)을 세정하고, 제1 금속막(111)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다. 다음으로 제1 금속막(111)이 Cr으로 이루어지는 막인 경우, 예를 들면 (NH)[Ce(NO)]+HNO+HO으로 이루어지는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 이어서 HCL+HNO+HO으로 이루어지는 배합 조성의 에칭액을 이용하여 투명도전막(109)을 습식에칭처리하여 기판(110)상에 제30도에 나타낸 게이트전극(112)과 게이트배선(113) 및 투명화소전극(114)을 형성시킨다. 이들의 게이트전극(112)과 게이트배선(113) 및 투명화소전극(114)의 평면형상은 제170도에 나타낸 종래의 게이트전극(8), 게이트배선(G), 투명화소전극(15)과 동등한 형상이거나, 혹은 통상 알라져 있는 일반적인 게이트전극이나 게이트배선의 형상과 동일한 것이면 된다. 따라서, 상술한 공정에서 사용하는 포토마스크는 종래 사용하였던 패턴가 동등한 것을 사용할 수 있다. 따라서 도면에서는 게이트전극이나 게이트배선의 일부만을 나타내고 있는데, 실제로는 기판(110)상에 다수의 게이트전극(112)과 게이트배선(113) 및 투명화소전극(114)을 형성시킬 수 있다.
상기 게이트전극(112)과 게이트배선(113)과 투명화소전극(114)을 형성하였으면, 공정 D3에 있어서 제31도에 나타낸 바와 같이 SiN으로 이루어지는 제1 절연막(117)과 a-SI(i)으로 이루어지는 반도체능동막(118)과 a-SI(n )으로 이루어지는 오믹콘택트막(119)을 적층시킨다. 여기서 형성시키는 제1 절연막(117)은 예를들면 3000옹그스트롬 정도, 반도체능동막(118)은 1000옹그스트롬 정도, 오믹콘택트막(119)은 2000옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 D4에 있어서 SF+O가스등을 사용한 건식에칭등의 방법에 의하여 오믹콘택트막(119)과 반도체능동막(118)과 WEP1절연막(117)을 가공하여 제32도에 나타낸 바와 같이 투명화소전극(114)에 통하는 콘택트홀(120)과 게이트배선(113)에 통하는 콘택트홀(121)을 형성시킨다.
다음으로 공정 D5에 있어서 콘택트홀의 형성이끝난 기판(110)을 세정하고, 그 상면에 Cr등의 도전막(122)과 Al등의 도전막(123)으로 이루어지는 적층구조의 제2 금속막(124)을 제33도에 나타낸 바와 같이 형성시킨다. 이 제2 금속막(124)은 상술한 공정에서 형성한 콘택트홀(120)을 개재하여 투명화소전극(114)에 접속됨과 동시에, 콘택트홀(121)을 개재하여 게이트배선(113)을 접속시킨다. 또, 여기서 형성시키는 Cr막의 두께는 예를들면1000옹그스트롬, Al막의 두께는 예를들면 2000옹그스트롬 정도로 할 수 있다.
제2 금속막(124)을 형성하였으면 제3 포토리소 공정 D6에 있어서 제34도에 나타낸 바와 같이 제2 금속막(124)의 Al막과 Cr막과 오믹콘택트막(119)을 습식에칭등의 방법에 의하여 패터닝하여 소오스전극(125)과 소오스배선(126) 및 드레인전극(127)을 형성시킴과 동시에, 게이트전극(112)상의 제2 금속막(124)과 오믹콘택트막(119)의 일부를 제거하여 채널부(128)를 형성시킨다.
또, 상기 습식에칭을 행하는 경우에 사용하는 습식에칭액으로서는, Cr막을 가공하는데는 나가세주식회사의 LEC-B3(상품명)을 사용할 수 있고, Al막을 사용하기 위해서는 HPO+HN+CHCOOH+HO으로 되는 배합 조성의 것을 사용할 수 있으며, 오믹콘택트막(119)을 가공하는데는 HF+HNO로 이루어지는 배합 조성의 것등을 사용할 수 있다.
이어서 공정 D7에 있어서 상기 처리가 끝난 기판(110)을 세정하고, 그 표면에 프라즈마CVD등의 방법으로 제35도에 나타낸 바와 같이 SiN으로 이루어지는 패시베이션막(130)을 형성시킨다. 여기서 형성시키는 패시베이션막(130)은 예를들면 두께 4000옹그스트롬 정도로 형성시킬 수 있다.
패시베이션막(130)을 형성하였으면 처리가 끝난 기판(110)에 대하여 제4 포토리소 공정 D8에 있어서 투명화소전극(114)상의 패시베이션막(130) 일부와 오믹콘택트막(119) 일부와 반도체능동막(118) 일부와 제1 절연막(117) 일부와 제1 금속막(111) 일부를 건식에칭과 습식에칭에 의하여 제거하고 투명화소전극(114) 윗쪽에 투공(131)을 형성시켜 투명화소전극의 윗쪽을 투광성으로 함과 동시에, 소오스배선 접속용단자용의 콘택트홀(132)과 게이트배선 접속단자용 콘택트홀(게이트배선(113)의 윗쪽에 형성되는데 도면상에서는 생략됨)을 형성시킨다. 또, 이 제4 포토리소 공정 D8에 있어서 드레인전극(127), 소오스전극(126)밑의 반도체능동막(118)에 대하여 게이트배선(113)을 공유하고 있는 인접한 다른 박막트랜지스터의 반도체능동막(118)과의 사이를 분리시킨다.
이상의 공정을 거침으로써 제36도에 나타낸 구조의 박막트랜지스터기판(K4)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리소 공정이 전공정 중에서 4공정이면 되므로, 7공정의 포토리소 공정을 필요로 하였던 종래방법에 비하여 대폭적으로 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터판(K4)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치와 마찬가지로 액정을 봉입하여 액정표시장치(전기광학소자)를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(114)의 윗쪽에 투공(131)을 형성시켜, 이 투공(131)을 개재하여 투명화소전극(114)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
제37도 내지 제45도는 본 발명의 제5 실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 E1에 있어서 제37도에 나타낸 유리등의 투명기판(140)상에 ITO(인듐주석산화물)등으로 이루어지는 투명도전막(139)을 반응성스패터링등의 막형성방법에 의하여 형성시킨다. 여기서 형성시키는 투명도전막(139)의 두께는 예를들면 700옹그스트롬 정도로 할 수 있다. 또, 상기 투명도전막(139)상에 Cr, TaM Mo, Al등의 도전재료로 이루어지는 도전성금속막으로 형성된 제1 금속막(141)을 형성시킨다. 여기서 형성시키는 제1 금속막(141)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
다음으로 제1 포토리소 공정 E2에 있어서 제1 금속막(141)이 형성된 기판(140)을 이하와 같이 가공한다. 먼저 기판(140)을 세정하고, 제1 금속막(141)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면전체부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다. 다음으로, 제1 금속막(141)이 C으로 이루어지는 막인 경우, 예를 들면 (NH)[Ce(NO)]+HNO+HO으로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 HCL+HNO+HO으로 되는 배합 조성의 에칭액을 사용하여 투명도전막(139)을 습식에칭처리하고 기판(140)상에 제38도에 나타낸 게이트전극(142)과 게이트배선(143)과 투명화소전극(144)을 형성시킨다. 이들 게이트전극(142)과 게이트배선(143) 및 투명화소전극(144)의 평면형상은 제170도에 나타낸 종래의 게이트전극(8), 게이트배선(G), 투명화소전극(15)과 동일한 형상이거나, 혹은 통상 알려져 있는 일반적인 게이트전극이나 게이트배선의 형상과 동일한 것이어도 된다. 따라서 상술한 공정에서 사용하는 포토마스크는 종래 사용하였던 패턴과 동등한 것을 사용할 수 있다. 따라서, 도면에서는 게이트전극이나 게이트배선의 일부만을 나타내고 있는데, 실제로는 기판(140)상에 다수의 게이트전극(142)과 게이트배선(143)과 투명화소전극(144)을 형성시킬 수 있다.
게이트전극(142)과 게이트배선(143)과 투명화소전극(144)을 형성하였다면, 공정 E3에 있어서 제39도에 나타낸 바와 같이 SiN으로 이루어지는 제1절연막(147)과 a-Si(i)으로 이루어지는 반도체능동막(148)과 a-Si(n )으로 이루어지는 오믹콘택트막(149)을 적층시킨다. 여기서 형성시키는 제1 절연막(147)의 두께는 예를들면 3000옹그스트롬 정도, 반도체능동막(148)의 두께는 1000옹그스트롬 정도, 오믹콘택트막(149)의 두께는 200옹그스트롬 정도로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 E4에 있어서 제1 포토리소 공정 E2와 같도록 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리처리를 실시하여 반도체능동막(148)과 오믹콘택트막(149)을 패터닝하여 게이트전극(142)의 윗쪽에 제40도에 나타낸 바와 같이 반도체부(150)를 형성시킨다. 이 공정에서 사용하는 에칭액은 예를들면 HF+HNO로 되는 배합 조성의 것을 사용할 수 있다.
제2 포토리소 공정 E4을 실시하였으면 기판(140)을 세정하고, 제3 포토리소 공정 E5에 있어서 SF+O가스등을 사용한 건식에칭등의 방법에 의하여 제1 절연막(147)을 패터닝하여 제41도에 나타낸 바와 같이 투명화소전극(144)에 통하는 콘택트홀(160)과 게이트배선(143)에 통하는 콘택트홀(161)을 형성시킨다.
다음으로 공정 E6에 있어서 콘택트홀의 형서이 끝난 기판(140)을 세정하고, 그 상면에 Cr등의 도전막(152)과 Al등과 도전막(153)으로 이루어지는 적층구조의 제2 금속막(154)을 제42도에 나타낸 바와 같이 형성시킨다. 이 제2 금속막(154)은 상술한 공정에서 형성한 콘택트홀(160)을 개재하여 투명화소전극(144)에 접속됨과 동시에, 콘택트홀(161)을 개재하여 게이트배선(143)에 접속된다. 또, 여기서 형성시키는 Cr막의 두께는 예를들면 1000옹그스트롬, Al막의 두께는 예를들면 2000옹그스트롬 정도로 할 수 있다.
제2 금속막(154)을 형성하였으면 제4 포토리소 공정 E7에 있어서 제43도에 나타낸 바와 같이 제2 금속막(154)의 Al막이나 Cr막과 오믹콘택트막(149)을 습식에칭등의 방법에 의하여 패터닝하여 소오스전극(155)과 소오스배선(156)과 드레인전극(157)을 형성시킴과 동시에 게이트전극(142)상의 제2 금속막(154) 및 오믹콘택트막(149)의 일부를 제거하여 채널부(158)를 형성시킨다.
또한, 상기 습식에칭을 행하는 경우에는 사용하는 에칭액으로서 Cr막을 가공하는데 나가세주식회사의 LEC-B3(상품명)을 사용할 수 있고, Al막을 가공하는데는 HPO+HNO+CHCOOH+HO로 되는 배합 조성의 것을 사용할 수 있으며, 오믹콘택트막(149)을 가공하는데는 HF+HNO로 되는 배합 조성의 것등을 사용할 수 있다.
계속해서 공정 E8에 있어서 상기 처리가 끝난 기판(140)을 세저하고, 그 표면에 플라즈마CVD등의 방법으로 제44도에 나타낸 바와 같이 SiN로 이루어지는 패시베이션막(162)을 형성시킨다. 여기서 형성시키는 패시베이션막(162)은 예를들면 두께 4000옹그스트롬 정도로 형성시킬 수 있다.
패시베이션막(162)을 형성하였으면, 처리가 끝난 기판(140)에 대하여 제5 포토리소 공정 E9에 있어서 투명화소전극(144)상의 패시베이션막(162) 일부와 제2 금속막(154) 일부와 제1 절연막(147) 일부를 습식에칭과 건식에칭에 의하여 제거하고 투명화소전극(144) 윗쪽에 투공(165)을 형성시켜 투명화소전극의 윗쪽을 투광성으로 함과 동시에 소오스배선 접속단자용 콘택트홀(166)을 형성시킨다.
이상의 공정을 거침으로써 제45도에 나타낸 구조의 박막트랜지스터어레이 기판(K5)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리소 공정이 전 공정중에서 5공정이면 되기 때문에 7공정의 포토리소 공정을 필요로 하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터어레이 기판(K5)은 쌍으로 되는 다른 기판과의 사이에 종래에 액정표시장치와 마찬가지로 액정을 봉입하여 액정 표시장치(전기광학소자)를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(144) 윗쪽에 투공(165)을 형성시켜, 이 투공(165)를 개재하여 투명화소전극(144)이 액정분자의 배열제어를 행하여 액정에의한 표시를 행할 수 있다.
제46도 내지 제53도는 본 발명의 제6실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 F1에 나타낸 유리등의 투명기판(170)상에 Cr, Ta, Mo, Al등의 도전재료로 이루어지는 도전성금속막으로 형성된 제1 금속막(171)을 형성시킨다. 여기서 형성시키는 제1 금속막(171)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
다음으로 제1 포토리소 공정 F2에 있어서 제1 금속막(171)이 형성된 기판(170)을 이하와 같이 가공한다. 먼저, 기판(170)을 세정하고 제1 금속막(171)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다. 다음으로, 제1 금속막(171)이 Cr로 이루어지는 막인 경우, 예를들면 (NH)[Ce(NO)]+HNO+HO으로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 이어서 레지스트를 박리하여 기판(170)상에 제47도에 나타낸 게이트전극(172)과 게이트배선(173)을 형성시킨다. 또, 도면에서는 실제로 형성한 게이트전극과 게이트배선의 일부만을 나타내고 있는데, 실제로는 기판(170)상에 다수의 게이트전극(172)과 게이트배선(173)을 형성시킬 수 있다.
게이트전극(172)과 게이트배선(173)을 형성하였으면 공정 F3에 있어서 도면(48)에 나타낸 바와 같이 SiN로 이루어지는 제1 절연막(174)을 형성시킨다. 여기서 형성시키는 제1 절연막(174)의 두께는 예를들면 3000옹그스트롬 정도로 형성시킬 수 있다.
제1 절연막(174)을 형성하였으면 기판(170)을 세정하고, 제2 포토리소 공정 F4에 있어서 SF+O가스등을 사용한 건식에칭등의 방법에 의하여 제1 절연막(174)을 파터닝하여 제49도에 나타낸 바와 같이 게이트배선(173)에 통하는 콘택트홀(175)을 형성시킨다.
다음으로 공정 F6에 있어서 콘택트홀의 형성이 끝난 기판(170)을 세정하고, 그 상면에 ITO등으로 이루어지는 투명도전막(176)을 형성시키고, 또 Cr등으로 이루어지는 제2 금속막(177)과 a-Si(n )로 이루어지는 오믹콘택트막(178)을 형성시킨다. 이들 투명도전막(176)과 제2 금속막(177)은 상술한 공정에서 형성한 콘택트홀(175)을 개재하여 게이트배선(173)에 접속시킨다. 또, 여기서 형성시키는 투명도전막(176)의 두께는, 예를들면 700옹그스트롬, Cr로 이루어지는 제2 금속막(177)의 두께는 예를들면 1500옹그스트롬, 오믹콘택트막(178)의 투께는 200옹그스트롬 정도로 할 수 있다.
오믹콘택트막(178)을 형성하였으면 제3 포토리소 공정 F6에 있어서 오믹콘택트막(178)과 제2 금속막(177)과 투명도전막(176)을 습식에칭등의 방법에 의하여 패터닝하여 제51도에 나타낸 소오스전극(180)과 소오스배선(181) 및 드레인전극(182)과 채널부(183)를 형성시킴과 동시에 투명호소전극(184)을 형성시킨다.
또, 상기 습식에칭을 행하는 경우에 사용하는 에칭액은 앞의 예에서 설명한 것과 동등한 것을 사용할 수 있다.
계속해서 공정 F7에 잇어서 상기 처치가 끝난 기판(170)을 세정하고, 그 표면에 플라즈마CVD등의 방법으로 제52도에 나타낸 바와 같이 i+Si(i)로 이루어지는 반도체능동막(185)과 패시베이션막(186)을 형성시킨다. 여기서 형성시키는 반도체능동막(185)은 예를들면 1000옹그스트롬 정도로, 패시베이션막(186)은 예를들면 4000옹그스트롬 정도로 형성시킬 수 있다.
패시베이션막(186)을 형성하였으면 처리가 끝난 기판(170)에 대하여 제4 포토리소 공정 F8에 있어서 투명화소전극(184)상의 패시베이션막(170) 일부와 반도체능동막(185) 일부를 건식에칭에 의하여 패터닝함과 동시에, 제2 금속막(177) 일부를 패터닝하여 투명화소전극(184) 윗쪽에 투공(187)을 형성시켜 투명화소전극 윗쪽을 투광성으로 함과 동시에, 소오스배선 접속 단자부용 콘택트홀(188)을 형성시킨다. 또, 이 제4 포토리소 공정 F8에 있어서 드레인전극(182), 소오스배선(181) 밑의 반도체능동막(185)에 대하여 게이트배선(173)을 공유하고 있는 인접한 다른 박막트랜지스터의 반도체능동막(118)과의 사이를 분리시킨다.
이상의 공정을 거침으로써 제53도에 나타낸 구조의 박막트랜지스터어레이 기판(K6)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리스 공정이 전 공정 중에서 5공정이면 되기 때문에, 7공정의 포토리소 공정이 필요하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터어레이 기판(K6)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치와 마찬가지로 액정을 봉입하여 액정 표시장치(전기광학소자)를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(184)의 윗쪽에 투공(187)을 형성시켜, 이 투공(187)을 개재하여 투명화소전극(184)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
제54도 내지 제63도는 본 발명의 제7 실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 G1에 있어서 제54도에 나타낸 유리 등의 투명기판(190)상에 CR, Ta, Mo. Al등의 도전재료로 이루어지는 도전성 금속박막으로 형성된 제1 금속막(191)을 형성시킨다. 여기서 형성시키는 제1 금속막(191)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
다음으로 제1 포토리소 공정 G2에 있어서 제1 금속막(191)이 형성된 기판(190)을 이하와 같이 가공한다. 먼저 기판(190)을 세정하고 제1 금속막(191)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체 부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다. 먼저, 제1 금속막(191)이 Cr로 이루어지는 막인 경우, 예를들면 (NH)[Ce(NO)]+HNO+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(190)상에 제55도에 나타낸 게이트전극(192)과 게이트배선(193)을 형성시킨다. 또한, 도면에서는 게이트전극과 게이트배선의 일부만을 나타내고 있는데, 실제로는 기판(190)상에 다수의 게이트전극(192)과 게이트배선(193)을 형성시킬 수 있다.
게이트전극(192)과 게이트배선(193)을 형성하였으면 공정 G3에 있어서 이들을 형성한 기판(190)을 세정하고, 그 표면에 제56도에 나타낸 바와 같이 SiN로 이루어지는 제1 절연막(195)과, a-Si(i)로 이루어지는 반도체능동막(196)과 a-Si(n )로 이루어지는 오믹콘택트막(197)을 적층시킨다. 여기서 형성시키는 제1 절연막(195)은 예를들면 3000옹그스트롬 정도, 반도체능동막(196)은 1000옹그스트롬 정도, 오믹콘택트막(197)은 200옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 G4에 있어서 제1 포토리소 공정 G2와 같도록 레지스트 도포, 노광, 현상, 에칭 등 레지스트 박리처리를 실시하여 반도체능동막(196)과 오믹콘택트막(197)을 패터닝하여 게이트전극(192)의 윗쪽에 제57도에 나타낸 바와 같이 반도체부(198)을 형성시킨다. 이 공정에서 사용하는 에칭액은 예를들면 HF+HNO로 배합 조성의 것을 사용할 수 있다.
제2 포토리소 공정 G4을 실시하였으면 공정 G5에 있어서 기판(190)을 세정하고, 그 상면에 Ti등의 도전재료로 이루어지는 제2 금속막(200)을 제 58도에 나타낸 바와 같이 형성시킨다. 여기서 형성시키는 제2 금속막(200)의 두께는 예를들면 3000옹그스트롬 정도로 할 수 있다.
제2 금속막(200)을 형성하였으면 제3 포토리소 공정 G6에 있어서 제2 금속막(200)과 오믹콘택트막(197)을 습식에칭등의 방법에 의하여 패터닝하여 제59도에 나타낸 바와 같이 소오스전극(205)과 소오스배선(206)과 드레인전극(207)과 채널부(208)을 형성시킨다.
또한, 상기 습시에칭을 행하는 경우에 사용하는 에칭액으로서 HF+HO로 되는 배합 조성의 것을 사용할 수 있다.
계속해서 공정 G7에 있어서 상기 처리가 끝난 기판(190)을 세정하고, 그 표면에 플라즈마CVD등의 방법으로 제60도에 나타낸 바와 같이 패시베이션막(209)을 형성시킨다. 여기서 형성시키는 패시베이션막(209)은 예를들면 두께 4000옹그스트롬 정도로 형성시킬 수 있다.
패시베이션막(209)을 형성하였으면 처리가 끝난 기판(190)에 대하여 제4 포토리소 공정 G8에 있어서 SF+O가스등을 이용한 건식에칭등의 방법에 의하여 패시베이션막(209)을 패터닝하여 제61도에 나타낸 바와 같이 드레인전극(207)에 통하는 콘택트홀(210)과 게이트배선(193)에 통하는 콘택트홀(211)과 소오스배선(206)에 통하느 콘택트홀(212)을 형성한다.
상기 콘택트홀을 형성한 기판(190) 표면에 공정 G9에 있어서 ITO로 이루어지는 투명도전막(213)을 형성시킨다. 이 투명도전막(213)의 두께는 1500옹그스트롬 정도로 할 수 있다.
다음으로 제5 포토리소 공정 G10에 잇어서 습식에칭에 의하여 투명도전막(213)의 일부를 제거하여 제63도에 나타낸 바와 같이 투명화소전극(215)과, 소오스배선접속용 단자부(216)를 형성시킨다. 이 때에 사용하는 에칭액은예를들면 HCl+HNO+HO의 배합 조성의 것을 사용할 수 있다.
이상의 공정을 거침으로써 제63도에 나타낸 구조의 박막트랜지스터어레이 기판(K7)을 얻을 수 있다. 이 예로 제조방법에 의하면 포토리소 공정이 전 공정 중에서 5공정이면 되기 때문에, 7공정의 포토리소 공정이 필요하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터어레이 기판(K7)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치와 마찬가지로 액정을 봉입하여 액정 표시장치(전기광학소자)를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(215)이 그 윗쪽에 설치되는 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다. 이 예의 구조이면 투명화소전극(215)과 액정분자의 거리를 가깝게 할 수 있으므로 액정분자에 효율 좋게 전계를 부하할 수 있다
제64도 내지 제73도는 본 발명의 제8 실시예를 설명하기 위한 것으로, 이 실시예에 있어서 먼저 공정 H1에 있어서 제64도에 나타낸 유리 등의 투명기판(220)상에 Cr, Ta, Mo, Al등의 도전재료로 이루어지는 도전성 금속박막으로 형성된 제1 금속막(221)을 형성한다. 여기서 형성시키는 제1 금속막(221)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
다음으로 제1 포토리소 공정 H2에 있어서 제1 금속막(221)이 형성된 기판(220)을 이하와 같이 가공한다. 먼저 기판(220)을 세정하고 제1 금속막(221)상에 레지스터를 도포하고 나서 포토마스크를 개재하여 상면 전체 부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레스트에 옮겨지게 한다. 먼저, 제1 금속막(221)이 Cr로 이루어지는 막인 경우, 예를 들면 (NH)[Ce(NO)]+HNO+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(220)상에제65도에 나타낸 게이트전극(222)과 게이트배선(223)을 형성시킨다. 또한, 도면에서는게이트전극과 게이트배선의 일부만을 나타내고 있는데, 실제로는 기판(220)상에 다수의 게이트전극(222)과 게이트배선(223)을 형성시킬 수 있다.
게이트전극(222)과 게이트배선(223)을 형성하였으면 공정 H3에 있어서 제66도에 나타낸 바와 같이 SiN로 이루어지는 제1 절연막(224)을 형성시킨다. 여기서 형성시키는 제1 절연막(224)은 예를들면 3000옹그스트롬 정도로 형성시킬 수 있다.
제1 절연막(224)을 형성하였으면 기판(220)을 세정하고, 제2 포토리소 공정 H4에 있어서 SF+O가스등을 이용한 건식에칭등의 방법에 의하여 제1 절연막(224)을 패터닝하여 제67도에 나타낸 바와 같이 게이트배선(223)에 통하는 콘택트홀(225)을 형성시킨다.
다음으로 공정 H5에 있어서 콘택트홀의 형성이 끝난 기판(220)을 세정하고, 그 상면에 Al등의 도전막(227)과 Cr등과 도전막(228)으로 이루어지는 적층구조의 제2 금속막(229)을 제68도에 나타낸 바와 같이 형성시킨다. 또한, 제2 금속막(229)상에 a-Si(n )로 이루어지는 오믹콘택트막(230)을 형성시킨다.
상기 제2 금속막(229)은 상술한 공정에서 형성한 콘택트홀(225)을 개재하여 게이트배선(223)에 접속시킨다. 또, 여기서 형성시키는 Al막의 두께는 예를들면 2000옹그스트롬, Cr막의 두께는 예를들면 1000옹그스트롬 정도, 오믹콘택트홀막(230)의 두께는 200옹그스트롬 정도로 할 수 있다.
오믹콘택트막(230)을 형성하였으면 제3 포토리소 공정 H6에 있어서 오믹콘택트막(230)과 제2 금속막(229)을 습식에칭등의 방법에 의하여 패터닝하여 제69도에 나타낸 소오스전극(231)과 소오스배선(232) 및 드레인전극(234)과 채널부(235)를 형성시킨다.
또한, 상기 습식에칭을 행하는 경우에 사용하는 에칭액은, 앞의 예에서 설명한 것과 동등한 것을 사용할 수 있다.
계속해서 공정 H7에 있어서 상기 처리가 끝난 기판(220)을 세정하고, 그 표면에 플라즈마CVD등의 방법으로 제70도에 나타낸 바와 같이 반도체능동막(236)과 패시베이션막(237)을 형성시킨다. 여기서 형성시키는 반도체능동막(236)은 예를들면 두께 1000옹그스트롬 정도, 패시베이션막(237)은 예를들면 두께 4000옹그스트롬 정도로 형성시킬 수 있다.
패시베이션막(237)을 형성하였으면 처리가 끝난 기판(220)에 대하여 제4 포토리소 공정 H8에 있어서 패시베이션막(237) 일부를 건식에칭에 의하여 패터닝하고, 또 반도체능동막(236) 일부를 습식에칭에 의하여 패터닝하여 투명화소전극을 형성시킬 부위 윗쪽에 투공(238)을 형성시킴과 동시에, 소오스배선 접속단자부용의 콘택트홀(239)을 형성시킨다. 또, 이 제4 포토리소 공정 H8에 있어서 드레인전극(234), 소오스배선(232)상의 반도체능동막(236)에 대항 게이트배선(223)을 공유하고 있는 인접한 다른 박막 트랜지스터의 반도체능동막(236)과의 사이를 분리시킨다.
상기 콘택트홀을 형성한 기판(220) 표면에는 공정 H9에 있어서 ITO로 이루어지는 투명도전막(240)을 형성시킨다. 이 투명도전막(240)의 두께는 700옹그스트롬 정도로 할 수 있다.
다음으로 제5 포토리소 공정 H10에 있어서 습식에칭에 의하여 투명도전막(240) 일부를 패터닝하여 제73도에 나타낸 바와 같이 투명화소전극(241)과 소오스배선접속용 단자부(242)를 형성시킨다. 이 때에 사용하는 에칭액은 예를들면 HCl+HNO+HO로 되는 배합 조성의 것을 사용할 수 있다.
이상의 공정을 거침으로써 제73도에서 나타낸 구조의 박막트랜지스터기판(K8)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리소 공정이전 공정 중에서 5공정이면 되기 때문에, 7공정의 포토리소 공정을 필요로 하였던 종래 방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터어레이 기판(K8)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치와 마찬가지로 액정을 봉입하여액정 표시장치(전기광학소자)를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(241)이 투공(238)의 바닥부에 형성된 구조로 되어 있고, 그 투공(238)을 개재하여 투명화소전극(241)이 액정분자의 배열제어를 행하므로 액정에 의한 표시를 행할 수 있다.
제74도 내지 제83도는 본 발명의 제9실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 J1에 있어서 제74도에 나타낸 유리등의 투명기판(250)상에 Cr, Ta, Mo, Al등의 도전재료로 이루어지는 도전성금속박막으로 형성된 제1 금속막(251)을 형성시킨다. 여기서 형성시키는 제1 금속막(251)의 두깨는 예를들면 1000옹그스트롬 정도로 할 수 있다.
다음으로 제1 포토리소 공정 J2에 있어서 제1 금속막(251)이 형성된 기판(250)을 이하와 같이 가공한다. 먼저 기판(250)을 세정하고 제1 금속막(251)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체부상에 노광저치와 현상처리를 행하여, 포토마스크의 패턴이 포토레스스트에 옮겨지게 한다. 먼제, 제1 금속막(251)이 Cr로 이루어지는 막인 경우, 예를들면 (NH)[Ce(NO)]+HNO+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(250)상에 제75도에 나타낸 게이트전극(252)과 게이트배선(253)을 형성시킨다. 또한, 도면에서는 게이트전극과 게이트배선의 일부만을 나타내고 있는데, 실제로는 기판(250)상에 다수의 게이트전극(252)과 게이트배선(253)을 형성시킬 수 있다.
게이트전극(252)과 게이트배선(253)을 형성하였으면 공정 J3에 있어서 제76도에 나타낸 바와 같이 SiN로 이루어지는 제1 절연막(254)을 형성시킨다. 여기서 형성시키는 제1 절연막(254)은예를들면 3000옹그스트롬 정도로 형성시킬 수 있다.
제1 절연막(254)을 형성하였으면 기판(250)을 세정하고, 제2 포토리소 공정 J4에 있어서 SF+O가스 등을 이용한 건식에칭등의 방법에 의하여 제1 절연막(254)을 패터닝하여 제77도에 나타낸 바와 같이 게이트배선(253)에 통하는 콘택트홀(255)을 형성시킨다.
다음으로 공정 J5에 있어서 콘택트홀의 형성이 끝난 기판(250)을 세정하고, 그 상면에 ITO등으로 이루어지는 투명도전막(256)을 제78도에 나타낸 바와 같이 형성시킨다. 이 투명도전막(256)은 상술한 공정에서 형성한 콘택트홀(255)을 개재하여 게이트배선(253)에 접속시킨다. 또, 여기서 형성시키는 투명도전막(256)의 두께는 예를들면 700옹그스트롬 정도로 할 수 있다.
투명도전막(256)을 형성하였으면 제3 포토리소 공정 J6에 있어서 투명도전막(256)을 습식에칭등의 방법에 의하여 패터닝하여 제79도에 나타낸 소오스전극(257)과 소오스배선(258) 및 드레인전극(259)을 형성시킨다. 또, 이 때에 게이트전극(252)상의 제1 절연막(254)상에 형성되어 있는 투명도전막(256) 일부를 제거하여 투공(260)을 형성시킨다.
또, 상기 습식에칭을 행하는 경우에 사용하는 에칭액으로서 ITO의 투명도전막(91)을 가공하는데는 NCl+HNO+HO로 되는 배합 조성의 것을 사용할 수 있다.
다음으로 공정 J7에 있어서 기판(250)을 세정하고, 그 상면에 Cr등의 도전재료로 이루어지는 제2 금속막(262)을 제80도에 나타낸 바와 같이 형성시킨다. 또한, 제2 금속막(262)상에 a=Si(n )로 이루어지는 오믹콘택트막(263)을 형성시킨다. 여기서 형성시키는 Cr의 제2 금속막(262)의 두께는 예를들면 1000옹그스트롬 정도, 오믹콘택트막(263)의 두께는 200옹그스트롬 정도로 할 수 있다. 상기 제2 금속막(262)은 ITO으로 이루어지는 소오스배선(258)과 소오스전극(257) 및 드레인전극(259)을 저항을 낮추기 위하여 설치한다.
다음으로 제4 포토리소 공정 J8에 있어서 기판(250)을 세정하고, 오믹콘택트막(263)과 제2 금속막(262)을 습식에칭등의 방법에 의하여 패터닝하고 제81도에 나타낸 소오스전극(265)과 소오스배선(266) 및 드레인전극(267)과 채널부(268)를 형성시킨다.
또, 상기 습식에칭처리를 행하는 경우에 사용하는 에칭액은 앞의 예에서 설명한 것과 동등한 것을 사용할 수 있다.
계속해서 공정 J9에 있어서 상기 처리가 끝난 기판(250)을 세정하고, 그 표면에 플라즈마CVD등의 방법으로 제82도에 나타낸 바와 같이 a=Si(i)로 이루어지는 반도체능동막(270)과 패시베이션막(271)을 형성시킨다. 여기서 형성시키는 반도체능동막(270)은 예를들면 두께 1000옹그스트롬, 패시베이션막(271)은 예를들면 두께 4000옹그스트롬 정도로 형성시킬 수 있다.
패시베이션막(271)을 형성하였으면 처리가 끝난 기판(250)에 대하여 제5 포토리소 공정 J10에 있어서 투명화소전극부위상의 패시베이션막(271) 일부를 건식에칭에 의하여 가공하고, 또 반도체능동막(270) 일부와 오믹콘택트막(263) 일부와 제2 금속막(262) 일부를 습식에청에 의하여 패터닝하고 투명화소전극(273)과 그 윗쪽에 투공(274)을 형성시켜 투명화소전극의 윗쪽을 투광성으로 함과 동시에, 소오스배선 접속단자부용 콘택트홀(275)을 형성시킨다. 또, 이 제5 포토리소 공정 J10에 있어서 드레인전극(267), 소오스배선(266)상의 반도체능동막(270)에 대하여 게이트배선(113)을 공유하고 있는 인접한 다른 박막트랜지스터의 반도체능동막(270)과의 사이를 분리시킨다.
이상의 공정을 거침으로써 제83도에 나타낸 구조의 박막트랜지스터어레이 기판(K9)을 얻을 수 있다. 이 예에 제조방법에 의하면 포토리소 공정이 전 공정 중에서 5공정이면 되기 때문에, 7공정의 포토리소 공정이 필요하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터어레이 기판(K9)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치와 마찬가지로 액정을 봉입하여 액정표시장치(전기광학소자)를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(273) 윗쪽에 투공(274)을 형성시켜, 이 투공(274)을 개재하여 투명화소전극(273)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
제84도 내지 제93도는 본 발명의 제10실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 L1에 있어서 제84도에 나타낸 유리등의 투명기관(300)상에 Cr등의 투광성박막(301)을 막형성방법에 의하여 형성시킨다. 여기서 형성시키는 투광성박막(301)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
또, 상기 기판(300)에 대하여 브러시세정장치 혹은 유기물제거를 위한 자외선 조사장치등을 이용하여 표면세정처리를 실시하는 것이 바람직하다. 또, 세정후의 기판표면에 반응성스패터링등의 처리에 의하여 TaO등으로 이루어지는 표면안정화막을 형성시키고, 그 후에 차광성박막(301)을 형성시켜도 좋다.
다음으로 제1 포토리소 공정 L2에 있어서 차광성박막(301)이 형성된 기판(300)을 이하와 같이 가공한다. 먼저 기판(300)을 세정하고 차광성박막(301)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체 부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다.
다음으로 차광성박막(301)이 Cr로 이루어지는 막인 경우, 예를들면 (NH)[Ce(NO)]+HNO+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(300)상에 제85도에 나타낸 아이랜드상의 차광막(302)을 형성시킨다. 이 차광막(302)의 형성위치는 후술하는 반도체부를 향상하고자 하는 위치에 대응하는 위치에 형성시킨다.
차광막(302)을 형성하였으면 공정 L3에 있어서 이들을 형성한 기판(300)을 세정하고, 그 표면에 제86도에 나타낸 바와 같이 SiN으로 이루어지는 제1 절연막(303)과, a-Si(i)으로 이루어지는 반도체능동막(304)을 적층시킨다. 여기서 형성시키는 제1 절연막(303)은 예를들면 3000옹그스트롬 정도, 반도체능동막(304)은 1000옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 L4에 있어서 제1 포토리소 공정 L2와 같도록 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리처리를 실시하여 반도체능동막(304)을 패터닝하여 차광막(302)의 윗쪽에 제87도에 나타낸 바와 같이 반도체부(305)를 형성시킨다. 이 공정에서 사용하는 에칭액은, 예를들면 HF+HIO+HO로 되는 배합 조성의 것을 사용할 수 있다.
제2 포토리소 공정 L4을 실시하였으면 다음으로 공정 L5에 있어서 기판(300)을 세정하고, 그 표면에 제88도에 나타낸 바와 같이 SiN으로 이루어지는 제2 절연막(306)과, Cr등의 도전성박막으로 이루어지는 제1 금속막(307)을 적층시킨다. 여기서 형성시키는 제2 절연막(306)은 예를들면 3000옹그스트롬 정도, 제1 금속막(306)은 1500옹그스트롬 정도의 두께로각각 형성시킬 수 있다.
다음으로 제1 금속막(306)의 형성이 끝난 기판(300)을 세정하고, 제3 포토리소 공정 L6에 있어서 나가세주식회사제의 LCE-3B(상품명)을 사용하여 습식에칭을 행하여, 반도체부(305)의 윗쪽에 제89도에 나타낸 바와 같이 게이트전극(308)과 게이트배선을 형성시킨다.
이들을 형성하였으면 공정 L7에 있어서 이들을 형성한 기판(300)을 세정하고, 그 표면에 제90도에 나타내는 바와 같이 SiN으로 이루어지는 제3 절연막(310)을 형성시킨다. 여기서 형성시키는 제3 절연막(310)은 예를들면 3000옹그스트롬 정도로 형성시킬 수 있다.
제3 절연막(310)을 형성하였으면 다음으로 제4 포토리소 공정 L8에 있어서 SF+O가스등을 이용한 건식에칭등의 방법에 의하여 제3 절연막(310)을 패터닝하여 제91도에 나타내는 바와 같이 반도체부(305)의 한쪽 단부에 통하는 콘택트홀(311)과 반도체부(305)의 다른쪽 단부에 통하는 콘택트홀(312)을 형성시킨다. 또, 소오스배선과 게이트배선을 접속하기 위한 콘택트홀(313)을 형성시킨다.
다음으로 공정 L9에 있어서 콘택트홀의 형성이 끝난 기판(300)을 세정하고, 그 상면에 ITO등으로 이루어지는 투명도전막(315)을 제92도에 나타내느 바와 같이 형성시킨다. 또, 여기서 형성시키는 투명도전막(315)의 두께는 예를들면 2000옹그스트롬 정도로 할 수 있다.
투명도전막(315)을 형성하였으면 제5포토리소 공정 L10에 있어서 투명도전막(315)을 습식에칭등의 방법에 의하여 패터닝하고 제93도에 나타내는 소오스전극(317)RKH 소오스배선(318)과 드레인전극(319)을 형성시킴과 동시에, 투명화소전극(320)을 형성시킨다.
또, 상기 습식에칭을 해하는 경우에 사용하는 에칭액으로서, ITO 투명도전막(315)을 가공하는데는 HCL+HNO+HO로 되는 배합 조성의 것을 사용할 수 있다.
이상의 공정을 거침으로써 제93도에 나타내는 구조의 박막트랜지스터어레이 기판(K10)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리소 공정이 전 공정 중에서 5공정이면 되기 때문에, 7공정의 포토리소 공정을 필요로 하였던 종래 방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터 기판(K10)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치(전기광학소자)와 마찬가지로 액정을 봉입하여 액정표시장치를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(320)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
또한 상기한 구조이면 투명화소전극(320)이 최상층에 있으므로 액정분자를 투명화소전극(320)으로 구동할 때에 전계를 효율 좋게 작용시킬 수 있고, 액정분자의 구동성도 뛰어나다.
제94도 내지 제103도는 본 발명에 제11실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 M1에 있어서 제94도에 나타낸 유리등의 투명기판(300)상에 Cr등의 푸광성박막(331)을 막형성방법에 의하여 형성시킨다. 여기서 형성시키는 투광성박막(331)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
또, 상기 기판(330)에 대하여 브러시세정장치 혹은 유기물제거를 위한 자외선 조사장치등을 이용하여 표시세정처리를 실시하는 것이 바람직하다. 또, 세정후의 기판표면에 반응성스패터링등의 처리에 의하여 Tao등으로 이루어지는 표면안정화막을 형성시키고 그 후에 차광성박막(331)을 형성시켜도 좋다.
다음으로 제1 포토리소 공정 M2에 있어서 차광성박막(331)이 형성된 기판(330)을 이하와 같이 가공한다. 먼저 기판(330)을 세정하고 차광성박막(331)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체 부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴에 포토레지스트에 옮겨지게 한다.
다음으로 차광성박막(331)이 Cr로 이루어지는 막인 경우, 예를들면 (NH)[Ce(NO)]+HNO+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(330)상에 제95도에 나타낸 아이랜드상의 차광막(332)을 형성시킨다. 이 차광막(332)의 형성위치는 후술하는 반도체부를 향상하고자 하는 위치에 대응하는 위치에 형성시킨다.
차광막(302)을 형성하였으면 공정 M3에 있어서 이들을 형성한 기판(330)을 세정하고, 그 표면에 제96도에 나타낸 바와 같이 SiN으로 이루어지는 제1 절연막(333)과, a-Si(i)으로 이루어지는 반도체능동막(334)과 a-Si(n )으로 이루어지는 오믹콘택트막(335)을 적층시킨다. 여기서 형성시키는 제1 절연막(333)은 예를들면 3000옹그스트롬 정도, 반도체능동막(334)은 1000옹그스트롬 정도, 오믹콘택트막(335)은 2000옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 M4에 있어서 제1 포토리소 공정 M2와 같도록 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리처리를 실시하여 오믹콘택트막(335)과 반도체능동막(334)을 패터닝하여 차광막(332)의 윗쪽에 제97도에 나타내는 바와 같이 반도체부(336)를 형성시킨다. 이 공정에서 사용하는 에칭액은 예를들면 HF+HIO+HO로 되는 배합 조성의 것을 사용할 수 있다.
제2 포토리소 공정 M4을 실시하였으면 다음으로 공정 M5에 있어서 기판(330)을 세정하고, 그 표면에 제98도에 나타낸 바와 같이 Ti등의 도전성박막으로 이루어지는 제1 금속막(337)을 적층시킨다. 여기서 형성시키는 제1 금속막(337)은 3000옹그스트롬 정도의 두께로 형성시킬 수 있다.
다음으로 제1 금속막(337)의 형성이 끝난 기판(330)을 세정하고, 제3 포토리소 공정 M6에 있어서 HF+HO로 되는 배합 조성의 에칭액을 사용한 습식에칭 및 HF+NHF+HNO+CHCOOH으로 되는 배합 조성의 에칭액을 사용한 습식에칭에 의하여 패터닝하고 소오스전극(338)과 드레인전극(339) 및 소오스전극(338')을 형성한다.
이들을 형성하였으면 공정 M7에 있어서 이들을 형성한 기판(330)을 세정하고, 그 표면에 제100도에 나타내는 바와 같이 SiN으로 이루어지는 제2 절연막(341)을 형성시킨다. 여기서 형성시키는 제3 절연막(341)은 예를들면 3000옹그스트롬 정도로 형성시킬 수 있다.
제2 절연막(341)을 형성하였으면 다음으로 제4 포토리소 공정 M8에 있어서 CFO가스등을 이용한 건식에칭등의 방법에 의하여 제2 절연막(341)을 패터닝하여 제101도에 나타내는 바와 같이 드레인전극(339)에 통하여는 콘택트홀(343)과 게이트배선 및 소오스배선을 접속하기 위한 콘택트홀(334), (345)을 형성시킨다.
다음으로 공정 M9에 있어서 콘택트홀의 형성이 끝난 기판(330)을 세정하고, 그 상면에 ITO등으로 이루어지는 투명도전막(347)을 제102도에 나타내는 바와 같이 형성시킨다. 또, 여기서 형성시키는 투명도전막(347)의 두께는 예를들면1500옹그스트롬 정도로 할 수 있다.
투명도전막(347)을 형성하였으면 제5 포토리소 공정 M10에 있어서 투명도전막(347)을 급식에칭등의 방법에 의하여 패터닝하고 제103도에 나타내는 게이트전극(348)을 형성시킴과 동시에, 투명화소전극(349)을 형성시킨다.
또, 상기 습식에칭을 행하는 경우에 사용하는 에칭액으로서, ITO의 투명도전막(347)을 가공하는데 HCL+HNO+HO로 되는 배합 조성의 것을 사용할 수 있다.
이상의 공정을 거침으로써 제103도에 나타내는 구조의 박막트랜지스터어레이 기판(K11)을 얻을 수 있다. 이 예의 제조방법에 의하면 포트리소 공정이 전 공정 중에서 5공정이면 되기 때문에, 7공정의 포토리소 공정을 필요로 하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터 기판(K11)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치(전기광학소자)와 마찬가지로 액정을 봉입하여 액정표시장치를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(349)이 액정분자의 배열제어를 행하여 액정에 의한 표시를 행할 수 있다.
또한 상기한 구조이면 투명화소전극(349)이 최상층에 있으므로 액정분자를 투명화소전극(349)으로 구동할 때에 전계를 효율 좋게 작용시킬 수 있고, 액정분자의 구동성도 뛰어나게 된다.
제104도 내지 제113도는 본 발명의 제12실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 N1에 있어서 제104도에 나타낸 유리등의 투명기관(350)상에 Cr등의 투광성박막(351)을 막형성방법에 의하여 형성시킨다. 여기서 형성시키는 투광성박막(351)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
또, 상기 기판(350)에 대하여 브러시세정장치 혹은 유기물제거를 위한 자외선 조사장치등을 이용하여 표면세정처리를 실시하는 것이 바람직하다. 또, 세정후의 기관표면에 반응성스패터링등의 처리에 의하여 TaO등으로 이루어지는 표면안정화막을 형성시키고, 그 후에 차광성박막(331)을 형성시켜도 좋다.
다음으로 제1포토리소 공정 N2에 있어서 차광성박막(351)이 형성된기판(350)을 이하와 같이 가공한다. 먼저 기판(350)을 세정하고 차광성박막(351)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체 부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다.
다음으로 차광성박막(351)이 Cr로 이루어지는 막인 경우, 예를들면 (NH)[Ce(NO)]+HNO+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(350)상에 제105도에 나타낸 아이랜드상의 차광막(352)을 형성시킨다. 이 차광막(352)의 형성위치는 후술하는 반도체부를 향상하고자 하는 위치에 대응하는 위치에 형성시킨다.
차광막(352)을 형성하였으면 공정 N3에 있어서 이들을 형성한 기판(35)을 세정하고, 그 표면에 제106도에 나타낸 바와 같이 SiN으로 이루어지는 제1 절연막(353)과, a-Si(i)으로 이루어지는 반도체능동막(354)과 a-Si(n )으로 이루어지는 오믹콘택트막(355)을 적층시킨다. 여기서 형성시키는 제1 절연막(353)은 예를들면 3000옹그스트롬 정도, 반도체능동막(354)은 1000옹그스트롬 정도, 오믹콘택트막(355)은 200옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 N4에 있어서 제1 포토리소 공정 N2와 같도록 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리처리를 실시하여 오믹콘택트막(355)과 반도체능동막(354)을 패터닝하여 차광막(352)의 윗쪽에 제107도에 나타내는 바와 같이 반도체부(356)를 형성시킨다. 이 공정에서 사용하는 에칭액은 예를들면 HF+HIO+HO로 되는 배합 조성의 것을 사용할 수 있다.
제2 포토리소 공정 N4을 실시하였으면 다음으로 공정 N5에 있어서 기판(350)을 세정하고, 그 표면에 제108도에 나타낸 바와 같이 ITO등의 투명도전박(357)을 적층시킨다. 여기서 형성시키는 제1 금속막(357)은 1500옹그스트롬 정도의 두께로 형성시킬 수 있다.
다음으로 투명도전막(357)의 형성이 끝난 기판(350)을 세정하고, 제3 포토리소 공정 N6에 있어서 HCl+HNO+HO로 되는 배합 조성의 에칭액을 사용한 습식에칭 및 HF+NHF+HNO+CHCOOH로 배합 조성의 에칭액을 이용한 습식에칭에 의하여 패터닝하여 소오스전극(358)과 드레인전극(359) 및 소오스배선(358')을 형성시키고, 또한 화소전극(360)도 형성시킨다. 또한, 소오스전극(358)과 드레인전국(359)에 끼워진 부분의 반도체부(356)상면의 오믹콘택트막(355) 일부도 제거한다.
이들을 형성하였다면 공정 N7에 있어서 이들을 형성한 기판(350)을 세정하고, 그 표면에 제110도에 나타내는 바와 같이 SiN으로 되는 제2 절연막(361)을 형성시킨다. 여기서 형성시키는 제3 절연막(361)은 예를들면 3000옹그스트롬 정도의 두께로 형성시킬 수 있다.
제2 절연막(361)을 형성하였으면 다음으로 제4 포토리소 공정 N8에 있어서 SF+O가스등을 사용한 건식에칭등의 방법에 의하여 제2 절연막(361)을 패터닝하여 제11도에 나타내는 바와 같이 게이트배선 및 소오스배선을 접속하기 위한 콘택트홀(364), (365)을 형성시킨다.
다음으로 공정 N9에 있어서 콘택트홀의 형성이 끝난 기판(350)을 세정하고, 그 상면에 Cr등의 도전성금속으로 금속막(367)을 제112도에 나타내는 바와 같이 형성시킨다. 또, 여기서 형성시키는 금속막(367)의 두께는 예를들면 2000옹그스트롬 정도로 할 수 있다.
금속막(367)을 형성하였으면 제5 포토리소 공정 N10에 있어서 금속막(67)을 습식에칭등의 방법에 의하여 패터닝하고 제113도에 나타내는 게이트 전극(368)과 그 배선을 형성시킨다.
또한, 상기 습식에칭을 행하는 경우에 사용하는 에칭액으로서, Cr의 금속막(367)을 가공하는데는 나가세주식회사의 LEC-3B(상품명)을 사용할 수 있다.
이상의 공정을 거침으로써 제113도에 나타내는 구조의 박막트랜지스터어레이 기판(K12)을 얻을 수 있다. 이 예에 제조방법에 의하면 포토리소 공정이 전 공정 중에서 5공정이면 되기 때문에, 7공정의 포토리소 공정을 필요로 하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터 기판(K12)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치(전기광학소자)와 마찬가지로 액정을 봉입하여 액정표시장치를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(360)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
제114도 내지 제121도는 본 발명의 제13실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 O1에 있어서 제114도에 나타낸 유리등의 투명기관(370)상에 Cr드의 차광성박막(371)을 막형성방법에 의하여 형성시킨다. 여기서 형성시키는 차광성박막(371)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
또한, 상기 기판(370)에 대하여 브러시세정장치 혹은 유기물질의 제거를위하여 자외선 조사장치 등을 이영하여 표면세정처리를 행하는 것이 바람직하다. 또, 세정후의 기판표면에 반응성스태터링등의 처리에 의하여 TaO등으로 이루어지는 표면안정화막을 형성시키고, 그 후에 차광성박막(371)을 형성시켜도 된다.
다음으로 제1 포토리소 공정 O2에 있어서 차광성박막(371)에 형성된기간(370)을 이하와 같이 가공한다. 먼저 기판(370)을 세정하고 차광성박막(371)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴에 포토레지스트에 옮겨지게 한다.
다음으로 차광성박막(371)이 Cr로 이루어지는 막인 경우, 예를들면 (NH)[Ce(NO)]+HNO+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(370)상에 제115도에 나타낸 아이랜드상의 차광막(372)을 형성시킨다. 이 차광막(372)의 형성위치는 후술하는 반도체부를 형성하고자 하는 위치에 대응하는 위치에 형성시킨다.
차광막(372)을 형성하였으면 공정 O3에 있어서 이들을 형성한 기판(370)을 세정하고, 그 표면에 제116도에 나타낸 바와 같이 SiN으로 이루어지는 제1 절연막(373)과, Al, Ta등의 양도전성 금속제를 이루어지는 도전성금속막(374a)과 Cr등과 금속재료로 이루어지는 배리어막(374b)으로 이루어지는 제1 금속막(374)과 a-Si(n )로 이루어지는 오믹콘택트막(375)을 적층시킨다. 여기서 형성시키는 제2절연막(373)은 예를들면 3000옹그스트롬 정도, Al의 도전성금속막(374a)은 1500옹그스트롬 정도, Cr의 배리어막(374b)은 500옹그스트롬 정도, 오믹콘택트막(375)은 200옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 O4에 있어서 제1 포토리소 공정 O2와 같도록 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리 처리를 실시하여 오믹콘택트막(375)과 게1 금속막(374)을 패터닝하여 차광막(372)의 윗쪽에 제117도에 나타내는 바와 같이 반도체부(376)을 형성시킴과 동시에, 제2 금속막(374)을 패터닝하여 소오스전극(378)과 드레인전극(379)을 형성시키고 소오스배선(378')을 형성시킨다. 이 공정에서 사용하는 에칭액은 예를들면 오믹콘택트막(375)에 대하여 HF+NHF+NHO+CHCOOH로 되는 배합조성의 것을 사용하고, Cr의 배리어막(374b)에 대하여 나가세주식회사 LEC-B3(상품명)을 사용할 수 있고, Al의 도전성금속막(374a)에 대하여 HPO+HNO+CHCOOH로 되는 배합 조성의 것을 사용할 수 있다.
또한, 상기 제1 금속막(374)으로서 상기 2층구조가 아니라 Ti로 이루어지는 두께 3000옹그스트룸 정도의 단층막을 사용할 수도 있다.
상기와 같이 Al의 도전성금속막(374a)을 사용하면 도전성이 뛰어나므로 전기신호의 통로가 양호해지고, 신호지연등의 문제를 일으키지 않는다. 그런데, 후술하는 포토리소 공정에 있어서 SF+O가스를 사용하여 건식에칭 처리를 행한 후에 O플라즈마중에서 레지스트의 박리를 행하면, 이 O가스에 의하여 산화성분위기에 노출됨으로써 Al이나 Ta의 도전성금속막(374a)이 부식할 우려가 생기는데, 그 위에 배리어막(374b)을 피복하고 있으므로, 이 막이 도전성금속막(374a)의 부식을 방지한다.
따라서, 배리어막(374b)의 구성재료는 도전성금속막(374b)의 구성재료보다 산화되기 어려운 도전막이어도 좋은데, 그 외에 도전성금속막(374a)에 접속하고자 하는 다른 도전막, 예를들면 후술하는 화소전극을 구성하는 ITO에 도전성산화물로서 고용하는 재료이어도 좋고, 또 i-SI(n )등의 반도체 막이어도 문제는 없다. 따라서 상기 Ti으로 이루어지는 단층막을 사용하면 산화되기 어려우무로 단층막이어도 좋다. 단, 신호지연의 면에서 보면 Al이나 Ta등으로 이루어지는 막 쪽이 바람직하다.
또, 도전율이 양호한 Al을 배선용으로서 사용할 수 있으므로, 종래의 Ti를 사용한 배선보다 배선막의 두께를 작게 할 수 있고, 박막트랜지스터소자 전체의 스텝부의 단차를 작게할 수 있으며, 스탭커버레지를 향상시킬 수 있고, 제품수율을 향상시킬 수 있게 된다.
제2 포토리소 공정 O4을 실시하였으면 다음으로 공정 O5에 있어서 기판(370)을 세정하고, 그 표면에 제118도에 나타내는 바와 같이 a-Si(i)로 이루어지는 반도체능동막(380)과 SiN으로 이루어지는 제2 절연막(381)을 형성시킨다. 여기서 형성시키는 반도체능동막(380)은 2000옹그스트롬 정도의 두께로, 제2 절연막(381)은 3000옹그스트롬 정도의 두께로 형성시킬 수 있다.
다음으로 이들 막의 형성이 끝난 기판(370)을 세정하고, 그 제3 포토리소 공정 O6에 있어서 SF+O가스등을 이용한 건식에칭등의 방법에 의하여 제2 절연막(381)을 패터닝하여 제119도에 나타내는 바와 같이 각 화소에 대하여 반도체부(376)를 분리시키고, 게이트배선과 소오스배선을 접속하기 위한 콘택트홀 형성과 단자접속용 콘택트홀(382) 형성을 행한다.
다음으로 공정 O7에 있어서 콘택트홀의 형성이 끝난 기판(370)을 세정하고, 그 상면에 ITO등의 투명도전막(383)을 제120도로 나타내는 바와 같이 형성시킨다. 여기서 형성시키는 투명도전막(383)의 두께는 예를들면 2000옹그스트롬 정도로 할 수 있다.
투명도전막(383)을 형성화하였으면 제4 포토리소 공정 O8에 있어서 투명도전막(383)을 습식에칭등에 방법에 의하여 패터닝하고 제121도에 나타내는 게이트전극(384)과 그 배선과 화소전극(385)을 형성시킨다.
또, 상기 습식에칭을 행하는 경우에 사용하는 에칭액으로서, ITO의 투명도전막(383)을 가공하는데는 HCl+HNO+HO로 되는 배합 조성의 것을 사용할 수 있다.
이상의 공정을 거침으로써 제121도에 나타내는 구조의 박막트랜지스터어레이 기판(K13)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리소 공정이 전 공정 중에서 4공정이면 되기 때문에, 7공정의 포토리소 공정을 필요로 하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조겅정의 간략화를 도모할 수 있을 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터 기판(K13)은 쌍으로 되는 다른 기관과의 사이에 종래의 액정표시장치(전기광학소자)와 마찬가지로 액정을 봉입하여 액정표시장치를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소 전극(360)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
또한 상기한 구조이면 투명화소전극(360)이 다른 막으로 덮여있지 않으므로 액정분자를 투명화소전극(360)으로 구동할 때에 전계를 효율 좋게 작용시킬 수 있고, 액정분자의 구동성도 뛰어나게 된다.
제122도 내지 제129도는 본 발명의 제14 실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 P1에 있어서 제122도에 나타낸 유리등의 투명기관(390)상에 Cr등의 투광석박막(391)을 막형성방법에 의하여 형성시킨다. 여기서 형성시키는 투광성박막(391)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
또, 상기 기판(390)에 대하여 브러시세정장치 혹은 유기물제거를 위한 자외선 조사장치등을 이용하여 표면세정처리를 실시하는 것이 바람직하다. 또, 세정후의 기판표면에 반응성스패터링등의 처리에 의하여 TaO등으로 이루어지는 표면안정화막을 현성시키고, 그 후에 차광성박막(391)을 형성시켜도 좋다.
다음으로 제1 포토리소 공정 P2에 있어서 차광성박막(391)이 형성된기판(390)을 이하와 같이 가공한다. 먼저 기판(390)을 세정하고 차광성박막(391)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체 부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다.
다음으로 차광성박막(391)이 Cr로 이루어지는 막인 경우, 예를들면 (NH)[Ce(NO)]+HNO+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(390)상에 제123도에 나타낸 아이랜드상의 차광막(392)을 형성시킨다. 이 차광막(392)의 형성위치는 후술하는 반도체부를 향상하고자 하는 위치에 대응하는 위치에 형성시킨다.
차광막(392)을 형성하였으면 공정 P3에 있어서 이들을 형성한 기판(390)을 세정하고, 그 표면에 제124도에 나타낸 바와 같이 SiN으로 이루어지는 제1 절연막(393)과, ITO등으로 이루어지는 투명도전막(394)과 a-Si(n )으로 이루어지는 오믹콘택트막(395)을 적층시킨다. 여기서 형성시키는 제1 절연막(393)은 예를들면 3000옹그스트롬 정도, 투명도전막(394)은 2000옹그스트롬 정도, 오믹콘택트막(395)은 200옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 P4에 있어서 제1 포토리소 공정 P2와 같도록 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리 처리를 실시하여 오믹콘택트막(395)과 투명도전막(394)을 패터닝하여 차광막(392)의 윗쪽에 제125도에 나타내는 바와 같이 반도체채널부(396)를 형성시킴과 동시에, 투명도전막(394)을 태터닝하여 화소전극(397)과 소오스전극(398)과 드레인전극(399)을 형성시키고 또한 소오스배선(398)을 형성시킨다. 이 공정에서 사용하는 에칭액은 예를들면 오믹콘택트막(395)에 대하여 HF+NHF+HNO+CHCOOH로 되는 배합 조성의 것을 사용하고, 투명도전막(394)에 대하여 HCl+HNO+HO로 되는 배합 조성의 것을 사용할 수 있다.
제2 포토리소 공정 P4을 실시하였으면 다음으로 공정 P5에 있어서 기판(390)을 세정하고, 그 표면에 제126도에 나타낸 바와 같이 a-Si(i)으로 이루어지는 반도체능동막(400)과 SiN로 이루어지는 제2 절연막(401)을 형성시킨다. 여기서 형성시키는 반도체능동막(400)은 2000옹그스트롬 정도의 두께로, 제2 절연막(401)은 3000옹그스트롬 정도의 두께로 형성시킬 수 있다.
다음으로 이들의 막을 형성이 끝난 기판(390)을 세정하고, 제3 포토리소 공정 P6에 있어서 SF+O가스등을 이용한 건식에칭등의 방법에 의하여 제2절연막(401)과 반도체능동막(400을 패터닝하여 제127도에 나타내는 바와 같이 각 화소에 대하여 반도체부(403)를 분리시키고, 게이트배선과 소오스배선을 접속하기 위한 콘택트홀의 형성과 단자접속용 콘택트홀(402)의 형성을 행하고, 화소전극(397)상의 오믹콘택트막(395)을 제거한다.
다음으로 공정 P7에 있어서 콘택트홀의 형성이 끝난 기판(390)을 세정하고, 그 상면에 Cr등의 도전성금속으로 이루어지는 금속막(407)을 제128도에 나타내는 바와 같이 형성시킨다. 또, 여기서 형성시키는 금속막(407)의 두께는 예를들면 2000옹그스트롬 정도로 할 수 있다.
금속막(407)을 형성하였으면 제4 포토리소 공정 P8에 있어서 금속막(407)을 습식에칭 등의 방법에 의하여 패터닝하고 제129도에 나타내는 게이트(408)과 그 배선을 형성시킨다.
또, 상기 습식에칭을 행하는 경우에 사용하는 에칭액으로서, Cr의 금속막(407)을 가공하는데는 나가세주식회사제의 LEC-3B(상품명)를 사용할 수 있다.
이상의 공정을 거침으로써 제129도에 나타내는 구조의 박막트랜지스터어레이 기판(K14)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리소 공정이 전 공정 중에서 4공정이면 되기 때문에, 7공정의 포토리소 공정을 필요로 하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터 기판(K14)은 쌍으로 되는 다른 기판가의 사이에 종래의 액정표시장치(전기광학소자)와 마찬가지로 액정을 봉입하여 액정표시장치를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(394)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
또한 상기한 구조이면 토명화소전극(397)이 다른 층에 덮혀있지 않으므로 액정분자를 투명화소전극(397)으로 구동할 때에 전계를 효율 좋게 작용시킬 수 있고, 액정분자의 구동성도 뛰어나게 된다.
제130도 내지 제139도는 본 발명의 제15실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 Q1에 있어서 제130도에 나타낸 유리등의 투명기관(410)상에 Cr등의 차광성박막(411)을 막형성방법에 의하여 형성시킨다. 여기서 형성시키는 차광성박막(411)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
또, 상기 기판(410)에 대하여 브러시세정장치 혹은 유기물제거를 위한 자외선 조사장치등을 이용하여 표면세정처리를 실시하는 것이 바람직하다. 또, 세정후의 기판표면에 반응성스패터링등의 처리에 의하여 TaO등으로 이루어지는 표면안정화막을 형성시키고, 그 후에 차광성박막(411)을 형성시켜도 좋다.
다음으로 제1 포토리소 공정 Q2에 있어서 차광성박막(411)이 형성된기판(410)을 이하와 같이 가공한다. 먼저 기판(410)을 세정하고 차광성박막(411)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체 부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다.
다음으로 차광성박막(411)이 Cr로 이루어지는 막인 경우, 예를들면 (NH)[Ce(NO)]+HNO+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(410)상에 제131도에 나타낸 아이랜드상의 차광막(412)을 형성시킨다. 이 차광막(412)의 형성위치는 후술하는 반도체부를 향상하고자 하는 위치에 대응하는 위치에 형성시킨다.
차광막(412)을 형성하였으면 공정 Q3에 있어서 이들을 형성한 기판(410)을 세정하고, 그 표면에 제132도에 나타낸 바와 같이 SiN으로 이루어지는 제1 절연막(413)과, ITO등으로 이루어지는 투명도전막(414)을 적층시킨다. 여기서 형성시키는 제1 절연막(413)은 예를들면 3000옹그스트롬 정도, 투명도전막(414)은 1000옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 Q4에 있어서 제1 포토리소 공정 Q2와 같도록 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리 처리를 실시하여 (414)을 패터닝하여 제133도에 나타내는 바와 같이 화소전극(415)을 형성시킨다. 이 공정에서 사용하는 에칭액은 예를들면 투명도전막(414)에 대하여 HCl+HNO+HO로 되는 배합 조성의 것을 사용할 수 있다.
제2 포토리소 공정 Q4을 실시하였으면 다음으로 공정 Q5에 있어서 기판(410)을 세정하고, 그 표면에 제134도에 나타낸 바와 같이 Ti등으로 이루어지는 제1 금속막(419)과 a-Si(n )로 이루어지는 오믹콘택트막(420)을 형성시킨다. 여기서 형성시키는 제1 금속막(419)은 3000옹그스트롬 정도의 두께로, 오믹콘택트막(420)은 200옹그스트롬 정도의 두께로 형성시킬 수 있다.
다음으로 이들 막 형성이 끝난 기판(410)을 세정하고 제3 포토리소 공정 Q6에 있어서, 습식에칭등의 방법에 의하여 오믹콘택트막(420)과 제1금속막(419)을 패터닝하여 제135도에 나타내는 바와 같이 차광막(412)상에 소오스전극(421)과 드레인전극(422)을 형성시켜 반도체부(423)을 형성시키고, 또 소오스배선(421')을 형성시킨다. 이 공정에서 사용하는 애칭액은 예를들면 오믹콘택트막(420)에 대하여 HF+NHF+HNO+CHCOOH로 되는 배합 조성의 것을 사용하고, 제1 금속막(419)에 대하여 HF+HO로 되는 배합 조성의 것을 사용할 수 있다.
제3 포토리소 공정 Q6을 실시하였으면 다음으로 공정 Q7에 있어서 기판(410)을 세정하고, 그 표면에 제136도에 나타낸 바와 같이 a=Si(i)으로 이루어지는 반도체능동막(425)과 SiN으로 이루어지는 제2 절연막(426)을 형성시킨다. 여기서 형성시키는 반도체능동막(425)는 2000옹그스트롬 정도의 두께로, 제2 절연막(426)은 3000옹그스트롬 정도의 두께로 형성시킬 수 있다.
다음으로 이들 막형성이 끝난 기판(410)을 세정하고, 제4 포토리소 공정 Q8에 있어서 SF+O가스등을 사용한 건식에칭등의 방법에 의하여 제2 절연막(426)과 반도체능동막(425)을 패터닝하여 제137도에 나타낸 바와 같이 각 화소에 대하여 반도체부(423)를 분리시키고, 게이트배선과 소오스배선을 접속하기 위한 콘택트홀의 형성과 단자접속용 콘택트홀(427)의 형성을 행하고, 화소전극상의 오믹콘택트막(395)을 제거한다.
다음으로 공정 Q9에 있어서 콘택트홀의 형성이 끝난 기판(410)을 세정하고, 그 사면에 Cr등의 도전성금속으로 이루어지는 제2 금속막(428)을 제138도에 나타내는 바와 같이 형성시킨다. 또, 여기서 형성시키는 제2금속막(427)의 두께는 예를들면 2000옹그스트롬 정도로 할 수 있다.
제2 금속막(428)을 형성하였다면 제5 포토리스 공정 Q10에 있어서 제2 금속막(428)을 습식에칭등의 방법에 의하여 패터닝하여 제139도에 나타낸 게이트전극(429)과 그 배선을 형성시킨다.
또한, 상기 습식에칭을 행하는 경우에 사용하는 에칭액으로서, Cr의 제2 금속막(428)을 가공하는데는 나가세주식회사제의 LEC-3B(상품명)을 사용할 수 있다.
이상의 공정을 거침으로써 제139도에 나타내는 구조의 박막트랜지스터어레이 기판(K15)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리소 공정이 전공정 중에서 5공정이면 되기 때문에, 7공정의 포토리소 공정을 필요로 하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있을 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터 기판(K15)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치(전기광학소자)와 마찬가지로 액정을 봉입하여 액정표시장치를 구성하기 위하여 사용한다. 이 예의 구조에서는 토명화소전극(415)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
또한 상기한 구조이면 투명화소전극(415)이 다른 막이 마련되어 있지 않으므로 액정분자를 투명화소전극(415)으로 구동할 때에 전계를 효율 좋게 작용시킬 수 있고, 액정분자의 구동성도 뛰어나게 된다.
제140도 내지 제149도는 본 발명의 제16실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 R1에 있어서 제140도에 나타낸 유리등이 투명기관(430)상에 Cr등의 차광성박막(431)의 막형성방법에 의하여 형성시킨다. 여기서 형성시키는 차광성박막(431)의 두께는 예를 들면 1000옹그스트롬 정도로 할 수 있다.
또, 상기 기판(430)에 대하여 브러시세정장치 혹은 유기물제거를 위한 자외선 조사장치등을 이용하여 표면세정처리를 실시하는 것이 바람직하다. 또, 세정후의 기판표면에 반응성스패터링등의 처리에 의하여 TaO등으로 이루어지는 표면안정화막을 형성시키고, 그 후에 차광성박막(431)을 형성시켜도 좋다.
다음으로 제1 포토리소 공정 R2에 있어서 차광성박막(431)이 형성된 기판(430)을 이하와 같이 가공한다. 먼저 기판(430)을 세정하고 차광성박막(431)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다.
다음으로 차광성박막(431)이 Cr로 이루어지는 막인 경우, 예를들면 (NH)[Ce(NO)]+HNO+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(430)상에 제141도에 나타낸 아이랜드상의 차광막(432)을 형성시킨다. 이 차광막(432)의 형성위치는 후술하는 반도체부를 형성하고자 하는 위치에 대응하는 위치에 형성시킨다.
차광막(432)을 형성하였으면 공정 R3에 있어서 이들을 형성한 기판(430)을 세정하고, 그 표면에 제142도에 나타낸 바와 같이 SiN으로 이루어지는 제1 절연막(433)과, Al, Ta등의 양도전성 금속제를 이루어지는 도전성금속막(434a)과 Cr등과 금속재료로 이루어지는 배리어막(434b)으로 이루어지는 제1 금속막(434)과 a-Si(n )로 이루어지는 오믹콘택트막(435)을 적층시킨다. 여기서 형성시키는 제1 절연막(433)은 예를들면 3000옹그스트롬 정도, Al의 도전성금속막은 1500옹그스트롬 정도, Cr의 배리어막(434b)은 500옹그스트롬 정도, 오믹콘택트막(435)은 200옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 R4에 있어서 제1 포토리소 공정 R2와 같도록 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리 처리를 실시하여 오믹콘택트막(435)과 게1 금속막(434)을 패터닝하여 차광막(432)의 윗쪽에 제143도에 나타내는 바와 같이 반도체부(436)을 형성시킴과 동시에, 제2 금속막(434)을 패터닝하여 소오스전극(438)과 드레인전극(439)을 형성시키고 소오스배선(438')을 형성시킨다. 이 공정에서 사용하는 에칭액은 예를들면 오믹콘택트막(435)에 대하여 HF+NHF+NHO+CHCOOH로 되는 배합 조성의 것을 사용하고, Cr의 배리어막(434b)에 대하여 나가세주식회사 LEC-B3(상품명)을 사용할 수 있고, Al의 도전성금속막(434a)에 대하여 HPO+HNO+CHCOOH로 되는 배합 조성의 것을 사용할 수 있다.
또한, 상기 제1 금속막(434)으로서 상기 2층 구조가 아니라 Ti로 이루어지는 두께 3000옹그스트룸 정도의 단층막을 사용할 수도 있다.
상기와 같이 Al의 도전성 금속막(434a)을 사용하면 도전성이 뛰어나므로 전기신호의 통로가 양호해지고, 신호지연등의 문제를 일으키지 않는다. 그런데, 후술하는 포토리소 공정에 있어서 SF+O가스를 사용하여 건식에칭 처리를 행한 후에 레지스트의 박리하기 위하여 행하는 O플라즈마 처리에 있어서, 산화성분위기에 노출됨으로써 Al이나 Ta의 도전성금속막(434a)이 부식할 우려가 생기는데, 그 위에 배리어막(434b)을 피복하고 있으므로, 이 막이 도전성금속막(434a)의 부식을 방지한다.
따라서, 배리어막(434b)의 구성재료는 도전성금속막(434a)의 구성재로보다 산화되기 어려운 도전성이면 어떠한 것이어도 좋은데, 그 이외에 도전성금속막(434A)에 접속하고자 하는 다른 도전막, 예를들면 후술하는 화소전극을 구성하는 ITO에 도전성산화물로서 고용하는 재료이면 되고, 또 Si등의 반도체막이어도 문제는 없다. 따라서, 상기 Ti로 이루어지는 단층막을 사용하면 산화되기 어려우므로 단층막이어도 된다. 단, 산호지연의 면에서 보면 Al이나 Ta등으로 이루어지는 막 쪽이 바람직하다.
또, 도전율이 양호한 Al을 배선용으로서 사용할 수 있으므로, 종래의 Ti를 사용한 배선보다 배선막의 두께를 작게할 수 있어, 박막트랜지스터소자 전체의 스탭부의 단차를 작게 할 수 있고, 스탭커버레지를 향상시킬 수 있고, 제품수율을 향상시킬 수 있게 된다.
제2 포토리소 공정 R4을 실시하였으면 다음으로 공정 R5에 있어서 기판(430)을 세정하고, 그 표면에 제144도에 나타내는 바와 같이 a-Si(i)로 이루어지는 반도체능동막(440)을 형성시킨다. 여기서 형성시키는 반도체능동막(440)은 2000옹그스트롬 정도의 두께로 형성시킬 수 있다.
다음으로 이들의 막을 형성이 끝난 기판(430)을 세정하고, 제3 포토리소 공정 R6에 있어서 SF가스등을 이용한 건식에칭 등의 방버에 의하여 반도체능동막(440)과 오믹콘택트막(435)을 패터닝하여 제145도에 나타내는 바와 같이 각 화소에 대하여 반도체부(442)를 분리시킨다.
다음으로 공정 R7에 있어서 상기 처리가 끝난 기판(430)을 세정하고, 그 표면에 제146도에 나타내는 바와 같이 SiN으로 이루어지는 제2 절연막(441)을 형성시킨다. 여기서 형성시키는 제2 절연막(441)은 예를들면 3000옹그스트롬 정도로 형성시킬 수 있다.
다음으로 상기 처리가 끝난 기판(430)을 세정하고 제4 포토리소 공정 R8에 있어서 SF+O가스를 사용하여 건식에칭 처리를 행하고, 게이트배선과 소오스배선, 및 드레인전극(439)과 후술하는 화소전극을 접속하기 위한 콘택트홀(443), (444), (445)을 형성시킨다.
다음으로 상기 처리가 끝난 기판(430)을 공정 R9에 있어서 세정하고, 기판(430)의 상면에 ITO등의 투명도 전막(446)을 제148도에 나타낸 바와 같이 형성시킨다. 여기서 형성시키는 투명도전막(446)의 두께는 예를들면 1500옹그스트롬 정도로 할 수 있다.
투명도전막(446)을 형성하였으면 제5 포토리소 공정 R10에 있어서 투명도전막(446)을 습식에칭등의 방법에 의하여페터닝하고 제149도에 나타내는 게이트전극(447)과 그 배선가 화소전극(448)을 형성시킨다.
또한, 상기 습식에칭을 행하는 경우에 사용하는 에칭액으로서, ITO투명도전막(446)을 가공하는데는 HCl+HNO+HO의 배합 조성의 것을 사용할 수 있다.
이상의 공정을 거침으로써 제149도에 나타내는 구조의 박막트랜스터어레이 기판(K16)을 얻을 수 있다. 이 예에 제조방법에 의하면 포토리소 공정이 전 공정중에서 5공정이면 되기 때문에 7공정의 포토리소 공정을 필요로 하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터 기판(K16)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치(전기광학소자)와 마찬가지로 액정을 봉입하여 액정표시장치를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(448)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
또한 상기 구조이면 토명화소전극(448)이 최상층에 있으므로 액정분자를 투명화소전극(448)으로 구동할 때에 전계를 효율 좋게 작용시킬 수 있고, 액정분자의 구동성도 뛰어나게 된다.
제150도 내지 157도는 본 발명의 제17실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 S1에 있어서 제150도에 나타낸 유리등의 투명기판(450)상에Cr등의 차광성박막(451)을 막형성방법에 의하여 형성시킨다. 여기서 형성시키는 차광성박막(45)의 두께는 예를들면 1000옹그스트롬 정도로 할 수 있다.
또, 상기 기판(450)에 대하여 브러시세정장치 혹은 유기물제거를 위한 자외선 조사장치등을 이용하여 표면세정처리를 실시하는 것이 바람직하다. 또, 세정후의 기판표면에 반응성쓰패터링등을 처리에 의하여 TaO등으로 이루어지는 표면안정화막을 형성시키고, 그 후에 차광성박막(451)을 형성시켜도 좋다.
다음으로, 제1 포토리소 공정 S2에 있어서 차광성박막(451)이 형성된 기판(450)을 이하와 같이 가공한다. 먼저 기판(450)을 세정하고 차광성박막(451)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체 부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다.
다음으로 차광성박막(451)이 Cr로 이루어지는 막인 경우, 예를들면 (NH)[Ce(NO)]+HNO+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(450)상에 제151도에 나타낸 아이랜드상의 차광막(452)을 형성시킨다. 이 차광막(452)의 형성위치는 후술하는 반도체부를 향상하고자 하는 위치에 대응하는 위치에 형성시킨다.
차광막(452)을 형성하였으면 공정 S3에 있어서 이들을 형성한 기판(450)을 세정하고, 그 표면에 제152도에 나타낸 바와 같이 SiN으로 이루어지는 제1 절연막(453)과, ITO등으로 이루어지는 투명도전막(454)과 a-Si(n )로 이루어지는 오믹콘택트막(455)을 형성시킨다. 여기서 형성시키는 제1 절연막(343)은 예를들면 3000옹그스트롬 정도, 투명도전막(454)은 2000옹그스트롬 정도, 오믹콘택트막(455)은 200옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 S4에 있어서 제1 포토리소 공정 S2와 같도록 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리 처리를 실시하여 오믹콘택트막(455)과 투명도전막(454)을 패터닝하여 차광막(452)의 윗쪽에 제153도에 나타내는 바와 같이 반도체부(456)를 형성시킴과 동시에, 부명도전막(454)을 패터닝하여 화소전극(457)과 소오스전극(458)과 드레인전극(459)을 형성시키고 소오스배선(458')을 형성시킨다. 이 공정에서 사용하는 에칭액은 예를들면 오믹콘택트막(455)에 대하여 HF+NHF+HNO+CHCOOH로 되는 배합 조성의 것을 사용하고, 투명도전막(454)에 대하여 HCl+HNO+HO로 되는 배합 조성의 것을 사용할 수 있다.
제2 포토리소 공정 S4을 실시하였으면 다음으로 공정 S5에 있어서 기판(450)을 세정하고, 그 표면에 제154도에 나타낸 바와 같이 a-Si(i)로 이루어지는 반도체능동막(460)과 SiN으로 이루어지는 제2 절연막(461)을 형성시킨다. 여기서 형성시키는 반도체능동막(460)은 2000옹그스트롬 정도의 두께로, 제2 절연막(461)은 3000옹그스트롬 정도의 두께로 형성시킬 수 있다.
다음으로 이들의 막을 형성이 끝난 기판(450)을 세정하고, 제3 포토리소 공정 S6에 있어서 SF+O가스등을 이용한 건식에칭등의 방법에 의하여 제2 절연막(461)과 반도체능동막(460)과 오믹콘택트막(455)을 패터닝하여 제156도에 나타내는 바와 같이 게이트배선과 소오스배선을 접속하기 위한 콘택트홀(463)을 형성시킨다.
다음으로 공정 S7에 있어서 콘택트홀이 형성이 끝난 기판(450)을 세정하고, 그 표면에 Cr등의 도전성금속으로 이루어지는 금속막(467)을 제156도에 나타내는 바와 같이 형성시킨다. 또 여기서 형성시키는 금속막(467)의 두께는 2000옹그스트롬 정도로 형성시킬 수 있다.
금속막(467)을 형성하였으면 제4 포토리소 공정 S8에 있어서 금속막(467)과 제2 절연막(461)과 반도체능동막(460)과 오믹콘택트막(455)을 습식에칭등의 방법에 의하여 패터닝하여 제157도에 나타내는 게이트전극(468)과 그 배선을 형성시키고, 화소전극(457) 윗쪽의 다른 막을 제거한다.
이상의 공정을 거침으로써 제155도에 나타내는 구조의 박막트랜지스터어레이 기판(K17)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리소 공정이 전 공정중에서 5공정이면 되기 때문에, 7공정의 포토리소 공정을 필요로 하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있을 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예의 박막트랜지스터 기판(K17)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치(전기광학소자)와 마찬가지로 액정을 봉입하여 액정표시장치를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(457)이 액정분자의 배열제어를 행하여, 액정에 의한 표시를 행할 수 있다.
또한 상기한 구조이면 투명화소전극(457)의 위에 다른 막이 적층되어 있지 않으므로, 액정분자를 투명화소전극(457)에서 구동할 때에전계를 효율 좋게 작용시킬 수 있고, 액정분자의 구동성도 뛰어나게 된다.
제158도 내지 제167도는 본 발명의 제18실시예를 설명하기 위한 것으로, 이 실시예에 있어서는 먼저 공정 T1에 있어서 제158도에 나타낸 유리등의 투명기판(470)상에 Cr, Ta, Mo, Al등의 도전재료로 이루어지는 도전성금속박막으로 형성된 제1 금속막(471)과 a-Si(n )로 이루어지는 배리어막(472)을 형성시킨다. 여기서 형성시키는 제1 금속막(471)의 두께는 예를들면 1000옹그스트룸 정도, 배리어막(472)은 200옹그스트룸 정도의 두께로 할 수 있다.
다음으로 제1 포토리소 공정 T2에 있어서 상기 처리가 끝난 기판(470)을 이하와 같이 가공한다. 먼저 기판(470)을 세정하고, 배리어막(472)상에 레지스트를 도포하고 나서 포토마스크를 개재하여 상면 전체부상에 노광처리와 현상처리를 행하여, 포토마스크의 패턴이 포토레지스트에 옮겨지게 한다. 다음으로 배리어막(472)이 a-Si(n )으로 이루어지는 경우, 예를 들면 HF+HIO+HO로 되는 배합 조성의 에칭액을 이용하여 습식에칭하여 레지스트를 박리하고, 계속해서 같은 처리를 실시하여 제1 금속막(471)이 Al로 이루어지는 막인 경우, 예를들면 HPO+HNO+CHCOOH+HO로 되는 배합 조성의 에칭액을 사용하여 습식에칭처리하고, 계속해서 레지스트를 박리하여 기판(470)상에 제159도에 나타내는 게이트전극(473)과 게이트배선(474)을 형성시킨다. 또한, 도면에서는 게이트전극(473)과 게이트 배선(474)의 일부만을 나타내고 있는데, 실제로는 기판(470)상에 다수의 게이트전극(473)과 게이트배선(474)을 형성시킬 수 있다.
게이트전극(473)과 게이트배선(474)을 형성하였으면, 공정 T3에 있어서 이들을 형성한 기판(470)을 세정하고, 그 표면에 제160도에 나타낸 바와 같이 SiN로 이루어지는 제1 절연막(475)과, a-Si(i)로 이루어지는 반도체능동막(476)과, a-Si(n )으로 이루어지는 오믹콘택트막(477)을 적층시킨다. 여기서 형성시키는 제 1 절연막(475)은 예를들면 3000옹그스트롬 정도, 반도체능동막(476)은 1000옹그스트롬 정도, 오믹콘택트막(477)은 200옹그스트롬 정도의 두께로 각각 형성시킬 수 있다.
다음으로 제2 포토리소 공정 T4에 있어서 제1 포토리소 공정 T2을 같도록 레지스트 도포, 노광, 현상, 에칭 및 레지스트 박리 처리를 실시하여 오믹콘택트막(477)과 반도체능동막(476)을 패터닝하여 게이트전극(473)의 윗쪽에 제161도에 나타낸 바와 같이 반도체부(478)를 형성시킨다. 이 공정에서 사용하는 에칭액은 예를들면 HF+HIO+HNO로 되는 배합 조성의 것을 사용할 수 있다.
제2 포토리소 공정 T4을 실시하였으면공정 T5에 있어서 기판(470)을 세정하고, 그 상판에 Ti등의 도전제료로 이루어지는 제2 금속막(480)을 제162도에 나타내는 바와 같이 형성시킨다. 여기서 형성시키는 제2 금속막(480)의 두께는 예를들면 3000옹그스트롬 정도로 할 수 있다.
제2 금속막(480)을 형성하였으면 제3 포토리소 공정 T6에 있어서 제2 금속막(480)과 오믹콘택트막(477)을 습식에칭등의 방법에 의해 패터닝하고 제163도에 나타낸 바와 같이 소오스전극(485)과 소오스배선(486)과 드레인전극(487)과 채널부(488)를 형성시킨다.
또한, 상기 습식에칭을 행하는 경우에 사용하는 에칭액으로서, 제2 금속막(480)은 HF+HO로 되는 배합 조성의 것을 사용할 수 있고, 채널부의 에칭액은 HF+NHF+HNO+CHCOOH로 되는 배합 조성의 것을 사용할 수 있다.
계속해서 공정 T7에 있어서 상기 처리가난 기판(470)을 세정하고, 그 표면에 플라즈마CVD등의 방법으로 제164도에 나타낸 바와 같이 SiN등의 절연재료로 이루어지는 패시베이션막(489)을 형성시킨다. 여기서 형성시키는 패시베이션막(489)은 예를들면 두께 40000옹그스트롬 정도로 형성시킬 수 있다.
패시베이션막(489)을 형성하였으면 처리가 끝난 기판(470)에 대하여 제4 포토리소 공정 T8에 있어서 SF+O가스등을 사용한 건식에칭등의 방법에 의하여 패이베이션막(489)을 패터닝함과 동시에, 마찬가지로 건식에칭 처리에 의하여 제1 절연막(475)을 건식에칭하여 제165도에 나타낸 바와 같이 드레인전극(487)에 통하는 콘택트홀(490)과 게이트배선(483)에 통하는 콘택트홀(491)과 소오스배선(486)에 통하는 콘택트홀(492)을 형성시킨다.
상기 콘택트홀을 형성한 기판(470)의 표면에 공정 T9에 있어서 ITO로 이루어지는 투명도전막(493)을 형성시킨다. 이 투명도전막(493)의 두께는 1500옹그스트롬 정도로 할 수 있다.
다음으로 제5 포토리소 공정 T10에 있어서 습식에칭에 의하여 투명도전막(493) 일부를 제거하여 제167도에 나타낸 바와 같이 투명화소전극(495)을 형성시킴과 동시에, 채널부(488) 윗쪽등의 불필요한 부분의 투명도 전막(493)을 제거한다. 이 때에 사용하는 에칭액은 예를들면 HCL+HNO+HO의 배합 조성의 것을 사용할 수 있다.
이상의 공정을 거침으로써 제167도에 나타내는 구조의 박막트랜지스터어래이 기판(K18)을 얻을 수 있다. 이 예의 제조방법에 의하면 포토리소 공정이 전 공정중에서 5공정이면 도기 때문에, 7공정의 포토리소 공정을 필요로 하였던 종래방법에 비하여 공정수를 삭감할 수 있어, 그 만큼 제조공정의 간략화를 도모할 수 있으며, 제품수율을 향상시킬 수 있고 제조비용도 삭감할 수 있다.
또, 이 예에 박막트랜지스터 기판(K18)은 쌍으로 되는 다른 기판과의 사이에 종래의 액정표시장치(전기광학소자)와 마찬가지로 액정을 봉입하여 액정표시장치를 구성하기 위하여 사용한다. 이 예의 구조에서는 투명화소전극(495)이 그 윗쪽에 설치되는 액정분자의 배열제어를 행하여 액정에 의한 표시를 행할 수 있다.
또한 상기한 구조이면 투명화소전극(495)의 최상층에 있으므로, 액정분자를 투명화소전극(495)에서 구동할 때에 전계를 효율 좋게 작용시킬 수 있고, 액정분자의 구동성도 뛰어나게 된다.
다음으로 제168도는 상기 박막트랜지스터 기판(K18)에 있어서 콘택트홀(491)의 형성부분 부근의 개략적인 단면구조를 나타내는데, 이 구조에 있어서는 ITO로 이루어지는 투명도전막(493)이 배리어막(472)을 개재하여 제1 금속막(471)에 접합된 구조로 되어 있다.
상술한 공정(T1∼10)을 경우하여 박막트랜지스터어레이 기판(K18)을 제조하는 경우, 콘택트홀(491)을 형성할 때에 SF+O가스등을 사용하여 건식에칭을 행하고, 그 후에 O플라즈마 분위기에서 레지스트의 박리를 행하므로 콘택트홀(491)을 개재하여 배리어막(472)이 O플라즈마 분위기(산화성 분위기)에 노출되게 된다.
그러나 상기한 구조를 채용하면 배리어막(472)이 존재하고 있으므로 그 밑의 제1 금속막(471)이 산화성분위기에서 산화되는 일이 없다. 이 제1 금속막(471)은 게이트배선(474)을 구성하고 있으므로 이 제1 금속막(471)이 만약 산화되면 ITO로 이루어지는 투명도전막(493)과의 콘택트를 취할 수 없게 되고, 접촉불량을 일으키게 된다. 따라서 상기 배리어막(472)은 게이트배선(474)의 산화방지를 행하므로, 게이트배선(474)을 구성하는 제1 금속막(471)의 구성재료로서 Ti보다 내산화성이 떨어지는데 Ti보다 도전성이 뛰어난 재료, 예를들면 Al이나 Ta등을 사용할 수 있다.
이 때문에 제172도를 기초로 앞에 설명한 종래의 문제점을 해소할 수 있고, 게이트배선(474)의 도전율을 향상시킬 수 있으므로, 게이트배선에 있어서의 신호지연등의 문제를 해소할 수 있음과 동시에, 액정패널의 대형화에 유리하게 된다. 또, 도전율이 양호한 Al을 게이트배선(474)으로서 사용할 수 있으므로, 종래의 Ti를 사용한 게이트배선 보다 게이트배선 막 두께를 갖게 할 수 있어, 박막트랜지스터 소자 전체의 스텝부의 단차를 작게할 수 있고, 스텝커버레지를 향상시킬 수 있고, 또 제품수율을 향상시킬 수 있도록 된다.
또한 상기 배리어막(472)의 구성재료는 제1 금속막(471)보다 산화되기 어려운 도전재료 혹은 반도체재료이면 기본적으로는 어떠한 것이든지 좋은데, 또 만약 산화되기 어렵다고 하더라도 ITO로 이루어지는 투명도전막(493)에 대하여 도전성산화물로서 고용하는 재료이면 되며, 또 a-Si(n )등의 반도체층으로 이루어지는 것이어도 된다.
이상 설명한 바와 같이 본 발명의 제1 내지 제21실시형태에 따른 발명에 의하면 포토리소 공정을 4공정 내지는 5공정으로 할 수 있으므로, 7공정이 필요하였던 종래예에 비하여 공정이 적어진 만큼 제품수율이 향상되게 된다. 또, 제조효율이 향상하므로 제조비용도 삭감할 수 있다.
또, 본 발명의 제3 내지 제12 및 제14내지 19실시형태에 의한 발명에 있어서는, 액정등의 전기광학재료에 전압을 인가하기 위한 투명도전막상에 패시베이션막이나 게이트절연막등, 절연강하를 생기게 하는 막이 없기 때문에, 액정에 효율좋게 전압을 인가할 수 있는 등의 특징이 있다.
또, 본 발명의 제4 실시형태에 의한 발명에 있어서는 제1 절연막, 반도체능동막, 오믹콘택트막, 금속막을 적층하여 연속으로 형성시킬 수 있으므로, 고 스르풋, 저콘택트 저항화가 가능하게 된다. 또, 소오스배선은 반도체능동막, 오믹콘택트막, 금속막, 투명도전막의 4층으로 되기 때문에 낮은 저항화, 단선에 대한 용장성을 실현할 수 있다.
본 발명의 제7실시형태에 의한 발명에 있어서는 소오스배선은 투명도전막, 제2 금속막, 오믹콘택트막, 반도체능동막의 4층으로 되기 때문에 낮은 저항화, 단선에 대한 장용성을 실현시킬 수 있다.
본 발명의 제8실시형태에 의한 발명에 있어서는 다른 발명의 구조와는 달리, 화소전극이 소오스배선, 게이트배선의 어느쪽도 같은 층으로 형성되지 않고 절연막으로 분단되어 있기 때문에, 화소전극의 형성불량에 기인하는 소오스배선 혹은 게이트배선 끼리의 단락이 생길 우려가 없고, 제품수율을 향상시킬 수 있다.
다음으로, 본 발명의 제8, 14 또는 제17 실시형태에 의한 발명에 있어서는 배선을 구성하는 막의 재료포서 종래의 Ti로 바꾸어 Ti보다 도전율이 양호한 Al이나 Ta를 사용할 수 있게 되고, 후공정의 포토리소 공정에 있어서 산화성분위기에 노출되는 일이 있더러도 배리어막이 산화방지 효과를 발휘하여 이들 막과 다른 도전막과의 콘택트성을 확보하므로, 신호지연의 문제가 일어나기 어렵고, 액정패널의 대화면화에 유리하게 된다. 또, Ti제 막으로 이루어지는 배선보다 Al 혹은 Ta제 막으로 이루어지는 배선 쪽이 막두께를 얇게 할 수 있으므로, 박막트랜지스터 소자 전체의 스텝부의 단차를 작게할 수 있고, 스텝커버레지를 향상시킬 수 있으며, 제품수율를 향상시킬 수 있게 된다.

Claims (10)

  1. 대향 배치된 한 쌍의 기판 사이에 전기광학 재료가 끼워 넣어져 있고, 상기 기관의 대향면의 표면 일부분은 절연성이며, 또한 상기 기판의 표면에는 복수개의 소오스배선과 복수개의 게이트배선이 교차 형성되어 있으며, 또한 상기한 소오스배선과 게이트배선의 교차부에는 각각 투명화소전극과 박막트랜지스터가 형성되어 있는 전기광학소자의 제조방법으로서, 상기한 기판표면에 토명도전막을 형성시키는 공정 Al과, 상기한 투명도전막을 패터닝하여 투명화소전극을 형성시키는 제1포토리소 공정과 A2와, 상기한 제1포토리소 공정이 끝난 기판표면에 제1 금속막을 형성시키는 막 형성공정 A3과, 상기한 제1 금속막을 패터닝하여 게이트전극과 게이트배선을 형성시키는 제2 포토리소 공정 A4와, 상기한 제2 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막 및 오믹콘택트막을 형성시키는 막형성 공정 A5와, 상기한 제1 절연막과 반도체능동막 및 오믹콘택트막을 패터닝하여 상기한 투명화소전극에 도달하는 콘택트홀과, 게이트배선에 도달하는 콘택트홀을 형성시키는 제3 포토리소 공정 A6과, 상기한 제3 포토리소 공정이 끝난 기판표면에 제2 금속막을 형성시키는 막형성 공정 A7과, 상기한 제2 금속막을 패터닝하여 소오스전극, 소오스배선 및 상기한 투명화소전극에 도달하는 콘택트홀을 개재하여 상기한 투명화소전극과 접속되는 드레인전극과, 상기한 게이트 전극에 도달하는 콘택트 홀을 개재하여 상기한 게이트배선과 접속되는 게이트 단자배선을 형성시킴과 동시에, 상기한 제2 금속막을 마스크로 하여 상기한 오믹콘택트막을 가공하여 게이트전극 윗쪽에 채널부를 형성시키는 제4 포토리소 공정 A8과, 상기한채널부의 형성이 끝난 기판표면에 패시베이션막을 형성시키는 막형성 공정 A9와, 상기한 패시베이션막에 상기한 게이트 단자 및 소오스배서에 도달하는 콘택트홀을 형성시킴과 동시에, 상기한 패시베이션막을 마스크로 하여 소오스전극과 드레인전극 및 소오스배선 밑에 있는 반도체능동막을 가공하여 게이트배선을 공유하고 있는 인접한 박막트랜지스터의 반도체능동막과의 사이를 분리시킴과 동시에, 투명화소전극 윗쪽을 투공성으로 하는 제5포토리소 공정 A10을 포함하는 것을 특징으로 하는 전기광학소자의 제조방법.
  2. 제1항에 있어서, 상기 기판표면에 제1금속막을 형성시키는 막형성 공정 A3과, 상기한 제1 금속막을 패터닝하여 게이트전극과 게이트배선을 형성시키는 제2 포토리소 공정 A4를 행한 후에 상기 기판표면에 투명도전막을 형성시키는 공정 A1과, 상기 투명도전막을 패터닝하여 투명화소전극을 형성시키는 제1 포토리소 공정 A2를 실시하는 것을 특징으로하는 전기광학 소자의 제조방법.
  3. 대향 배치된 한 쌍의 기판 사이에 전기광학 재료를 끼워 넣어져 있고, 상기 기판의 대향면의 표면 일부분은 절연성이며, 또한 상기 기판의 표면에는 복수개의 소오스배선과 복수개의 게이트배선이 교차 형성되어 있으며, 상기한 소오스배선과 게이트배선의 교차부에는 각각 투명화소전극과 박막트랜지스터가 형성되어 있는 전기광학소자의 제조방법으로서, 상기한 기판표면에 제1 금속막을 형성시키는 공정 B1과, 상기한 제1 금속막을 패터닝하여 게이트 전극과 게이트배선을 형성시키는 제1 포토리소 공정 B2와, 상기한 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막 및 오믹콘택트막을 형성시키는 막 형성 공정 B3과, 상기한 반도체능동막 및 오믹콘택트막을 패터닝하여 게이트전극 윗쪽에 반도체부를 다른 부분과는 분리된 생태로 형성시키는 제2 포토리소 공정 B4와, 상기한 제1절연막을 패터닝하여 게이트배선에 도달하는 콘택트홀을 형성시키는 제3 포토리소 공정 B5와, 상기한 제3 포토리소 공정이 끝난 기판표면에 투명화소전극용 투명도전막과, 소오스전극용 및 드레인전극용 제2 금속막을 형성시키는 막형성 공정 B6과, 상기한 제2 금속막과 투명도전막 및 반도체능동막 그리고 오믹콘택트막을 패터닝하여 소오스전극과 소오스배선 및 드레인전극을 형성시키고, 또한 게이트 전극 윗쪽에 채널부를 형성시킴과 동시에 투명화소전극을 형성시키는 제4 포토리소 공정 B7과, 상기한 제4 포토리소 공정이 끝난 기판표면에 패시베이션막을 형성시키는 공정 B8과, 상기한 패시베이션막과 제2 금속막을 패터닝하여 투명하소전극 윗쪽을 투광성으로 함과 동시에, 소오스배선 및 게이트배선 접속단자부용 콘택트 홀을 형성시키는 제5 포토리소 공정 B9를 포함하는 것을 특징으로 하는 전기광학 소자의 제조 방법.
  4. 대향 배치된 한 쌍의 기판 사이에 전기광학 재료가 끼워 넣어져 있고, 상기 기판의 대향면의 표면 일부분은 절연성이며, 또한 상기 기판의 표면에는 복수개의 소오스배선과 복수개의 게이트배선이 교차 형성되어 있으며, 상기한 소오스배선과 게이트배선의 교차부에는 각각 투명화소전극과 박막트랜지스터가 형성되어 있는 전기광학소자의 제조방법으로서, 상기한 기판표면에 제1 금속막을 형성시키는 공정 C1과, 상기한 제1 금속막을 패터닝하여 게이트 전극과 게이트배선을 형성시키는 제1 포토리소 공정 C2와, 상기한 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막 및 오믹콘택트막 그리고 금속막을 형성시키는 막 형성공정 C3과, 상기한 반도체능동막과 오믹콘택트막 및 상기한 금속막으로 구성된 버퍼막을 패터닝하여 게이트 전극 윗쪽에 반도체부를 다른 부분과는 분리된 상태로 형성시키는 제2 포토리소 공정 C4와, 상기한 제1 절연막의 패터닝하여 게이트배선에 도달하는 콘택트 홀을 형성시키는 제3 포토리소 공정 C5와, 상기한 제3 포토리소 공정이 끝난 기판표면에 투명화소전극용, 소오스전극용 및 드레인전극용 투명도전막을 형성시키는 막 형성 공정 C6과, 상기한 투명 도전막을 패터닝하여 소오스전극과 소오스배선 및 드레인전극과 투명화소 전극을 형성시킴과 동시에 게이트 전극상의 투명 도전막과 버퍼막 및 오믹콘택트막을 패터닝하여 게이트 전극 윗쪽에 채널부를 형성시키는 제4 포토리소 공정 C7과, 상기한 제4 포토리소 공정이 끝난 기판 표면에 패시베이션막을 형성시키는 공정 C8과, 상기한 패시베이션막을 패터닝하여 투명화소전극상의 패시베이션막의 일부를 제거하여 투명화소전극 윗쪽을 투광성으로 함과 동시에, 소오스배선 및 게이트배선 접속단자용 콘택트 홀을 형성시키는 제5 포토리소 공정 C9를 포함하는 것을 특징으로 하는 전기광학소자의 제조방법.
  5. 대향 배치된 한 쌍의 기판 사이에 전기광학 재료가 끼워 넣어져 있고, 상기 기판의 대향면에 표면 일부분을 절연성이며, 또한 상기 기판의 표면에는 복수개의 소오스배선과 복수개의 게이트배선이 교차 형성되어 있으며, 상기한 소오스배선과 게이트배선의 교차부에는 각각 투명화소전극과 박막트랜지스터가 형성되어 있는 전기광학소자의 제조방법으로서, 상기한 기판표면에 제1 금속막을 형성시키는 공정 G1과, 상기한 제1 금속막을 패터닝하여 게이트 전극과 게이트배선을 형성시키는 제1 포토리소 공정 G2와, 상기한 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막 및 오믹콘택트막을 형성시키는 막 형성 공정 G3과, 상기한 반도체능동막과 오믹콘택트막을 패터닝하여 게이트 전극 윗쪽에, 반도체부를 다른 부분과는 분리된 상태로 형성시키는 제2 포토리소 공정 G4와, 상기한 제2 포토리소 공정이 끝난 기판표면에 제2 금속막을 형성시키는 공정 G5와, 상기한 제2 금속막과 오믹콘택트막을 패터닝하여 소오스전극과 드레인전극 및 채널부를 형성시키는 제3 포토리소 공정 G6과, 상기한 제3 포토리소 공정이 끝난 기판표면에 패시베이션막을 형성시키는 공정 G7과, 상기한 패시베이션막을 패터닝하여 게이트배선에 도달하는 콘택트홀과, 드레인전극에 도달하는 콘택트홀, 그리고 소오스배선 및 게이트배선 접속단자부용 콘택트홀을 형성시키는 제4 포토리소 공정 G8과, 상기한 제4 포토리소 공정이 끝나 기판표면에 투명도전막을 형성시키는 공정 G9와, 상기한 투명도전막을 패터닝하여 투명화소전극을 형성시키는 제5 포토리소 공정 G10을 포함하는 것을 특징으로 하는 전기광학소자의 제조방법.
  6. 대향 배치된 한 쌍의 기판 사이에 전기광학 재료가 끼워 넣어져 있고, 상기 기판의 대향면의 표면 일부분은 절연성이며, 또한 상기 기판의 표면에는 복수개의 소오스배선과 복수개의 게이트배선이 교차 형성되어 있으며, 상기한 소오스배선과 게이트배선의 교차부에는 각각 투명화소전극과 박막트랜지스터가 형성되어 있는 전기광학소자의 제조방법으로서, 상기한 기판표면에 제1 금속막을 형성시키는 공정H1과, 상기한 제1 금속막을 패터닝하여 게이트 전극과 게이트배선 형성시키는 제1 포토리소 공정 H2와, 상기한 제1 포토리소 공정이 끝난 기판표면에 제1 절연막을 형성시키는 공정 H3과, 상기한 제1 절연막을 패터닝하여 게이트배선에 도달하는 콘택트홀을 형성시키는 제2 포토리소 공정 H4와, 상기한 제2 포토리소 공정이 끝난 기판표면에 제2 금속막과 오믹콘택트막을 형성시키는 공정 H5와, 상기한 오믹콘택트막과 제2 금속막을 패터닝하여 소오스전극, 드레인전극, 소오스배선 및 채널부를 형성시키는 제3 포토리소 공정 H6과, 상기한 제3 포토리소 공정이 끝난 기판표면에 반도체능동막과 패시베이션막을 형성시키는 공정 H7과, 상기한 패시베이션막과 반도체능동막 및 오믹콘택트막을 패터닝하여 투명화소전극 부위를 투광성으로 함과 동시에, 소오스전극, 드레인전극, 소오스배선상의 반도체능동막과 게이트배선을 공유하는 인접한 박막 트랜지스터의 반도체능동막과의 사이를 분리시키고, 소오스배선에 도달하는 콘택트 홀을 형성시키는 제4 포토리소 공정 H8과, 상기한 제4 포토리소 공정이 끝난 기관표면에 투명도전막을 형성시키는 공정 H9와, 상기한 투명도전막을 패터닝하여 투명화소전극을 형성시키는 공정 H10을 포함하는 것을 특징으로 하는 전기 광학소자의 제조방법.
  7. 대향 배치된 한 쌍의 기판 사이에 전기광학 재료가 끼워 넣어져 있고, 상기 기판의 대향면의 표면 일부분은 절연성이며, 또한 상기 기판의 표면에는 복수개의 소오스배선과 복수개의 게이트배선이 교차 형성되어 있으며, 상기한 소오스배선과 게이트배선의 교차부에는 각각 투명화소전극과 박막트랜지스터가 형성되어 있는 전기광학소자의 제조방법으로서, 상기한 기판표면에 차광성박막을 형성시키는 공정 L1과, 상기한 차광성 박막을 패터닝하여 차광막을 형성시키는 제1 포토리소 공정 L2와, 상기한 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막을 형성시키는 공정 L3과, 상기한 반도체능동막을 패터닝하여 상기 차광막 상에 반도체부를 형성시키는 제2 포토리소 공정 L4와, 상기한 제2 포토리소 공정이 끝난 기판표면에 제2 절연막과 제1 금속막을 형성시키는 공정 L5와, 상기한 제1 금속막을 패터닝하여 게이트 전극과 게이트배선을 형성시키는 제3 포토리소 공정 L6과, 상기한 제3 포토리소 공정이 끝난 기판표면에 제3 절연막을 형성시키는 공정 L7과, 상기한 제2 절연막과 제3 절연막을 패터닝하여 상기한 반도체부의 한쪽 끝단부에 도달하는 콘택트홀과, 상기한 반도체부의 다른쪽 끝단부에 도달하는 콘택트홀을 형성시킴과 동시에, 상기한 반도체부의 다른쪽 끝단부에 도달하는 콘택트홀을 형성시킴과 동시에, 상기한 제3 절연막을 패터닝하여 상기한 게이트배선에 도달하는 콘택트 홀을 형성시키는 제4 포토리소 공정 L8과, 상기한 제4 포토리소 공정이 끝난 기판표면에 투명 도전막을 형성시키는 공정 L9와, 상기한 투명 도전막을 패터닝하여 게이트 전극 양쪽에 소오스전극 및 소오스배선, 그리고 드레인전극을 형성시킴과 동시에, 화소전극을 형성시키는 제5 포토리소 공정 L10을 포함하는 것을 특징으로 하는 전기광학소자의 제조방법.
  8. 대향 배치된 한 쌍의 기판 사이에 전기광학 재료가 끼워 넣어져 있고, 상기 기판의 대향면의 표면 일부분은 절연성이며, 또한 상기 기판의 표면에는 복수개의 소오스배선과 복수개의 게이트배선이 교차 형성되어 있으며, 상기한 소오스배선과 게이트배선의 교차부에는 각각 투명화소전극과 박막트랜지스터가 형성되어 있는 전기광학소자의 제조방법으로서, 상기한 기판표면에 차광성박막을 형성시키는 공정 N1과, 상기한 차광성 박막을 패터닝하여 차광막을 형성시키는 제1 포토리소 공정 N2와, 상기한 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 반도체능동막 및 오믹콘택트막을 형성시키는 공정 N3과, 상기한 오믹콘택트막과 반도체능동막을 패터닝하여 상기 차광막 상에 반도체부를 형성시키는 제2 포토리고 공정 N4와, 상기한 제2 포토리소 공정이 끝난 기판표면에 투명도전막을 형성시키는 공정 N5와, 상기한 투명도전막을 패터닝하여 소오스전극 및 드레인전극과 소오스배선 및 화소전극을 형성시키는 제3 포토리소 공정 N6과, 상기한 제3 포토리소 공정이 끝난 기판표면에 제2 절연막을 형성시키는 공정 N7과, 상기한 제2 절연막을 패터닝하여 게이트배선가 소오스배선 접속용 콘택트 홀을 형성시키는 제4 포토리소 공정 N8과, 상기한 제4 포토리소 공정이 끝난 기판표면에 금속막을 형성시키는 공정 N9와, 상기 금속막을 패터닝하여 소오스 전극과 드레인전극과의 사이 윗쪽에 게이트 전극을 형성시키고, 이 게이트 전극에 연결되는 게이트선을 형성시키는 제5 포토리소 공정 N10을 포함하는 것을 특징으로 하는 전기광학소자의 제조방법.
  9. 대향 배치된 한 쌍의 기판 사이에 전기광학 재료가 끼워 넣어져 있고, 상기 기판의 대향면의 표면 일부분은 절연성이며, 또한 상기 기판의 표면에는 복수개의 소오스배선과 복수개의 게이트배선이 교차 형성되어 있으며, 상기한 소오스배선과 게이트배선의 교차부에는 각각 투명화소전극과 박막트랜지스터가 형성되어 있는 전기광학소자의 제조방법으로서, 상기한 기판표면에 차광성박막을 형성시키는 공정 P1과, 상기한 차광성 박막을 패터닝하여 차광막을 형성시키는 제1 포토리소 공정 P2와, 상기한 제1 포토리소 공정이 끝난 기판표면에 제1 절연막과 투명도전막 및 오믹콘택트막을 형성시키는 공정 P3과, 상기한 오믹콘택트막과 투명도전막을 패터닝하여 상기 차광막 상에 n+반도체 채널부를 형성시킴과 동시에 소오스전극과 드레인전극 및 소오스배선과 화소전극을 형성시키는 제2 포토리소 공정 P4와, 상기한 제2 포노리소 공정이 끝난 기판표면에 반도체능동막과 제2 절연막을 형성시키는 공정 P5와, 상기한 제2 절연막과 반도체능동막 및 오믹콘택트막을 패터닝하여 반도체부를 형성시키고, 게이트배선과 소오스배선을 접속시키기 위한 콘택트 홀을 형성시키기는 제3 포토리소 공정 P6와, 상기한 제3 포토리소 공정이 끝난 기판표면에 금속막을 형성시키는 공정 P7과, 상기한 금속막을 패터닝하여 소오스전극과 드레인전극과의 사이 윗쪽에 게이트 전극을 형성시킴과 동시에 화소전극 윗쪽에 막을 제거하는 제4 포토리소 공정 P8을 포함하는 것을 특징으로 하는 전기광학소자의 제조방법.
  10. 제5항에 있어서, 상기한 제1 금속막으로서 도전성 금속막과 배리어막으로 이루어진 것을 사용하고, 상기한 배리어막으로는 상기한 도전성 금속막 보다도 산화되기 어려운 재료로 만들어진 것, 또는 상기한 투명도전막에 대해 도전성 산화물로 고용(固溶)되는 재료로 만들어진 것을 사용하는 것을 특징으로 하는 전기 광학소자의 제조방법.
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