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JPS5840773B2 - 並列アクセス記憶装置 - Google Patents

並列アクセス記憶装置

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Publication number
JPS5840773B2
JPS5840773B2 JP57190664A JP19066482A JPS5840773B2 JP S5840773 B2 JPS5840773 B2 JP S5840773B2 JP 57190664 A JP57190664 A JP 57190664A JP 19066482 A JP19066482 A JP 19066482A JP S5840773 B2 JPS5840773 B2 JP S5840773B2
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JP
Japan
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data
storage
units
signal
coupling
Prior art date
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Application number
JP57190664A
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English (en)
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JPS5890255A (ja
Inventor
フイリツプ・キーン・バルツア
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RCA Corp
Original Assignee
RCA Corp
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Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of JPS5890255A publication Critical patent/JPS5890255A/ja
Publication of JPS5840773B2 publication Critical patent/JPS5840773B2/ja
Expired legal-status Critical Current

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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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  • Digital Computer Display Output (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Processing Of Color Television Signals (AREA)

Description

【発明の詳細な説明】 この発明は、データ処理記憶装置に関する。
データ処理方式に用いられる記憶装置は、一時に１ワー
ドずつアクセスされるように設計されている。
その結果、記憶装置へのローディング時間（ｌ ｏａｄ
ｉｎｇ ｔ ｉｍｅ ）が、その記憶装置のサイクル
タイムと記憶容量すなわち総語数の積に等しくなる。
（１語（ワード）は、１つの記憶位置に記憶され、１単
位として取扱われるデータの量である。
）キャラクタ速度の高い周辺装置に適用されるときはメ
モリサイクルタイムがそのシステムで使用し得るその周
辺装置の数を制限する重大な要因となる。
一時に１語ずつアクセスすることの制約は、たとえば、
１９７６年９月１３日付の米国特許出願第７２２５８４
号（ＲＣＡ７０．５８５ ）明細書記載のように、記憶
装置における１つの表示域を標準のテレビジョン装置の
ブラウン管のラスタに写像する場合に現れて来る。
上記の出願には、１つの記憶域を白黒テレビジョンのラ
スタで表示スることに速度上の制約のあることと、１つ
の記憶域をカラーテレビジョン装置で表示するにはメモ
リアクセス数の３倍（３個のカラー電子銃に１つずつ）
を必要とすることが開示されている。
この発明は、記憶手段中の位置から各利用手段に対して
並列にデータを伝送するための並列アクセス記憶装置を
提供するものである。
この装置は、ブロックアドレス線とワードアドレス線と
に分割されるアドレスバスを備え、上記記憶手段はユニ
ット（例えば後述のユニット１１〜１３）に分割され、
各ユニットは付勢信号（例えば図中のＥ）に応答して、
上記ワードアドレス線上の信号によって指定されるユニ
ット中の記憶位置とそのユニットの単一のデータポート
との間でデータ転送を行なうようにされている。
この発明の装置は、また、ブロックアドレス線信号に応
答して上記各ユニットのための付勢信号を生成する複数
個のブロックデコーダ（例えば後述のデコーダ１４〜１
６）と、上記各ユニットのデータポートをデータバスへ
結合するように働く第１の結合手段（例えば後述のスイ
ッチング装置１１０〜１１５）とを備え、上記各利用手
段（例えば後述の装置１２６〜１２８）はデータポート
を有するようにされている。
この発明の装置は、更に、上記各利用手段のデータポー
トを上記データバスへ結合するように働く第２の結合手
段（例えば後述のスイッチング装置１２０〜１２５）を
備え、上記各第１と第２の結合手段は、第１状態で上記
第１及び第２の結合手段を動作させて上記記憶ユニット
及び上記利用手段の各データポートを上記データバスへ
結合させ、また、第２状態で上記データバスから上記デ
ータポートを切離し且つ上記各利用手段のデータポート
をそれらに関連する記憶ユニットのデータポートに結合
させる第１及び第２のスイッチ手段（例えば後述のゲー
ト１１６，１１８）を有する。
また、この発明の装置は、制御信号（例えば後述のＱ信
号）に応答して上記付勢信号をすべての上記記憶ユニ゛
７トに供給し且つ上記スイッチ手段を上記第１状態から
上記第２状態へ変化させる手段（例えば後述のゲート１
７〜１９）を備えている。
説明のために、図ではデータ記憶部を３個のユニット１
１，１２，１３に分割して示している。
これらのデータ記憶ユニット１１〜１３のそれぞれに対
する全アドレスが、ブロックアドレス線およびワードア
ドレス線によって形成され、通常動作において、これら
３個のユニット１１〜１３が単一の記憶装置あるいは記
憶方式として働らく。
これらのユニットのおのおのが同じワードアドレスに応
動し、各ユニットに対するブロックアドレスが、各別の
デコーダ１４，１５．１６によって復号される。
通常動作においてはデコーダ１４〜１６の１個がブロッ
クアドレスによって付勢され、そのデコーダの出力信号
によって、オアゲート１７．１Ｂ、１９の１個が付勢さ
れ、そのオアゲートの出力によって、選ばれたメモリユ
ニットが付勢される。
選ばれたユニットにおけるワードはワードアドレスによ
って指定される。
上述のオアゲート１７〜１９はまた、特別の制御信号す
なわちＱ信号を受入れる付加入力を持つ。
そのＱ信号はそれが論理「１」のとき、すべてのユニッ
ト１１〜１３を同時に付勢することができる。
後視、詳細に説明するが、Ｑ信号が論理「Ｏ」のとき、
各メモリユニットのデータ端子はデータバスに結合され
、各メモリユニット中の成る位置はデータバス上に存在
するデータ信号によってロード（１ｏａｄ ）さへある
いはデータバスからデータ信号を読取る。
上述のように、アドレスバスのブロックアドレス線上の
信号はデータバス上の信号に関して使用されるユニット
１１〜１３の１つを選択し、その選択されたユニット中
において成る位置、すなわちデータ信号を記憶するある
いは記憶することになっている位置がアドレスバスのワ
ードアドレス線上の信号によって選択される。
また、後述するが、Ｑ信号が論理「１」のとき、すべて
のメモリユニットの対応する位置に記憶されている信号
は、各メモリユニットのデータ端子に対して並列に読出
される。
その場合、各メモリユニット全部の対応する位置は、ア
ドレスバスのブロックアドレス線上に在る信号とは関係
なく、ただ、アドレスバスのワードアドレス線上の信号
に従って選択される。
各記憶ユニットに関連するデータ線は、スイッチング装
置１１０〜１１５と結合することができる。
これらのスイッチング装置は、継電器あるいは装置１１
２と１１３とに示されるように、Ｑ信号によって動作す
る伝送ゲートとすることができる。
（適当な伝送ゲートの例として、アール・シー°ニー社
の集積回路型式ＣＤ４０１６Ａがある。
）Ｑ信号は、通常の記憶動作の行なわれる間、論理「Ｏ
」である。
論理「Ｏ」のＱ信号によって、スイッチング装置１１０
，１１２，１１４が付勢される。
スイッチング装置１１２で例示するように、Ｑ信号の論
理「０」に応動する内蔵インバータ１１７からの出力信
号によって、伝送ゲート１１６が開く。
小円は、インバータ１１７のようなインバータが内蔵さ
れていることを示す。
スイッチング装置１１３では、伝送ゲート１１８が論理
「１」のＱ信号番（応動する。
したがって、Ｑ信号が論理「０」のとき、記憶ユニット
１１〜１３のデータポートがそれぞれに対応する伝送ゲ
ートを介してデータバスに結合される。
スイッチング装置１１０，１１２，１１４の中の所定の
１つに含まれる全伝送ゲートがＱ信号に応動するインバ
ータの出力信号に応動する。
Ｑ信号が論理「１」のとき、上記データポートがデータ
バスから切り離され、利用装置（すなわち入出力装置）
１２６゜１２７．１２８の対応するデータポートに結
合される。
これらの入出力装置は、後述するように、記憶ユニット
１１〜１３とそれぞれ組合わされる。
（ここで「データボニド」とは、記憶装置を含む種々の
装置のデータ信号の入出力端子をいう。
）利用装置群１２６〜１２８はスイッチング装置群１２
０〜１２５に同様の形で結合されている。
すなわち、利用装置のデータポートがスイッチング装置
１２０ 、１２２ 、１２４を介してデータバスに結合
されている。
Ｑ信号が論理「Ｏ」のとき、これらの利用装置のデータ
ポートがデータバスに結合され、このシステムが正規の
動作をする。
Ｑ信号が論理「１」のとき、これらの利用装置はそれぞ
れ関連する記憶ユニットに結合され、各記憶ユニットに
おける共通のワード位置へのデータの並列転送が可能に
なる。
前述の記憶装置の表示域をカラーテレビジョン受像機の
ラスタに写像する例では、各色のバタンか記憶ユニット
１１〜１３のそれぞれに記憶される。
利用装置１２６〜１２８は、たとえば前記米国特許願に
記載されたものと同様の回路すなわち表示用テレビジョ
ン装置の谷カラー電子銃に対応するテレビインタフェー
スである。
記憶ユニットにデータが記憶されると、Ｑ信号が論理「
１」になり、オアゲート１７〜１９が開かれて記憶ユニ
ット１１〜１３がすべて付勢される。
同時に、論理「１」のＱ信号によってスイッチング装置
１１０゜１１２．１１４，１２０，１２２，１２４が閉
じ、スイッチング装置１１１，１１３，１１５，１２１
゜１２３．１２５が開く。
したがって、各記憶ユニットのデータポートが関連する
利用装置のデータポートに結合される。
ワードアドレス位置は、各記憶ユニットが連続する位置
を介してアクセスされ、データが関連する利用装置に並
列に供給されるように連続している。
通常の記憶動作を再開させるには、Ｑ信号を論理「Ｏ」
にする。
これによって、記憶ユニット１１〜１３と利用装置１２
６〜１２８とがデータバスに結合され、各記憶ユニット
が関連する利用装置から切り離され、オアゲート１７〜
１９を介する記憶ユニットの付勢入力がすべて除かれる
。
図の回路で用いられるスイッチング装置は、継電器、伝
送ゲートまたはこの分野で周知の他の電子式ゲートまた
はスイッチとすることができる。
また、上記の装置並びに回路はこの発明の概念と実施態
様を説明するために例示したもので、当業者によれば、
この発明の範囲内で種々の改変が可能である。
【図面の簡単な説明】
図は、この発明による分割式記憶方式を示すブロック線
図である。 １１．１２，１３・・・・・・記憶ユニット、１４，１
５゜１６・・・・・・デコーダ、１７．１８．１９・・
・・・・オアゲート、１１０〜１１５，１２０〜１２５
・・・・・・スイッチング装置、１１６，１１８・・・
・・・伝送ゲート、１２６．１２７，１２８・・・・・
・利用装置。

Claims (1)

  1. 【特許請求の範囲】 １ 記憶手段中の位置から各利用手段に対して並列にデ
    ータを伝送するための並列アクセス記憶装置であってニ ブロックアドレス線とワードアドレス線とに分割される
    アドレスバスを備え、上記記憶手段はユニットに分割さ
    れ、各ユニットは付勢信号に応答して、上記ワードアド
    レス線上の信号によって指定されるユニット中の記憶位
    置とそのユニットの単一のデータポートとの間でデータ
    転送を行なうようにされており； また、ブロックアドレス線信号に応答して上記各ユニッ
    トのための付勢信号を生成する複数個のブロックデコー
    ダと；上記各ユニットのデータポートをデータバスへ結
    合するように働く第１の結合手段とを備え、上記各利用
    手段はデータポートを有するようにされており； 更に、上記各利用手段のデータポートを上記データバス
    へ結合するように働く第２の結合手段を備え、上記各第
    １と第２の結合手段は、第１状態で上記第１及び第２の
    結合手段を動作させて上記記憶ユニット及び上記利用手
    段の各データポートを上記データバスへ結合させ、また
    、第２状態で上記データバスから上記データポートを切
    離し且つ上記各利用手段のデータポートをそれらに関連
    する記憶ユニットのデータポートに結合させる第１及び
    第２のスイッチ手段を有するようにされており： 更にまた、制御信号に応答して上記付勢信号をすべての
    上記記憶ユニットに供給し且つ上記スイッチ手段を上記
    第１状態から上記第２状態へ変化させる手段を備えた、
    並列アクセス記憶装置。
JP57190664A 1976-11-29 1982-10-28 並列アクセス記憶装置 Expired JPS5840773B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/746,430 US4092728A (en) 1976-11-29 1976-11-29 Parallel access memory system

Publications (2)

Publication Number Publication Date
JPS5890255A JPS5890255A (ja) 1983-05-28
JPS5840773B2 true JPS5840773B2 (ja) 1983-09-07

Family

ID=25000810

Family Applications (2)

Application Number Title Priority Date Filing Date
JP52141071A Expired JPS5826055B2 (ja) 1976-11-29 1977-11-24 並列アクセス記憶装置
JP57190664A Expired JPS5840773B2 (ja) 1976-11-29 1982-10-28 並列アクセス記憶装置

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JP52141071A Expired JPS5826055B2 (ja) 1976-11-29 1977-11-24 並列アクセス記憶装置

Country Status (6)

Country Link
US (2) US4092728A (ja)
JP (2) JPS5826055B2 (ja)
DE (1) DE2753063B2 (ja)
FR (1) FR2372492A1 (ja)
GB (1) GB1596523A (ja)
IT (1) IT1087769B (ja)

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