JPH0715670B2

JPH0715670B2 - デ−タ処理装置

Info

Publication number: JPH0715670B2
Application number: JP60159981A
Authority: JP
Inventors: 佐智雄鈴木; 康人川北; 幸市金子
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1985-07-19
Filing date: 1985-07-19
Publication date: 1995-02-22
Anticipated expiration: 2010-02-22
Also published as: JPS6220058A; US4788642A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、例えば画像処理システム等に用いて好適な
データ処理装置に関する。

「従来の技術」中央処理装置と、この中央処理装置に共通データバスを
介して接続される複数のデバイスとを有して構成される
データ処理装置は、種々の用途に用いられている。

この場合、中央処理装置と各デバイスとの間におけるデ
ータの授受は、まず、中央処理装置がデータの授受を行
うべきデバイスを、アドレスデータ等を用いて指定し、
この指定したデバイスとの間でデータバスの全ビットを
使ってデータの授受を行う。

「発明が解決しようとする問題点」ところで、上述した構成による従来のデータ処理装置に
おいては、指定したデバイスとの間で１ビットもしくは
数ビットのデータの授受を行う場合、すなわち、データ
バスの全部のビットは用いないデータ転送を行う場合に
も、全ビットデータ転送の場合と全く同様にデータバス
の全ビットを占有する動作となるため、データバスの利
用効率が著しく悪化するという問題が生じる。したがっ
て、多数のデバイスとの間で数ビットずつのデータ転送
を行う場合は、データ転送量が少ない割に、転送回数が
多くなり、動作無駄時間が著しく増加してしまうという
問題が発生した。

この発明は、上述した事情に鑑みてなされたもので、全
ビット転送でない場合においても、データバスの利用効
率が悪化せず、また、動作無駄時間も増大しないデータ
処理装置を提供することを目的としている。

「問題点を解決するための手段」この発明は上記問題点を解決するために、中央処理装置
と、この中央処理装置に共通データバスを介して接続さ
れ前記中央処理装置とデータの授受を行う複数のデバイ
スとを有するデータ処理装置において、前記中央処理装
置のアドレスデータをデコードし、これにより、前記各
デバイスのいずれか１つを選択するチップセレクト信
号、または、前記各デバイスをすべて動作状態とする一
斉信号のいずれかを出力するデコーダと、前記デバイス
毎に設けられるとともに、対応する前記チップセレクト
信号が出力されている時のみに書込可能状態となり、か
つ、前記データバスのうち特定のビットを指定するビッ
ト指定データが前記中央処理装置によって書き込まれる
レジスタとを設け、さらに、前記中央処理装置の書込命
令と前記一斉信号が出力された場合に、前記データバス
上のデータの中から前記レジスタ内のビット指定データ
に対応するビットのデータのみを抽出して取り込む抽出
取込部、または、前記中央処理装置の読出命令と前記一
斉信号が出力された場合に、前記データバスのうち前記
レジスタ内のビット指定データに対応するビットにデー
タを出力し、他のビットをハイインピーダンス状態とす
る抽出送出部を具備している。

「作用」予め、各デバイスのレジスタに異なるビット指定データ
が書き込まれると、一斉書込または一斉読出が行なわれ
た際に、データバスの各ビットには異なるデバイスのデ
ータが転送される。

「実施例」以下、図面を参照してこの発明の実施例について説明す
る。

（実施例の構成）第２図はこの発明の一実施例の全体構成を示すブロック
図である。図において、１は装置各部を制御するCPU
（中央処理装置）であり、2₁〜2nは各々CPU1に共通デー
タバス３を介して接続されているデバイスである。この
場合、各デバイス2₁〜2nは、各々同一の構成になってお
り、さらに、CPU1から供給されるデータを記憶するメモ
リを有している。また、データバス３は16ビットになっ
ており、各デバイス2₁〜2nとCPU1とが１対１でデータ転
送を行う際は、16ビット単位でデータ転送が行なわれる
ようになっている。そして、各デバイスは２個のチップ
セレクト端子CSC、CSIを有しており、これらの端子のい
ずれかに“0"信号が供給された時のみデータ転送可能状
態となるように構成されている。

次に、５はアドレスデコーダであり、CPU1が出力するア
ドレスデータをデコードし、これにより各デバイス2₁〜
2nのチップセレクト端子CSC、CSIに“0"信号を供給す
る。この場合、各デバイス2₁〜2nのチップセレクト端子
CSCにはアドレスデコーダ５から出力されるチップセレ
クト信号Sc（“0"信号）が共通に供給されるようになっ
ており、また、各デバイス2₁〜2nのチップセレクト端子
CSIにはアドレスデコーダ５から出力されるチップセレ
クト信号S₁〜Sn（“0"信号）が各々供給されるようにな
っている。そして、信号S₁〜Snおよび信号Scは、そのい
ずれか１つのみが出力されるようになっている。したが
って、信号Scが出力された場合には、各デバイス2₁〜2n
が一斉に動作状態となり、信号S₁〜Snのいずれかが出力
された場合には、デバイス2₁〜2nのいずれか１つのみが
動作状態となる。

また、CPU1のアドレスデータの下位２ビット(A₀,A₁)
と、データストローブ信号DSと、リード・ライト制御信
号R/とが各デバイス2₁〜2nに供給されるようになって
いる。

次に、デバイス2₁の構成について第１図（ａ）を参照し
て説明する。なお、上述したように、他のデバイス2₂〜
2nの構成もデバイス2₁と同様である。

第１図（ａ）において、T₁,T₂は各々アドレス信号A₀,A₁
が供給される端子であり、DEC2,DEC3,DEC4,DEC5は、各
々アドレス信号A₀,A₁をデコードするデコーダである。
この場合、アドレス信号A₀,A₁の値と、デコーダDEC2〜D
EC5の各出力信号の関係は、次表の通りである。

このデコーダDEC2〜DEC5は、各々端子に“0"信号が供
給された時のみ、デコード出力を送出するように構成さ
れており、各デコーダDEC2〜DEC5の端子には、各々ゲ
ート10〜13から“1"信号または“0"信号が供給されるよ
うになっている。14,15はインバータであり、各々リー
ド・ライト制御信号R/を反転してゲート11,13に供給
する。そして、ゲート10〜13の出力信号のレベルは、以
下の通りに決定される。

ゲート10 データストローブ信号DSとチップセレクト信号Scとが
“0"レベルで、なおかつ、リード・ライト制御信号R/
が“0"レベル（書込モード）の場合に“0"信号を出力
し、その他の場合に“1"信号を出力する。

ゲート11 データストローブ信号DSとチップセレクト信号Scとが
“0"レベルで、なおかつ、リード・ライト制御信号R/
が“1"レベル（読出モード）の場合に“0"信号を出力
し、その他の場合に“1"信号を出力する。

ゲート12 データストローブ信号DSとチップセレクト信号S₁が“0"
レベルで、なおかつ、リード・ライト制御信号R/が
“0"レベルの場合に“0"信号を出力し、その他の場合に
“1"信号を出力する。

ゲート13 データストローブ信号DSとチップセレクト信号S₁が“0"
レベルで、なおかつ、リード・ライト制御信号R/が
“1"レベルの場合に“0"信号を出力し、その他の場合に
“1"信号を出力する。

次に、第１図（ａ）に示すREG1はデータバス３の所定の
４ビットが入力端に接続されているレジスタであり、例
えば、エッジタイプのものが使用され、端子CKにデコー
ダDEC4のY₀端子から供給されている信号が“0"レベルか
ら“1"レベルへ立ち上がる時点で、入力端に供給されて
いる４ビットのデータを取り込むようになっている。DE
C1は、レジスタREG1の出力信号をデコードし、その出力
端から信号BL₀〜BL₁₅のいずれか１つに“1"信号を出力
するデコーダである。17はゲート回路であり、一端にデ
ータバス３上の各ビット信号が各々供給され、他端に信
号BL₀〜BL₁₅が各々供給される16個のアンドゲートAN₀〜
AN₁₅と、これらのアンドゲートの出力信号が供給される
オアゲートOR₁とから成っている。REG2は、デコーダDEC
2のY₀端子から“0"信号が供給されると、ゲート回路17
の出力信号を取り込む１ビットのレジスタである。この
場合、レジスタREG2が取り込むデータは、データバス３
のD₀〜D₁₅ビットのうち、信号BL₀〜BL₁₅のうち“1"信号
が出力されているビットに対応するビットのデータであ
り、すなわち、レジスタREG1内のデータに対応するビッ
トのデータである。また、レジスタREG2の出力信号は図
示せぬ後段の回路に供給されて利用されるようになって
いる。

次に、18はゲート回路であり、一端に信号BL₀〜BL₁₅が
各々供給される16個のナンドゲートNA₀〜NA₁₅と、デコ
ーダDEC3のY₀端子の出力信号を反転してナンドゲートNA
₀〜NA₁₅の他端に供給するインバータINVと、入力端にレ
ジスタREG3の出力信号が供給され、出力端がデータバス
３の各ビットD₀〜D₁₅に各々接続され、開閉制御端に上
記各ナンドゲートの出力信号が供給される16個のバッフ
ァBF₀〜BF₁₅とからなっている。バッファBF₀〜BF₁₅は、
開閉制御端に“0"信号が供給されると、レジスタREG3の
出力データを反転して出力し、開閉制御端に“1"出力が
供給されると、その出力端をハイインピーダンスにす
る。この場合、レジスタREG3の出力信号が、バッファBF
₀〜BF₁₅のいずれから出力されるかは、信号BL₀〜BL₁₅の
いずれが“1"信号であるかによって決まり、すなわち、
レジスタREG1内のデータの値によって決まる。

次に、20は16ビットのレジスタであり、図示せぬ他の回
路から適宜16ビットのデータが転送されるようになって
いる。また、レジスタ20は、デコーダDEC5のY₀端子から
OE端子に“0"信号が供給されると、保持しているデータ
をデータバス３の各ビットD₀〜D₁₅に一斉に供給する。

次に、レジスタREGはデータバス３の全ビット（16ビッ
ト）が入力端に接続されているレジスタであり、端子CK
にデコーダDEC4のY₂端子から供給されている信号が“0"
レベルから“1"レベルへ立ち上がる時点で、書込可能状
態となる。このレジスタREGに書き込まれたデータは、
デバイス内の各回路へ供給されるように構成されてい
る。

なお、デコーダDEC2〜DEC5のY₁,Y₂,Y₃端子は、Y₀端子と
同様な信号供給機能を有するものであり、REG2やREG3な
どを２重化する構成にも対応できる。第１図（ｂ）はRE
G2やREG3などを２重化した場合の接続関係を説明するた
めの図であり、第１図（ａ）と共通する部分には同一の
符号を付す。

第１図（ｂ）では、レジスタREG1と並列に接続されるレ
ジスタREG1′が設けられている。このレジスタREG1′
は、自身の端子CKに、デコーダDEC4のY₁端子から出力信
号が供給されており、レジスタREG1と同様に動作する。
レジスタREG1′の後段回路構成は、レジスタREG1の後段
回路構成と同様であり、図示を略すが、デコーダDEC
1′，ゲート回路17′，レジスタREG2′が順に設けられ
ている。このレジスタREG2′は、自身の端子CKに、デコ
ーダDEC2のY₁端子から出力される信号が供給され、レジ
スタREG2と同様に動作する。

また、デコーダDEC1′（図示略）の出力信号は、データ
バス３に接続されたゲート回路18′（図示略）へ供給さ
れる。このゲート回路18′は、ゲート回路18と略同一の
構成であり、デコーダDEC3のY₁端子からの出力信号が供
給され、ゲート回路18と同様に動作する。さらに、デー
タバス３には、レジスタ20と略同一構成のレジスタ20′
（図示略）が接続されている。このレジスタ20′は、デ
コーダDEC5のY₁端子から出力信号が供給され、レジスタ
20と同様に動作する。

また、データバス３には、レジスタREGと略同一構成の
デコーダREG′（図示略）が接続されている。このレジ
スタREG′は、デコーダDEC4のY₃端子から出力信号が供
給され、レジスタREGと同様に動作する。このように、
デコーダDEC2〜DEC5の各端子は、それぞれ同様な信号供
給機能を有するため、２重化構成を容易に採ることがで
きる。

（実施例の動作）次に、上述した構成によるこの実施例の動作を説明す
る。第３図（ａ）はレジスタREG1へのデータ書込、第３
図（ｂ）は各レジスタREG2への一斉書込、第３図（ｃ）
は各レジスタREG3からの一斉読出、第３図（ｄ）は各デ
バイスとの全ビット単独読出動作を説明するためのタイ
ムチャートであり、これらのタイムチャートを適宜参照
して動作説明を行う。

（レジスタREG1へのデータ書込）始めに、各デバイス2₁〜2n内のレジスタREG1にデータを
書き込む動作について説明する。

まず、CPU1は、例えば第３図（ａ）に示す時刻t₁におい
て、所望のデバイスを指定するアドレス信号をアドレス
デコーダ５に供給する。この結果、アドレスデコーダ５
からは指定されたデバイスに対応するチップセレクト信
号S₁〜Snが時刻t₁とほぼ同じ時刻に指令されたデバイス
のチップセレクト端子CSIに出力される（同図（ニ）参
照）。また、CPU1は、時刻t₁において、リード・ライト
制御信号R/を“0"レベルにするとともに（同図（ホ）
参照）、デコーダDEC4のY₀端子を“0"レベルにするため
に、アドレス信号の下位２ビットA₀,A₁を（0,0）にする
（同図（ロ）参照）。次に、CPU1は時刻t₂において、デ
ータバス３上に書き込むべきデータ（４ビット）を送出
し、その後の時刻t₃において同図（イ）に示すようにデ
ータストローブ信号DSを“0"レベルにする。これによっ
て、第１図（ａ）に示すゲート12からは“0"レベルの信
号が出力される。そして、時刻t₄においてデータストロ
ーブ信号DSが“1"レベルになると、第１図に示すゲート
12が再び“1"レベルの信号を出力し、この結果、デコー
ダDEC4がY₀端子からの出力が“0"信号から再び“1"信号
に戻る。これが、端子CKに供給されると、レジスタREG1
はデータバス３に出力されている４ビットのデータを取
り込む。

以上が、レジスタREG1へのデータ書込動作であり、この
書込動作を各デバイス2₁〜2nについて行う。この場合、
各デバイス2₁〜2nがレジスタREG1に書き込むデータは、
各々異なるデータである。

また、各デバイス2₁〜2nは、レジスタREG1へデータが書
き込まれると、データバス３のどのビットのデータがレ
ジスタREG2に書き込まれるか、および、レジスタREG3の
データがデータバス３のどのビットに送出されるかが決
定される。

この決定によって、以下に説明する一斉書込または一斉
読出動作が可能となる。

（各デバイス内のレジスタREG2への一斉書込）次に、各デバイス2₁〜2n内のレジスタREG2へ一斉にデー
タを書き込む動作について説明する。

まず、CPU1は、例えば第３図（ｂ）に示す時刻t₁におい
て、アドレスデコーダ５に対し全デバイスを一斉にアク
セスすべきアドレスデータを供給する。この結果、アド
レスデコーダ５は、第３図（ｂ）（ニ）に示すように、
時刻t₁にほぼ等しい時刻において、チップセレクト信号
Scを全てのデバイス2₁〜2nに対して出力する。また、CP
U1は、時刻t₁において、リード・ライト制御信号R/を
“0"レベルにするとともに（同図（ホ）参照）、デコー
ダDEC2のY₀端子を“0"レベルとするために、アドレス信
号の下位２ビットA₀,A₁を（0,0）にする（同図（ホ），
（ロ）参照）。次に、CPU1は時刻t₂において、データバ
ス３に書き込むべきデータを送出する。この場合、CPU1
はデータバス３のどのビットがどのデバイスに対応する
かが、前述したレジスタREG1への書込動作によって判っ
ているから、対応するビットに所望のデータを送出する
ことができる。

次に、CPU1は時刻t₃において同図（イ）に示すようにデ
ータストローブ信号DSを“0"レベルにする。この時刻t₃
においてデータストローブ信号DSが“0"レベルになる
と、各デバイス2₁〜2n内のゲート10が“0"レベルの信号
を出力する。そして、時刻t₄においてデータストローブ
信号DSが“1"レベルになると、各デバイス2₁〜2n内のゲ
ート10が再び“1"レベルの信号を出力し、この結果、デ
コーダDEC2がY₀端子からの出力が“0"信号から再び“1"
信号に戻る。これがレジスタREG2の端子CKに供給される
と、レジスタREG2はデータバス３に出力されている16ビ
ットのデータのうちレジスタREG1内のデータによって指
定されているビットのデータを取り込む。すなわち、デ
ータバス３上の各ビットのデータは、各々対応するデバ
イス2₁〜2nのレジスタRGE2に取り込まれる。

以上が各デバイス2₁〜2n内のレジスタREG2への一斉書込
動作である。

（各デバイス内のレジスタREG3からの一斉読出）次に、各デバイス2₁〜2n内のレジスタREG3から一斉にデ
ータを読み出す動作について説明する。

まず、CPU1は、例えば第３図（ｃ）に示す時刻t₁におい
て、アドレスデコーダ５に対し全デバイスを一斉にアク
セスすべきアドレスデータを供給する。この結果、アド
レスデコーダ５は、第３図（ｃ）（ハ）に示すように、
時刻t₁にほぼ等しい時刻において、チップセレクト信号
Scを全てのデバイス2₁〜2nに対して出力する。また、CP
U1は、時刻t₁において、リード・ライト制御信号R/を
“1"レベルにするとともに（第３図（ｃ）の（ニ）参
照）、デコーダDEC3のY₀端子を“0"レベルにするため
に、アドレス信号A₀,A₁を（0,0）にする。

次に、CPU1は時刻t₃において同図（イ）に示すようにデ
ータストローブ信号DSを“0"レベルにする。この時刻t₃
からt₄においてデータストローブ信号DSが“0"レベルに
なると、各デバイス2₁〜2n内のゲート11が“0"レベルの
信号を出力し、この結果、デコーダDEC3がY₀端子から
“0"信号を出力してインバータINVに供給する。これに
より、ナンドゲートNA₀〜NA₁₅のうちレジスタREG1内の
データによって指定されたナンドゲートが“0"信号を出
力し、これにより、対応するバッファBF₀〜BF₁₅がレジ
スタREG3内のデータをデータバス３の所定ビットに送出
する。すなわち、データバス３の各ビットには、デバイ
ス2₁〜2n内の各レジスタREG3のデータが一斉に送出され
る。

この場合、CPU1はデータバス３のどのビットがどのデバ
イスに割り当てられているかが、予め判っているから、
読み取った16ビットのデータを識別して使用することが
できる。

以上が、各レジスタREG3の一斉読み出し動作である。

（各デバイスとの全ビット単独読出動作）各デバイス2₁〜2nとCPU1とが１対１で全ビットのデータ
転送を行う場合の動作は、以下の通りである。なお、こ
の動作は、従来一般に行なわれているデータ転送動作で
ある。

まず、読み出し動作の場合においては、CPU1は、例えば
第３図（ｄ）に示す時刻t₁において、所望のデバイスに
対応するアドレスデータをアドレスデコーダ５に供給す
る。この結果、選択されたデバイスに対応するチップセ
レクト信号S₁〜Snが出力される。また、CPU1はリード・
ライト制御信号R/を“1"レベルにするとともに（第３
図（ｄ）の（ニ）参照）、デコーダ５のY₀端子を“0"レ
ベルにするために、アドレスデータA₀,A₁を（0,0）にす
る。そして、時刻t₃において、ストローブ信号DSを“0"
レベルにすると（第３図（ｄ）の（イ）参照）、ゲート
13が“0"信号を出力し、これにより、デコーダDEC5のY₀
端子から“0"信号が出力されてレジスタ20の端子OEに供
給され、このレジスタ20内の16ビットのデータがデータ
バス３の全ビットに対して出力される。

また、全ビットのデータ書込をいずれかのデバイスに対
して行う時も、上述した場合とほぼ同様の動作となる。
ただし、この場合は、リード・ライト制御信号R/を
“0"レベルにするとともに、デコーダDEC4のY₂端子から
レジスタREGへの信号が“0"レベルから“1"レベルへ立
ち上がるようアドレスデータA₀,A₁を切り替える必要が
ある。

以上が、この実施例の動作であり、上述したことから判
るように、この実施例においては、各デバイス個々に16
ビットの全ビット転送が行えるとともに、１ビットのデ
ータ転送を全デバイス2₁〜2nに対し一斉に行うことがで
きる。

なお、この実施例においては、各デバイスに対して１ビ
ットずつの専用データバスを割り付けるようにしたが、
これを２ビット以上割り付けるように構成してもよい。

例えば、第１図（ｃ）に示すように、レジスタREG1,デ
コーダDEC1,ゲート回路17,レジスタREG2から構成される
回路100と同一構成の回路102を、回路100と並列に設け
るとともに、ゲート回路18とレジスタREG3とから構成さ
れる回路104と同一構成の回路106を、回路104と並列に
設け、かつ、回路100および102と、回路104および106と
に対してそれぞれ同一タイミングで読み書き処理を行う
ようにすれば、２ビットの処理が可能となる。

ただし、回路100のREG1および回路102のREG1には、それ
ぞれ、デコーダDEC4のY₀端子，Y₃端子から信号が供給さ
れており、各REG1内の選択データは、それぞれ独立に設
定される。この選択データは、例えば、最初のビットが
デバイス2₁の回路100に対応するもの、次のビットがデ
バイス2₁の回路102に対応するもの、さらに次のビット
がデバイス2₂の回路100に対応するもの、……というよ
うに設定すればよい。もちろん、回路102,106を複数段
設けることにより、複数ビットの処理が可能となる。

また、デコーダDEC2〜DEC5の他のビットの出力信号を利
用してレジスタREG1〜REG3等を増設してもよい。

「発明の効果」以上説明したように、この発明によれば、中央処理装置
と、この中央処理装置に共通データバスを介して接続さ
れ前記中央処理装置とデータの授受を行う複数のデバイ
スとを有するデータ処理装置において、前記中央処理装
置のアドレスデータをデコードし、これにより、前記各
デバイスのいずれか１つを選択するチップセレクト信
号、または、前記各デバイスをすべて動作状態とする一
斉信号のいずれかを出力するデコーダと、前記デバイス
毎に設けられるとともに、対応する前記チップセレクト
信号が出力されている時のみに書込可能状態となり、か
つ、前記データバスのうち特定のビットを指定するビッ
ト指定データが前記中央処理装置によって書き込まれる
レジスタとを設け、さらに、前記中央処理装置の書込命
令と前記一斉信号が出力された場合に、前記データバス
上のデータの中から前記レジスタ内のビット指定データ
に対応するビットのデータのみを抽出して取り込む抽出
取込部、または、前記中央処理装置の読出命令と前記一
斉信号が出力された場合に、前記データバスのうち前記
レジスタ内のビット指定データに対応するビットにデー
タを出力し、他のビットをハイインピーダンス状態とす
る抽出送出部を具備したので、予め各デバイスのレジス
タに異なるビット指定データが書き込まれると、一斉書
込または一斉読出が行なわれた際に、データバスの各ビ
ットには異なるデバイスのデータが転送され、これによ
り、全ビット転送でない場合においても、データバスの
利用効率が悪化せず、また、動作無駄時間も増大しない
利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるデバイスの構成を
示すブロック図、第２図は同一実施例の全体構成を示すブロック図、第３図は同実施図の動作を説明するためのタイミングチ
ャートである。１……中央処理装置、2₁〜2n……デバイス、５……アド
レスデコーダ（デコーダ）、17……ゲート回路（抽出取
込部）、18……ゲート回路（抽出送出部）、REG1……レ
ジスタ、REG2……レジスタ（抽出取込部）、REG3……レ
ジスタ（抽出送出部）

Claims

【特許請求の範囲】

【請求項１】中央処理装置と、この中央処理装置に共通
データバスを介して接続され前記中央処理装置とデータ
の授受を行う複数のデバイスとを有するデータ処理装置
において、前記中央処理装置のアドレスデータをデコードし、これ
により、前記各デバイスのいずれか１つを選択するチッ
プセレクト信号、または、前記各デバイスをすべて動作
状態とする一斉信号のいずれかを出力するデコーダと、前記デバイス毎に設けられるとともに、対応する前記チ
ップセレクト信号が出力されている時のみに書込可能状
態となり、かつ、前記データバスのうち特定のビットを
指定するビット指定データが前記中央処理装置によって
書き込まれるレジスタと、前記中央処理装置から書込命令が発せられ、かつ、前記
一斉信号が出力された場合は、前記データバス上のデー
タの中から前記レジスタ内のビット指定データに対応す
るビットのデータのみを抽出して取り込む抽出取込部とを具備することを特徴とするデータ処理装置。
【請求項２】中央処理装置と、この中央処理装置に共通
データバスを介して接続され前記中央処理装置とデータ
の授受を行う複数のデバイスとを有するデータ処理装置
において、前記中央処理装置のアドレスデータをデコードし、これ
により、前記各デバイスのいずれか１つを選択するチッ
プセレクト信号、または、前記各デバイスをすべて動作
状態とする一斉信号のいずれかを出力するデコーダと、前記デバイス毎に設けられるとともに、対応する前記チ
ップセレクト信号が出力されている時のみに読出可能状
態となり、かつ、前記データバスのうち特定のビットを
指定するビット指定データが前記中央処理装置によって
書き込まれるレジスタと、前記中央処理装置から読出命令が発せられ、かつ、前記
一斉信号が出力された場合は、前記データバスのうち前
記レジスタ内のビット指定データに対応するビットにデ
ータを出力し、他のビットをハイインピーダンス状態と
する抽出送出部とを具備することを特徴とするデータ処理装置。