JPH0283900A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術　　　　　　　　（第９〜１１図）発明が解
決しようとする課題 課題を解決するための手段　（第１図）作用 実施例 本発明の一実施例　　　　（第２〜８図）発明の効果 〔概要〕 半導体記憶装置に関し、 メモリセルアレイからの読出しデータと所定の比較用デ
ータとを比較する比較動作の効率改善を目的とし、 アドレス指定されたセルにデータを書込んだりあるいは
読出したりすることが可能なメモリセルアレイと、所定
の比較用データが外部から入力される比較用データ入力
端子と、該所定の比較用データと前記メモリセルから読
出されたデータとを直接に比較してデータの一致／不一
致を判定する判定手段と、該判定手段からの出力信号を
チップ外部に出力する出力手段と、を備えて構成してい
る。

〔産業上の利用分野〕

本発明ハ、画像処理システムのフレームバッファ用記憶
素子として用いられる半導体記憶装置に関し、特に、記
憶素子内の選択メモリセルに蓄積されたデータと、チッ
プ外部から別途入力された所定の比較用データとの一致
／不一致を検出してその結果をチップ外部に出力する「
データ比較機能」を有する半導体記憶装置に関する。

近時、画像処理システムの高機能化に伴って、システム
を構成するフレームバッファ用記憶素子には各種の付加
機能が搭載される傾向にある。上記のデータ比較機能も
その１つで、例えばフレームバッファ内に構築された画
像イメージの特定部分の色を変更する場合などの用途に
実力が発揮される。

〔従来の技術〕

第９図はこの種の機能を付加された半導体記憶装置の第
１の従来例の要部を示す図であり、デュアルポートメモ
リのランダム側Ｉ１０バッファの回路図である。第９図
において、ＭＤＱ、−ＭＤＱ７はデータ入出力端子、Ｉ
Ｂ、〜ＩＢ、はライト信号Ｓｗに従って動作するデータ
人力バッファ、ＯＢ　ｏ〜ＯＢ、、はり一ド信号ＳＲに
従って動作するデータ出力バッファ、Ｇｏ−Ｇ、、は格
納コントロール信号ＳＴに従って開となるゲート、Ｒ０
〜Ｒ７はＧ。−Ｇ、を通過したデータを格納するレジス
タ、Ｓ０〜Ｓ７はデータ選択／比較回路であり、データ
選択／比較回路３０〜Ｓ７は読出し／比較コントロール
信号（以下、ＲＥＡＤ／ＣＭＰ）が読出しくＲＥＡＤ）
のときに、端子Ａ側のデータを選択して端子Ｃに現し、
あるいはＲＥＡＤ／ＣＭＰが比較（ｃＭＰ）のときに端
子Ａ側データと端子Ｂ側のデータ（すなわちＲ６−Ｒ，
、内の格納データ）とを比較してその比較結果（一致／
不一致）を端子Ｃに現すように動作する。

このような構成において、 ｉ二ｌ皇畳見立 ＳｗによってＩＢｏ〜ＩＢ、ｌが動作し、ＭＤＱ。〜Ｍ
ＤＱ、ｌに入力されたデータがメモリセルに書込まれる
。

元二ｔ■抜良旦 ＲＥＡＤ／ＣＭＰがＲＥＡＤとなり、メモリセルのデー
タがＳ０〜Ｓｏを通過し、さらにＳＲによって動作中の
ＯＢ、−０Ｂｆｉを通ってＭ　Ｄ　Ｑ　。

〜ＭＤＱ、から出力される。

比較１亘 Ｉ）まず、ＳｗによってＩＢ、〜ＩＢ、を動作させてＭ
ＤＱ、〜ＭＤＱ、、に入力されたデータを取込むととも
に、ＳＴによってＧ。−Ｇｎを開とし、取込まれたデー
タをＲ６−Ｒ，に格納する。

■）次に、ＲＥＡＤ／ＣＭＰをＣＭＰにし、メモリセル
からのデータとＲ８−Ｒア内のデータとを３０〜Ｓ、、
において比較してその結果をＳ、ｌによって活性化され
るＯ　Ｂ　ｏ〜ＯＢ、を通してＭＤＱ、〜ＭＤＱ□から
出力する。

第１０図は第２の従来例を示す図であり、端子ｉｐから
の比較用データを入力バッフ、ＩＢｐを介して比較デー
タ格納レジスタＲｐに格納し、この格納データを各３０
〜ＳアのＢ端子に共通に加えている。なお、第９．１０
図において、ＢＭ、〜ＢＭ、、はビットマスク回路であ
り、ビットマスク回路ＢＭ、−ＢＭｆｉは、ビットマス
クラッチ信号が所定の論理レベルのときに、そのときの
ＭＤＱ。

〜ＭＤＱ、、に入力されたデータをマスクデータとして
ラッチするマスクレジスタＭＲ，〜ＭＲ，ｌと、マスク
レジスタＭＲ，−ＭＲｎの内容が°′０パのとき、当該
ビットのデータ人力バッファへのライト信号をディセー
ブルとするアンドゲートＡＮＤ、−ＡＮＤ、ｌとを備え
て構成され、例えば、ＭＤＱｏからの入力データが“０
”で他のＭＤＱ、〜ＭＤＱ、、からのデータが“１″゛
の場合に、ビットマスクラッチ信号を加えると、ＭＤＱ
、ビットのマスクレジスタＭＲ，のみに″０′がランチ
され、このため、ＭＤＱ、ビットのデータ人力バッファ
ＩＢｏにはライト信号が加えられないので、このピッ）
　（ＭＤＱｏ　）の書込みが禁止（すなわちマスク）さ
れる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体記憶装置にあっ
ては、比較データを格納するための処理（Ｉ）を実行し
た後、比較のための処理（ＩＩ）を実行する構成となっ
ていたため、例えば、第１１図のタイミングチャートに
示すように比較用データをひんばんに変更する場合など
では、変更の都度処理（Ｉ）を実行する必要があり、こ
の処理（１）は実際の比較処理の準備動作となるから、
準備動作の割合が増大し、本来の比較動作の効率が低下
するといった問題点があった。

そこで、本発明は、上記処理（Ｉ）に相当する準備動作
を不要にして、比較動作の効率改善を図ることを目的と
している。

〔課題を解決するための手段〕

第１図は本発明の半導体記憶装置の原理ブロツク図を示
す。

第１図において、アドレス指定されたセルにデータを書
込んだりあるいは読出したりすることが可能なメモリセ
ルアレイａと、所定の比較用データが外部から入力され
る比較用データ入力端子すと、該所定の比較用データと
前記メモリセルａから読出されたデータとを直接に比較
してデータの一致／不一致を判定する判定手段Ｃと、該
判定手段Ｃからの出力信号をチップ外部に出力する出力
手段ｄと、を備えて構成している。

〔作用〕

本発明では、比較用データ入力端子に比較用データを加
えると、前記準備動作を経ずにメモリセルアレイからの
読出しデータと上記比較用データとの比較動作が実行さ
れ、比較動作の効率改善が図られる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第２〜８図は本発明に係る半導体記憶装置の一実施例を
示す図であり、×ｎビット構成のデュアルポートメモリ
に適用した例である。

まず、構成を説明する。第２図において、１０はデュア
ルポートメモリであり、デュアルポートメモリ１０はラ
ンダムアクセスメモリ　（ＲＡＭ）およびシリアルアク
セスメモリ（ＳＡＭ）を備えている。ＲＡＭは何れもｎ
組のＩ１０バンファｌｌａ〜１１ｎと、コラムデコーダ
１２ａ−１２ｎと、センスアンプ・Ｉ１０ゲー）１３ａ
−１３ｎと、メモリセルアレイ１４ａ〜１４ｎとを含む
とともに、アドレスバッファ１５およびロウデコーダ１
６を備え、ＳＡＭは、ｎ組のデータレジスタ１７ａ−１
７ｎと、ポインタ１８ａ〜１８ｎと、シリアルＩ１０バ
ッファ１９ａ〜１９ｎとを含んで構成されている。なお
、２０はクロックジェネレータ、２１はリフレッシュア
ドレスカウンタ、２２はシリアルクロンクジエネレータ
、２３はリード・ライトコントロール、２４は転送コン
トロールである。

また、Ｃ８はチップセレクト信号、ＲＡＳはロウアドレ
スストローブ信号、ＣＡＳはコラムアドレスストローブ
信号、Ａ０〜Ａいはアドレス信号、ＳＣはシリアルクロ
ック信号、ＳＦは動作機能コントロール信号、ＭＷＥは
ビットマスク動作および読出し／書込みコントロール信
号、ＴＲＧは転送命令・出力イネーブル信号、ＳＲはシ
リアル出力イネーブル信号、Ｍ　Ｄ　Ｑｏ　−Ｍ　Ｄ　
Ｑ、はビットマスクデータおよびランダムデータ入出力
端子、ＳＤＱ、〜ＳＤＱ、ｌはシリアルデータ入出力端
子、Ｉｐは比較用データ入力端子、Ｖｃｃ、Ｖｓｓはそ
れぞれ電源である。

本発明は、上記ＲＡＭ側のＩ１０バッファＩｌａ〜１１
（Ｉに関するものであり、第３図はそのＩ１０バフファ
の具体的な構成例を示す図である。第３図において、各
Ｉ１０バッファｌｌａ〜ｌｌｎは、各々データ人力バッ
ファ３０、データ出力バンファ（出力手段）３１、通常
リード／比較切換回路（判定手段）３２、ビットマスク
回路３３を備えている。

ビットマスク回路３３はビットマスクラッチ信号が”Ｈ
”レベルのときに、ＭＤＱＯ−ＭＤＱ、からのデータ（
“１”若しくは“０”）をランチするマスクデータ格納
用レジスタ３４と、マスクデータ格納用レジスタ３４に
ラッチさたデータが“０゛のときに、ライト信号の通過
を禁止するアンドゲート３５およびリード信号の通過を
禁止するアンドゲート３６とを有している。

第４図は通常リード／比較切換回路３２の回路図であり
、通常リード／比較切換回路３２は、メモリセルからの
読出しデータと比較用データ（便宜的に端子符号と同じ
Ｉｐで表わす）とを直接に比較した結果、両データが一
致しないときにＬ”レベルを出力するＥＮＯＲゲート３
７と、通常リード／比較コントロール信号が“Ｌ”レベ
ル（通常リード指示）のときに、リード信号を通過させ
てトランジスタＴ１をオンさせるアンドゲート３８と、
通常リード／比較コントロール信号が“Ｈ”レベル（比
較指示）のときに、リード信号を通過させてトランジス
タＴ２をオンさせるアンドゲート３９とを有している。

次に、第５図のタイミングチャートを参照しながらメモ
リ全体の動作を説明する。ＲＡＳの立下がりでロウアド
レスが取込まれ、そして、ＣＡＳの立下がりでコラムア
ドレスが取込まれ、これらのアドレスに従ってメモリセ
ルアレイ１４８〜１４ｎ夫々のメモリセルが選択される
。また、ＲＡＳの立下がり時点でのＭＷＥ、ＴＲＧ、Ｓ
Ｆのレベルに応じ次に揚げる６つのモードが適宜組合わ
されて選択される。

１）ＲＡＳの立下がり時点でＭＷＥが“Ｈ”レベルのと
きには、通常のリート′ライトモード、Ｕ）ＲＡＳの立
下がり時点でＭＷＥがＬ”レベルのときには、ビットマ
スクモード、 １［［）ＲＡＳの立下がり時点で、ＴＲＧが″Ｈルベル
のときには、ＲＡＭ側とＳＡＭ側とを独立に動作させる
モード、 ＩＶ）ＲＡＳの立下がり時点で、ＴＲＧが”Ｌ”しベル
のときには、ＲＡＭ側とＳＡＭ側間でデータを転送する
モード、 Ｖ）ＲＡＳの立下がり時点で、ＳＦがＨ”レベルのとき
には、比較モード、 Ｖｌｌ）ＲＡＳの立下がり時点で、ＳＦが”Ｌ“レベル
のときには、通常の読出しモード、である。

今、第５図のタイミングチャートのように、ＭＷＥ＝”
Ｌ″、ＴＲＧ＝“Ｈ″、ＳＦ＝″Ｈ”であれば、ビット
マスクモード（ＩＩ）および独立動作のサイクルモード
（■）、かつデータ比較モード（Ｖ）が選択される。し
たがって、Ｉ１０バッファＩｌａ〜Ｉｌｎでは、まず、
ＲＡＳの立下がり直後にＭ　Ｄ　Ｑ　ｏ〜ＭＤＱｌｌに
入力されたデータをマスクデータとして取込んで、これ
を各ビット毎のマスクデータ格納用レジスタ３４に格納
した後、端子１ｐからの比較データを取込む。ここで、
本実施例では端子ｒｐをＣ３（チップセレクト）用の端
子と共有している。一般に、デュアルポートメモリには
Ｃ８端子は設けられておらず、通常、Ｒて信号によって
チップ指定を行っているが、他の半導体集積回路装置と
同様にＣＳ端子を設けた方が使い勝手の面で好ましいも
のとなる。また、Ｃ８端子を設けたとしても、デュアル
ポートメモリでは多くの場合Ｎ　Ｃ（Ｎ　ＯＣｏｎｎｅ
ｃｔ）端子があるの′で、このＮＣ端子を活用すれば端
子増とはならない。Ｃ８／Ｉｐ端子の用途切替えは時分
割で行えばよい。すなわち、ＲＡＳ立下がり時点でのＣ
３／Ｉｐ端子はチップセレクト端子として使用され、Ｃ
ＡＳ信号の立下がり時点でのＣ５／Ｉｐ端子は比較デー
タ端子として使用されるようにすればよい。

比較用データは、各々■／○バッファＩｌａ〜１１ｎに
加えられ、これらのＩ１０バッファ１１．ａ〜１１ｎ内
の通常リード／比較切換回路３２において、そのときに
読出されたメモリセルのデータと直接に比較される。通
常リード／比較切換回路３２での比較の結果、一致の場
合は通常リード／比較切換回路３２から“Ｈ”レベルが
出力され、また不一致の場合は“Ｌ”レベルが出力され
る。これらの一致／不一致データはデータ出力バッファ
３１を介してＭＤＱＯ−ＭＤＱ、から図示しない外部デ
ータバスに出力される。なお、比較モードにおけるＭＤ
Ｑ０〜ＭＤＱＩｌは後述するように０ＰＥＮ−ＤＲＡＩ
Ｎ動作し、一致／不一致データは“■］”レベルのとき
には、Ｈ４−Ｚ（ハイインピーダンス）にされる。外部
データバスに接続された例えばＣＰＵは一致／不一致の
データ（一致：ハイインピーダンス、不一致：“Ｌ”レ
ベル）を受けると、このデータを参照して、例えば、次
サイクルのビットマスクデータを新たに生成するなどの
適当な処理を実行する。

このように、本実施例では、ＭＷＥ、ＴＲＣ；、ＳＦを
所定のレベルに設定するとともに、Ｃ３／ｒｐ共通の端
子に比較データを加えるだけで、比較処理をサイクル毎
に連続して行うことができる。

すなわち、従来例のように比較データを格納する動作が
省けるので、ひんばんに比較データを変更する場合でも
第６図に示すように比較処理だけを実行すればよく、「
比較」動作の効率をほぼ１００％に改善することができ
、比較動作に要する時間を短縮化できる。

ここで、−例として４個の半導体記憶装置＃１〜＃４で
４枚のプレーンを構成し、各プレーンを１並列」に外部
データバスに連続してＣＰＵと連接した画像システムを
考える（第７図参照）。このような構成例は、表示画素
数の多い画像システムや多値化画像システム等の場合に
多く見られる例である。この構成によれば、プレーン数
が増えてもデータバスのビット数を増やさなくてもよい
ので好ましい。４枚のプレーンの各々は、例えばカラー
画像の場合、赤、緑、青と濃淡情報の各々に対応し、あ
るいは、白黒画像の場合、４段階の濃淡情報の各々に対
応する。ＣＰＵは各＃１〜＃４のＣ３を選択的に指定し
て各々のＲＡＭとの間でデータのやりとりをし、必要な
画像情報をＲＡＭ上に構築する。ここで、構築されたデ
ータをＣＰＵからの所定の比較用データと比較する場合
には、４枚のプレーンに対して同時に比較用データを転
送し、その結果（一致／不一致）を同時にＣＰＵで受領
した方が効率がよい。しかし、４枚のプレーンは、外部
データバスに並列接続されており、その接続点はワイア
ードオアとなっているので、各プレーン出力部がＴＲｌ
−３ＴＡＴＥ　（）ライステート）であると、各プレー
ンからの出力が衝突（ファイト）する不具合がある。こ
れの対策としては、各プレーンの出力部を０ＰＥＮ−Ｄ
ＲＡＩＮ（オープンドレイン）とすればよい。

第８図はその対策例であり、第３図におけるデータ出力
バッファ３１の回路図である。第８図において、データ
出力バッファ３１は通常リード／比較切換回路３２から
の一致／不一致データ（一致の場合“Ｈ”、不一致の場
合“Ｌ”）若しくは通常の読出しデータを受けて、その
データと同−論理の信号Ｓ、および反転論理の信号Ｓ２
を出力する回路１００と、Ｓ２が“Ｈ″　（不一致若し
くは読出しデータ“Ｌ”）のときにトランジスタＴ、を
オンさせてＤＱ　ｉ　（ｉ　：　０．　Ｉ　、−−・ｎ
）を″Ｌ″レベルにするアンドゲート１０１　と、Ｓ＋
　がＨ″（一致若しくは読出しデータ“Ｈ”）のときに
、コントロール信号Ｓ、が“Ｈ”　（“ｌ”）であれば
、トランジスタＴ４をオンさせてＤＱｉをＨ″（Ｖｃｃ
）レベルにするアンドゲート１０２と、を備えるととも
に、出力モードレジスタ１０３を備えている。出力モー
ドレジスフ１０３は例えば、比較モード時にチップ内部
で作られる出力モードレジスフロードコントロール信号
を受けて動作し、その動作時に例えばアドレス入力端子
を使って時分割で入力されたＴＲｌ−３ＴＡＴＥ１０Ｐ
ＥＮＤＲＡ　ＩＮデータをランチする。このラッチデー
タは１”のときにＴＲＩ　−３ＴＡＴＥ指定であり、′
０″のときに０ＰＥＮ−ＤＲＡＩＮ指定である。すなわ
ち、出力モードレジスタ１０３にラッチされたデータが
“０″であれば、Ｓ３がＬ”となり、アンドゲート１０
２によってＴ４がオフされる結果、Ｔ、は０ＰＥＮ−Ｄ
ＲＡ　ＩＮ状態にされ、上述したデータの衝突を回避す
ることができる。

〔発明の効果〕

本発明によれば、メモリセル内のデータと所定の比較デ
ータとを比較するに際し、前述の処理（Ｉ）に相当する
準備動作を不要にして、比較動作のみを行うことができ
、比較動作の効率改善を図ることができる。

第１０図は第２の従来例を示すそのＩ１０バッファの構
成図、 第１１図は第１、第２の従来例に共通のサイクル毎の格
納および比較動作を示す図である。

【図面の簡単な説明】

第１図は本発明の原理図、 第２〜８図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第２図はその全体構成図、 第３図はそのＩ１０バンファの構成図、第４図はその通
常リード／比較切換回路の構成図、 第５図はそのタイミングチャート、 第６図はそのサイクル毎の比較動作を示す図、第７図は
その４枚のプレーンで構成したシステム例の図、 第８図はそのデータ出カバソファの構成図、第９図は第
１の従来例を示すそのＩ１０バンファの構成図、 １４ａ〜１４ｎ・・・・・・メモリセルアレイ、３１・
・・・・・データ出カバソファ（出力手段）、３２・・
・・・・通常リード／比較切換回路（判定手段）、Ｉｐ
・・・・・・比較用データ入力端子。

Claims (1)

1. 【特許請求の範囲】 アドレス指定されたセルにデータを書込んだりあるいは
   読出したりすることが可能なメモリセルアレイ（ａ）と
   、 所定の比較用データが外部から入力される比較用データ
   入力端子（ｂ）と、 該所定の比較用データと前記メモリセル（ａ）から読出
   されたデータとを直接に比較してデータの一致／不一致
   を判定する判定手段（ｃ）と、該判定手段（ｃ）からの
   出力信号をチップ外部に出力する出力手段（ｄ）と、 を備えたことを特徴とする半導体記憶装置。