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KR950008440B1 - 비트 클리어 및 레지스터 초기화 기능을 갖는 반도체 기억 회로 - Google Patents

비트 클리어 및 레지스터 초기화 기능을 갖는 반도체 기억 회로 Download PDF

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KR950008440B1
KR950008440B1 KR1019920009795A KR920009795A KR950008440B1 KR 950008440 B1 KR950008440 B1 KR 950008440B1 KR 1019920009795 A KR1019920009795 A KR 1019920009795A KR 920009795 A KR920009795 A KR 920009795A KR 950008440 B1 KR950008440 B1 KR 950008440B1
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South Korea
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cell
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memory cells
signal
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사또루 소노베
히데오 아베
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닛본덴기 가부시끼가이샤
세끼모또 타다히로
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Abstract

내용 없음.

Description

비트 클리어 및 레지스터 초기화 기능을 갖는 반도체 기억 회로
제1a도는 종래의 플래그 레지스터의 블럭도.
제1b도는 제1a도에 도시된 플래그 레지스터 내의 셀 및 R/W 제어 장치의 상세한 회로도.
제2a도는 본 발명에 따른 제1실시예의 플래그 레지스터의 블럭도.
제2b도는 제2a도에 도시된 플래그 레지스터내의 셀 및 R/W 제어 장치의 상세한 회로도.
제3도는 본 발명에 따른 제2실시예의 플래그 레지스터의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
001, 400, 800 : 플래그 레지스터 020, 420, 870 : R/W 제어 장치
010∼017, 410∼417, 810∼817 : 레지스터
501∼507 : …570∼577 : 메모리 셀
600∼607 : 830∼837 : 어드레스 신호
620∼627, 630∼637 : 850∼857, 860∼867 : 데이타 입출력 단자
640∼647 : 셀 클리어 신호 700 : 래치 회로
701, 702 : 인버터
703, 704 : 제1 및 제 2스위칭 트랜지스터
820∼827 : AND 게이트 841 : 셀 초기화 신호
본 발명은 반도체 기억 장치에 관한 것으로, 특히 인터럽트 제어기 및 타이머와 같은 곳에 사용하기 위한, 비트 클리어 및 레지스터 초기화 기능을 갖는 플래그 레지스터에 관한 것이다.
마이크로컴퓨터는 광범위한 분야에 사용되고 있으며, 그 기능의 다양화 및 성능의 개선이 꾸준히 진행되고 있다. 반도체 기판 상의 장치가 점유하는 영역과 트랜지스터의 수는 가능한 작게하는 것이 바람직하고, 그렇게 함으로써 마이크로컴퓨터의 가격을 낮출 수 있다.
마이크로컴퓨터에서는 인터럽트 상태 및 인터럽트 제어를 기억하기 위해 여러 종류의 플래그 레지스터가 필요하다. 데이타 메모리 셀들은 플래그 레지스터에서 어레이로 배열되어 있고, 플래그 레지스터는 데이타를 기록 및 판독하는 신호 라인(이후부터 R/W 데이타 라인이라 함), 각각 특정 셀을 지정하는 어드레스라인, 데이타 판독 및 데이타 기록을 제어하는 제어 장치(이후부터 R/W 제어 장치라 함), 및 데이타 클리어를 행하는 셀 클리어 라인이 배치되어 있다.
제1a 및 제1b도에는 본 발명과 관련있고 인터럽트 제어기에 사용되는 종래의 플래그 레지스터가 도시되어 있다.
제1a도에 도시된 플래그 레지스터(001)은 데이타 판독 및 데이타 기록을 제어하는 R/W 제어 장치(020), 및 인터럽트 수신 상태를 지시하는 레지스터(010)(이후부터 "IF 레지스터"라 함), 인터럽트 수신의 엔에이블 디스에이블을 지시하는 레지스터(011)(이후부터 "MK 레지스터"라 함), 및 인터럽트 프로세싱 방법을 지시하는 레지스터(017)(이후부터 "CS 레지스터"라 함)과 같은 8세트의 레지스터들을 포함한다. 각 레지스터들은 8가지 형의 인터럽트 원인에 대응하는 데이타를 기억하는 8개의 메모리 셀을 갖는다. 이들 레지스터에 대한 다수의 어드레스 신호(210∼217)은 데이타 판독 및 데이타 기록에 속하는 레지스터를 정하기 위해 입력된다. 또한, 다수의 셀 클리어 신호(220∼227) 및 다수의 선택 신호(200∼207)은 데이타를 클리어할 셀을 정하기 위해 입력된다. R/W 제어 장치(020)은 데이타를 입력하기 위한 입력 단자(250∼257) 및 데이타를 출력하기 위한 출력 단자(240∼247)을 갖는다. R/W 제어 회로(020)은 또한 데이타 기록 허용을 지시하는 기록 엔에이블 신호(230)을 수신한다.
다음에, 제1a도의 R/W 제어 장치(020)의 일부(021)과 플래그 레지스터(001)중 하나의 셀의 상세한 구조가 제1b도에 도시되어 있다. 셀(100)은 데이타를 기억하고 데이타의 논리값을 반전시키기 위해 각각 2개의 인버터(301, 302)로 구성되는 래치(300), 데이타 판독 및 데이타 기록을 위해 사용되는 2개의 트랜지스터(303, 304), 및 데이타 클리어를 위해 사용되는 2개의 트랜지스터(305, 306)을 포함한다. 셀에서, 데이타는 인버터(302)의 출력 라인(322)에 기억되고, 그것의 반전된 데이타는 인버터(301)의 출력 라인(321)에 기억된다. 출력 라인(322, 321)은 트랜지스터(303)을 통해 R/W 데이타 라인 Q(310)에 접속되고, 트랜지스터(304)를 통하여 R/W 데이타 라인(311)에 각각 접속된다. 트랜지스터(303, 304)는 어드레스 라인(313)의 신호가" "1"일 때 접속하고 "0"일 때 단절하는 방식으로 R/W 데이타 라인(310, 311)에 대해 래치(300)을 접속 및 단절한다. R/W 데이타 라인(310, 311)은 기록 엔에이블 신호(230)에 의해 제어되도록 클럭 버퍼(307, 308)에 접속된다. 클럭 버퍼(307)의 입력 단자는 입력 단자에 직접 접속되고, 클럭 버퍼(308)의 입력단자는 인버터(309)를 통해 데이타 입력 단자(250)에 접속된다. 또한, R/W 데이타 라인 Q(310)은 데이타 출력 단자(240)에 직접 접속된다.
제1a도에 도시된 플래그 레지스터(001)의 실제 동작은 제1b도를 참조하여 아래에 설명된다. 데이타를 판독하는 경우에, 어드레스 신호(210∼217)중 하나를 "1"로 하고, 나머지 어드레스 신호를 "0"으로 함으로써 레지스터 중 하나를 선택할 수 있고, 선택된 레지스터에 저장된 데이타를 출력 단자(240∼247)로부터 동시에 판독한다. 데이타를 기록하는 경우에, 기록 엔에이블 신호(230)을 "1"로 설정하고 어드레스 신호(210∼217)을 사용하여 레지스터를 선택할 수 있다. 기록 엔에이블 신호(230)이 "1"로 설정되면, 클럭 버퍼(307, 308)은 입력 데이타를 R/W 데이타 라인 Q(310)에 출력하고, 인버터(309)에 의해 반전된 입력 데이타를 R/W 데이타 라인(311)에 출력하도록 동작하여 레지스터에 저장된 데이타를 동시에 개정한다. 데이타를 클리어하는 경우에, 레지스터는 셀 클리어 신호(220∼227)의 레벨을 "1"로 설정함으로써 정해질 수 있고, 비트는 선택 신호(200∼207)의 레벨을 "1"로 설정함으로써 정해질 수 있다. 셀 클리어 신호와 선택신호 양쪽의 레벨이 "1"인 셀에서, 직렬로 접속된 트랜지스터(305, 308)이 도전성으로 되기 때문에, 인버터(302)의 출력 라인(322)의 전위는 논리적 "0" 레벨인 접지 전위와 동일한 전위로 가정하여 셀의 데이타를 "0"으로 클리어 한다. 데이타를 초기화하는 경우에 하나의 레지스터는 데이타 기록 동작과 같은 방식으로 어드레스 신호(210∼217)에 의해 선택되고, 초기 데이타가 거기에 기록되어, 하나의 특정 레지스터의 초기화를 이룬다. 연속으로 어드레스 신호(210∼217)을 사용하여 모든 레지스터를 선택하고 유사한 동작을 수행함으로써, 모든 레지스터의 초기화를 이룰 수 있다.
상기 설명된 종래의 플래그 레지스터에서, 2개의 R/W 데이타 라인, 어드레스 라인, 셀 클리어 신호 라인, 및 선택 신호 라인이 각 셀에 배치되어야 한다. 또한, 각 셀은 셀 클리어 또는 셀 초기화 동작을 위한 회로를 필요로 한다. 이러한 종류의 회로 구성에서, 작은 하드웨어 영역을 갖는 플래그 레지스터의 실현은 어렵다. 이것이 종래의 플래그 레지스터에서 본 발명이 해결하고자 하는 문제점이다.
그러므로, 본 발명의 목적은 종래의 플래그 레지스터에 존재하는 문제를 극복하여 데이타 클리어 및 데이타 초기화를 용이하게 수행할 수 있고, 작은 하드웨어 영역을 필요로 하는 레지스터를 제공하는 것이다.
본 발명의 한 특징에 따르면, 어레이 형으로 배열된 다수의 메모리 셀을 각각 갖는 다수의 레지스터, 다수의 메모리 셀에 데이타를 판독하고 데이타를 기록하기 위한 다수의 데이타 라인, 다수의 레지스터내의 다수의 메모리 셀에 각각 접속되고, 각 레지스터의 대응하는 특정 메모리 셀을 정하기 위한 어드레스 신호를 전달하는 다수의 어드레스 라인, 다수의 메모리 셀에서 데이타의 판독 및 기록을 제어하는 제어 장치, 데이타를 제어 장치에 입력 및 출력시키는 다수의 데이타 입력 및 데이타 출력 단자, 제어 장치에 접속되고 데이타의 기록을 허용하기 위한 기록 엔에이블 신호가 인가되는 기록 엔에이블 신호 입력 단자, 및 메모리 셀에 저장된 데이타를 클리어 하기 위한 셀 클리어 신호 또는 메모리 셀내의 데이타를 초기화하기 위한 셀 초기화 신호가 인가되는 적어도 하나의 제어 신호 입력 단자를 포함하는 반도체 메모리 회로가 배치되어 있어, 데이타 판독, 데이타 판독 및 데이타 클리어 또는 데이타 초기화가 다수의 데이타 라인 및 다수의 어드레스 라인을 통해 이루어진다.
본 발명의 몇가지 양호한 실시예가 첨부된 도면을 참조하여 다음에 설명될 것이다.
제2a도는 본 발명에 따른 제1실시예로 인터럽트 제어 장치에 사용되는 플래그 레지스터를 블럭도로 도시하며, 제2b도는 제2a도에 도시된 플래그 레지스터 내의 셀 및 R/W 제어 장치를 상세하게 도시하고 있다.
본 발명의 플래그 레지스터(400)은 IF 레지스터(410), MK 레지스터(411), CS 레지스터(417), 및 데이타 판독 및 데이타 기록의 제어를 수행하는 R/W 제어 장치(420)과 같은 8세트의 레지스터를 포함한다. 데이타 판독/기록 동작을 행할 레지스터를 정하기 위해 어드레스 신호(600∼607)이 레지스터에 입력된다. R/W 제어 장치(420)은 데이타를 입력하기 위한 입력 단자(630∼637) 및 데이타를 출력하기 위한 출력 단자(620∼627)을 갖는다. R/W 제어 장치(420)은 데이타 기록 엔에이블 상태를 지시하는 기록 엔에이블 신호(611) 및 각 레지스터를 클리어하기 위한 셀 클리어 신호(640∼647)을 수신한다.
제2b도는 플래그 레지스터(400)의 한 셀(500)의 상세한 회로 구조와 R/W 제어 장치(420)의 부분(421)의 상세한 회로 구조를 도시하고 있다.
셀(500)은 데이타 판독 및 데이타 기록을 위해 사용되는 2개의 인버터(701, 702) 및 2개의 트랜지스터(703, 704)로 구성되는 래치(700)을 포함한다. R/W 제어 장치(420)의 부분(421)은 2개의 클럭 버퍼(705, 706), 2개의 인버터(709, 722), 래치(720), 하나의 AND 게이트(708), 및 선택기(721)을 포함한다.
셀(500)에서, 데이타 및 그 반전 데이타는 인버터(702)의 출력 라인(731)과 인버터(701)의 출력 라인(732)에 각각 저장된다. 출력 라인(731)은 트랜지스터(703)을 통해 R/W 데이타 라인 Q(710)에 접속되고 트랜지스터(704)를 통해 R/W 데이타 라인 Q(711)에 접속된다. 트랜지스터(703, 704)는 래치(500)과 R/W데이타 라인(710, 711) 사이에 접속 및 단절을 행한다. 어드레스 라인(712)상의 신호가 "1"일 때, 접속되고, "0"일 때 단절된다. R/W 데이타 라인(710, 711)은 기록 엔에이블 신호(611)에 의해 각각 제어되는 클럭 버퍼(705, 706)의 출력 단자에 접속된다. AND 게이트(708)의 출력 단자는 클럭 버퍼(705)의 입력 단자에 직접 접속되고, 인버터(709)를 통하여 클럭 버퍼(706)의 입력 단자에 접속된다. 셀 클리어 신호(640)의 논리와 선택기(721)의 출력을 반전하는 인버터(722)의 출력이 AND 게이트에 입력된다. 래치(720)의 출력 단자 및 데이타 입력 단자(630)이 선택기(721)의 입력 단자에 접속된다. 래치(720)은 R/W 데이타 라인 Q(710)으로부터 데이타를 취득하고, 데이타를 출력 단자(620)에 출력한다.
다음에, 제2a도에 도시된 플래그 레지스터(400)의 실제 동작은 제2b도를 참조하여 다음에 설명되어 있다.
이 실시예에서는, 종래의 플래그 레지스터와 달리, 데이타 판독/기록 동작이 IF 레지스터(410), MK 레지스터(411), 및 CS 레지스터(417)과 같은 레지스터 상에서 이루어지지 않고, 레지스터 내의 인터럽션의 원인에 대응하여 셀 상에서 이루어진다.
데이타 판독의 경우에, 각 레지스터에서 1비트는 어드레스 신호(600∼607) 중 하나를 "1"로 설정하고, 나머지 어드레스 신호를 "0"으로 설정함으로써 각 레지스터에서 1비트를 선택할 수 있고, 다음에 판독 데이타가 래치(720)에서 래치됨과 동시에 각 데이타 출력 단자(620∼627)로부터 판독 데이타가 출력된다. 데이타 래치(720)으로 데이타 래칭이 계속 수행되기 때문에, 어드레스 신호에 의해 선택된 가장 마지막 데이타 비트가 래치(720)에서 래치된다.
데이타 기록은 또한 데이타 클리어 역할을 한다. 데이타 기록 또는 데이타 클리어의 경우에, 각 레지스터의 1비트는 어드레스 신호(600∼607)에 의해 선택되고, 기록 엔에이블 신호(611)은 "1"로 설정된다. 기록 엔에이블 신호(611)이 "1"로 될 때, 클럭 버퍼(705, 706)이 AND 게이트(708)의 출력이 R/W 데이타 라인(711)로 출력되도록 동작되어, 각 레지스터의 비트 내의 데이타는 동시에 대체 또는 개정된다. 데이타 기록의 경우에, 선택기(721)은 데이타 입력 단자(630)으로부터 데이타를 선택하고, 인버터(722)의 출력이 "1"이기 때문에 AND 게이트(708)의 출력은 입력 단자(630)에 인가된 입력 데이타로 된다.
데이타 클리어의 경우에, 셀 클리어 신호(640∼647)로부터 선택된 클리어할 레지스터에 대응하는 셀 클리어 신호를 "1"로 설정하고, 나머지 셀 클리어 신호를 "0"으로 설정함으로써, 선택기(721)은 래치(720)의 출력을 출력하도록 제어된다. 셀 클리어 신호(640)이 "1"일 때, 인버터(722)의 출력은 "0"이고, AND 게이트(708)의 출력이 래치(720)의 출력과 동일한 값으로 되기 때문에, 지정된 비트의 값은 변하지 않는다. 이 방법으로, 양호한 실시예에서, 데이타 판독/기록 및 데이타 클리어가 동일 라인을 사용하여 수행되기 때문에, 종래의 플래그 레지스터에서 필요하였던 셀 클리어 라인(314) 및 선택 라인(312)(제1b도에 도시되어 있음)가 더이상 필요하지 않다. 또한 데이타 클리어 및 데이타 초기화 동작을 위해 각 셀에서 필요로 하였던 2개의 트랜지스터(305, 306)(제1b도에 도시되어 있음)이 더이상 필요하지 않다. 그러므로, 종래의 셀(100)에서, 총 10개의 트랜지스터가 필요하였지만, 본 실시예의 셀(500)은 총 8개의 트랜지스터만 필요로 한다.
다음에, 제3도는 인터럽트 제어 장치에 사용되는 본 발명의 다른 실시예의 플래그 레지스터(800)을 도시하고 있다. 이 플래그 레지스터(800)은 초기화된 상태로 데이타를 각 레지스터에 입력하는 기능을 갖는다.
플래그 레지스터(800)의 회로구성은 상기 설명된 제1실시예의 것과 거의 동일하다. 특징적으로, 그것은 IF 레지스터(810), MK 레지스터(811), 및 CS 레지스터(817)과 같은 다수의 레지스터 및 데이타 판독/기록을 제어하는 R/W 제어 장치(870)을 포함한다. 이 제2실시예는, 레지스터의 초기화를 위하여, 레지스터의 비트와 같은 수의 다수의 OR 게이트(820∼827)이 배치되어 있다는 점에서 제1실시예와 상이하다. 이들 OR 게이트(820∼827)에는 각 레지스터 내의 특정 비트를 각각 지정하기 위하여 어드레스 신호(830∼837)이 입력되고, 셀 초기화 신호(841)이 공통으로 입력된다. 기록 엔에이블 신호(840)과 셀 초기화 신호(841)이 R/W 제어 장치(870)에 입력되고, 입력 단자(860-867)을 통하여 데이타가 입력되며, 이들은 출력 단자(850∼857)을 통하여 출력된다.
상기 플래그 레지스터(800)의 실제 동작이 아래에 설명되어 있다. 데이타 판독/기록은 제1실시예와 동일한 방법으로 수행된다. 레지스터를 초기화하는 경우에, 각 레지스터에 대한 초기 값은 데이타 입력 단자(860∼867)의 각각에서 설정되고, 다음에 셀 초기화 신호(841)이 "1"로 설정되며, 결과적으로, OR 게이트(820∼827)의 모든 출력이 어드레스 신호(820∼827)의 각 값과 관계없이 "1"로 되기 때문에, 레지스터의 모든 비트가 선택되고 데이타 입력 단자(860∼867)에서 설정된 초기 값은 R/W 제어 장치(870)을 통해 각 레지스터에 기록된다. 이런 방법으로, 각 레지스터의 모든 비트가 동시에 초기화 됨으로, 필요한 초기화를 수행하기 위해 소프트웨어를 계속 사용하여 레지스터의 비트를 지정할 필요는 없다.
상기 설명된 바와 같이, 본 발명의 플래그 레지스터에서는 데이타 라인, 셀 클리어 라인, 및 셀 초기화라인이 공동으로 사용되기 때문에, 점유되는 하드웨어 영역이 셀 트랜지스터의 수의 감소에 기인하여 20%만큼 감소하고, 신호 라인의 수의 감소에 의해 더 감소된다. 특별히, 하드웨어 감소율은 레지스터 내의 비트수 또는 레지스터 수가 감소함에 따라 증가한다. 또한, 본 발명은 플래그 레지스터의 초기화에 관한 소프트웨어를 단순화하는데에 유리하다.
본 발명이 양호한 실시예와 관련하여 기술되었지만, 이러한 설명을 위해 사용된 용어는 제한적 의미로 사용된 것이 아니며, 또한 첨부된 특허청구의 범위내에서 본 발명의 범위 및 원리를 벗어나지 않고서 보다 넓은 국면으로 여러가지 변경 및 수정을 가할 수 있다.

Claims (3)

  1. 각각 어레이 형으로 배열된 다수의 메모리 셀(501∼507…570∼577)을 갖는 다수의 레지스터(410∼417 : 810-817), 상기 다수의 메모리 셀에서 데이타를 판독 및 기록하기 위한 다수의 데이타 라인(710, 711), 상기 다수의 레지스터 내의 상기 다수의 메모리 셀에 각각 접속되고, 각 상기 레지스터내의 대응하는 특정 메모리 셀을 지정하기 위해 어드레스 신호(600∼607:830∼837)을 각각 전송하기 위한 다수의 어드레스 라인(712), 상기 다수의 메모리 셀 내에 데이타 판독 및 기록을 제어하는 제어 장치(420 : 870), 데이타를 상기 제어 장치에 입력 및 출력하는 다수의 데이타 입력 및 데이타 출력 단자(620∼627, 630∼637 : 850∼857, 860∼867), 상기 제어 장치에 접속되고, 데이타 기록을 허용하기 위해 기록 엔에이블 신호를 인가하는 기록 엔에이블 신호 입력 단자, 및 상기 메모리 셀 내에 저장된 데이타를 클리어하기 위한 셀 클리어 신호(640∼647) 또는 상기 메모리 셀 내의 데이타 초기화를 수행하기 위한 셀 초기화 신호가 인가되는 적어도 하나의 제어신호 입력 단자를 포함하고, 데이타 판독, 데이타 기록 및 데이타 클리어 또는 데이타 초기화가 상기 다수의 데이타 라인 및 상기 다수의 어드레스 라인을 통해 이루어지는 것을 특징으로하는 반도체 기억 회로.
  2. 제1항에 있어서, 상기 각 레지스터(811∼817)내의 상기 다수의 메모리 셀과 동일한 수의 다수의 AND 게이트(820∼827)을 포함하고, 상기 다수의 AND 게이트의 각각이 상기 어드레스 신호(830∼837)을 한 입력단자에서 수신하고 다른 입력 단자에서는 셀 초기화 신호(841)을 수신하는 것을 특징으로 하는 반도체 기억 회로.
  3. 제1항에 있어서, 상기 각 메모리 셀이 병렬이면서 반대 방향으로 접속된 2개의 인버터(701, 702)로 구성되는 래치 회로(700), 및 소스-드레인 출입구가 상기 래치 회로와 상기 다수의 데이타 라인(710, 711) 사이에 각각 접속되고, 게이트 단자가 상기 어드레스 라인(712)에 접속되는 제1 및 제2스위칭 트랜지스터(703, 704)를 포함하고, 상기 래치 회로가 상기 제1 및 제2스위칭 트랜지스터를 통해 상기 다수의 데이타 라인에 선택적으로 접속 및 단절되는 것을 특징으로 하는 반도체 기억 회로.
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