JPH04314095A - データ処理システム - Google Patents
データ処理システムInfo
- Publication number
- JPH04314095A JPH04314095A JP28941191A JP28941191A JPH04314095A JP H04314095 A JPH04314095 A JP H04314095A JP 28941191 A JP28941191 A JP 28941191A JP 28941191 A JP28941191 A JP 28941191A JP H04314095 A JPH04314095 A JP H04314095A
- Authority
- JP
- Japan
- Prior art keywords
- display
- system bus
- address
- data
- video adapter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
- G06F3/1438—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using more than one graphics controller
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Graphics (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Digital Computer Display Output (AREA)
- Bus Control (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】 本発明はデータ処理システム
に関し、特にパーソナル・コンピュータなどのデータ処
理システムのディスプレイないしモニター装置へのアク
セス制御回路に関する。
に関し、特にパーソナル・コンピュータなどのデータ処
理システムのディスプレイないしモニター装置へのアク
セス制御回路に関する。
【０００２】
【従来の技術】 特にパソコンのデータ処理システム
は、例えばビデオ・アダプターを通してシステム・バス
に接続された１つのディスプレイないしモニターなどの
様々な装置を制御、アクセスするマイクロプロセッサな
どの処理装置を含んでいる。そのようなデータ処理シス
テムには、ＩＳＡ，ＭＣＡ、ＥＩＳＡといった様々なバ
ス構成及びＶＧＡ、ＥＧＡといった様々な標準ビデオ・
アダプターが用いられている。
は、例えばビデオ・アダプターを通してシステム・バス
に接続された１つのディスプレイないしモニターなどの
様々な装置を制御、アクセスするマイクロプロセッサな
どの処理装置を含んでいる。そのようなデータ処理シス
テムには、ＩＳＡ，ＭＣＡ、ＥＩＳＡといった様々なバ
ス構成及びＶＧＡ、ＥＧＡといった様々な標準ビデオ・
アダプターが用いられている。
【０００３】既知のデータ処理システムのシステム・バ
スのアドレス割当は通常厳密に標準化されている。例え
ば１Ｍバイトに限定されているとすると、最初の ６４
０Ｋバイトはデータに、他のアドレスは、ディスプレイ
に用いることの出来る単一のモニターを制御、アクセス
するのにちょうど十分なようにＢＩＯＳシステムや他の
制御に予約されている。
スのアドレス割当は通常厳密に標準化されている。例え
ば１Ｍバイトに限定されているとすると、最初の ６４
０Ｋバイトはデータに、他のアドレスは、ディスプレイ
に用いることの出来る単一のモニターを制御、アクセス
するのにちょうど十分なようにＢＩＯＳシステムや他の
制御に予約されている。
【０００４】
【発明が解決しようとする課題】しかし実際には、特定
の画像情報ないし画面が１箇所以上、即ち１台以上のモ
ニターで表示される機会が益々多くなっており、表示さ
れる情報は異なる内容を持つこともある。現在までの所
、この各所で類似の標準ビデオ・アダプターを用いるこ
とは、別々のマイクロプロセッサと十分な記憶容量を含
むモニターないしディスプレイ装置を準備し、ディスプ
レイ装置をローカル・ネットワークで主処理装置に接続
しなければならないことを意味していた。そこで本発明
の目的は、システム・バスの容量が限られたものにも関
わらず１つのデータ処理システムから標準ビデオ・アダ
プターを通して複数デイスプレイ装置へのアクセス制御
を可能にするディスプレイ装置用データ処理システムを
提供することである。
の画像情報ないし画面が１箇所以上、即ち１台以上のモ
ニターで表示される機会が益々多くなっており、表示さ
れる情報は異なる内容を持つこともある。現在までの所
、この各所で類似の標準ビデオ・アダプターを用いるこ
とは、別々のマイクロプロセッサと十分な記憶容量を含
むモニターないしディスプレイ装置を準備し、ディスプ
レイ装置をローカル・ネットワークで主処理装置に接続
しなければならないことを意味していた。そこで本発明
の目的は、システム・バスの容量が限られたものにも関
わらず１つのデータ処理システムから標準ビデオ・アダ
プターを通して複数デイスプレイ装置へのアクセス制御
を可能にするディスプレイ装置用データ処理システムを
提供することである。
【０００５】
【課題を解決するための手段】本発明によると、この目
的は特許請求項１の機能からなるデータ処理システムに
より解決される。本発明のデータ処理システムにより、
標準化ビデオ・アダプターを通して複数ディスプレイ装
置をデータ処理システムのシステム・バスに非常に柔軟
に接続できる。
的は特許請求項１の機能からなるデータ処理システムに
より解決される。本発明のデータ処理システムにより、
標準化ビデオ・アダプターを通して複数ディスプレイ装
置をデータ処理システムのシステム・バスに非常に柔軟
に接続できる。
【０００６】
【実施例】図１は本発明のデータ処理システムの実施例
のブロック図である。ハウジング１０内には、マイクロ
プロセッサ１２とマイクロプロセッサ１２との通信をシ
ステムの様々な装置に提供するシステム・バス１４とを
支持する主回路基板が搭載されている。例えば、固定デ
ィスクでもよい周辺装置１６は対応する接続１５を通し
て制御される。一般的にこのようなシステムは、ハウジ
ング１０内の拡張基板上に搭載されたＶＧＡないしＥＧ
Ａアダプターとしての標準ビデオ・アダプター２４を通
してシステム・バス１４からアクセスできる別体とされ
た単一モニター２６を含んでいる。システム・バス１４
は例えば１Ｍバイトのアドレス容量を有し、通常そのわ
ずか５０から １００Ｋバイトをビデオ・アダプター２
４に用いることが出来、その容量はそのアドレッシング
と制御にちょうど十分なものである。
のブロック図である。ハウジング１０内には、マイクロ
プロセッサ１２とマイクロプロセッサ１２との通信をシ
ステムの様々な装置に提供するシステム・バス１４とを
支持する主回路基板が搭載されている。例えば、固定デ
ィスクでもよい周辺装置１６は対応する接続１５を通し
て制御される。一般的にこのようなシステムは、ハウジ
ング１０内の拡張基板上に搭載されたＶＧＡないしＥＧ
Ａアダプターとしての標準ビデオ・アダプター２４を通
してシステム・バス１４からアクセスできる別体とされ
た単一モニター２６を含んでいる。システム・バス１４
は例えば１Ｍバイトのアドレス容量を有し、通常そのわ
ずか５０から １００Ｋバイトをビデオ・アダプター２
４に用いることが出来、その容量はそのアドレッシング
と制御にちょうど十分なものである。
【０００７】そこで本発明は、システム・バス１４への
関連ビデオ・アダプターの接続要素を表しているアクセ
ス制御回路ＭＶＡ２０の少なくとも１つを挿入すること
で、ビデオ・アダプターを通していくつかのモニターに
アクセスする可能性を提供する。
関連ビデオ・アダプターの接続要素を表しているアクセ
ス制御回路ＭＶＡ２０の少なくとも１つを挿入すること
で、ビデオ・アダプターを通していくつかのモニターに
アクセスする可能性を提供する。
【０００８】図１の実施例では、それぞれビデオ・アダ
プターＶＧＡ２４と２５及び３４、３５を通してそれぞ
れ２つのモニター２６と２７及び３６と３７にアクセス
するためアクセス制御回路ＭＶＡ２０と３０が示されて
いる。ＭＶＡ２０に接続されるビデオ・アダプター２４
と２５の数はそれぞれ２台に限られない。例えば１つの
ＭＶＡ２０で８台のビデオ・アダプターをサービス出来
、それぞれ分岐したサブ・バス１７と１８を通してシス
テム・バス１４との通信を制御できる。
プターＶＧＡ２４と２５及び３４、３５を通してそれぞ
れ２つのモニター２６と２７及び３６と３７にアクセス
するためアクセス制御回路ＭＶＡ２０と３０が示されて
いる。ＭＶＡ２０に接続されるビデオ・アダプター２４
と２５の数はそれぞれ２台に限られない。例えば１つの
ＭＶＡ２０で８台のビデオ・アダプターをサービス出来
、それぞれ分岐したサブ・バス１７と１８を通してシス
テム・バス１４との通信を制御できる。
【０００９】図２はアクセス制御回路ＭＶＡ２０の実施
例をより詳細に示している。特にシステム・バス１４か
らＭＶＡ２０へ分岐したサブ・バス１７は内部バス５０
として続いて内部サブ・バス５８、５９にそれぞれ分岐
し、表示画面に対応したアドレス・データと制御信号を
対応するサブ・バス２２、２３を通してライン６１と６
２によりそれぞれモニター２６、２７に接続された２台
のビデオ・アダプター２４及び２５に加えることができ
る。同様に、システム・バス１４からサブ・バス１８を
通したＭＶＡ３０への通信は、内部バス３２、３３及び
ライン６３、６４を通してモニター３６、３７（図１）
に接続されたＶＧＡ３４、３５を通して通信することで
達成される。ビデオ・アダプター２４、２５及びモニタ
ー２６、２７に関連したもののうちどれを起動するか、
あるいは起動しないかは、図２で詳しく示すアクセス制
御回路ＭＶＡ２０で決定される。
例をより詳細に示している。特にシステム・バス１４か
らＭＶＡ２０へ分岐したサブ・バス１７は内部バス５０
として続いて内部サブ・バス５８、５９にそれぞれ分岐
し、表示画面に対応したアドレス・データと制御信号を
対応するサブ・バス２２、２３を通してライン６１と６
２によりそれぞれモニター２６、２７に接続された２台
のビデオ・アダプター２４及び２５に加えることができ
る。同様に、システム・バス１４からサブ・バス１８を
通したＭＶＡ３０への通信は、内部バス３２、３３及び
ライン６３、６４を通してモニター３６、３７（図１）
に接続されたＶＧＡ３４、３５を通して通信することで
達成される。ビデオ・アダプター２４、２５及びモニタ
ー２６、２７に関連したもののうちどれを起動するか、
あるいは起動しないかは、図２で詳しく示すアクセス制
御回路ＭＶＡ２０で決定される。
【００１０】各々のＭＶＡ２０、３０にはそれに関連し
たシステム・バス・アドレス範囲で特定のＩ／Ｏアドレ
スを有し、そのＩ／Ｏアドレスは、出来れば固定的な方
法で、レジスタ４１ないし同様の記憶回路に設定するこ
とが出来る。比較回路４２は内部バス５０から分岐した
アドレス・ライン５２のレジスタ４１内に記憶されたＩ
／Ｏアドレスの存在を検出し、ライン５４を通して選択
識別信号を受けるレジスタ４４を起動する。１つのＭＶ
Ａ２０によりｎ台のモニターが制御される場合、この選
択識別信号はｎの内の１つの２進値、即ち実施例の場合
「０１」ないし「１０」である。
たシステム・バス・アドレス範囲で特定のＩ／Ｏアドレ
スを有し、そのＩ／Ｏアドレスは、出来れば固定的な方
法で、レジスタ４１ないし同様の記憶回路に設定するこ
とが出来る。比較回路４２は内部バス５０から分岐した
アドレス・ライン５２のレジスタ４１内に記憶されたＩ
／Ｏアドレスの存在を検出し、ライン５４を通して選択
識別信号を受けるレジスタ４４を起動する。１つのＭＶ
Ａ２０によりｎ台のモニターが制御される場合、この選
択識別信号はｎの内の１つの２進値、即ち実施例の場合
「０１」ないし「１０」である。
【００１１】ＭＶＡ２０が４台のモニターの内の１台を
制御するとすれば、選択レジスタ４４は例えば「０１０
０」の４の内の１つの識別信号で設定されるようにする
ため、４ビットの容量を持つ。いくつかのＭＶＡ２０、
３０が用意されていれば、起動されたものを除き、全て
は「００００」の識別信号を受けることになる。
制御するとすれば、選択レジスタ４４は例えば「０１０
０」の４の内の１つの識別信号で設定されるようにする
ため、４ビットの容量を持つ。いくつかのＭＶＡ２０、
３０が用意されていれば、起動されたものを除き、全て
は「００００」の識別信号を受けることになる。
【００１２】レジスタ４４各々のビット位置は異なるビ
デオ・アダプター２４、２５に対応し、ライン４５、４
６のを通して対応した起動回路４８、４９に接続されて
いる。最も単純な場合、この起動回路４８、４９はゲー
ト回路とすることが出来、その出力信号はそれぞれ対応
したビデオ・アダプター２４、２５を起動ないし非起動
とし、サブ・バス５８、５９上に存在するアドレス及び
データ情報をそれに加える。 実際のタイミングは内部バス５０を２つの起動回路４８
、４９に接続しているライン５７を通して行われる。
デオ・アダプター２４、２５に対応し、ライン４５、４
６のを通して対応した起動回路４８、４９に接続されて
いる。最も単純な場合、この起動回路４８、４９はゲー
ト回路とすることが出来、その出力信号はそれぞれ対応
したビデオ・アダプター２４、２５を起動ないし非起動
とし、サブ・バス５８、５９上に存在するアドレス及び
データ情報をそれに加える。 実際のタイミングは内部バス５０を２つの起動回路４８
、４９に接続しているライン５７を通して行われる。
【００１３】図３、４で、ＭＶＡ２０を通してビデオ・
アダプター２４、２５にアクセスするアドレス割当及び
タイミング操作を以下に説明する。上述のように、いく
つかのＶＧＡ及びモニターをそれぞれ操作する場合、問
題はアドレス、全体的なアドレス範囲を限定することに
対し、１台のビデオ・アダプターだけに標準として１つ
のアドレス部分しか具備されていないことであった。こ
れは、システム・バスの限定されたアドレス範囲ではい
くつかのＶＧＡに対していくつかの異なるアドレス・ウ
ィンドウを同時に持つことは不可能であることを意味し
ている。
アダプター２４、２５にアクセスするアドレス割当及び
タイミング操作を以下に説明する。上述のように、いく
つかのＶＧＡ及びモニターをそれぞれ操作する場合、問
題はアドレス、全体的なアドレス範囲を限定することに
対し、１台のビデオ・アダプターだけに標準として１つ
のアドレス部分しか具備されていないことであった。こ
れは、システム・バスの限定されたアドレス範囲ではい
くつかのＶＧＡに対していくつかの異なるアドレス・ウ
ィンドウを同時に持つことは不可能であることを意味し
ている。
【００１４】本発明によれば、いくつかのビデオ・アダ
プターＶＧＡに対するそのようなアドレス・ウィンドウ
は、追加の第２次元によりアドレスされ、第２次元での
アドレスは本発明によれば、アクセス制御回路ＭＶＡ２
０、３０により達成される。図３では、Ｙ座標にＩ／Ｏ
信号でアドレスすることの出来るレジスタ・アドレスを
含む通常のアドレス範囲（最初の列）の分布が示されて
いる。実際のデータ・アドレス・スペースの上部即ち外
側には、ＶＧＡのビデオＲＡＭのアドレス・ウィンドウ
があり、その上にはＢＩＯＳ用のアドレス部分、即ち基
本オペレーションを行うのに用いられるデータ処理シス
テムの特定のファームウエアがある。
プターＶＧＡに対するそのようなアドレス・ウィンドウ
は、追加の第２次元によりアドレスされ、第２次元での
アドレスは本発明によれば、アクセス制御回路ＭＶＡ２
０、３０により達成される。図３では、Ｙ座標にＩ／Ｏ
信号でアドレスすることの出来るレジスタ・アドレスを
含む通常のアドレス範囲（最初の列）の分布が示されて
いる。実際のデータ・アドレス・スペースの上部即ち外
側には、ＶＧＡのビデオＲＡＭのアドレス・ウィンドウ
があり、その上にはＢＩＯＳ用のアドレス部分、即ち基
本オペレーションを行うのに用いられるデータ処理シス
テムの特定のファームウエアがある。
【００１５】ここで上述のように、第２次元は、いくつ
かのビデオ・アダプター２４、２５及びモニター２６、
２７に対して同一Ｙアドレスが有効となり、プログラマ
ーが選択できる対応する関連ＭＶＡ２０及びＩ／Ｏレジ
スタによって所望のＶＧＡ２４、２５に割り当てること
でＸ座標方向に拡張することができる。この関係で、マ
イクロプロセッサ１２から例えばビデオ・アダプター２
４などの選択したビデオ・アダプターに送信される画面
ないしディスプレイ情報は、そこに記憶され、リフレッ
シュすることで固定ないし常時に画像ないし画面が表示
されるように関連モニターに常時加えられることに留意
すべきである。この操作中、マイクロプロセッサ１２に
はおそらく異なる画面情報を同一Ｙアドレスを通して更
なるＶＧＡやモニターに加え、１つのＶＧＡを次々と選
択することで同じ期間中に異なる画像情報を異なるモニ
ターに表示することが出来る十分な時間を有している。
かのビデオ・アダプター２４、２５及びモニター２６、
２７に対して同一Ｙアドレスが有効となり、プログラマ
ーが選択できる対応する関連ＭＶＡ２０及びＩ／Ｏレジ
スタによって所望のＶＧＡ２４、２５に割り当てること
でＸ座標方向に拡張することができる。この関係で、マ
イクロプロセッサ１２から例えばビデオ・アダプター２
４などの選択したビデオ・アダプターに送信される画面
ないしディスプレイ情報は、そこに記憶され、リフレッ
シュすることで固定ないし常時に画像ないし画面が表示
されるように関連モニターに常時加えられることに留意
すべきである。この操作中、マイクロプロセッサ１２に
はおそらく異なる画面情報を同一Ｙアドレスを通して更
なるＶＧＡやモニターに加え、１つのＶＧＡを次々と選
択することで同じ期間中に異なる画像情報を異なるモニ
ターに表示することが出来る十分な時間を有している。
【００１６】図２と４で、いくつかのビデオ・アダプタ
ーの１つに対する画面ないし画像情報の全体的な選択及
び送信操作に付いて説明する。上述のように、各ＭＶＡ
２０、３０はそれに関連した、レジスタ４１にセットさ
れた特定のＩ／Ｏレジスタ・アドレスを有している。こ
のＩ／Ｏレジスタ・アドレスが内部バス５０とそれに接
続されたライン５２に現れるとすぐに、比較回路４２は
この加えられたレジスタ・アドレスとレジスタ４１に記
憶されたアドレスの間の一致を検出し、ライン５４を通
してＩ／Ｏレジスタ・アドレスに対応するレジスタ値が
「０１」ないし「１０」の形でセットされているレジス
タ４４を起動する。図４のａに示す信号がライン４５を
通して起動回路４８に加えられる一方、ライン４６上に
は信号が現れない（図４ｂ）。この方法に代わり、所望
のビデオ・アダプター２４、２５を選択して起動できる
復号器にレジスタ４４の出力を接続することが出来る。
ーの１つに対する画面ないし画像情報の全体的な選択及
び送信操作に付いて説明する。上述のように、各ＭＶＡ
２０、３０はそれに関連した、レジスタ４１にセットさ
れた特定のＩ／Ｏレジスタ・アドレスを有している。こ
のＩ／Ｏレジスタ・アドレスが内部バス５０とそれに接
続されたライン５２に現れるとすぐに、比較回路４２は
この加えられたレジスタ・アドレスとレジスタ４１に記
憶されたアドレスの間の一致を検出し、ライン５４を通
してＩ／Ｏレジスタ・アドレスに対応するレジスタ値が
「０１」ないし「１０」の形でセットされているレジス
タ４４を起動する。図４のａに示す信号がライン４５を
通して起動回路４８に加えられる一方、ライン４６上に
は信号が現れない（図４ｂ）。この方法に代わり、所望
のビデオ・アダプター２４、２５を選択して起動できる
復号器にレジスタ４４の出力を接続することが出来る。
【００１７】対応するタイミング信号（図４ｃ）がライ
ン５７を通して内部バス５０から起動回路４８、４９に
加えられるや否や、起動回路４８はサブ・バス２２を通
してビデオ・アダプター２４のアドレス・ウィンドウ部
分に対応する画面ないし画像情報を受けるビデオ・アダ
プター２４を起動するため図４ｄにしたがって信号を出
力する。
ン５７を通して内部バス５０から起動回路４８、４９に
加えられるや否や、起動回路４８はサブ・バス２２を通
してビデオ・アダプター２４のアドレス・ウィンドウ部
分に対応する画面ないし画像情報を受けるビデオ・アダ
プター２４を起動するため図４ｄにしたがって信号を出
力する。
【００１８】逆の識別すなわち「１０」ないし「０１」
では、起動回路４９とＶＧＡ２５に対して図４ｂ、ｃ、
ｅにしたがって同じ過程が行われる。いくつかのＭＶＡ
２０、３０が用意されていることで、アクセスされてい
ないＭＶＡ３０は各々の関連レジスタ４４で、両起動回
路４８、４９及びその関連ＶＧＡ３４、３５が非活動に
とどまるように「００」の識別を受ける。
では、起動回路４９とＶＧＡ２５に対して図４ｂ、ｃ、
ｅにしたがって同じ過程が行われる。いくつかのＭＶＡ
２０、３０が用意されていることで、アクセスされてい
ないＭＶＡ３０は各々の関連レジスタ４４で、両起動回
路４８、４９及びその関連ＶＧＡ３４、３５が非活動に
とどまるように「００」の識別を受ける。
【００１９】従ってどのビデオ・アダプター２４にもア
クセスしないことも可能である。この場合、全てのＭＶ
Ａ２０、３０のレジスタ４４は「００」の識別を受ける
。起動回路４８、４９のゲートを用いる代わりに、後者
は非活動の対応ビデオ・アダプター２４、２５に対して
、内部バス５０を通して供給されたアドレスを、アドレ
ス追加により関連ビデオ・アダプター２４、２５のアド
レス・ウィンドウから移動することが出来るように設計
することが出来る。
クセスしないことも可能である。この場合、全てのＭＶ
Ａ２０、３０のレジスタ４４は「００」の識別を受ける
。起動回路４８、４９のゲートを用いる代わりに、後者
は非活動の対応ビデオ・アダプター２４、２５に対して
、内部バス５０を通して供給されたアドレスを、アドレ
ス追加により関連ビデオ・アダプター２４、２５のアド
レス・ウィンドウから移動することが出来るように設計
することが出来る。
【００２０】図５は、図１、２のシステムに比較して実
施例を変更したものを示している。この変更によれば、
各々のＭＶＡ １２０は１つだけのＶＧＡ２４を選択、
制御する。この場合、ＭＶＡ １２０はビデオ・アダプ
ター２４の回路基板 １１０上にそのように望ましく搭
載することが出来る。これにより望むＭＶＡ １２０を
起動する場合にオン・オフ条件だけしかもたらす必要が
ないのでＭＶＡ １２０の設計は簡潔になる。
施例を変更したものを示している。この変更によれば、
各々のＭＶＡ １２０は１つだけのＶＧＡ２４を選択、
制御する。この場合、ＭＶＡ １２０はビデオ・アダプ
ター２４の回路基板 １１０上にそのように望ましく搭
載することが出来る。これにより望むＭＶＡ １２０を
起動する場合にオン・オフ条件だけしかもたらす必要が
ないのでＭＶＡ １２０の設計は簡潔になる。
【００２１】
【発明の効果】以上詳細に説明したように本発明によれ
ばシステム・バスのアドレスを増やさずに複数の表示装
置に表示させることができる。
ばシステム・バスのアドレスを増やさずに複数の表示装
置に表示させることができる。
【図１】 本発明のアクセス制御回路を用いたデータ
処理システムのブロック図である。
処理システムのブロック図である。
【図２】 図１のアクセス制御回路のブロック図であ
る。
る。
【図３】 図１のシステムのシステム・バス上でのア
ドレス分布を示す図である。
ドレス分布を示す図である。
【図４】 図２のアクセス制御回路の動作を示すタイ
ミング図である。
ミング図である。
【図５】 図１のシステムの変更バージョンを示す図
である。
である。
１２ マイクロプロセッサ
１４ システム・バス
２０ アクセス制御回路（ＭＶＡ）
２４ ビデオアダプター
２６、２７、３６、３７ 表示装置
Claims (4)
- 【請求項１】 処理手段と、限定された表示のための
アドレス範囲を有するシステム・バスと、複数の表示手
段と、接続された前記表示手段の１台づつをそれぞれ制
御する同数の複数のビデオ・アダプター手段と、前記シ
ステム・バスと前記ビデオ・アダプターの間に接続され
、前記複数のビデオ・アダプター手段の少なくとも１つ
を前記システム・バスに選択的に接続して、そのシステ
ム・バスに存在する前記限定された表示のためのアドレ
ス範囲内の同じアドレスと関連したデータ及び制御信号
を、異なる時刻に前記処理手段とは独立して表示手段に
持続的に表示するための異なる各々の前記ビデオ・アダ
プター手段に伝達するアクセス制御手段とを有するデー
タ処理システム。 - 【請求項２】 アドレスを伝達する限定された表示の
ためのアドレス範囲と、前記システム・バスに前記異な
る時刻に存在する実質的に同時に異なる画像情報を表示
装置に表示する選択された表示装置へのデータと制御信
号を有し、更に選択情報を受信するレジスタ手段を含み
、表示装置で異なる画像情報の表示を制御するための前
記アドレス、データ及び制御信号を受信するため起動さ
れるそのときに、複数のビデオ・アダプター手段の少な
くとも１つを選択する論理手段に接続された出力を有す
る、異なる時刻に少なくとも１つの複数ビデオ・アダプ
ター手段をデータ処理システムの前記システム・バスに
選択的に接続するアクセス制御回路。 - 【請求項３】 選択情報を受信するレジスタを有し、
限定された表示のためのアドレス範囲を有する前記デー
タ処理システムのシステム・バスからアドレス、データ
、制御信号を受信し、異なるデータの表示をそれぞれそ
れに関連した表示装置で制御するために起動される複数
ビデオ・アダプター手段の少なくとも１つを異なる時刻
に選択する論理手段に接続された出力を有し、前記デー
タ処理システムの前記システム・バスの同一の限定され
た表示のためのアドレス範囲で、異なるデータや制御信
号が、前記データを持続的に表示するため関連表示装置
を制御する異なるビデオ・アダプター手段に送信される
ようにする、データ処理システムに挿入可能なアクセス
制御手段を搭載した回路基板。 - 【請求項４】 システム・バスが限定された表示のた
めのアドレス範囲を含むアドレス範囲を有し、異なる時
刻に前記システム・バスから前記限定された表示のため
のアドレス範囲内で画像情報を受けるために１つのない
し異なる複数のビデオ・アダプター手段が選択的に起動
されるようにアドレスされたレジスタによって、前記限
定されたアドレス範囲が事実上拡張され、前記ビデオ・
アダプター手段はそれに関連した表示装置上で前記画像
情報を制御する、データ処理システムの前記システム・
バスに接続可能な複数表示装置の少なくとも１台を制御
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19904032044 DE4032044C2 (de) | 1990-10-09 | 1990-10-09 | Ansteuerschaltungsanordnung für ein Datenverarbeitungssystem mit mehreren Bildschirmeinheiten |
| DE4032044.8 | 1990-10-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04314095A true JPH04314095A (ja) | 1992-11-05 |
Family
ID=6415949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28941191A Pending JPH04314095A (ja) | 1990-10-09 | 1991-10-09 | データ処理システム |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0480331A3 (ja) |
| JP (1) | JPH04314095A (ja) |
| DE (2) | DE4032044C2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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