JPS6230558B2 - - Google Patents
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- Publication number
- JPS6230558B2 JPS6230558B2 JP7542580A JP7542580A JPS6230558B2 JP S6230558 B2 JPS6230558 B2 JP S6230558B2 JP 7542580 A JP7542580 A JP 7542580A JP 7542580 A JP7542580 A JP 7542580A JP S6230558 B2 JPS6230558 B2 JP S6230558B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- switch
- time switch
- holding memory
- initial setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は時分割通話路初期設定方式に関し、特
に時分割通話路における時間スイツチ（通話メモ
リとも称する）と保持メモリの初期設定に関す
る。
に時分割通話路における時間スイツチ（通話メモ
リとも称する）と保持メモリの初期設定に関す
る。
一般に時分割通話路としては、たとえば２つの
時間スイツチの間に空間スイツチが接続されてお
り、これら時間スイツチおよび空間スイツチの制
御を保持メモリの内容に従つて行う構成となつて
いる所謂Ｔ−Ｓ−Ｔ形通話路が知られている。そ
こで、時間スイツチおよび空間スイツチはそれぞ
れある種のメモリである。Ｔ−Ｓ−Ｔ形通話路に
おいては、入力ハイウエイからのデータは保持メ
モリ内の情報によりランダムに第１の時間スイツ
チに入力され、保持メモリ内のカウンタによりシ
ーケンシヤルに第１の時間スイツチから読み出さ
れる。読み出されたデータは空間スイツチに入力
され、保持メモリの内容に従つて空間的にスイツ
チングされる。第２の時間スイツチはスイツチン
グされたデータは保持メモリ内にカウンタによつ
てシーケンシヤルに取り込み、取り込まれたデー
タは保持メモリの内容に従つてランダムに読み出
される。こうして入力ハイウエイのデータは時間
的に交換される。
時間スイツチの間に空間スイツチが接続されてお
り、これら時間スイツチおよび空間スイツチの制
御を保持メモリの内容に従つて行う構成となつて
いる所謂Ｔ−Ｓ−Ｔ形通話路が知られている。そ
こで、時間スイツチおよび空間スイツチはそれぞ
れある種のメモリである。Ｔ−Ｓ−Ｔ形通話路に
おいては、入力ハイウエイからのデータは保持メ
モリ内の情報によりランダムに第１の時間スイツ
チに入力され、保持メモリ内のカウンタによりシ
ーケンシヤルに第１の時間スイツチから読み出さ
れる。読み出されたデータは空間スイツチに入力
され、保持メモリの内容に従つて空間的にスイツ
チングされる。第２の時間スイツチはスイツチン
グされたデータは保持メモリ内にカウンタによつ
てシーケンシヤルに取り込み、取り込まれたデー
タは保持メモリの内容に従つてランダムに読み出
される。こうして入力ハイウエイのデータは時間
的に交換される。
メモリである第１の時間スイツチおよび保持メ
モリの内容は、電源投入時、障害復旧時あるいは
擬正常試験終了時には不確定なデータとなつてい
る。このため、これらのメモリの初期設定動作、
すなわちこれらのメモリのクリアまたはこれらの
メモリの全アドレスに対する書込みの動作が必要
とされる。
モリの内容は、電源投入時、障害復旧時あるいは
擬正常試験終了時には不確定なデータとなつてい
る。このため、これらのメモリの初期設定動作、
すなわちこれらのメモリのクリアまたはこれらの
メモリの全アドレスに対する書込みの動作が必要
とされる。
従来の初期設定方式によれば第１の時間スイツ
チおよび保持メモリに対して同時に初期設定を行
つていた。このため、擬正常試験終了時の如く時
間スイツチのみの初期設定が必要な場合でも時間
スイツチと保持メモリの両方の初期設定を行つた
後に保持メモリに対して再書込みを行う必要があ
り初期設定動作が煩雑であり初期設定に要する時
間が長くなるという問題点があつた。
チおよび保持メモリに対して同時に初期設定を行
つていた。このため、擬正常試験終了時の如く時
間スイツチのみの初期設定が必要な場合でも時間
スイツチと保持メモリの両方の初期設定を行つた
後に保持メモリに対して再書込みを行う必要があ
り初期設定動作が煩雑であり初期設定に要する時
間が長くなるという問題点があつた。
本発明は前述の従来方式における問題点を回避
するものであり、その目的は時分割通話路におい
て時間スイツチのみの初期設定を可能にし、それ
により初期設定に要する時間を短縮することにあ
る。
するものであり、その目的は時分割通話路におい
て時間スイツチのみの初期設定を可能にし、それ
により初期設定に要する時間を短縮することにあ
る。
上述の目的を達成するために本発明において提
供されるものは、 時間スイツチ、空間スイツチ、該時間スイツチ
と該空間スイツチへのデータの入力を制御する保
持メモリ、該時間スイツチと該保持メモリを初期
設定させる制御装置、および該制御装置と該時間
スイツチ、該空間スイツチおよび該保持メモリと
の間のインタフエースを行なう制御部を備えた時
分割通話路において、該制御装置は該制御部に初
期設定信号と選択信号とを送出し、該選択信号に
応じて該制御部が該初期設定信号を初期設定の必
要な時間スイツチのみに与えるかまたは該時間ス
イツチと該保持メモリに同時に与えるようにした
ことを特徴とする時分割通話路初期設定方式であ
る。
供されるものは、 時間スイツチ、空間スイツチ、該時間スイツチ
と該空間スイツチへのデータの入力を制御する保
持メモリ、該時間スイツチと該保持メモリを初期
設定させる制御装置、および該制御装置と該時間
スイツチ、該空間スイツチおよび該保持メモリと
の間のインタフエースを行なう制御部を備えた時
分割通話路において、該制御装置は該制御部に初
期設定信号と選択信号とを送出し、該選択信号に
応じて該制御部が該初期設定信号を初期設定の必
要な時間スイツチのみに与えるかまたは該時間ス
イツチと該保持メモリに同時に与えるようにした
ことを特徴とする時分割通話路初期設定方式であ
る。
以下、本発明の実施例を図面に基づいて説明す
る。
る。
第１図は本発明に適用されるＴ−Ｓ−Ｔ形時分
割通話路の１実施例を示すブロツク線図である。
第１図において、制御部１はその第１の入力線即
ちオーダ線１４を介して初期設定信号を受け取る
と共にその第２の入力線即ち選択信号線１５を介
して選択信号を受け取る。初期設定信号および選
択信号は制御装置（図示せず）から送られてく
る。初期設定信号は第１の時間スイツチ２およ
び／または保持メモリ３の記憶内容を初期設定さ
せる信号であり、選択信号は初期設定の動作を第
１の時間スイツチ２に対してのみ行わせるかまた
は第１の時間スイツチ２と保持メモリ３の両方に
対して行わせるかを決定する信号である。制御部
１の第１および第２の出力はそれぞれ初期設定信
号線４および５を介して時間スイツチ２および保
持メモリ３に接続されている。保持メモリ３の出
力は第１の時間スイツチ２および第２の時間スイ
ツチ６に接続されている。第１の時間スイツチ２
の出力は空間スイツチ８の入力に接続されてお
り、空間スイツチ８の出力は第２の時間スイツチ
６の入力に接続されている。空間スイツチ８は第
２の保持メモリ９によつて制御される。
割通話路の１実施例を示すブロツク線図である。
第１図において、制御部１はその第１の入力線即
ちオーダ線１４を介して初期設定信号を受け取る
と共にその第２の入力線即ち選択信号線１５を介
して選択信号を受け取る。初期設定信号および選
択信号は制御装置（図示せず）から送られてく
る。初期設定信号は第１の時間スイツチ２およ
び／または保持メモリ３の記憶内容を初期設定さ
せる信号であり、選択信号は初期設定の動作を第
１の時間スイツチ２に対してのみ行わせるかまた
は第１の時間スイツチ２と保持メモリ３の両方に
対して行わせるかを決定する信号である。制御部
１の第１および第２の出力はそれぞれ初期設定信
号線４および５を介して時間スイツチ２および保
持メモリ３に接続されている。保持メモリ３の出
力は第１の時間スイツチ２および第２の時間スイ
ツチ６に接続されている。第１の時間スイツチ２
の出力は空間スイツチ８の入力に接続されてお
り、空間スイツチ８の出力は第２の時間スイツチ
６の入力に接続されている。空間スイツチ８は第
２の保持メモリ９によつて制御される。
第１図の時分割通話路の動作は次の通りであ
る。
る。
入力ハイウエイ７から送られてくるデータは保
持メモリ３の記憶内容に従つてランダムに第１の
時間スイツチ２に書込まれ、保持メモリ３内のカ
ウンタ（図示せず）によつてシーケンシヤルに第
１の時間スイツチ２から空間スイツチ８に読み出
される。空間スイツチ８に取り込まれたデータは
第２の保持メモリ９の記憶内容に従つて空間的ス
イツチングが行われる。空間スイツチ８からの出
力データは第１の保持メモリ３内のカウンタによ
つてシーケンシヤルに第２の時間スイツチ６に書
込まれた後、第１の保持メモリ３の記憶内容に従
つてランダムに出力ハイウエイ１０に送出され
る。
持メモリ３の記憶内容に従つてランダムに第１の
時間スイツチ２に書込まれ、保持メモリ３内のカ
ウンタ（図示せず）によつてシーケンシヤルに第
１の時間スイツチ２から空間スイツチ８に読み出
される。空間スイツチ８に取り込まれたデータは
第２の保持メモリ９の記憶内容に従つて空間的ス
イツチングが行われる。空間スイツチ８からの出
力データは第１の保持メモリ３内のカウンタによ
つてシーケンシヤルに第２の時間スイツチ６に書
込まれた後、第１の保持メモリ３の記憶内容に従
つてランダムに出力ハイウエイ１０に送出され
る。
このシステムにおいて障害が復旧した場合或い
はこのシステムに電源を投入する際には、保持メ
モリ３，９および時間スイツチ２，６の記憶内容
は不確定であるので、この場合には制御装置から
時間スイツチと保持メモリの両方に対して初期設
定を行わせる選択信号が選択信号線１５を介して
制御部１に入力される。
はこのシステムに電源を投入する際には、保持メ
モリ３，９および時間スイツチ２，６の記憶内容
は不確定であるので、この場合には制御装置から
時間スイツチと保持メモリの両方に対して初期設
定を行わせる選択信号が選択信号線１５を介して
制御部１に入力される。
また、このシステムにおいて擬正常試験を行う
場合があるが、この場合は入力ハイウエイ７から
パリテイ則に反するデータが故意に入力されてシ
ステムの試験が行われる。ところが、この擬正常
試験が終了した後にもパリテイ則に反する誤つた
データが時間スイツチ２内に残つている。この状
態で第１の時間スイツチ２から空間スイツチ８に
シーケンシヤルにデータを読み出すと、通話路内
の障害監視点において誤りデータが検出されて装
置障害とみなされる。この誤りデータは次に正常
回線が引込まれて通話が行われると更新されて正
常状態に戻るが、一般的にはこの時間は長いの
で、擬正常試験の後直ちに正常状態とするために
は第１の時間スイツチ２を初期設定することが必
要である。即ちこの時、第１の保持メモリ３をも
初期設定を行なうと、その時設定されている通話
パス、信号パス等が切断されてしまう問題が発生
する。従つて第１の時間スイツチ２のみを初期設
定しなければならない。第１の時間スイツチ２の
みを初期設定するためには制御装置から第１の時
間スイツチ２のみを初期設定させる選択信号を制
御部に入力すればよい。
場合があるが、この場合は入力ハイウエイ７から
パリテイ則に反するデータが故意に入力されてシ
ステムの試験が行われる。ところが、この擬正常
試験が終了した後にもパリテイ則に反する誤つた
データが時間スイツチ２内に残つている。この状
態で第１の時間スイツチ２から空間スイツチ８に
シーケンシヤルにデータを読み出すと、通話路内
の障害監視点において誤りデータが検出されて装
置障害とみなされる。この誤りデータは次に正常
回線が引込まれて通話が行われると更新されて正
常状態に戻るが、一般的にはこの時間は長いの
で、擬正常試験の後直ちに正常状態とするために
は第１の時間スイツチ２を初期設定することが必
要である。即ちこの時、第１の保持メモリ３をも
初期設定を行なうと、その時設定されている通話
パス、信号パス等が切断されてしまう問題が発生
する。従つて第１の時間スイツチ２のみを初期設
定しなければならない。第１の時間スイツチ２の
みを初期設定するためには制御装置から第１の時
間スイツチ２のみを初期設定させる選択信号を制
御部に入力すればよい。
第２図は第１図に通話路における制御部１、第
１の時間スイツチ２および第１の保持メモリ３を
詳細に示すブロツク線図である。第２図におい
て、制御部１は、制御装置（図示せず）からの初
期設定信号をオーダ信号線１４を介して受け取り
どの選択回路（図示例では、選択回路、時間スイ
ツチ、保持メモリ等１組の通話路構成しか示して
いないが、例えば通話路系等モジユール分割され
る。）に引き渡すかを識別するオーダ展開部１１
と、オーダ展開部１１からの初期設定信号を内部
信号線１３を介して第１の入力に受け取り制御装
置からの選択信号を選択信号線１５を介して第２
の入力に受け取つて時間スイツチ２の単独の初期
設定か時間スイツチ２と保持メモリ３の両方の初
期設定かを判別する選択回路１２とからなつてい
る。時間スイツチ２および保持メモリ３はそれぞ
れ初期設定回路２１および３１とメモリ２２およ
び３２とを備えている。制御装置から選択信号線
１５を介して選択回路１２に入力される選択信号
は、例えば論理「１」または論理「０」の信号で
あり、論理「１」ならば時間スイツチ２のみの初
期設定を行わせ、論理「０」ならば保持メモリ３
と時間スイツチ２の両方の初期設定を行わせるよ
うになつている。例えば時間スイツチ２内の初期
設定回路２１にのみ初期設定信号が入力されると
初期設定回路２１はメモリ２２に対してアドレス
とデータの制御を行いそれによりメモリ２２の内
容が更新されて初期設定される。時間スイツチ２
と保持メモリ３の両方の初期設定回路２１および
３１に初期設定信号が入力された場合は両方のメ
モリ２２および３２が初期設定される。
１の時間スイツチ２および第１の保持メモリ３を
詳細に示すブロツク線図である。第２図におい
て、制御部１は、制御装置（図示せず）からの初
期設定信号をオーダ信号線１４を介して受け取り
どの選択回路（図示例では、選択回路、時間スイ
ツチ、保持メモリ等１組の通話路構成しか示して
いないが、例えば通話路系等モジユール分割され
る。）に引き渡すかを識別するオーダ展開部１１
と、オーダ展開部１１からの初期設定信号を内部
信号線１３を介して第１の入力に受け取り制御装
置からの選択信号を選択信号線１５を介して第２
の入力に受け取つて時間スイツチ２の単独の初期
設定か時間スイツチ２と保持メモリ３の両方の初
期設定かを判別する選択回路１２とからなつてい
る。時間スイツチ２および保持メモリ３はそれぞ
れ初期設定回路２１および３１とメモリ２２およ
び３２とを備えている。制御装置から選択信号線
１５を介して選択回路１２に入力される選択信号
は、例えば論理「１」または論理「０」の信号で
あり、論理「１」ならば時間スイツチ２のみの初
期設定を行わせ、論理「０」ならば保持メモリ３
と時間スイツチ２の両方の初期設定を行わせるよ
うになつている。例えば時間スイツチ２内の初期
設定回路２１にのみ初期設定信号が入力されると
初期設定回路２１はメモリ２２に対してアドレス
とデータの制御を行いそれによりメモリ２２の内
容が更新されて初期設定される。時間スイツチ２
と保持メモリ３の両方の初期設定回路２１および
３１に初期設定信号が入力された場合は両方のメ
モリ２２および３２が初期設定される。
以上の本発明の実施例の説明においては２つの
メモリグループに対する制御を記述したが、さら
に多数のメモリグループに対しても選択回路に入
力される選択信号のビツト数を増すことにより、
任意の組合せで初期設定を行う事ができる。
メモリグループに対する制御を記述したが、さら
に多数のメモリグループに対しても選択回路に入
力される選択信号のビツト数を増すことにより、
任意の組合せで初期設定を行う事ができる。
本発明により時間スイツチを単独に初期設定す
ることが可能となるので、擬正常試験の後に直ち
に時間スイツチを正常状態に戻しても保持メモリ
の再書込みは不要となり初期設定に要する時間が
短縮される。
ることが可能となるので、擬正常試験の後に直ち
に時間スイツチを正常状態に戻しても保持メモリ
の再書込みは不要となり初期設定に要する時間が
短縮される。
第１図は本発明に適用されるＴ−Ｓ−Ｔ形時分
割通話路の１実施例を示すブロツク線図、第２図
は第１図の通話路の一部の詳細なブロツク線図で
ある。 １……制御部、２……第１の時間スイツチ、３
……第１の保持メモリ、４，５……初期設定信号
線、６……第２の時間スイツチ、７……入力ハイ
ウエイ、８……空間スイツチ、９……第２の保持
メモリ、１０……出力ハイウエイ、１１……オー
ダ展開部、１２……選択回路、２１，３１……初
期設定回路、２２，３２……メモリ。
割通話路の１実施例を示すブロツク線図、第２図
は第１図の通話路の一部の詳細なブロツク線図で
ある。 １……制御部、２……第１の時間スイツチ、３
……第１の保持メモリ、４，５……初期設定信号
線、６……第２の時間スイツチ、７……入力ハイ
ウエイ、８……空間スイツチ、９……第２の保持
メモリ、１０……出力ハイウエイ、１１……オー
ダ展開部、１２……選択回路、２１，３１……初
期設定回路、２２，３２……メモリ。
Claims (1)
- １ 時間スイツチ、空間スイツチ、該時間スイツ
チと該空間スイツチへのデータの入出力を制御す
る保持メモリ、該時間スイツチと該保持メモリを
初期設定させる制御装置、および該制御装置と該
時間スイツチ、該空間スイツチおよび該保持メモ
リとの間のインタフエースを行なう制御部を備え
た時分割通話路において、該制御装置は該制御部
に初期設定信号と選択信号とを送出し、該選択信
号に応じて該制御部が該初期設定信号を初期設定
の必要な時間スイツチのみに与えるかまたは該時
間スイツチと該保持メモリに同時に与えるように
したことを特徴とする時分割通話路初期設定方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7542580A JPS572191A (en) | 1980-06-06 | 1980-06-06 | Initial setting system of time-division channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7542580A JPS572191A (en) | 1980-06-06 | 1980-06-06 | Initial setting system of time-division channel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS572191A JPS572191A (en) | 1982-01-07 |
| JPS6230558B2 true JPS6230558B2 (ja) | 1987-07-02 |
Family
ID=13575830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7542580A Granted JPS572191A (en) | 1980-06-06 | 1980-06-06 | Initial setting system of time-division channel |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS572191A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008264646A (ja) * | 2007-04-18 | 2008-11-06 | Ihi Corp | 高圧流動床式好気性排水処理設備 |
-
1980
- 1980-06-06 JP JP7542580A patent/JPS572191A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS572191A (en) | 1982-01-07 |
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