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JPS58184668A - メモリの書込み制御方式 - Google Patents

メモリの書込み制御方式

Info

Publication number
JPS58184668A
JPS58184668A JP57067720A JP6772082A JPS58184668A JP S58184668 A JPS58184668 A JP S58184668A JP 57067720 A JP57067720 A JP 57067720A JP 6772082 A JP6772082 A JP 6772082A JP S58184668 A JPS58184668 A JP S58184668A
Authority
JP
Japan
Prior art keywords
memory
data
address
write
mpu
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57067720A
Other languages
English (en)
Other versions
JPH0449199B2 (ja
Inventor
Seiichi Hattori
服部　精一
Kunio Kanda
神田　邦男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fanuc Corp
Original Assignee
Fanuc Corp
Fujitsu Fanuc Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fanuc Corp, Fujitsu Fanuc Ltd filed Critical Fanuc Corp
Priority to JP57067720A priority Critical patent/JPS58184668A/ja
Priority to US06/486,892 priority patent/US4520458A/en
Priority to EP83302264A priority patent/EP0092976A3/en
Publication of JPS58184668A publication Critical patent/JPS58184668A/ja
Publication of JPH0449199B2 publication Critical patent/JPH0449199B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol

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  • Engineering & Computer Science (AREA)
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  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
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  • Memory System (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、リード時とライト時のタイミングが異なるメ
モリをプロセッサによって書込み制御するメモリの書込
み制御方式の改良に関する。
コンピュータは、一般にデータ処理を行なうプロセッサ
と、データ処理に必要なデータの記憶のためのメモリと
、これらプロセッサとメモリとを接続するアドレスバス
、データノ（スとを基本的構成としている。このような
メモリとして、ランダムアクセスメ毫り（ＲＡＭ）やリ
ードオンリーメモリ（ＲＯＭ）が接続されるが、データ
、アドレスノ（スに直結するメモリとしてはリード時と
ライト時のタインングが同一のものに限られており、リ
ード時とライト時のタイミングの異なるメモリはプロセ
ッサのデータ、アドレスノ（スに直結することは行なわ
れておらず、係るメモリは一般は〕（スに接続された入
出力ボートを介して接続されていた。
このことは、プロセッサの処理サイクルが一定であるこ
とから、メモリのリードタイミングとライトタイミング
をプロセッサ自体で変−更することは出来ないという理
由によるものである。
一方、前述のリード時とライト時のタイミングの異なる
メモリとしては、電気的消去可能なプログラマブルｉ−
ＬＯＭ　（Ｋ”）’　ＲＯＭ　）があり、係るメモリは
、リードオンリーメモリでありながら、電気的に記憶情
報の消去、書替えが可能であり、）ｔＡＭに比し電源が
なくても記憶情報を保持するという利点があり、ｕＯＭ
ｓ比し情報の書替えが出来るという利点がある。このた
め係るＲ”ＦＲＯＭは、予じめ定められたデータやプ關
グラムを記憶するメモリとしてカセット形式に構成され
たメモリカセットとして用いられ、所望のデータ旭埋を
するに由り、必要なデータ、プログツムを記憶する係る
メモリカセットをプロセッサを含む本体ＫＭ着し、必要
なデータ、プログラムをプロセッサ又は本体のＲＡＭＫ
与えるため利用される。しかしながら、前述の如（Ｈ”
ＦＲＯＭはリード時のアクセスタイムが４５０ｎ８４度
があるが、ライト時のアクセスタイムは２０ｘＳもかか
り、リード時とライト時のタイミングが大巾に異なり、
プロセッサとは、入出力ボートを介して接続せざる得す
、入出力ボートというバッファ手段を介することＫよっ
てデータのリード（読取り）Ｋ時間がかかるという欠点
が生０ア５、え。　　　　　　　　　　′：ｌｉｉ従っ
て、本発明は、係るメモリとプロセッサをパスを介して
直結してメ４りのリード時の時間短縮を計り、プロセッ
サの処理時間を短縮せしめることが可能なメモリの書込
み制御方式を提供することを目的とする。
以下、本発明を図１１ｉＫ従って詳細に説明する。
第１図は本発明の詳細な説明図、第２図は第１図実施例
の要部タイミング図を示し、図中、１はプロセッサとし
てのマイクロプロ竜ツサ（ＭＰＵ）であり、定められた
処理サイクルに従ってデータ処理を行い、又メモリのリ
ード時にはリードタイミング信号ＲＤＴＳを、メモリの
ライト時には２イトタインング信号ＷＲＴ８を出力する
ものである、２はランダムアクセスメモリ（ＲＡＭ）で
あり、ＭＰＵ１の処理データの記憶ｉ１に用いられるも
の、５はリードオンメモリー（ＲＯＭ）で、ＭＰＵ１の
制御プログラムや固定データを記憶するものである。こ
れらＲＡＭ２、ＲＯＭｘはＭＰＵ１からリードタイミン
グ信号）ＬＤＴ８を、後述するアドレスバスな介しアド
レスを受け、データバスを介しデータをＭＰＵ１へ与え
、又ＫＡＭ２は更にＭＰＵ１からライトタイミング信号
ＷＲＴＳ、データバスを介しデータを受ける。
４はＨＦＲＯＭで、メモリカセットのメモリとして利用
され、メモリカセットは図示しないコネクタを持ち、Ｍ
ＰＵ１．ＲＡＭ２．ＲＯＭ３を含む本体のコネクタに装
着され、Ｅ”ＦＲＯＭは図の如くアドレスバス、データ
バスと直結され、又ＭＰＵ１からリードタイミング信号
比ＤＴＳを受ける。５はタイマ回路で、アドレスバス、
データバスと接続さｉＭＰＵｌからデータバスを介して
タイマスタート指令を受けＢ”ＦＲＯＭ４のライトタイ
ミング信号ＷＲ８を発生し、更に後述する待期制御回路
を制御するものである。６は待期制御回路で、タイマ回
路５の制御によりてＭＰＵＩを時期状１１にせしめる時
期信号ＷＴを発生するものである。、７はアドレスバス
で、ＭＰＵ１からＲＡＭ２．ＲＯＭ３．Ｅ”ＦＲＯＭ４
及びタイ！回路５ヘアドレスを伝えるもの、８はデータ
バスで、ＭＰＵ１とＲＡＭ２．　ＲＯＭＢ、　Ｅ”Ｐ凡
ＯＭ４及びタイマ回路５との間でデータのやり取りを行
うだめのものである。
この実施例の動作を次に説明する。
先づ、リード時には、ＭＰＵ１は必要なデータの格納さ
れたアドレスをアドレスバス７に送出し、リードタイミ
ング信号ＲＤＴ８を発する。ルＡＭ２゜ｕＯＭｓ、ｌｉ
ｉ”ＦＲＯＭ４の内対応するアドレスを有するメモリの
該当アドレスからデータが読出され、データバス８を介
しＭＰＵ１へ送られ、ＭＰＵ１はこのデータを用いて所
定の処理を実行する。このリードタイミング信号は各メ
モリ、ＲＡＭ２．）ＣＯＭＭ。
Ｋ”ＦＲＯＭａＫ共通で、各メモリのアクセスタイムに
合わせである。
次にライト時には、ＭＰＵ１は書込みアドレスをアドレ
スバス７を介し、又書込み一データをデータバス８を介
して与える。ＭＰＵ１はこれとともにライトタイミング
信号ＷＲＴ８をＲＡＭ２へ与える。
ＲＡＭ２のライト時のアクセスタイムはリード時のアク
セスタイムと殆んど同一であるので、ＭＰＵ１は自己の
処理サイクルを変えることなくライトタイミング信号Ｗ
ＲＴＳを発生出来る。従って凡ＡＭ２への書込みはこれ
によって実行される。一方、Ｅ”ＰＲＵＭｎは前述の如
くライト時のアクセスタイムがリード時のアクセスタイ
ムに比し長いため、ＭＰＵＩのライトタイミング信号Ｗ
ＲＴ８では短かすぎ、Ｅ”ＦＲＯＭ４への書込みは不可
能である。従って、Ｅ”ＦＲＯＭ４のアクセスタイムに
応じたライトタイミング信号を発生し且つこれに応じて
ＭＰＵ　１のデータ、アドレスを保持することが必要で
ある。
このため、ＭＰＵ１はＥ”Ｆ　ＲＯＭ　４の書込みに際
し、先づタイマ回路５を起動せしめる。即ち、第２図に
示す如（、ＭＰＵ１はタイマ回路５のアドレスをアドレ
スバス７へ、タイマスタート指令ＴＳＣをデータバス８
へ送出し、タイマ回路５を起動する。
タイマ回路５は起動し、Ｔ１時時間待後１時間襦のライ
トタイきング信号ＷＲ８を発生する。この１１時間はタ
イオスタート指令ＴＳＣＫ続く書込みアドレス、書込み
データがＥ”Ｐ凡ＯＭ４へ与えられるに必要な時間であ
り、一時間はＥ”ＰＲＵＭ４のライト時のアクセスタイ
ムに合わせて設定される。一方、ＭＰＵ１は前述のタイ
マスタート指令Ｔ８Ｃの発生、・１ 後、次の処理サイクルで、Ｅ”Ｐ　）ＬＯＭ　４の書込
みアドレスをアドレスバス７へ、書込みデータＷＤをデ
ータバス８へ与える。これにより、ｌ”ＰＲＵＭ４はラ
イトタイ建ング信号Ｗ几Ｓに基いて指定された書込みア
ドレスに自己のサイクルタイムで書込みデータを書込む
、更に１タイ１回路５はタイマスタート指令ＴＳＣが立
下ると時期制御回路６を動作せしめ、待期信号ＷＴを発
生せしめ、ＭＰＵ１を書込みアドレス、書込みデータの
出力後時期状ｓＫせしめ、係る書込みアドレス、書込み
データの出力を保持ぜしめる。即ち、ＭＰＵ１は待期信
号ＷＴ　Ｋよって次の処理サイクルを開始することが禁
止され、処理としての前述の書込みアドレス、データの
出力である書込みサイクルが保持されることＫなる。例
えば、待期信号ＷＴによってＭＰＵ１の処理クロックが
ＭＰＵ１のステップカウンタに与えられない様に制御さ
れると考えてよい、そして、タイマ回路５は前述のライ
トタイミング信号ＷＴＳの終了後、時期解除信号を時期
制御回路６へ与え、待期信号ＷＴを立下らせ、Ｍｉ’Ｕ
１に次の処理サイ−・ クルの実行を可能とせしめる。
以上の様に本発明によれば、タイマ回路を設け、プロセ
ッサからの指令によってメモリのライト時のサイクルタ
イムに合わせたライトタイミング信号を発生せしめてメ
モリの書込みを行なうので、メモリをパスを介してプロ
セッサと直結することが出来、メモリのリードに要する
時間を短縮して、プロセッサとの直結の利点を活かすこ
とが出来るという効果が得られる。又、本発明では、ラ
イトタイミング信号の発生期間には、プロセッサを時期
状１１にせしめて、次の処理を行なわせないので、メモ
リが書込むのに充分な時間書込みデータが・（ス上に保
持され、メモリの書込みが保証されるとともにバッファ
メモリとを仲介させる必要もないという効果も得られる
。更に、本発明によれば、タイマ回路を設けることによ
り係る効果が得られるため、％（構成が複雑化すること
もなく、係る直結構成を安価に且つ簡単に得ることがで
きるという実用上優れた効果も得られる。
尚、本発明を一実施例により説明したが、本発明はこの
実施例に限られず、本発明の主旨の範囲内で種々の変形
が可能であり、本発明の範囲からこれらを排除するもの
ではない。
【図面の簡単な説明】
第１図は本発明の詳細な説明図、第２図は第１図におけ
る要部タイミング図を示す。 １−　・−ｖ　イクログロセッサ、４・・・・・・Ｅ”
ＰｆＬＯＭ、　　５・・・タイ″ｖ回路、６−・−・時
期制御回路、７・・・・・・アドレスノ（ス、６・・・
−・データバス。

Claims (1)

    【特許請求の範囲】
  1. ライト時とリード時のタイミングの異なるメモリをパス
    を介してプロセッサに直結して該プロセッサからのリー
    ドタイミング信号によって該メモリの読出し制御を行な
    う様構成するとともに該パスに接続されるタイマ回路を
    設け、該タイマ回路を該プロセッサが制御してライトタ
    イミング（１！号を発生させて該メモリの書込み制御を
    行ない、該ライトタイミング信号に基いて該プロセッサ
    を待期状態に保つことを特徴とするメモリの書込み制御
    方式。
JP57067720A 1982-04-22 1982-04-22 メモリの書込み制御方式 Granted JPS58184668A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP57067720A JPS58184668A (ja) 1982-04-22 1982-04-22 メモリの書込み制御方式
US06/486,892 US4520458A (en) 1982-04-22 1983-04-20 Apparatus for controlling writing of data into a memory having different read and write times
EP83302264A EP0092976A3 (en) 1982-04-22 1983-04-21 Memory writing control apparatus

Applications Claiming Priority (1)

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JP57067720A JPS58184668A (ja) 1982-04-22 1982-04-22 メモリの書込み制御方式

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JPS58184668A true JPS58184668A (ja) 1983-10-28
JPH0449199B2 JPH0449199B2 (ja) 1992-08-10

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ID=13353068

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JP57067720A Granted JPS58184668A (ja) 1982-04-22 1982-04-22 メモリの書込み制御方式

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EP (1) EP0092976A3 (ja)
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