JPH0142017B2 - - Google Patents
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- JPH0142017B2 JPH0142017B2 JP21679284A JP21679284A JPH0142017B2 JP H0142017 B2 JPH0142017 B2 JP H0142017B2 JP 21679284 A JP21679284 A JP 21679284A JP 21679284 A JP21679284 A JP 21679284A JP H0142017 B2 JPH0142017 B2 JP H0142017B2
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- Japan
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- processor
- bus
- signal
- control unit
- contention
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のプロセツサが１つの共有バス
を利用して当該共有バスに接続されたデバイスに
アクセスを行うマルチプロセツサの競合制御方式
に関し、特に、優先順位の高いプロセツサに対
し、優先順位の低いプロセツサのバス取得承認後
もデバイスのアクセスまではバス取得を認めるこ
とのできるマルチプロセツサの競合制御方式に関
する。
を利用して当該共有バスに接続されたデバイスに
アクセスを行うマルチプロセツサの競合制御方式
に関し、特に、優先順位の高いプロセツサに対
し、優先順位の低いプロセツサのバス取得承認後
もデバイスのアクセスまではバス取得を認めるこ
とのできるマルチプロセツサの競合制御方式に関
する。
１つのプロセツサで処理能力が足りない場合に
は、複数のプロセツサを用いるマルチプロセツサ
構成が用いられる。
は、複数のプロセツサを用いるマルチプロセツサ
構成が用いられる。
このようなマルチプロセツサ構成においては、
複数のプロセツサが１つの共有バスに接続されて
いることから、当該共有バスをいずれのプロセツ
サが使用するかを判定して競合制御する必要があ
る。
複数のプロセツサが１つの共有バスに接続されて
いることから、当該共有バスをいずれのプロセツ
サが使用するかを判定して競合制御する必要があ
る。
第４図は従来のマルチプロセツサの競合制御を
説明するための構成図であり、アドレスバス、制
御線及びデータバスを含む１つの共有バス６に、
各々ドライバ３，４を介しプロセツサ１，２及び
メモリ制御部７とメモリ８とが接続され、プロセ
ツサ１，２のバス取得可否を判定する競合制御部
５が設けられている。ドライバ３，４にはプロセ
ツサ１，２と共有バス６とを接続するためのアド
レスゲート及びデータゲートを含み、競合制御部
５のアドレスゲート制御信号（バス取得承認信
号）GATA、GATBによつてドライバ３，４の
アドレスゲートが開き、プロセツサ１，２は共有
バス６にアドレス、制御信号を送出してメモリ８
をアクセスできるように構成されている。尚、ド
ライバ３，４のデータゲートは競合制御部５から
のアドレスゲート制御信号に同期した図示しない
データゲート制御信号によつて開く。
説明するための構成図であり、アドレスバス、制
御線及びデータバスを含む１つの共有バス６に、
各々ドライバ３，４を介しプロセツサ１，２及び
メモリ制御部７とメモリ８とが接続され、プロセ
ツサ１，２のバス取得可否を判定する競合制御部
５が設けられている。ドライバ３，４にはプロセ
ツサ１，２と共有バス６とを接続するためのアド
レスゲート及びデータゲートを含み、競合制御部
５のアドレスゲート制御信号（バス取得承認信
号）GATA、GATBによつてドライバ３，４の
アドレスゲートが開き、プロセツサ１，２は共有
バス６にアドレス、制御信号を送出してメモリ８
をアクセスできるように構成されている。尚、ド
ライバ３，４のデータゲートは競合制御部５から
のアドレスゲート制御信号に同期した図示しない
データゲート制御信号によつて開く。
第５図は第４図構成の競合制御部５の詳細ブロ
ツク図であり、プロセツサ１のバス取得要求に対
しゲート信号GATAを発するめのアンドゲート
５０とフリツプフロツプ５１及びプロセツサ２の
バス取得要求に対しゲート信号GATBを発する
ためめのアンドゲート５２とフリツプフロツプ５
３とで構成されている。
ツク図であり、プロセツサ１のバス取得要求に対
しゲート信号GATAを発するめのアンドゲート
５０とフリツプフロツプ５１及びプロセツサ２の
バス取得要求に対しゲート信号GATBを発する
ためめのアンドゲート５２とフリツプフロツプ５
３とで構成されている。
従来のマルチプロセツサの競合制御について第
６図を用いて説明する。
６図を用いて説明する。
プロセツサ１，２は、共有バス６の使用のため
バス取得を行うべく競合制御部５にバス取得要求
REQA、REQBを発する。競合制御部５は競合判
定時に要求が発せられたプロセツサにバス取得を
承認し、競合判定時に両プロセツサから要求が発
せられていると、優先順位の高いプロセツサにバ
ス取得を承認する。例えば、第５図の例では、優
先順位はプロセツサ１が高く、プロセツサ２が低
く設定してあり、プロセツサ１に対するアンドゲ
ート５０は、プロセツサ１のバス取得要求
REQAをプロセツサ２のバス取得要求REQBが発
せられていない時、即ちREQBの反転である＊
REQBが“１”の時で且つプロセツサ２のバス取
得承認GATBが発せられていない時に出力を発
し、フリツプフロツプ５１をセツトしてプロセツ
サ１のバス取得承認GATAを発するようにして
おり、一方プロセツサ２に対するアンドゲート５
２は、プロセツサ２のバス取得要求REQBをプロ
セツサ１のバス取得承認GATAが発せられてい
ない時に出力を発し、フリツプフロツプ５３をセ
ツトしてプロセツサ２のバス取得承認を発するよ
うにしている。第６図の例においては、競合判定
時t1にプロセツサ１のバス取得要求REQAのみが
発せられているので、プロセツサ１にバス取得を
承認し、バス取得承認信号GATAをドライバ３
に出力し、ドライバ３のアドレスゲートを開く。
これによつてプロセツサ１からアドレス、制御信
号が共有バス６に与えられ、メモリ制御部７はバ
ス取得承認信号GATAを受けた後、共有バス６
上でアドレス等が確定するまで１クロツク待ち、
メモリ８に＊RAS（ロードアドレスストローブ）
信号を出力して、メモリ８のローアドレスを与え
るとともに＊CAS（カラムアドレスストローブ）
信号を出力して、メモリ８のカラムアドレスを与
える。これによつてメモリ８の指定されたロー、
カラムのアドレス位置がアクセスされ、データの
書込み読出しが行なわれる。
バス取得を行うべく競合制御部５にバス取得要求
REQA、REQBを発する。競合制御部５は競合判
定時に要求が発せられたプロセツサにバス取得を
承認し、競合判定時に両プロセツサから要求が発
せられていると、優先順位の高いプロセツサにバ
ス取得を承認する。例えば、第５図の例では、優
先順位はプロセツサ１が高く、プロセツサ２が低
く設定してあり、プロセツサ１に対するアンドゲ
ート５０は、プロセツサ１のバス取得要求
REQAをプロセツサ２のバス取得要求REQBが発
せられていない時、即ちREQBの反転である＊
REQBが“１”の時で且つプロセツサ２のバス取
得承認GATBが発せられていない時に出力を発
し、フリツプフロツプ５１をセツトしてプロセツ
サ１のバス取得承認GATAを発するようにして
おり、一方プロセツサ２に対するアンドゲート５
２は、プロセツサ２のバス取得要求REQBをプロ
セツサ１のバス取得承認GATAが発せられてい
ない時に出力を発し、フリツプフロツプ５３をセ
ツトしてプロセツサ２のバス取得承認を発するよ
うにしている。第６図の例においては、競合判定
時t1にプロセツサ１のバス取得要求REQAのみが
発せられているので、プロセツサ１にバス取得を
承認し、バス取得承認信号GATAをドライバ３
に出力し、ドライバ３のアドレスゲートを開く。
これによつてプロセツサ１からアドレス、制御信
号が共有バス６に与えられ、メモリ制御部７はバ
ス取得承認信号GATAを受けた後、共有バス６
上でアドレス等が確定するまで１クロツク待ち、
メモリ８に＊RAS（ロードアドレスストローブ）
信号を出力して、メモリ８のローアドレスを与え
るとともに＊CAS（カラムアドレスストローブ）
信号を出力して、メモリ８のカラムアドレスを与
える。これによつてメモリ８の指定されたロー、
カラムのアドレス位置がアクセスされ、データの
書込み読出しが行なわれる。
そして、メモリ制御部７よりメモリサイクルの
終了を示す応答信号が発せられ、競合制御部５の
両フリツプフロツプ５１，５３がリセツトされ、
バス取得承認信号GATAが落ち、ドライバ３の
ゲートを閉じ、次の競合判定に入る。
終了を示す応答信号が発せられ、競合制御部５の
両フリツプフロツプ５１，５３がリセツトされ、
バス取得承認信号GATAが落ち、ドライバ３の
ゲートを閉じ、次の競合判定に入る。
このような従来の競合制御においては、第６図
に示す如く、競合判定が時刻t2で行なわれた後バ
ス取得承認信号が時刻t3で発生しドライバのゲー
トが開き、アドレスがバス上で確定後メモリ等の
デバイスはt4ででアクセス起動（＊RAS、＊
CAS）されるとになる。従つて競合判定後、時
刻t3とt4との間に優先順位の高いプロセツサ２か
らバス取得要REQBが発せられても１（メモリ）
サイクル待たされることになる。換言すれば実際
にメモリへのアクセスが起動していないにもかか
わらず、競合判定時に要求を発していないと優先
順位の高いプロセツサといえどもバス取得承認を
優先的に得ることができず、このプロセツサに対
し期待（wait）状態を強いるという問題があつ
た。
に示す如く、競合判定が時刻t2で行なわれた後バ
ス取得承認信号が時刻t3で発生しドライバのゲー
トが開き、アドレスがバス上で確定後メモリ等の
デバイスはt4ででアクセス起動（＊RAS、＊
CAS）されるとになる。従つて競合判定後、時
刻t3とt4との間に優先順位の高いプロセツサ２か
らバス取得要REQBが発せられても１（メモリ）
サイクル待たされることになる。換言すれば実際
にメモリへのアクセスが起動していないにもかか
わらず、競合判定時に要求を発していないと優先
順位の高いプロセツサといえどもバス取得承認を
優先的に得ることができず、このプロセツサに対
し期待（wait）状態を強いるという問題があつ
た。
本発明は、優先順位の低いプロセツサに対しド
ライバのゲートを開いてバス取得を与えた以降で
あつてもデバイスに対するアクセス起動前なら優
先順位の高いプロセツサにバス取得を許容しうる
マルチプロセツサの競合制御方式を提供するにあ
る。
ライバのゲートを開いてバス取得を与えた以降で
あつてもデバイスに対するアクセス起動前なら優
先順位の高いプロセツサにバス取得を許容しうる
マルチプロセツサの競合制御方式を提供するにあ
る。
このため、本発明は、共有バスと、該共有バス
に各々ドライバを介して接続された複数のプロセ
ツサと、該複数のプロセツサのバス取得要求を受
け、競合判定して該共有バスの仮取得信号を発
し、該ドライバのゲートを開放する第１の競合制
御部と、該第１の競合制御部の競合判定出力と仮
取得信号を受けアクセス起動信号を発する第２の
競合制御部とを有し、該第１の競合制御部から優
先順位の低いプロセツサに対し仮取得信号が発生
した後優先順位の高いプロセツサからバス取得要
求が発せられていないことを条件に該仮取得信号
に応じて該第２の競合制御部が該アクセス起動信
号を発することを特徴としている。
に各々ドライバを介して接続された複数のプロセ
ツサと、該複数のプロセツサのバス取得要求を受
け、競合判定して該共有バスの仮取得信号を発
し、該ドライバのゲートを開放する第１の競合制
御部と、該第１の競合制御部の競合判定出力と仮
取得信号を受けアクセス起動信号を発する第２の
競合制御部とを有し、該第１の競合制御部から優
先順位の低いプロセツサに対し仮取得信号が発生
した後優先順位の高いプロセツサからバス取得要
求が発せられていないことを条件に該仮取得信号
に応じて該第２の競合制御部が該アクセス起動信
号を発することを特徴としている。
本発明では、競合制御部を第１の競合制御部と
第２の競合制御部とに分け、第１の競合制御部に
おいて競合判定とドライバゲートの開放のための
仮承認信号の出力を行ない、第２の競合制御部に
おいて競合判定出力と仮承認信号とによつてデバ
イスへのアクセス起動信号を発するようにし、優
先順位の低いプロセツサに対する仮承認信号発生
後競合判定出力が優先順位の高いプロセツサに変
化した時はアクセス起動信号発生前であれば、こ
の仮承認信号に基づくアクセス起動（バス取得承
認）信号を発せず、逆に優先順位の高いプロセツ
サにバス取得承認を行なうようにしている。
第２の競合制御部とに分け、第１の競合制御部に
おいて競合判定とドライバゲートの開放のための
仮承認信号の出力を行ない、第２の競合制御部に
おいて競合判定出力と仮承認信号とによつてデバ
イスへのアクセス起動信号を発するようにし、優
先順位の低いプロセツサに対する仮承認信号発生
後競合判定出力が優先順位の高いプロセツサに変
化した時はアクセス起動信号発生前であれば、こ
の仮承認信号に基づくアクセス起動（バス取得承
認）信号を発せず、逆に優先順位の高いプロセツ
サにバス取得承認を行なうようにしている。
以下、本発明を実施例により詳細に説明する。
第１図は本発明の一実施例ブロツク図、第２図
は第１図構成の競合制御部の詳細回路図であり、
図中、第４図で示したものと同一のものは同一の
記号で示してあり、５ａは第１の競合制御部であ
り、プロセツサ１，２のバス取得要求REQA、
REQB及び後述するアクセス起動信号ACKA、
ACKBを受け、決められた優先順位に従つて競
合判定を行い、競合判定出力RA、RBとそれに
伴ないドライバのゲートを開放するバス取得仮承
認信号GATA、GATBを出力するものであり、
第２図Ａに示す如く、プロセツサ１のバス取得要
求REQAに対し、優先順位の高いプロセツサ２
のバス取得要求REQBがなく（＊REQB＝“１”）
でプロセツサ２のアクセス起動信号ACKBが発
せられていない時（＊ACKB＝“１”）にプロセ
ツサ１の競合判定出力RAを発するアンドゲート
５０ａと、プロセツサ２のバス取得要求REQBに
対し、プロセツサ１のアクセス起動信号ACKA
が発せられていない時（＊ACKA＝“１”）にプ
ロセツサ２の競合判定出力RBを発するアンドゲ
ート５１ａと、プロセツサ１の競合判定出力RA
によつてセツトされてプロセツサ１の仮承認信号
GATAを発し、プロセツサ２の競合判定出力RB
によつてリセツトされてプロセツサ２の仮承認信
号GATBを発するフリツプフロツプ５２ａとで
構成されている。５ｂは第２の競合制御部であ
り、第１の競合制御部５ａの競合判定出力RA、
RBと仮承認信号GATA、GATBとによつてアク
セス起動信号ACKA、ACKBを発生し、メモリ
制御部７を起動するものであり、第２図Ｂに示す
如くプロセツサ１に対する競合判定出力RAと仮
承認信号GATAとのアンドをとるアンドゲート
５０ｂと、アンドゲート５０の出力によつてセツ
トされてアクセス起動信号（プロセツサ１に対す
るバス取得承認信号）ACKAを発し、メモリ制
御部７からの応答信号によつてリセツトされ、ア
クセス起動信号ACKAを落とすフリツプフロツ
プ５２ｂと、プロセツサ２に対する競合判定出力
RBと仮承認信号GATBとのアンドをとるアンド
ゲート５１ｂと、アンドゲート５１ｂの出力によ
つてセツトされてアクセス起動信号（プロセツサ
２に対するバス取得承認信号）ACKBを発し、
メモリ制御部７からの応答信号によつてリセツト
され、アクセス起動信号ACKBを落とすフリツ
プフロツプ５３ｂとによつて構成されている。
は第１図構成の競合制御部の詳細回路図であり、
図中、第４図で示したものと同一のものは同一の
記号で示してあり、５ａは第１の競合制御部であ
り、プロセツサ１，２のバス取得要求REQA、
REQB及び後述するアクセス起動信号ACKA、
ACKBを受け、決められた優先順位に従つて競
合判定を行い、競合判定出力RA、RBとそれに
伴ないドライバのゲートを開放するバス取得仮承
認信号GATA、GATBを出力するものであり、
第２図Ａに示す如く、プロセツサ１のバス取得要
求REQAに対し、優先順位の高いプロセツサ２
のバス取得要求REQBがなく（＊REQB＝“１”）
でプロセツサ２のアクセス起動信号ACKBが発
せられていない時（＊ACKB＝“１”）にプロセ
ツサ１の競合判定出力RAを発するアンドゲート
５０ａと、プロセツサ２のバス取得要求REQBに
対し、プロセツサ１のアクセス起動信号ACKA
が発せられていない時（＊ACKA＝“１”）にプ
ロセツサ２の競合判定出力RBを発するアンドゲ
ート５１ａと、プロセツサ１の競合判定出力RA
によつてセツトされてプロセツサ１の仮承認信号
GATAを発し、プロセツサ２の競合判定出力RB
によつてリセツトされてプロセツサ２の仮承認信
号GATBを発するフリツプフロツプ５２ａとで
構成されている。５ｂは第２の競合制御部であ
り、第１の競合制御部５ａの競合判定出力RA、
RBと仮承認信号GATA、GATBとによつてアク
セス起動信号ACKA、ACKBを発生し、メモリ
制御部７を起動するものであり、第２図Ｂに示す
如くプロセツサ１に対する競合判定出力RAと仮
承認信号GATAとのアンドをとるアンドゲート
５０ｂと、アンドゲート５０の出力によつてセツ
トされてアクセス起動信号（プロセツサ１に対す
るバス取得承認信号）ACKAを発し、メモリ制
御部７からの応答信号によつてリセツトされ、ア
クセス起動信号ACKAを落とすフリツプフロツ
プ５２ｂと、プロセツサ２に対する競合判定出力
RBと仮承認信号GATBとのアンドをとるアンド
ゲート５１ｂと、アンドゲート５１ｂの出力によ
つてセツトされてアクセス起動信号（プロセツサ
２に対するバス取得承認信号）ACKBを発し、
メモリ制御部７からの応答信号によつてリセツト
され、アクセス起動信号ACKBを落とすフリツ
プフロツプ５３ｂとによつて構成されている。
次に、第１図及び第２図実施例構成の動作につ
いて第３図のタイムチヤート図を用いて説明す
る。
いて第３図のタイムチヤート図を用いて説明す
る。
プロセツサ１，２はバス取得の必要がある時
に、バス取得要求REQA、REQBを第１の競合
制御部５ａに発する。
に、バス取得要求REQA、REQBを第１の競合
制御部５ａに発する。
例えば、第６図の時刻T1において、プロセ
ツサ２のみよりバス取得要求REQBが発せられ
ると、第１の競合制御部５ａはアンドゲート５
１ａより競合判定出力RBをフリツプフロツプ
５２ａより仮承認信号GATBを発する。
ツサ２のみよりバス取得要求REQBが発せられ
ると、第１の競合制御部５ａはアンドゲート５
１ａより競合判定出力RBをフリツプフロツプ
５２ａより仮承認信号GATBを発する。
この仮承認信号GATBによつてドライバ４
のゲートを開き、プロセツサ２からアクセスの
ためのアドレス、制御信号が共有バス６に送出
される。
のゲートを開き、プロセツサ２からアクセスの
ためのアドレス、制御信号が共有バス６に送出
される。
この競合判定出力RBと仮承認信号GATB
は、第２の競合制御部５ｂに入力し、アンドゲ
ート５１ｂを介しフリツプフロツプ５３ｂをセ
ツトし、アクセス起動信号ACKBを発する。
これにより、プロセツサ２のバス取得要求
REQBは許可され、プロセツサ２はバス取得要
求REQBを落とし、従つて競合判定出力RBも
落ちる。
は、第２の競合制御部５ｂに入力し、アンドゲ
ート５１ｂを介しフリツプフロツプ５３ｂをセ
ツトし、アクセス起動信号ACKBを発する。
これにより、プロセツサ２のバス取得要求
REQBは許可され、プロセツサ２はバス取得要
求REQBを落とし、従つて競合判定出力RBも
落ちる。
メモリ制御部７はこのアクセス起動信号
ACKBを受けると、直ちにバス６上のアドレ
スをデコードし、メモリ８を起動すべく＊
RAS信号をメモリ８へ与えることによりメモ
リ８のローアドレスをメモリ８へ与える。更に
メモリ制御部７はメモリ８へ＊CAS信号を与
えることによりメモリ８のカラムアドレスを与
える。これによつて、メモリ８がアクセスさ
れ、読出しながら読出しデータがバス６上に出
力され、更にメモリ制御部７より１メモリアク
セスの終了を示す応答信号が発せられる。
ACKBを受けると、直ちにバス６上のアドレ
スをデコードし、メモリ８を起動すべく＊
RAS信号をメモリ８へ与えることによりメモ
リ８のローアドレスをメモリ８へ与える。更に
メモリ制御部７はメモリ８へ＊CAS信号を与
えることによりメモリ８のカラムアドレスを与
える。これによつて、メモリ８がアクセスさ
れ、読出しながら読出しデータがバス６上に出
力され、更にメモリ制御部７より１メモリアク
セスの終了を示す応答信号が発せられる。
この応答信号によつて第２の競合制御部５ｂ
のフリツプフロツプ５３ｂはリセツトされ、ア
クセス起動信号ACKBは落ちる。
のフリツプフロツプ５３ｂはリセツトされ、ア
クセス起動信号ACKBは落ちる。
一方、プロセツサ１よりステツプの競合判
定後にバス取得要求REQAが発せられると、
アクセス起動信号ACKBの解除後の時刻t2に、
プロセツ２のバス取得要求REQBが発せられて
ないことを条件に第１の競合制御部５ａのアン
ドゲート５０ａより競合判定出力RAが発せら
れ、次のクロツク（時刻t3）でフリツプフロツ
プ５２ａがセツトされ、仮承認信号GATBが
オフとなり仮承認信号GATAが生する。これ
によつてドライバ３のゲートが開放され、プロ
セツサ１は共有バス６にアドレス等を送出でき
る。
定後にバス取得要求REQAが発せられると、
アクセス起動信号ACKBの解除後の時刻t2に、
プロセツ２のバス取得要求REQBが発せられて
ないことを条件に第１の競合制御部５ａのアン
ドゲート５０ａより競合判定出力RAが発せら
れ、次のクロツク（時刻t3）でフリツプフロツ
プ５２ａがセツトされ、仮承認信号GATBが
オフとなり仮承認信号GATAが生する。これ
によつてドライバ３のゲートが開放され、プロ
セツサ１は共有バス６にアドレス等を送出でき
る。
この状態でプロセツサ２からのバス取得要求
REQBが発せられなければ、ステツプ、、
と同様プロセツサ１によるメモリアクセスが
実行される。
REQBが発せられなければ、ステツプ、、
と同様プロセツサ１によるメモリアクセスが
実行される。
しかし、第３図の如く、プロセツサ１に対す
るアクセス起動信号ACKAが発せられる前に
プロセツサ２からのバス取得要求REQBが生じ
ると、第１の競合制御部５ａにおいてアンドゲ
ート５０ａが閉じ競合判定出力RAが落ちて代
りにアンドゲート５１ａが開いて競合判定出力
RBが発生し、時刻t4においてフリツプフロツ
プ５２ａを反転し、仮承認信号GATAをオフ
にし、仮承認信号GATBをオンとする。
るアクセス起動信号ACKAが発せられる前に
プロセツサ２からのバス取得要求REQBが生じ
ると、第１の競合制御部５ａにおいてアンドゲ
ート５０ａが閉じ競合判定出力RAが落ちて代
りにアンドゲート５１ａが開いて競合判定出力
RBが発生し、時刻t4においてフリツプフロツ
プ５２ａを反転し、仮承認信号GATAをオフ
にし、仮承認信号GATBをオンとする。
これによつて、仮承認されたプロセツサ１の
アクセスは保留され、逆にプロセツサ２のアク
セスがステツプ、、と同様にして実行さ
れる。
アクセスは保留され、逆にプロセツサ２のアク
セスがステツプ、、と同様にして実行さ
れる。
このようにして、優先順位の低いプロセツサ
に仮承認が与えられドライバのゲートが開放さ
れてもアクセス起動信号が発生するまでに優先
順位の高いプロセツサからバス取得要求があれ
ば、これにバス取得承認を与えて優先使用させ
ている。
に仮承認が与えられドライバのゲートが開放さ
れてもアクセス起動信号が発生するまでに優先
順位の高いプロセツサからバス取得要求があれ
ば、これにバス取得承認を与えて優先使用させ
ている。
一方、プロセツサ１のバス取得要求REQA
は、これに対するアクセス起動信号ACKAが
発せられていないので、落ちずに継続し、ステ
ツプと同様にアクセス起動信号ACKBの解
除後の時刻t5に、プロセツサ２のバス取得要求
REQBが発せられていないことを条件に受付け
られ、アクセスが許される。
は、これに対するアクセス起動信号ACKAが
発せられていないので、落ちずに継続し、ステ
ツプと同様にアクセス起動信号ACKBの解
除後の時刻t5に、プロセツサ２のバス取得要求
REQBが発せられていないことを条件に受付け
られ、アクセスが許される。
このように仮承認信号GATA、GATBは第
１の競合制御部５ａよりいずれかが必ず出力さ
れ、一方のプロセツサから他方のプロセツサに
バス取得承認が転換するまで、１サイクルが終
了しても継続出力される。このことを利用して
プロセツサの連続アクセス時間を短縮できる。
１の競合制御部５ａよりいずれかが必ず出力さ
れ、一方のプロセツサから他方のプロセツサに
バス取得承認が転換するまで、１サイクルが終
了しても継続出力される。このことを利用して
プロセツサの連続アクセス時間を短縮できる。
即ち、ステツプでプロセツサ１のサイクル
終了後の時刻t8にプロセツサ１が再びバス取得
要求REQAを発すると、第１の競合制御部５
ａのフリツプフロツプ５２ａは仮承認信号
GATAを継続出力し、且つアンドゲート５０
ａより競合判定出力RAが発せられる。
終了後の時刻t8にプロセツサ１が再びバス取得
要求REQAを発すると、第１の競合制御部５
ａのフリツプフロツプ５２ａは仮承認信号
GATAを継続出力し、且つアンドゲート５０
ａより競合判定出力RAが発せられる。
これによつて、競合判定出力RAが落ちな
い、即ちプロセツサ２のバス取得要求REQBが
発せられてないことを条件にアクセス起動信号
ACKAを発し、ステツプと同様バス取得承
認が与えられ、アクセスが許される。
い、即ちプロセツサ２のバス取得要求REQBが
発せられてないことを条件にアクセス起動信号
ACKAを発し、ステツプと同様バス取得承
認が与えられ、アクセスが許される。
従つて、連続アクセス時に競合判定時点でド
ライバ３のゲートが開いているので、ゲートの
開閉に要する時間に伴なうアドレスの確定時間
を要せず、競合判定時から１クロツクでアクセ
ス起動が実行でき、１クロツク分サイクルが短
縮できる。これはプロセツサ２の連続アクセス
の時も同様である。
ライバ３のゲートが開いているので、ゲートの
開閉に要する時間に伴なうアドレスの確定時間
を要せず、競合判定時から１クロツクでアクセ
ス起動が実行でき、１クロツク分サイクルが短
縮できる。これはプロセツサ２の連続アクセス
の時も同様である。
上述の実施例では、メモリのアクセスを例に説
明したが、他のデバイスのアクセスの場合も同様
であり、又、プロセツサも２つの場合で説明した
が、３つ以上のプロセツサであつてもよい。
明したが、他のデバイスのアクセスの場合も同様
であり、又、プロセツサも２つの場合で説明した
が、３つ以上のプロセツサであつてもよい。
以上本発明を一実施例により説明したが、本発
明は本発明の主旨に従い種々の変形が可能であ
り、本発明からこれらを排除するものではない。
明は本発明の主旨に従い種々の変形が可能であ
り、本発明からこれらを排除するものではない。
以上説明した様に、本発明によれば、共有バス
と、該共有バスに各々ドライバを介して接続され
た複数のプロセツサと、該複数のプロセツサのバ
ス取得要求を受け、競合判定して該共有バスの仮
取得信号を発し、該ドライバのゲートを開放する
第１の競合制御部と、該第１の競合制御部の競合
判定出力と仮取得信号を受けアクセス起動信号を
発する第２の競合制御部とを有し、該第１の競合
制御部から優先順位の低いプロセツサに対し仮取
得信号が発生した後優先順位の高いプロセツサか
らバス取得要求が発せられいないことを条件に該
仮取得信号に応じて該第２の競合制御部が該アク
セス起動信号を発することを特徴としているの
で、優先順位の高いプロセツサのバス取得要求は
優先順位の低いプロセツサに対しバス取得承認が
与えられデバイスをアクセスするまで受付けられ
るから、優先順位の高いプロセツサの待ち時間が
減少するという効果を奏し、優先順位の高いプロ
セツサの処理効率を高め、システム全体の性能を
向上しうる。又、構成も簡単に付加的なハードも
少なくて実現できるという効果も奏し、実用上も
有用である。
と、該共有バスに各々ドライバを介して接続され
た複数のプロセツサと、該複数のプロセツサのバ
ス取得要求を受け、競合判定して該共有バスの仮
取得信号を発し、該ドライバのゲートを開放する
第１の競合制御部と、該第１の競合制御部の競合
判定出力と仮取得信号を受けアクセス起動信号を
発する第２の競合制御部とを有し、該第１の競合
制御部から優先順位の低いプロセツサに対し仮取
得信号が発生した後優先順位の高いプロセツサか
らバス取得要求が発せられいないことを条件に該
仮取得信号に応じて該第２の競合制御部が該アク
セス起動信号を発することを特徴としているの
で、優先順位の高いプロセツサのバス取得要求は
優先順位の低いプロセツサに対しバス取得承認が
与えられデバイスをアクセスするまで受付けられ
るから、優先順位の高いプロセツサの待ち時間が
減少するという効果を奏し、優先順位の高いプロ
セツサの処理効率を高め、システム全体の性能を
向上しうる。又、構成も簡単に付加的なハードも
少なくて実現できるという効果も奏し、実用上も
有用である。
第１図は本発明の一実施例ブロツク図、第２図
は第１図構成の競合制御部の詳細回路図、第３図
は第１図構成の動昨説明図、第４図は従来の構成
図、第５図は第４図構成の詳細回路図、第６図は
従来の動作説明図である。 図中、１，２……プロセツサ、３，４……ドラ
イバ、５ａ……第１の競合制御部、５ｂ……第２
の競合制御部、６……共有バス、７……メモリ制
御部、８……メモリ。
は第１図構成の競合制御部の詳細回路図、第３図
は第１図構成の動昨説明図、第４図は従来の構成
図、第５図は第４図構成の詳細回路図、第６図は
従来の動作説明図である。 図中、１，２……プロセツサ、３，４……ドラ
イバ、５ａ……第１の競合制御部、５ｂ……第２
の競合制御部、６……共有バス、７……メモリ制
御部、８……メモリ。
Claims (1)
- １ 共有バスと、該共有バスに各々ドライバを介
して接続された複数のプロセツサと、該複数のプ
ロセツサのバス取得要求を受け、競合判定して該
共有バスの仮取得信号を発し、該ドライバのゲー
トを開放する第１の競合制御部と、該第１の競合
制御部の競合判定出力と仮取得信号を受けアクセ
ス起動信号を発する第２の競合制御部とを有し、
該第１の競合制御部から優先順位の低いプロセツ
サに対し仮取得信号が発生した後優先順位の高い
プロセツサからバス取得要求が発せられていない
ことを条件に該仮取得信号に応じて該第２の競合
制御部が該アクセス起動信号を発することを特徴
とするマルチプロセツサの競合制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21679284A JPS6195469A (ja) | 1984-10-16 | 1984-10-16 | マルチプロセツサの競合制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21679284A JPS6195469A (ja) | 1984-10-16 | 1984-10-16 | マルチプロセツサの競合制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6195469A JPS6195469A (ja) | 1986-05-14 |
| JPH0142017B2 true JPH0142017B2 (ja) | 1989-09-08 |
Family
ID=16693944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21679284A Granted JPS6195469A (ja) | 1984-10-16 | 1984-10-16 | マルチプロセツサの競合制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6195469A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170256A (ja) * | 1988-12-23 | 1990-07-02 | Ricoh Co Ltd | バス制御方法および装置 |
| DE102004024849B4 (de) * | 2003-05-23 | 2008-11-27 | Samsung Electronics Co., Ltd. | Arbitrierungseinheit, zugehöriges Bussystem und Arbitrierungsverfahren |
-
1984
- 1984-10-16 JP JP21679284A patent/JPS6195469A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6195469A (ja) | 1986-05-14 |
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