JPH09198298A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 比較的小規模のラッチ容量で、メモリアクセ
ス競合時でもメモリの読み出し、書き込みともに迅速な
メモリアクセスが可能なメモリ制御装置を提供する。 【解決手段】 第１の制御装置１がメモリ装置１０をア
クセス中に第２の制御装置２がアクセスするとき、アク
セス検知回路３を通じて、ウエイト発生回路４から第２
の制御装置２に対してウエイトを発生する。同時に第２
の制御装置２のＲＡＳアドレスをラッチ制御回路５の指
示に従い、ラッチ回路８がラッチする。また、第２の制
御装置２のＲＡＳ２信号とＣＡＳ２信号をＲＡＳ，ＣＡ
Ｓ検知装置６が検知して、メモリ装置１０のリフレッシ
ュかリードもしくはライトかを判断する。第１の制御装
置１のメモリアクセス終了後、セレクタ９を切り換え、
ＲＡＳ，ＣＡＳ切換調整回路７にて、第２の制御装置２
のアクセスの種別に応じて各制御信号のタイミングを調
整してメモリ装置１０に送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵと周辺装置
とが共通のメモリをアクセスする際に発生するメモリア
クセスの競合を制御するメモリ制御装置に関するもので
ある。

【０００２】

【従来の技術】従来、共通のメモリを２つの制御装置が
アクセスするときのメモリアクセスの競合を制御する方
式として、例えば、特開平１−２４８２６１号公報に記
載されているように、ある制御装置がメモリアクセス中
に他方の制御装置がアクセスしてきた場合、アクセス情
報をＦＩＦＯに入れ、調停回路がアクセス権を獲得後、
ＦＩＦＯからのデータを書き込むようにしたものがあ
る。

【０００３】図４は、従来のメモリ制御装置の一例を示
すブロック図である。図中、１は第１の制御装置、２は
第２の制御装置、９はセレクタ、１０はメモリ装置、１
１は調停回路、１２，１３はＦＩＦＯ装置である。第１
の制御装置１および第２の制御装置２は、ともにメモリ
装置１０をアクセスする。第１の制御装置１では、アド
レスバス、データバスがセレクタ９に、また、メモリ制
御信号が調停回路１１に接続されている。また、第２の
制御装置２では、アドレスバスはＦＩＦＯ装置１２を介
して、またデータバスはＦＩＦＯ装置１３を介してセレ
クタ９に接続され、メモリ制御信号は調停回路１１に接
続されている。調停回路１１から出力されるメモリ制御
信号がセレクタ９を介してメモリ装置１０に供給され
る。セレクタ９は、第１の制御装置１のアドレスバスお
よびデータバスと、第２の制御装置２のアドレスバスお
よびデータバスを選択的に切り換え、メモリ装置１０に
供給している。

【０００４】このようなメモリ制御装置において、第１
の制御装置１がメモリ装置１０にアクセスを行なってい
る間に、第２の制御装置２がメモリ装置１０にアクセス
しようとした場合、調停回路１１がこれを検出して第２
の制御装置２のアドレスバス上のアドレスをＦＩＦＯ装
置１２に、また書き込みの場合にはデータバス上のデー
タをＦＩＦＯ装置１３にそれぞれ格納する。そして、第
１の制御装置１によるアクセス終了後、ＦＩＦＯ装置１
２，１３に格納されていたアドレスおよびデータをメモ
リ装置１０に送出してメモリアクセスを行なう。

【０００５】このように、ＦＩＦＯ装置１２，１３を用
いることによって、第１の制御装置１と第２の制御装置
２の競合を制御することができる。しかしながら、この
構成では、データとアドレスをＦＩＦＯに格納するた
め、大規模な容量のＦＩＦＯが必要であるという欠点が
あった。

【０００６】また、ＲＡＳアドレスとＣＡＳアドレスに
よってメモリをアクセスするメモリ制御装置において、
競合時にはＲＡＳアドレス出力後にウエイトをかけるも
のがある。このようなメモリ制御装置においては、ウエ
イトによって出力済みのＲＡＳアドレスが失われるた
め、ウエイトのかかったアクセスサイクルを終了後、再
度同じアクセスサイクルを繰り返す必要があった。その
ため、複雑な制御が必要となり、また時間的なロスも大
きいという問題があった。

【０００７】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、比較的小規模のラッチ容量
で、メモリアクセス競合時でもメモリの読み出し、書き
込みともに迅速なメモリアクセスを行なうことのできる
メモリ制御装置を提供することを目的とするものであ
る。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、第１の制御装置と、第２の制御装置と、前記第１の
制御装置と前記第２の制御装置により共有される共有メ
モリ装置と、前記第１および第２の制御装置からの前記
共有メモリ装置へのアクセス信号に応じて前記共有メモ
リ装置のアクセス使用権を制御する調停手段を備えたメ
モリ制御装置において、前記調停手段は、前記第１の制
御装置が前記共有メモリ装置をアクセス中に前記第２の
制御装置からメモリアクセス信号が入力されると前記第
２の制御装置から送られるアドレスをラッチするラッチ
手段と、前記第１の制御装置が前記共有メモリ装置をア
クセス中に前記第２の制御装置からアクセス信号が入力
されると前記第１の制御装置がアクセス中は前記第２の
制御装置に対してウエイトをかけるとともに前記第１の
制御装置のアクセス終了後に前記ラッチ手段から前記共
有メモリ装置にアドレスを出力し前記第２の制御装置の
ウエイトを解除する制御手段を有することを特徴とする
ものである。

【０００９】請求項２に記載の発明は、請求項１に記載
のメモリ制御装置において、前記共有メモリ装置はＤＲ
ＡＭで構成されており、前記第２の制御装置は、前記第
１の制御装置に対して優先度の高い前記共有メモリ装置
のアクセス使用権を有し、前記調停装置は、前記第２の
制御装置が前記共有メモリ装置をアクセスしていないと
きに前記第１の制御装置のアクセス使用を許可するとと
もに、前記第１の制御装置が前記共有メモリ装置をアク
セスしているときに前記第２の制御装置がアクセスする
と前記第１の制御装置のアクセスを終了させるととも
に、前記第２の制御装置による前記共有メモリ装置のリ
ードもしくはライトまたはリフレッシュを行なうことを
特徴とするものである。

【００１０】請求項３に記載の発明は、請求項１または
２に記載のメモリ制御装置において、前記共有メモリ装
置は、アドレスとしてＲＡＳアドレスおよびＣＡＳアド
レスを用いてアクセスされるものであり、前記ラッチ手
段は前記ＲＡＳアドレスをラッチすることを特徴とする
ものである。

【００１１】請求項４に記載の発明は、請求項３に記載
のメモリ制御装置において、前記調停装置は、前記第１
の制御装置が前記共有メモリ装置をアクセス中に前記第
２の制御装置からメモリアクセス信号が入力すると前記
第２の制御装置から送られるＲＡＳ信号およびＣＡＳ信
号の状態を検知する検知手段と、前記第１の制御装置の
アクセス終了後にリフレッシュ時またはリードもしくは
ライト時に適応したＲＡＳ信号およびＣＡＳ信号の切り
換えを調整する信号切り換え調整手段を有することを特
徴とするものである。

【００１２】

【発明の実施の形態】図１は、本発明のメモリ制御装置
の実施の一形態を示すブロック図である。図中、１は第
１の制御装置、２は第２の制御装置、３はアクセス検知
回路、４はウエイト発生回路、５はラッチ制御回路、６
はＲＡＳ，ＣＡＳ検知回路、７はＲＡＳ，ＣＡＳ切換調
整回路、８はラッチ回路、９はセレクタ、１０はメモリ
装置である。この例では、第１の制御装置１と第２の制
御装置２とがメモリ装置１０にアクセスするものとし、
第１の制御装置１よりも第２の制御装置２の方が、メモ
リ装置１０に対するアクセスの優先順位が高いとする。

【００１３】メモリ装置１０は、例えばＤＲＡＭ等によ
って構成されており、ＲＡＳアドレスおよびＣＡＳアド
レスを用いてアクセスが行なわれる。メモリ装置１０に
は、メモリアドレス信号とともに、ＲＡＳアドレスおよ
びＣＡＳアドレスをラッチするために用いられるＲＡＳ
信号およびＣＡＳ信号、書き込みを指示するＷＥ信号
（ライトイネーブル信号）、読み出しを指示するＯＥ信
号（アウトプットイネーブル信号）が入力される。書き
込み時には、ＷＥ信号とともに入力されるＲＡＳアドレ
ス、ＣＡＳアドレスに従って、データバス上のデータを
書き込む。また、読み出し時には、ＯＥ信号とともに入
力されるＲＡＳアドレス、ＣＡＳアドレスに従って、デ
ータバス上にデータを送出する。なお、メモリのアクセ
ス時には、ここではＲＡＳアドレスに続けてＣＡＳアド
レスを与えるものとし、ＲＡＳ信号をイネーブルにした
後にＣＡＳ信号をイネーブルにする（ＲＡＳビフォアＣ
ＡＳ）。逆にＣＡＳ信号をイネーブルにした後にＲＡＳ
信号をイネーブルにする（ＣＡＳビフォアＲＡＳ）の場
合には、ＤＲＡＭのリフレッシュを行なうものとする。

【００１４】第１の制御装置１は、メモリアドレス１信
号、ＲＡＳ１信号、ＣＡＳ１信号、ＷＥ１信号、ＯＥ１
信号を出力し、メモリ装置１０へのアクセスを行なう。
これらの信号はセレクタ９に入力される。データの書き
込み時には、データバス上にデータを送出し、読み出し
時にはデータバス上のデータを取り込む。第１の制御装
置１は、アクセス検知回路３からのアクセス許可信号を
受け取り、アクセスが許可されている場合にメモリ装置
１０へのアクセスを行なう。メモリ装置１０へアクセス
を行なう際には、チップセレクト信号であるＣＳ１信号
をアクセス検知回路３およびウエイト発生回路４へ出力
して、メモリ装置１０へのアクセスを宣言する。

【００１５】第２の制御装置２は、メモリアドレス２信
号、ＲＡＳ２信号、ＣＡＳ２信号、ＷＥ２信号、ＯＥ２
信号を出力し、メモリ装置１０へのアクセスを行なう。
メモリアドレス２信号はラッチ回路８とアクセス検知回
路３に、ＲＡＳ２信号、ＣＡＳ２信号、ＷＥ２信号、Ｏ
Ｅ２信号はＲＡＳ，ＣＡＳ検知回路６に入力される。デ
ータの書き込み時には、データバス上にデータを送出
し、読み出し時にはデータバス上のデータを取り込む。
第２の制御装置２は、ウエイト発生回路からのウエイト
信号を受け取る。第２の制御装置２は任意のタイミング
においてメモリ装置１０をアクセスするが、このウエイ
ト信号が入力されると、メモリ装置１０へのアクセスを
待つ。

【００１６】アクセス検知回路３は、第２の制御装置２
のメモリアドレス２信号を監視し、第２の制御装置２が
メモリ装置１０をアクセスするのを検知する。第２の制
御装置２がメモリ装置１０をアクセスしていないとき、
第１の制御装置１に対してアクセス許可信号を送出す
る。また、第１の制御装置１からのＣＳ１信号を受け取
って、第１の制御装置１がメモリ装置１０をアクセスし
ていることを検知する。第１の制御装置１がＣＳ１信号
を送出してメモリ装置１０をアクセスしている間に、第
２の制御装置２がメモリ装置１０をアクセスしようとし
てメモリアドレス２信号を送出すると、アクセス検知回
路３はこれを検知し、ウエイト発生回路４に対してその
旨を通知する。

【００１７】ウエイト発生回路４は、第１の制御装置１
からのＣＳ１信号を受け取って、第１の制御装置１にお
けるメモリ装置１０のアクセスの状態を把握するととも
に、アクセス検知回路３で第１の制御装置１のメモリ装
置１０へのアクセス中に第２の制御装置２がメモリ装置
１０へアクセスしたとき、第２の制御装置２へウエイト
信号を送出するとともに、ラッチ制御回路５に対して、
メモリアドレス２信号のラッチを指示する。さらに、ウ
エイト発生回路４は、第２の制御装置２をウエイトさせ
た後、そのウエイトを解除するタイミングを制御する。

【００１８】ラッチ制御回路５は、ウエイト発生回路４
からの指示に従い、ラッチ回路８に対してラッチ信号を
送出する。ラッチ回路８は、ラッチ制御回路５の指示に
従い、メモリアドレス２信号をラッチする。

【００１９】ＲＡＳ，ＣＡＳ検知回路６は、第２の制御
装置２が上述のＲＡＳビフォアＣＡＳか、ＣＡＳビフォ
アＲＡＳのどちらの制御を行なったかを検知する。そし
て、検知した結果を切換信号として、ＲＡＳ２信号、Ｃ
ＡＳ２信号、ＷＥ２信号、ＯＥ２信号等とともにＲＡ
Ｓ，ＣＡＳ切換調整回路７に送出する。

【００２０】ＲＡＳ，ＣＡＳ切換調整回路７は、主にウ
エイト後のＲＡＳ２信号、ＣＡＳ２信号のタイミングを
調整する。調整後のＲＡＳ２信号、ＣＡＳ２信号、ＷＥ
２信号、ＯＥ２信号を、ＲＡＳ２ａ信号、ＣＡＳ２ａ信
号、ＷＥ２ａ信号、ＯＥ２ａ信号としてセレクタ９に送
出する。

【００２１】セレクタ９は、第１の制御装置１から出力
されるメモリアドレス１信号、ＲＡＳ１信号、ＣＡＳ１
信号、ＷＥ１信号、ＯＥ１信号と、ラッチ回路から出力
されるメモリアドレス２信号およびＲＡＳ，ＣＡＳ切換
調整回路７から出力されるＲＡＳ２ａ信号、ＣＡＳ２ａ
信号、ＷＥ２ａ信号、ＯＥ２ａ信号のどちらかを選択的
に切り換え、メモリアドレス信号、ＲＡＳ信号、ＣＡＳ
信号、ＷＥ信号、ＯＥ信号としてメモリ装置１０に送出
する。

【００２２】次に、本発明のメモリ制御装置の実施の一
形態における動作の一例について説明する。まず、第２
の制御装置２がメモリ装置１０をアクセスしていないと
きには、アクセス検知回路３は第１の制御装置１にアク
セス許可信号を発信する。その許可信号を受けて、第１
の制御装置１はＣＳ１信号をアクセス検知回路３および
ウエイト発生回路４に送出するとともに、メモリ装置１
０をアクセスする。

【００２３】また、第２の制御装置２は、メモリ装置１
０へのアクセスが必要になった時点でメモリ装置１０の
アクセスを行なう。第１の制御装置１がメモリ装置１０
にアクセスしていなければ、そのまま第２の制御装置２
がメモリ装置１０をアクセスする。

【００２４】第２のメモリ装置２がメモリ装置１０にア
クセスしている間は、アクセス検知回路３がこれを検知
し、第１の制御装置１にアクセス許可信号を送出しな
い。そのため、第２のメモリ装置２がメモリ装置１０を
アクセスしている間に第１の制御装置１がメモリ装置１
０をアクセスすることはない。

【００２５】次に、第１の制御装置１がメモリ装置１０
をアクセス中に、第２の制御装置２がメモリ装置１０を
アクセスしてきたときについて説明する。図２は、本発
明のメモリ制御装置の実施の一形態において第１の制御
装置のアクセス中に第２の制御装置がアクセスしたとき
の動作の一例を示すタイミングチャートである。ここで
は、第１の制御装置１と第２の制御装置２とが、図２
（Ａ）に示す同じクロックを用いて動作しているものと
する。また、図２に示した例では、メモリ装置１０のア
クセスは３クロックを要し、１クロック目でＲＡＳアド
レスを、２クロック目でＣＡＳアドレスを３クロック目
でデータの書き込みまたは読み出しを行なうものとす
る。なお、各制御信号は、Ｌレベルでアクティブである
ものとする。

【００２６】第１の制御装置１は、アクセス検知回路３
からのアクセス許可信号によりメモリ装置１０をアクセ
ス可能であることをチェックし、図２（Ｂ）に示すＣＳ
１信号をアクティブにして、アクセス検知回路３および
ウエイト発生回路４にメモリ装置１０の使用を知らせ
る。その後、図２（Ｅ）に示すようにＲＡＳ１アドレス
をメモリアドレス１信号として送出して図２（Ｃ）に示
すＲＡＳ１信号をアクティブにし、その後、ＣＡＳ１ア
ドレスをメモリアドレス１信号として送出して図２
（Ｄ）に示すＣＡＳ１信号をアクティブにする。これに
よりＲＡＳアドレスとＣＡＳアドレスが確定し、読み出
しの場合には図２（Ｆ）に示すようにデータ１がメモリ
装置１０から出力される。書き込みの場合には、図２
（Ｆ）に示すようにデータ１をメモリ装置１０へ送る。
読み出し、書き込みの切換は、ＷＥ１信号、ＯＥ１信号
によって行なわれるが、図２では省略している。

【００２７】この第１の制御装置１によるメモリ装置１
０のアクセスの期間中は、第１の制御装置１からの信号
をセレクタ９が選択するように、図２（Ｍ）に示すよう
にアクセス切り換え信号がセレクタ９に入力される。こ
れにより、図２（Ｓ），（Ｔ），（Ｕ）に示すように、
ＲＡＳ１信号、ＣＡＳ１信号、メモリアドレス１信号が
選択されて、メモリ装置１０に供給される。例えば、ア
クセスが読み出しの場合、図２（Ｖ）に示すように、メ
モリ装置１０からデータ１が出力される。

【００２８】第１の制御装置１がメモリアクセス中に、
第２の制御装置２がメモリ装置１０をアクセスする。こ
こでは第１の制御装置１のアクセスの２クロック目で第
２の制御装置２がアクセスを開始する。第２の制御装置
２は、図２（Ｉ）に示すようにメモリアドレス２信号と
してＲＡＳ２アドレスを送出するとともに、図２（Ｇ）
に示すようにＲＡＳ２信号をアクティブにする。アクセ
ス検知回路３では、ＲＡＳアドレスの送出を検知して、
第２の制御装置２がメモリ装置１０のアクセスを開始し
たことを知る。この場合、第１の制御装置１からＣＳ１
信号が送出されているので、第１の制御装置１のアクセ
ス中に第２の制御装置２のアクセスが行なわれたことが
わかる。するとアクセス検知回路３は、ウエイト発生回
路４およびＲＡＳ，ＣＡＳ検知回路６にアクセスが競合
した旨を通知する。ウエイト発生回路４は、第２の制御
装置２に対して図２（Ｋ）に示すウエイト信号を発生す
るとともに、ラッチ制御回路５に対してラッチを指示す
る。ラッチ制御回路５は、ラッチ回路８に対してラッチ
信号を送出し、メモリアドレス２信号として出力されて
いるＲＡＳ２信号をラッチ回路８でラッチする。これに
より、図２（Ｌ）に示すように、ＲＡＳ２アドレスがラ
ッチ回路８にラッチされる。

【００２９】第２の制御装置２は、ウエイト発生回路４
からウエイト信号を受けると、ＣＡＳ２アドレスをメモ
リアドレス２信号として出力し、ＣＡＳ２信号をアクテ
ィブにした後に、この状態で停止する。そのため、ＲＡ
Ｓ２信号、ＣＡＳ２信号は、図２（Ｇ），（Ｈ）に示す
ようにアクティブの状態で保持され、また、メモリアド
レス２信号は図２（Ｊ）に示すようにＣＡＳ２アドレス
のまま保持される。このとき、先に出力されたＲＡＳ１
アドレスは、ラッチ回路８に保持されている。

【００３０】また、第１の制御装置１のアクセス中に第
２の制御装置２がアクセスしたことは、ＲＡＳ，ＣＡＳ
検知回路６にも伝えられており、ＲＡＳ，ＣＡＳ検知回
路６はこれをＲＡＳ，ＣＡＳ切換調整回路７に送るとと
もに、ＲＡＳ２信号の後にＣＡＳ２信号がアクティブに
なったことを検知してこれもＲＡＳ，ＣＡＳ切換調整回
路７に送る。ＲＡＳ，ＣＡＳ切換調整回路７は、ＲＡＳ
２ａ信号、ＣＡＳ２ａ信号を図２（Ｎ），（Ｏ）に示す
信号でインアクティブに保持する。この図２（Ｎ），
（Ｏ）に示すＲＡＳ２切換信号、ＣＡＳ２切換信号は、
Ｌレベルの期間ではＲＡＳ２信号およびＣＡＳ２信号は
インアクティブにマスクされる。この切換信号がＨレベ
ルの期間は、第２の制御装置２が発信しているＲＡＳ２
信号およびＣＡＳ２信号をスルーにする。これによって
発生した信号がＲＡＳ２ａ信号およびＣＡＳ２ａ信号で
ある。

【００３１】第１の制御装置１によるメモリ装置１０の
アクセスが終了後、セレクタ９は図２（Ｍ）に示すよう
にメモリアクセス権を第１の制御装置１から第２の制御
装置２に切り換える。第２の制御装置２によってメモリ
装置１０をアクセスするためには、ＲＡＳ２信号、ＣＡ
Ｓ１信号などを、所定のタイミングで制御する必要があ
るが、第２の制御装置２では既にＲＡＳ２信号、ＣＡＳ
２信号はアクティブになっている。そのため、ＲＡＳ，
ＣＡＳ切換調整回路７がこれらの制御信号を調整してメ
モリ装置１０に送出する。すなわち、図２（Ｎ）に示す
ように、ＲＡＳ２切換信号を、ＲＡＳ２信号をアクティ
ブにするタイミングでマスクを解除してスルーに切り換
える。これにより、図２（Ｑ）に示すＲＡＳ２ａ信号が
生成され、図２（Ｓ）に示すようにメモリ装置１０にＲ
ＡＳ２信号が供給される。また、図２（Ｏ）に示すよう
に、ＣＡＳ２切換信号を、ＣＡＳ２信号をアクティブに
するタイミングでマスクを解除してスルーに切り換え
る。これにより、図２（Ｒ）に示すＣＡＳ２ａ信号が生
成され、図２（Ｔ）に示すようにメモリ装置１０にＣＡ
Ｓ２信号が供給される。

【００３２】さらに、メモリアドレス信号としてはセレ
クタ９が第２の制御装置２側に切り替わった時点で、図
２（Ｌ）に示すようにラッチ回路８にラッチされている
ＲＡＳ２アドレスが送出されている。ラッチ制御回路４
は、図２（Ｐ）に示すように、ラッチ回路８に対してＣ
ＡＳ２アドレスが送出されるタイミングでラッチ出力か
らスルーへと切り換える。この図２（Ｐ）に示すラッチ
アドレス切換信号は、Ｌレベルでメモリアドレス２信号
をラッチ回路８にラッチさせてラッチしたデータを出力
させ、Ｈレベルでメモリアドレス２信号をスルーにす
る。これによって、図２（Ｕ）に示すように、第２の制
御装置２から出力されているＣＡＳ２アドレスがメモリ
アドレス信号としてメモリ装置１０に送出される。これ
により、例えば読み出しであれば図２（Ｖ）に示すよう
に、データ２が読み出される。

【００３３】第２の制御装置２は、ウエイト発生回路４
からのウエイト信号によって、第２の制御装置２がアク
セスを開始してから第１の制御装置１のアクセスが終了
するまでの時間だけ、停止している。そのため、ウエイ
ト解除後は、第１の制御装置１によるアクセスが終了し
た後にアクセスを開始した場合と同様のタイミングで動
作を再開し、メモリ装置１０のアクセスを終了する。

【００３４】このようにして、第１の制御装置１がメモ
リ装置１０にアクセス中に第２の制御装置２がアクセス
しようとした場合、ＲＡＳ２アドレスをラッチ回路８で
ラッチしておき、ＲＡＳ２信号、ＣＡＳ２信号、メモリ
アドレス２信号のタイミングを調整するだけで、競合し
たアクセスを順に行なうことができる。このとき、メモ
リ装置１０の側からみると第１の制御装置１のアクセス
が終了後、すぐに第２の制御装置２がアクセスする状態
になる。そのため、システム動作上、ほとんどリアルタ
イムに第２の制御装置のアクセスが可能である。このよ
うに第２の制御装置２を停止させる時間は最小限に抑え
られ、高速なアクセスを実現することができる。また、
第２の制御装置２は、単にウエイトするだけであって、
ＲＡＳ２アドレスの送出からやり直す必要はないので、
このような競合時の制御を第２の制御装置２で行なう必
要はない。

【００３５】図２では、第２の制御装置２がメモリ装置
１０に対して書き込みあるいは読み出しを行なう場合に
ついて説明した。今度は、第２の制御装置２がメモリ装
置１０のリフレッシュを行なう場合について説明する。
この場合のメモリ装置１０はＤＲＡＭである。リフレッ
シュを行なうには、上述のように、ＣＡＳ信号をアクテ
ィブにした後、ＲＡＳ信号をアクティブにすればよい
（ＣＡＳビフォアＲＡＳ）。リフレッシュにおいては、
メモリアドレス信号は必要ない。

【００３６】第１の制御装置１、第２の制御装置２が単
独でメモリ装置１０をアクセスする場合には、何も支障
なくアクセスを行なうことができる。また、第２の制御
装置２によるリフレッシュ中に第１の制御装置１でアク
セス要求が発生しても、アクセス許可信号が送出されて
いないのでアクセスは開始せずに待たされる。第１の制
御装置１においてメモリ装置１０をアクセスしている間
に、第２の制御装置２がリフレッシュ動作を開始した場
合、第２の制御装置２をウエイトさせるとともに、第１
の制御装置１のアクセス終了後のＲＡＳ信号、ＣＡＳ信
号の調整が必要となる。

【００３７】図３は、本発明のメモリ制御装置の実施の
一形態において第１の制御装置のアクセス中に第２の制
御装置がリフレッシュを行なうときの動作の一例を示す
タイミングチャートである。第１の制御装置１のタイミ
ングについては、図２に示した例と同じである。２クロ
ック目において、第２の制御装置２がリフレッシュを開
始したものとする。

【００３８】第２の制御装置２は、リフレッシュを行な
うべく、図３（Ｈ）に示すようにＣＡＳ２信号をアクテ
ィブにし、続いて図３（Ｇ）に示すようにＲＡＳ２信号
をアクティブにする。ＲＡＳ，ＣＡＳ検知回路６では、
ＣＡＳ２信号の後にＲＡＳ２信号がアクティブになった
ことを検知し、ＲＡＳ，ＣＡＳ切換調整回路７に伝え
る。また、ＲＡＳ，ＣＡＳ検知回路６はアクセス検知回
路３から第１の制御装置１がメモリ装置１０をアクセス
中であることを知り、これもＲＡＳ，ＣＡＳ切換調整回
路７に伝える。

【００３９】ＲＡＳ，ＣＡＳ切換調整回路７は、ＲＡ
Ｓ，ＣＡＳ検知回路６から第２の制御装置２によるアク
セスがリフレッシュであることを認識し、第１の制御装
置１によるアクセス終了後のＲＡＳ２信号およびＣＡＳ
２信号のタイミング調整を行なう。まず第１の制御装置
１のアクセス中は、図３（Ｋ），（Ｌ）に示すＲＡＳ２
切換信号、ＣＡＳ２切換信号によって、アクティブにな
っているＲＡＳ２信号、ＣＡＳ２信号はマスクされ、Ｒ
ＡＳ２ａ信号、ＣＡＳ２ａ信号はインアクティブの状態
に保持される。

【００４０】図３（Ｌ）に示すＣＡＳ２切換信号によっ
て、第１の制御装置１のアクセス終了後ＣＡＳ２信号を
送出するまでの間、ＣＡＳ２信号はさらにマスクされ、
ＣＡＳ２信号の送出のタイミングでスルーに切り換え
る。これにより、図３（Ｎ）に示すようにＣＡＳ２ａ信
号が出力され、図３（Ｐ）に示すようにＣＡＳ信号がメ
モリ装置１０に与えられる。また、ＲＡＳ２信号は図３
（Ｋ）に示すＲＡＳ２切換信号によって所定のタイミン
グまでマスクされ、ＣＡＳ２信号送出後、スルーに切り
換えられる。これにより、図３（Ｍ）に示すようにＲＡ
Ｓ２ａ信号が出力され、図３（Ｏ）に示すようにＲＡＳ
信号がメモリ装置１０に与えられる。このようにして、
メモリ装置１０はＣＡＳ信号の後にＲＡＳ信号を受け取
り、リフレッシュの動作を行なう。

【００４１】この場合にも、上述の例と同様に、第１の
制御装置１のアクセスが終了後、すぐに第２の制御装置
２によるアクセスを行なうことができ、高速な動作が可
能である。さらに、第２の制御装置２がメモリ装置１０
に対して書き込みあるいは読み出しと、リフレッシュの
動作制御を行なう場合であっても、適切なタイミング制
御を行なうので、何等支障なくメモリ装置１０に対する
アクセスを行なうことができる。

【００４２】なお、上述の例ではメモリ装置１０がＤＲ
ＡＭの場合を示したが、本発明はこれに限らず、種々の
記憶装置において適用することができる。例えば、メモ
リ装置１０としてＳＲＡＭを用いた場合には、上述のデ
ータの書き込みおよび読み出しについて、本発明を適用
することができる。

【００４３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、比較的小規模の容量のラッチのみで、メモリ
アクセス競合時でもメモリのリード、ライトおよびリフ
レッシュともに、迅速なメモリアクセスを行なうことが
できるという効果がある。

【図面の簡単な説明】

【図１】 本発明のメモリ制御装置の実施の一形態を示
すブロック図である。

【図２】 本発明のメモリ制御装置の実施の一形態にお
いて第１の制御装置のアクセス中に第２の制御装置がア
クセスしたときの動作の一例を示すタイミングチャート
である。

【図３】 本発明のメモリ制御装置の実施の一形態にお
いて第１の制御装置のアクセス中に第２の制御装置がリ
フレッシュを行なうときの動作の一例を示すタイミング
チャートである。

【図４】 従来のメモリ制御装置の一例を示すブロック
図である。

【符号の説明】

１…第１の制御装置、２…第２の制御装置、３…アクセ
ス検知回路、４…ウエイト発生回路、５…ラッチ制御回
路、６…ＲＡＳ，ＣＡＳ検知回路、７…ＲＡＳ，ＣＡＳ
切換調整回路、８…ラッチ回路、９…セレクタ、１０…
メモリ装置。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の制御装置と、第２の制御装置と、
   前記第１の制御装置と前記第２の制御装置により共有さ
   れる共有メモリ装置と、前記第１および第２の制御装置
   からの前記共有メモリ装置へのアクセス信号に応じて前
   記共有メモリ装置のアクセス使用権を制御する調停手段
   を備えたメモリ制御装置において、前記調停手段は、前
   記第１の制御装置が前記共有メモリ装置をアクセス中に
   前記第２の制御装置からメモリアクセス信号が入力され
   ると前記第２の制御装置から送られるアドレスをラッチ
   するラッチ手段と、前記第１の制御装置が前記共有メモ
   リ装置をアクセス中に前記第２の制御装置からアクセス
   信号が入力されると前記第１の制御装置がアクセス中は
   前記第２の制御装置に対してウエイトをかけるとともに
   前記第１の制御装置のアクセス終了後に前記ラッチ手段
   から前記共有メモリ装置にアドレスを出力し前記第２の
   制御装置のウエイトを解除する制御手段を有することを
   特徴とするメモリ制御装置。
2. 【請求項２】 前記共有メモリ装置はＤＲＡＭで構成さ
   れており、前記第２の制御装置は、前記第１の制御装置
   に対して優先度の高い前記共有メモリ装置のアクセス使
   用権を有し、前記調停装置は、前記第２の制御装置が前
   記共有メモリ装置をアクセスしていないときに前記第１
   の制御装置のアクセス使用を許可するとともに、前記第
   １の制御装置が前記共有メモリ装置をアクセスしている
   ときに前記第２の制御装置がアクセスすると前記第１の
   制御装置のアクセスを終了させるとともに、前記第２の
   制御装置による前記共有メモリ装置のリードもしくはラ
   イトまたはリフレッシュを行なうことを特徴とする請求
   項１に記載のメモリ制御装置。
3. 【請求項３】 前記共有メモリ装置は、アドレスとして
   ＲＡＳアドレスおよびＣＡＳアドレスを用いてアクセス
   されるものであり、前記ラッチ手段は前記ＲＡＳアドレ
   スをラッチすることを特徴とする請求項１または２に記
   載のメモリ制御装置。
4. 【請求項４】 前記調停装置は、前記第１の制御装置が
   前記共有メモリ装置をアクセス中に前記第２の制御装置
   からメモリアクセス信号が入力すると前記第２の制御装
   置から送られるＲＡＳ信号およびＣＡＳ信号の状態を検
   知する検知手段と、前記第１の制御装置のアクセス終了
   後にリフレッシュ時またはリードもしくはライト時に適
   応したＲＡＳ信号およびＣＡＳ信号の切り換えを調整す
   る信号切り換え調整手段を有することを特徴とする請求
   項３に記載のメモリ制御装置。