JP2011081553A - 情報処理装置及びその制御方法 - Google Patents

Abstract

【課題】バスを占有する期間を削減する。
【解決手段】アドレス線とデータ線が共通であるバスと、アドレス信号のラッチタイミングを制御するラッチ制御信号の活性化時に、読み出し動作もしくは書き込み動作を行う従属制御回路と、前記ラッチ制御信号と、読み出し動作時でアドレス信号のラッチタイミングの所定の期間後に活性化時され読み出し動作を判定させる出力イネーブル信号と、従属制御回路の前記書き込み動作時で活性化時に書き込み動作を判定させる書き込みイネーブル信号と、を出力する主制御回路とを有し、主制御回路は、従属制御回路が書き込み動作を行う場合、前記書き込みイネーブル信号を少なくともアドレス信号をラッチする前に活性化させ、従属制御回路は、アドレス信号をラッチするときに、前記書き込みイネーブル信号が非活性化状態である場合、読み出し動作の判定を行う。
【選択図】図１

Description

本発明は、情報処理装置及びその制御方法に関する。

図８にＳＲＡＭインターフェイスバスを用いて接続される情報処理装置１のブロック構成を示す。図８に示すように、情報処理装置１は、マスターＬＳＩ１０と、スレーブＬＳＩ２０と、ＲＯＭ３０と、ＳＲＡＭインターフェイスバス４０とを有する。

ＳＲＡＭインターフェイスバス４０は、マスターＬＳＩ１０、スレーブＬＳＩ２０、ＲＯＭ３０が接続される。ＳＲＡＭインターフェイスバス４０は、アドレス信号とデータ信号が同じバス線で共通して伝達されるＡＤ−ｍｕｘタイプのＳＲＡＭインターフェイスバスである。ＳＲＡＭインターフェイスバス４０には、ＡＤ−ｍｕｘタイプのＳＲＡＭインターフェイスプロトコルに従った各制御信号、アドレス信号、データ信号が伝達される。つまり、ＳＲＡＭインターフェイスバス４０では、アドレス信号と、データ信号が同時に伝達されることが禁止されている。

マスターＬＳＩ１０は、スレーブＬＳＩ２０及びＲＯＭ３０を制御する。マスターＬＳＩ１０は、ＳＲＡＭインターフェイスバス４０を経てスレーブＬＳＩ２０もしくはＲＯＭ３０にアクセスし、スレーブＬＳＩ２０もしくはＲＯＭ３０が有するデータを読み出したり、スレーブＬＳＩ２０もしくはＲＯＭ３０に対してデータを書き込むことができる。

例えば、スレーブＬＳＩ２０の有するデータを読み出す場合（以下、読み出し命令と称す）、マスターＬＳＩ１０は、ＳＲＡＭインターフェイスバス４０を経由してスレーブＬＳＩ２０へ、アドレス信号ＡＤＤＲ及び活性化したアドレスバリッド信号ＡＤＶＢを出力する。その後、出力イネーブル信号ＯＥＢを活性化させてスレーブＬＳＩ２０のラッチしたアドレス信号ＡＤＤＲに対応するデータを、ＳＲＡＭインターフェイスバス４０を経由して読み出す。

更に、スレーブＬＳＩ２０に対してデータを書き込む場合（以下、書き込み命令と称す）、マスターＬＳＩ１０は、スレーブＬＳＩ２０に対してアドレス信号ＡＤＤＲ、及び、活性化したアドレスバリッド信号ＡＤＶＢを出力する。その後、書き込みイネーブル信号ＷＥＢを活性化させ、スレーブＬＳＩ２０のラッチしたアドレス信号ＡＤＤＲに対応するＳＲＡＭインターフェイスバス４０に書き込みデータを出力する。

なお、ＲＯＭ３０の有するデータを読み出す場合も、スレーブＬＳＩ２０の有するデータを読み出す場合と基本的に同様の動作を行う。

また、マスターＬＳＩ１０は、外部にＲＡＭ１１が接続されている。マスターＬＳＩ１０とＲＡＭ１１とは、例えばＤＤＲバスで接続されている。このＲＡＭ１１には、マスターＬＳＩ１０が管理するメモリアドレス空間がマッピングされている。更に、マスターＬＳＩ１０には、周辺ＬＳ１１２が接続されている。この周辺ＬＳＩ１１２とマスターＬＳＩ１１０とは、例えばシリアルバスで接続されている。

ＲＯＭ３０は、マスターＬＳＩ１０で処理を行うためのプログラムやデータ等が保存されている。ＲＯＭ３０は、ＳＲＡＭインターフェイスバス４０を介してマスターＬＳＩ１０からアクセスされ、保持しているデータ等を読み出し、マスターＬＳＩ１０へ出力する。例えば、マスターＬＳＩ１０からアドレス信号ＡＤＤＲ及び活性化したアドレスバリッド信号ＡＤＶＢを受けアドレス信号ＡＤＤＲの値をラッチする。その後、活性化した出力イネーブル信号ＯＥＢを受け、ラッチしたアドレス信号ＡＤＤＲの値に応じたデータを読み出し、ＳＲＡＭインターフェイスバス４０に出力する。ＲＯＭ３０は、ＮＯＲ型フラッシュメモリや、擬似ＳＲＡＭ等により構成される。

スレーブＬＳＩ２０はマスターＬＳＩ１０からの指示に基づいて、所定の処理を行うプロセッサで、例えば通信プロトコル制御、画像処理等、情報処理装置１の機能の一部を実現している。スレーブＬＳＩ２０は、マスターＬＳＩ１０のコントロール下に置かれている。そして、マスターＬＳＩ１０からのアクセスにより、後述するスレーブＬＳＩ２０配下のメモリデータを読み出し、その読み出しデータを返信したり、マスターＬＳＩ１０からの書き込みデータをスレーブＬＳＩ２０配下のメモリデータとして書き込んだりする。

また、スレーブＬＳＩ２０は、バス変換回路２１と、ダイレクトメモリアクセス回路（ＤＭＡ）２２と、プロセッサ回路２３と、メモリコントローラ回路（ＭＥＭＣ）２４と、周辺回路２５と、内部バス２６とを有する。また、スレーブＬＳＩ２０は、外部にＲＡＭ２７が接続されている。ＲＡＭ２７とは、メモリコントローラ回路２４が、例えばＤＤＲバスで接続されている。スレーブＬＳＩ２０は内部メモリ空間を有しており、この内部メモリ空間には、ＲＡＭ２７で展開されているメモリアドレス空間や周辺回路２５やレジスタ等のスレーブＬＳＩ２０内部の各回路に割り当てられたメモリアドレス空間を含んでいる。以降では上記内部メモリ空間から読み出されるデータもしくは内部メモリ空間に書き込まれるデータをスレーブＬＳＩ２０配下のメモリデータと称するものとする。

バス変換回路２１は、ＳＲＡＭインターフェイスバス４０からの各種信号をスレーブＬＳＩ２０の内部バス２６に対応した信号に変換、また逆に、内部バス２６からの各種信号をＳＲＡＭインターフェイスバス４０に対応した信号に変換するプロトコル変換処理を行う。また、バス変換回路２１は、ＳＲＡＭインターフェイスバス４０から伝達されるアドレス信号の値や書き込みデータ信号の値を一時的に保持するバッファや、保持したアドレス信号の値を元に後続アドレスのデータを事前に読み出して保持するプリフェッチバッファ等を有してもよい。

ダイレクトメモリアクセス回路（ＤＭＡ）２２は、例えば、読み出しデータがバーストアクセスを要求されている場合、要求される連続データをＲＡＭ２７から読み出す。プロセッサ回路２３は、スレーブＬＳＩ２０の各回路を制御し、要求される各種処理動作を行う。メモリコントローラ回路２４は、接続されるＲＡＭ２７に対するデータの読み出し、書き込み、リフレッシュ動作等を行う。周辺回路２５は、例えばタイマー等がある。

図９、図１０に上記情報処理装置１のスレーブＬＳＩ２０の内部動作を説明するタイミングチャートを示す。まず、図９は、マスターＬＳＩ１０からのアクセスにより、スレーブＬＳＩ２０配下のメモリデータが読み出される動作を説明するタイミングチャートである。なお、外部クロック信号ＣＬＫ、チップセレクト信号ＣＳＢ、アドレスバリッド信号ＡＤＶＢ、出力イネーブル信号ＯＥＢ、書き込みイネーブル信号ＷＥＢは、マスターＬＳＩ１０から出力され、ＳＲＡＭインターフェイスバス４０を経てスレーブＬＳＩ２０が受け取る。また、これらの信号は、負論理信号であるとする。

同期アクセス用の外部クロック信号ＣＬＫは、バス変換回路２１の動作クロックである。チップセレクト信号ＣＳＢは、バス変換回路２１のスタンバイ状態、通常動作状態を制御する。アドレスバリッド信号ＡＤＶＢは、スレーブＬＳＩ２０がＳＲＡＭインターフェイスバス４０に伝達されるアドレス信号をラッチするタイミングを制御する。出力イネーブル信号ＯＥＢは、スレーブＬＳＩ２０に対するデータの読み出し動作を制御する信号である。書き込みイネーブル信号ＷＥＢは、スレーブＬＳＩ２０に対するデータの書き込み動作を制御する信号である。

また、ウェイト信号ＷＡＩＴＢは、バス変換回路２１から出力され、ＳＲＡＭインターフェイスバス４０を経てマスターＬＳＩ１０が受け取る。なお、ウェイト信号ＷＡＩＴＢも負論理信号であるとする。ウェイト信号ＷＡＩＴＢは、マスターＬＳＩ１０に対して、スレーブＬＳＩ２０がビジー状態であることを示す信号である。

図９に示すように、時刻ｔ１において、例えば同時に、マスターＬＳＩ１０からのチップセレクト信号ＣＳＢ及びアドレスバリッド信号ＡＤＶＢがロウレベルに立ち下がる。また、ＳＲＡＭインターフェイスバス４０には、マスターＬＳＩ１０から出力されたアドレス信号ＡＤＤＲが伝達されている。

時刻ｔ１に上記チップセレクト信号ＣＳＢがロウレベルとなることから、バス変換回路２１がスタンバイ状態から通常動作状態となる。そして、時刻ｔ２において、外部クロック信号ＣＬＫが立ち上がる。このとき、アドレスバリッド信号ＡＤＶＢがロウレベルのため、この外部クロック信号ＣＬＫが立ち上がりエッジに同期して、バス変換回路２１がアドレス信号ＡＤＤＲをラッチする。なお、このラッチしたアドレス信号の値はバス変換回路２１のバッファに保持される。

時刻ｔ３で、アドレスバリッド信号ＡＤＶＢが立ち上がる。また同時にスレーブＬＳＩ２０は、ロウレベルのウェイト信号ＷＡＩＴＢをマスターＬＳＩ１０に出力する。

時刻ｔ４で、出力イネーブル信号ＯＥＢが立ち下がる。バス変換回路２１は、ロウレベルの出力イネーブル信号ＯＥＢを受け取ると、マスターＬＳＩ１０からのアクセスが読み出し命令であると判定し、スレーブＬＳＩ２０は上記ラッチしたアドレス信号の値に応じたスレーブＬＳＩ２０配下のメモリデータの読み出し動作を開始する。なお、このスレーブＬＳＩ２０が読み出すスレーブＬＳＩ２０配下のメモリデータには、周辺回路２５が生成または保持するレジスタデータや、スレーブＬＳＩ２０の制御下にある外部のＲＡＭ２７に保持されるデータ等を含めるものとする。

そして、スレーブＬＳＩ２０は、時刻ｔ５以降に上述したスレーブＬＳＩ２０配下のメモリデータの読み出し動作を行う。この読み出し動作には、内部アクセス時間として例えば外部クロック信号ＣＬＫが４クロック分のＴａｃｓを必要とするものとする。この内部アクセス時間Ｔａｃｓには、例えば、ＳＲＡＭインターフェイスバス４０からの各種信号をスレーブＬＳＩ２０の内部バス２６に対応した信号に変換する処理時間、バス変換回路２１が内部バス２６を使って周辺回路２５や外部のＲＡＭ２７にアクセスする時間、バス変換回路２１の発行するアクセスがプロセッサ２３やＤＭＡ２２の発行するアクセスと内部バス２６で競合して待ち合う時間等のスレーブＬＳＩ２０内部の様々な動作処理時間が含まれる。

時刻ｔ５から内部アクセス時間Ｔａｃｓ後の時刻ｔ６に上記スレーブＬＳＩ２０配下のメモリデータの読み出し動作が完了し、ウェイト信号ＷＡＩＴＢが立ち上がる。そして、時刻ｔ７の外部クロック信号ＣＬＫが立ち上がりエッジに応じて、バス変換回路２１から読み出しデータＤＡＴＡ１が、ＳＲＡＭインターフェイスバス４０に出力される。なお、読み出しデータがバーストアクセスである場合、時刻ｔ８に連続して読み出しデータＤＡＴＡ２がＳＲＡＭインターフェイスバス４０に出力される。図９ではＤＡＴＡ１、ＤＡＴＡ２のみだが、更に連続した読み出しデータの出力が可能である。

最後に、時刻ｔ９で、例えば同時に、出力イネーブル信号ＯＥＢ及びチップセレクト信号ＣＳＢがハイレベルとなる。チップセレクト信号ＣＳＢがハイレベルとなりバス変換回路２１がスタンバイ状態となり、マスターＬＳＩ１０からのアクセスによるスレーブＬＳＩ２０配下のメモリデータが読み出される一連の動作が終了する。なお、図２では、書き込みイネーブル信号ＷＥＢは、常にハイレベルとなっている。

図１０は、マスターＬＳＩ１０からのアクセスにより、書き込みデータＤＡＴＡ１、ＤＡＴＡ２がスレーブＬＳＩ２０配下のメモリデータに書き込まれる動作を説明するタイミングチャートである。なお、時刻ｔ３までの動作は、図９と同様であるため説明は省略する。但し、時刻ｔ３でアドレス信号ＡＤＤＲをラッチすると、バス変換回路２１はこのラッチ動作から所定の期間、ウェイト信号ＷＡＩＴＢをロウレベルとする。

時刻ｔ４で、書き込みイネーブル信号ＷＥＢが立ち下がる。バス変換回路２１は、ロウレベルの書き込みイネーブル信号ＷＥＢを受け取ると、マスターＬＳＩ１０からのアクセスが書き込み命令であると判定し、スレーブＬＳＩ２０は上記ラッチしたアドレス信号の値に応じてスレーブＬＳＩ２０配下のメモリデータに書き込みデータを書き込むための書き込み動作を行う。但し、この時点では、書き込みデータがマスターＬＳＩ１０から出力されていないため書き込み動作を行わず、書き込みデータ待ち状態となる。つまり、時刻ｔ４では、バス変換回路２１は書き込み動作を行う判定動作までしかすることができない。

マスターＬＳＩ１０から書き込みデータＤＡＴＡ１が出力されると、外部クロック信号ＣＬＫの立ち上がりエッジに応じて時刻ｔ５に書き込みデータＤＡＴＡ１をラッチして、内部アドレス空間に書き込みデータを書き込む。なお、書き込みデータがバーストアクセスである場合、時刻ｔ６に連続して書き込みデータＤＡＴＡ２をラッチして、内部アドレス空間に書き込みデータを書き込む。

時刻ｔ７で、例えば同時に、書き込みイネーブル信号ＷＥＢ及びチップセレクト信号ＣＳＢがハイレベルとなる。チップセレクト信号ＣＳＢがハイレベルとなりバス変換回路２１がスタンバイ状態となる。その後の時刻８以降で、スレーブＬＳＩ２０内部のアクセスが開始され、ラッチしたアドレス信号の値に対して、書き込みデータＤＡＴＡ１、ＤＡＴＡ２をスレーブＬＳＩ２０配下のメモリデータに書き込む。なお、図１０での書き込み動作では、出力イネーブル信号ＯＥＢは、常にハイレベルとなっている。

なお、上述した図９、図１０と同様のタイミングチャートが非特許文献１、２に記載されている。

ｈｔｔｐ：ｗｗｗ．ｎｕｍｏｎｙｘ．ｃｏｍ／Ｄｏｃｕｍｅｎｔｓ／Ｄａｔａｓｈｅｅｔｓ／３０９８２３＿Ｍ１８＿Ｄｉｓｃｒｅｔｅ＿ＤＳ．ｐｄｆ ｈｔｔｐ：ｅｄｅｖｉｃｅ．ｆｕｊｉｔｓｕｕ．ｃｏｍ／ｊｐ／ｄａｔａｓｈｅｅｔ／ｊ−ｄｓ／ｊ５１１４４８．ｐｄｆ

ここで、図８に示すように、マスターＬＳＩ１０には、ＳＲＡＭインターフェイスバス４０を介して、スレーブＬＳＩ２０とＲＯＭ３０とが並列に接続されている。このため、図９の読み出し動作で説明したように、マスターＬＳＩ１０がスレーブＬＳＩ２０にアクセスし、読み出しデータがＳＲＡＭインターフェイスバス４０に出力されるまでの内部アクセス時間Ｔａｃｓを含めたレイテンシが発生する。このレイテンシの期間、ＳＲＡＭインターフェイスバス４０がマスターＬＳＩ１０とスレーブＬＳＩ２０とのアクセスのみに占有されてしまう。このため、レイテンシの期間においてマスターＬＳＩ１０がＲＯＭ３０にアクセスして保持データを読み出すことができず、マスターＬＳＩ１０の動作パフォーマンスが低下してしまう問題が発生する。このため、可能な限り、マスターＬＳＩ１０がスレーブＬＳＩ２０にアクセスし、読み出しデータがＳＲＡＭインターフェイスバス４０に出力されるまでのレイテンシを削減する機構が求められている。

本発明の一態様は、外部記憶回路が接続され、アドレス線とデータ線が共通であるインターフェイスバスと、前記インターフェイスバスに接続され、そのインターフェイスバスに伝達されているアドレス信号のラッチタイミングを制御するラッチ制御信号の活性化時に、そのアドレス信号の値に応じた内部メモリ空間に対し、データの読み出し動作もしくはデータの書き込み動作を行うスレーブコントローラと、前記インターフェイスバスに接続され、前記アドレス信号と、前記ラッチ制御信号と、前記スレーブコントローラの前記データの読み出し動作時であって、アドレス信号のラッチタイミングの所定の期間後に活性化時され、その活性化時に前記内部メモリ空間に対するデータの読み出し動作を判定させる出力イネーブル信号と、前記スレーブコントローラの前記データの書き込み動作時であって、活性化時に前記スレーブコントローラが前記内部メモリ空間に対するデータの書き込み動作を判定させる書き込みイネーブル信号と、を前記スレーブコントローラに出力するマスターコントローラと、を有し、前記マスターコントローラは、前記スレーブコントローラが前記内部メモリ空間に対し、データの書き込み動作を行う場合、前記書き込みイネーブル信号を少なくとも前記スレーブコントローラがアドレス信号をラッチする前に活性化させ、前記スレーブコントローラは、アドレス信号をラッチするときに、前記書き込みイネーブル信号が非活性化状態である場合、前記出力イネーブル信号にかかわらず、データの読み出し動作の判定を行う情報処理装置である。

本発明の別の態様は、外部記憶回路が接続され、アドレス線とデータ線が共通であるインターフェイスバスと、前記インターフェイスバスに接続され、そのインターフェイスバスに伝達されているアドレス信号のラッチタイミングを制御するラッチ制御信号の活性化時に、そのアドレス信号の値に応じた内部メモリ空間に対し、データの読み出し動作もしくはデータの書き込み動作を行うスレーブコントローラと、前記インターフェイスバスに接続され、前記アドレス信号と、前記ラッチ制御信号と、前記スレーブコントローラの前記データの読み出し動作時であって、アドレス信号のラッチタイミングの所定の期間後に活性化時され、その活性化時に前記内部メモリ空間に対するデータの読み出し動作を判定させる出力イネーブル信号と、前記スレーブコントローラの前記データの書き込み動作時であって、活性化時に前記スレーブコントローラが前記内部メモリ空間に対するデータの書き込み動作を判定させる書き込みイネーブル信号と、を前記スレーブコントローラに出力するマスターコントローラと、を有する半導体集積回路の制御方法であって、前記マスターコントローラが前記スレーブコントローラの前記内部メモリ空間に対するデータの書き込み動作を行わせる場合、前記書き込みイネーブル信号を少なくとも前記スレーブコントローラがアドレス信号をラッチする前に活性化させ、前記スレーブコントローラがアドレス信号をラッチするときに、前記書き込みイネーブル信号が非活性化状態である場合、前記出力イネーブル信号にかかわらず、データの読み出し動作の判定を行わせる情報処理装置の制御方法である。

本発明の更に別の態様は、マスターコントローラからの指示に基づいて、所定の処理を行うスレーブコントローラと、アドレス線とデータ線が共通であるアドレス・データバスを含み、アドレス信号のラッチタイミングを制御するラッチ制御信号と、前記マスターコントローラがデータ書き込みを要求するための書き込みイネーブル信号及び読み出しを要求するための出力イネーブル信号と、を少なくとも伝送するインターフェイスバスと、を有し、前記スレーブコントローラは、前記インターフェイスバスに接続され、前記ラッチ制御信号と前記書き込みイネーブル信号に基づいて、前記マスターコントローラからの読み出しの要求を検出し、前記出力イネーブル信号が活性化される前に前記読み出しの要求に係る処理を開始することを特徴とする情報処理装置である。

本発明にかかる情報処理装置は、スレーブコントローラが、アドレス信号のラッチタイミングの所定の期間後に活性化時され、その活性化時に前記内部メモリ空間に対するデータの読み出し動作を判定させる出力イネーブル信号にかかわらず、アドレス信号をラッチするときに、データの読み出し動作の判定を行うことができる。このため、出力イネーブル信号が活性化される前にデータの読み出し動作の判定を行うことができ、データの読み出し動作を早期に開始することが可能である。この結果、マスターコントローラとスレーブコントローラとのアクセスでインターフェイスバスを占有する期間を削減することが可能となる。このように、マスターコントローラとスレーブコントローラとでインターフェイスバスを占有していた時間が短くなり、その分マスターコントローラと記憶回路とのアクセス可能時間を確保することができ、情報処理装置の処理能力が上昇する。

本発明にかかる情報処理装置は、処理能力の向上が可能である。

実施の形態にかかる情報処理装置のブロック構成の一例である。 実施の形態にかかるスレーブＬＳＩのデータ読み出し動作を説明するタイミングチャートである（外部クロック同期タイプ）。 実施の形態にかかるスレーブＬＳＩのデータ書き込み動作を説明するタイミングチャートである（外部クロック同期タイプ）。 従来の情報処理装置のデータ読み出し動作を説明するタイミングチャートである（外部クロック非同期タイプ）。 従来の情報処理装置のデータ書き込み動作を説明するタイミングチャートである（外部クロック非同期タイプ）。 実施の形態にかかるスレーブＬＳＩのデータ読み出し動作を説明するタイミングチャートである（外部クロック非同期タイプ）。 実施の形態にかかるスレーブＬＳＩのデータ書き込み動作を説明するタイミングチャートである（外部クロック非同期タイプ）。 従来の情報処理装置のブロック構成の一例である。 従来のスレーブＬＳＩのデータ読み出し動作を説明するタイミングチャートである（外部クロック同期タイプ）。 従来のスレーブＬＳＩのデータ書き込み動作を説明するタイミングチャートである（外部クロック同期タイプ）。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる情報処理装置１００のブロック構成の一例を示す。情報処理装置１００は、マスターＬＳＩ１１０と、スレーブＬＳＩ１２０と、ＲＯＭ１３０と、ＳＲＡＭインターフェイスバス１４０とを有する。このように情報処理装置１００は、複数のＬＳＩ（ＲＯＭ１３０も１つのＬＳＩとみなす）が集積されており、それら複数のＬＳＩがＳＲＡＭインターフェイスバス１４０で接続されているシステムを構成している。

ＳＲＡＭインターフェイスバス１４０は、マスターＬＳＩ１１０、スレーブＬＳＩ１２０、ＲＯＭ１３０が接続される。ＳＲＡＭインターフェイスバス１４０は、アドレス信号とデータ信号が同じバス線を共通して伝達されるＡＤ−ｍｕｘタイプのＳＲＡＭインターフェイスバスである。ＳＲＡＭインターフェイスバス１４０には、ＡＤ−ｍｕｘタイプのＳＲＡＭインターフェイスプロトコルに従った各制御信号、アドレス信号、データ信号が伝達される。つまり、ＳＲＡＭインターフェイスバス１４０では、アドレス信号と、データ信号が同時に伝達されることが禁止されている。

マスターＬＳＩ１１０は、スレーブＬＳＩ１２０及びＲＯＭ１３０を制御する。マスターＬＳＩ１１０は、ＳＲＡＭインターフェイスバス１４０を経てスレーブＬＳＩ１２０もしくはＲＯＭ１３０にアクセスし、スレーブＬＳＩ１２０もしくはＲＯＭ１３０が有するデータを読み出したり、スレーブＬＳＩ１２０もしくはＲＯＭ１３０に対してデータを書き込んだりすることができる。

例えば、スレーブＬＳＩ１２０配下のメモリデータを読み出す場合（以下、必要に応じて読み出し命令と称す）、マスターＬＳＩ１１０は、スレーブＬＳＩ１２０に対してアドレス信号ＡＤＤＲ及び活性化したアドレスバリッド信号ＡＤＶＢをＳＲＡＭインターフェイスバス１４０へ出力する。その後、出力イネーブル信号ＯＥＢを活性化させてスレーブＬＳＩ１２０のラッチしたアドレス信号ＡＤＤＲに対応するデータを、ＳＲＡＭインターフェイスバス１４０に出力させ、そのＳＲＡＭインターフェイスバス１４０に伝達されるデータ信号を入力する。

なお、ＲＯＭ１３０の有するデータを読み出す場合も、スレーブＬＳＩ１２０の有するデータを読み出す場合と基本的に同様の動作を行う。

更に、スレーブＬＳＩ１２０配下のメモリデータに書き込みを行う場合（以下、書き込み命令と称す）、マスターＬＳＩ１１０は、スレーブＬＳＩ１２０に対してアドレス信号ＡＤＤＲ、及び、活性化したアドレスバリッド信号ＡＤＶＢ、及び、活性化した書き込みイネーブル信号ＷＥＢをＳＲＡＭインターフェイスバス１４０へ出力する。なお、後述するが、書き込みイネーブル信号ＷＥＢを活性化するタイミングは、少なくともスレーブＬＳＩ１２０がアドレス信号ＡＤＤＲをラッチする前に行うものとする。その後、スレーブＬＳＩ１２０のラッチしたアドレス信号ＡＤＤＲに対応する書き込みデータ信号をＳＲＡＭインターフェイスバス１４０へ出力する。この間、出力イネーブル信号ＯＥＢは常に非活性化状態となっている。よって、出力イネーブル信号ＯＥＢの活性化、非活性化は、ＳＲＡＭインターフェイスバス１４０に伝達されているデータ信号もしくはアドレス信号のマスターＬＳＩ１１０に対する入出力方向を切り替える役割を持っているとみなすことができる。

また、マスターＬＳＩ１１０は、外部にＲＡＭ１１１が接続されている。マスターＬＳＩ１１０とＲＡＭ１１１とは、例えばＤＤＲバスで接続されている。このＲＡＭ１１１には、マスターＬＳＩ１１０が管理するメモリアドレス空間がマッピングされている。更に、マスターＬＳＩ１１０には、周辺ＬＳＩ１１２が接続されている。この周辺ＬＳＩ１１２とマスターＬＳＩ１１０とは、例えばシリアルバスで接続されている。この周辺ＬＳＩ１１２としては、例えば、電源ＬＳＩ等がある。また、図面上では省略しているが、マスターＬＳＩ１１０は、プロセッサや内部バス、ＳＲＡＭインターフェイス１４０と内部バスを接続するバス変換回路、内部バスとＲＡＭ１１１とを接続するメモリコントローラ等を有しており、それらが集積化されている。

ＲＯＭ１３０は、マスターＬＳＩ１１０で処理を行うためのプログラムやデータ等が保存されている。ＲＯＭ１３０は、ＳＲＡＭインターフェイスバス１４０を介してマスターＬＳＩ１１０からアクセスされ、保持しているデータ等を読み出し、マスターＬＳＩ１１０へ出力する。例えば、マスターＬＳＩ１１０からアドレス信号ＡＤＤＲ及び活性化したアドレスバリッド信号ＡＤＶＢを受けアドレス信号ＡＤＤＲの値をラッチする。その後、活性化した出力イネーブル信号ＯＥＢを受け、ラッチしたアドレス信号ＡＤＤＲの値に応じたデータを読み出し、ＳＲＡＭインターフェイスバス１４０に出力する。また、このＳＲＡＭインターフェイスバス１４０に接続される回路として、ＲＯＭ１３０以外には、ＮＯＲ型フラッシュメモリや、擬似ＳＲＡＭ、ＯｎｅＮＡＮＤ等がある。

スレーブＬＳＩ１２０は、バス変換回路１２１と、ダイレクトメモリアクセス回路（ＤＭＡ）１２２と、プロセッサ回路１２３と、メモリコントローラ回路（ＭＥＭＣ）１２４と、周辺回路１２５と、内部バス１２６とを有する。また、スレーブＬＳＩ１２０は、外部にＲＡＭ１２７が接続されている。

スレーブＬＳＩ１２０はマスターＬＳＩ１１０からの指示に基づいて、所定の処理を行うプロセッサで、例えば通信プロトコル制御、画像処理等、情報処理装置１００の機能の一部を実現している。スレーブＬＳＩ１２０は、マスターＬＳＩ１１０のコントロール下に置かれている。そして、マスターＬＳＩ１１０からのアクセスにより、スレーブＬＳＩ１２０配下のメモリデータを読み出し、その読み出しデータを返信したり、マスターＬＳＩ１１０からの書き込みデータをスレーブＬＳＩ１２０配下のメモリデータに書き込んだりする。スレーブＬＳＩ１２０は内部メモリ空間を有しており、この内部メモリ空間には、ＲＡＭ１２７で展開されているメモリアドレス空間や、周辺回路１２５やレジスタ等のスレーブＬＳＩ１２０内部の各回路に割り当てられたメモリアドレス空間を含んでいる。以降では上記内部メモリ空間から読み出されるデータもしくは内部メモリ空間に書き込まれるデータをスレーブＬＳＩ１２０配下のメモリデータと称するものとする。また、スレーブＬＳＩ１２０配下のメモリデータには、周辺回路１２５が生成または保持するレジスタデータや、スレーブＬＳＩ１２０の制御下にある外部のＲＡＭ１２７に保持されるデータ等を含めるものとする。

スレーブＬＳＩ１２０は、バス変換回路１２１によりマスターＬＳＩ１１０からアドレス信号ＡＤＤＲ及び活性化したアドレスバリッド信号ＡＤＶＢを受けアドレス信号ＡＤＤＲの値をラッチする。そして、バス変換回路１２１によりそのラッチ動作と同時に出力イネーブル信号ＯＥＢ及び書き込みイネーブル信号ＷＥＢの活性化状態を検出し、その検出結果に応じてマスターＬＳＩ１１０からのアクセスが読み出し命令なのか、書き込み命令なのかを判定する。具体的には、出力イネーブル信号ＯＥＢ及び書き込みイネーブル信号ＷＥＢが共に非活性化状態では、マスターＬＳＩ１１０からのアクセスが読み出し命令であると判定する。また、出力イネーブル信号ＯＥＢが非活性化、書き込みイネーブル信号ＷＥＢが活性化状態では、マスターＬＳＩ１１０からのアクセスが書き込み命令であると判定する。

バス変換回路１２１がマスターＬＳＩ１１０からのアクセスが読み出し命令であると判定した場合、スレーブＬＳＩ１２０はラッチしたアドレス信号ＡＤＤＲの値に応じたスレーブＬＳＩ１２０配下のメモリデータを読み出し、出力イネーブル信号ＯＥＢの活性化後にその読み出しデータをＳＲＡＭインターフェイスバス１４０に出力する。

バス変換回路１２１がマスターＬＳＩ１１０からのアクセスが書き込み命令であると判定した場合、スレーブＬＳＩ１２０はマスターＬＳＩ１１０からの書き込みデータ信号を待ち、書き込みデータ信号が送信されたらその書き込みデータ信号の値をラッチして、スレーブＬＳＩ１２０配下のメモリデータに書き込みを行う。

ＲＡＭ１２７は、スレーブＬＳＩ１２０と例えばＤＤＲバスで接続されている。ＲＡＭ１２７には、例えば、スレーブＬＳＩ１２０が管理するメモリアドレス空間がマッピングされている。このメモリアドレス空間に展開されているデータは、マスターＬＳＩ１１０によってＲＯＭ１３０からＲＡＭ１２７に展開されたプロセッサ回路１２３のプログラムコードやスレーブＬＳＩ１２０内の各回路が生成するデータが含まれているものとする。

バス変換回路１２１は、ＳＲＡＭインターフェイスバス１４０からの各種信号をスレーブＬＳＩ１２０の内部バス１２６に対応した信号に変換、また逆に内部バス１２６からの各種信号をＳＲＡＭインターフェイスバス１４０に対応した信号に変換するプロトコル変換処理を行う。また、バス変換回路１２１は、マスターＬＳＩ１１０からのアクセスが読み出し命令か、書き込み命令かの判定を行う。また、ＳＲＡＭインターフェイスバス１４０から伝達されるアドレス信号の値や書き込みデータ信号の値を一時的に保持するバッファ、保持したアドレス信号の値を元にして後続アドレスのデータを事前に読み出して保持するプリフェッチバッファ等を有してもよい。

また、バス変換回路１２１は、モード切替レジスタ１３２を有する。このモード切替レジスタ１３２は、マスターＬＳＩ１１０からのアクセスが読み出し命令か書き込み命令かの判定タイミングを切り替えるための情報を記憶する。例えば、モード切替レジスタ１３２の値が第１の状態（例えば、値が「０」）である場合、上述したように判定タイミングをアドレス信号のラッチ時に行い、第２の状態（例えば、値が「１」）である場合、図９、図１０で説明した従来と同様のタイミングで判定を行うようにする。但し、情報処理装置１００のシステムが、マスターＬＳＩ１１０からのアクセスが読み出し命令か書き込み命令かの判定タイミングを切り替える必要がなければ、このモード切替レジスタ１３２を省略してもかまわない。

ダイレクトメモリアクセス回路（ＤＭＡ）１２２は、例えば、ＲＡＭ１２７とＲＡＭ１２７、あるいは、ＲＡＭ１２７と周辺回路１２５の間でデータ転送を行う。プロセッサ回路１２３は、スレーブＬＳＩ１２０の各回路を制御し、要求される各種処理動作を行う。メモリコントローラ回路（ＭＥＭＣ）１２４は、接続されるＲＡＭ１２７に対するデータの読み出し、書き込み、リフレッシュ動作等を行う。ＲＡＭ１２７とは、例えばＤＤＲバスで接続されている。周辺回路１２５は、例えば、タイマー等がある。

図２、図３に上記情報処理装置１００のスレーブＬＳＩ１２０の内部動作を説明するタイミングチャートを示す。まず、図２は、マスターＬＳＩ１１０からのアクセスにより、スレーブＬＳＩ１２０配下のメモリデータが読み出される動作を説明するタイミングチャートである。

同期アクセス用の外部クロック信号ＣＬＫは、バス変換回路１２１の動作クロックであり、マスターＬＳＩ１１０から出力される。チップセレクト信号ＣＳＢは、バス変換回路１２１のスタンバイ状態、通常動作状態を制御する。アドレスバリッド信号ＡＤＶＢは、スレーブＬＳＩ１２０がＳＲＡＭインターフェイスバス１４０に伝達されるアドレス信号をラッチするタイミングを制御する。出力イネーブル信号ＯＥＢは、スレーブＬＳＩ１２０に対するデータの読み出し動作を制御する信号である。書き込みイネーブル信号ＷＥＢは、スレーブＬＳＩ１２０に対するデータの書き込み動作を制御する信号である。チップセレクト信号ＣＳＢ、アドレスバリッド信号ＡＤＶＢ、出力イネーブル信号ＯＥＢ、書き込みイネーブル信号ＷＥＢは、マスターＬＳＩ１１０から出力される。

また、ウェイト信号ＷＡＩＴＢは、バス変換回路１２１から出力され、ＳＲＡＭインターフェイスバス１４０を経てマスターＬＳＩ１１０が受け取る。なお、ウェイト信号ＷＡＩＴＢも負論理信号であるとする。ウェイト信号ＷＡＩＴＢは、マスターＬＳＩ１１０に対して、スレーブＬＳＩ１２０がビジー状態であることを示す信号である。

図２に示すように、時刻ｔ１１において、例えば同時に、マスターＬＳＩ１１０からのチップセレクト信号ＣＳＢ及びアドレスバリッド信号ＡＤＶＢがロウレベルに立ち下がる。また、ＳＲＡＭインターフェイスバス１４０には、マスターＬＳＩ１１０から出力されたアドレス信号ＡＤＤＲが伝達されている。

時刻ｔ１１に上記チップセレクト信号ＣＳＢがロウレベルとなることから、バス変換回路１２１がスタンバイ状態から通常動作状態となる。そして、時刻ｔ１２で、外部クロック信号ＣＬＫが立ち上がる。このとき、アドレスバリッド信号ＡＤＶＢがロウレベルのため、この外部クロック信号ＣＬＫの立ち上がりエッジに同期して、バス変換回路１２１がアドレス信号ＡＤＤＲをラッチする。なお、このラッチしたアドレス信号の値は、バス変換回路１２１のバッファに保持される。

また、これと同時にバス変換回路１２１が、出力イネーブル信号ＯＥＢ、書き込みイネーブル信号ＷＥＢの信号レベルをモニターする。そして、出力イネーブル信号ＯＥＢ及び書き込みイネーブル信号ＷＥＢが共にハイレベル（非活性化状態）である場合、マスターＬＳＩ１１０からのアクセスが読み出し命令であると判定し、スレーブＬＳＩ１２０は、上記ラッチしたアドレス信号の値に応じたスレーブＬＳＩ１２０配下のメモリデータの読み出し動作を開始する。このスレーブＬＳＩ１２０配下のメモリデータの読み出し動作は、図９で説明したのと同様、スレーブＬＳＩ１２０の内部アクセス時間として例えば外部クロックＣＬＫが４クロック分のＴａｃｓを必要とするものとする。このため、時刻ｔ１２から内部アクセス時間Ｔａｃｓ後の時刻ｔ１５まで、スレーブＬＳＩ１２０は上述したスレーブＬＳＩ１２０配下のメモリデータの読み出し動作を行う。この内部アクセス時間Ｔａｃｓには、例えば、ＳＲＡＭインターフェイスバス１４０からの各種信号をスレーブＬＳＩ１２０の内部バス１２６に対応した信号に変換する処理時間、バス変換回路１２１が内部バス１２６を使って周辺回路１２５や外部のＲＡＭ１２７にアクセスする時間、バス変換回路１２１の発行するアクセスがプロセッサ１２３やＤＭＡ１２２の発行するアクセスと内部バス１２６で競合して待ち合う時間等のスレーブＬＳＩ１２０内部の様々な動作処理時間が含まれる。

時刻ｔ１３では、アドレスバリッド信号ＡＤＶＢが立ち上がる。また同時にスレーブＬＳＩ１２０は、ロウレベルのウェイト信号ＷＡＩＴＢをマスターＬＳＩ１１０に出力する。

時刻ｔ１４で、出力イネーブル信号ＯＥＢが立ち下がる。但し、従来のスレーブＬＳＩ２０とは異なり、スレーブＬＳＩ１２０は、既に時刻ｔ１１でスレーブＬＳＩ１２０配下のメモリデータの読み出し動作を開始している。

時刻ｔ１２から内部アクセス時間Ｔａｃｓ後の時刻ｔ１５に上記スレーブＬＳＩ１２０配下のメモリデータの読み出し動作が完了し、ウェイト信号ＷＡＩＴＢが立ち上がる。そして、時刻ｔ１６の外部クロックＣＬＫが立ち上がりエッジに応じて、スレーブＬＳＩ１２０から読み出しデータＤＡＴＡ１が、ＳＲＡＭインターフェイスバス１４０に出力される。なお、読み出しデータがバーストアクセスである場合、時刻ｔ１７に連続して読み出しデータＤＡＴＡ２がＳＲＡＭインターフェイスバス１４０に出力される。なお、図２ではＤＡＴＡ１、ＤＡＴＡ２のみだが、更に連続した読み出しデータの出力が可能である。

最後に、時刻ｔ１８で、例えば同時に、出力イネーブル信号ＯＥＢ及びチップセレクト信号ＣＳＢがハイレベルとなる。チップセレクト信号ＣＳＢがハイレベルとなりバス変換回路１２１がスタンバイ状態となり、マスターＬＳＩ１１０からのアクセスによるスレーブＬＳＩ１２０配下のメモリデータが読み出される一連の動作が終了する。なお、図２では、書き込みイネーブル信号ＷＥＢは、常にハイレベルとなっている。

図３は、マスターＬＳＩ１１０からのアクセスにより、書き込みデータＤＡＴＡ１、ＤＡＴＡ２がスレーブＬＳＩ１２０配下のメモリデータに書き込まれる動作を説明するタイミングチャートである。図３に示すように、時刻ｔ１１において、例えば同時に、マスターＬＳＩ１１０からのチップセレクト信号ＣＳＢ、アドレスバリッド信号ＡＤＶＢ、書き込みイネーブル信号ＷＥＢがロウレベルに立ち下がる。また、ＳＲＡＭインターフェイスバス１４０には、マスターＬＳＩ１１０から出力されたアドレス信号ＡＤＤＲが伝達されている。

時刻ｔ１１に上記チップセレクト信号ＣＳＢがロウレベルとなることから、バス変換回路１２１がスタンバイ状態から通常動作状態となる。そして、時刻ｔ１２で、外部クロックＣＬＫが立ち上がる。このとき、アドレスバリッド信号ＡＤＶＢがロウレベルのため、この外部クロックＣＬＫの立ち上がりエッジに同期して、バス変換回路１２１がアドレス信号ＡＤＤＲをラッチする。

また、これと同時にバス変換回路１２１が、出力イネーブル信号ＯＥＢ、書き込みイネーブル信号ＷＥＢの信号レベルをモニターする。そして、出力イネーブル信号ＯＥＢがハイレベル（非活性化状態）、書き込みイネーブル信号ＷＥＢがロウレベル（活性化状態）である場合、スレーブＬＳＩ１２０は、マスターＬＳＩ１１０からのアクセスが書き込み命令であると判定する。そして、スレーブＬＳＩ２０は上記ラッチしたアドレス信号の値に応じてスレーブＬＳＩ１２０配下のメモリデータに、書き込みデータを書き込むための書き込み動作を開始する。但し、この時点では、書き込みデータがマスターＬＳＩ１１０から出力されていないため書き込み動作を行わず、書き込みデータ待ち状態となる。つまり、時刻ｔ１２では、スレーブＬＳＩ１２０は書き込み動作を行う判定動作までしかすることができない。

時刻ｔ１３で、アドレスバリッド信号ＡＤＶＢが立ち上がる。また、スレーブＬＳＩ１２０は、ロウレベルのウェイト信号ＷＡＩＴＢを所定の期間、マスターＬＳＩ１１０に出力する。

その後、マスターＬＳＩ１１０から書き込みデータＤＡＴＡ１が出力されると、バス変換回路１２１が、外部クロックＣＬＫの立ち上がりエッジに応じて時刻ｔ１４に書き込みデータＤＡＴＡ１をラッチする。なお、書き込みデータがバーストアクセスである場合、時刻ｔ１５に連続して書き込みデータＤＡＴＡ２をバス変換回路１２１がラッチする。

時刻ｔ１６で、例えば同時に、書き込みイネーブル信号ＷＥＢ及びチップセレクト信号ＣＳＢがハイレベルとなる。チップセレクト信号ＣＳＢがハイレベルとなることから、バス変換回路１２１がスタンバイ状態となる。その後の時刻１７以降で、スレーブＬＳＩ１２０内部のアクセスが開始され、ラッチしたアドレス信号の値に対して、書き込みデータＤＡＴＡ１、ＤＡＴＡ２をスレーブＬＳＩ１２０配下のメモリデータに書き込む。なお、図３での書き込み動作では、出力イネーブル信号ＯＥＢは、常にハイレベルとなっている。

以上が、マスターＬＳＩ１１０からのアクセスによるスレーブＬＳＩ１２０の読み出し、書き込み動作の説明である。

ここで、従来の情報処理装置１では、マスターＬＳＩ１０からのアクセスにより、スレーブＬＳＩ２０配下のメモリデータに書き込みデータを書き込む場合、アドレスバリッド信号ＡＤＶＢが活性化状態の後、非活性化状態になってから書き込みイネーブル信号ＷＥＢを活性化状態としていた。

また、マスターＬＳＩ１０からのアクセスにより、スレーブＬＳＩ２０配下のメモリデータが読み出される場合、アドレスバリッド信号ＡＤＶＢが活性化状態の後、非活性化状態になるまで、出力イネーブル信号ＯＥＢを非活性化状態としていた。これは、ＳＲＡＭインターフェイスバス４０がアドレス信号とデータ信号が同じバス線に対して共通して伝達されるＡＤ−ｍｕｘタイプであるため、マスターＬＳＩ１０からアドレス信号もしくは書き込みデータ信号が出力される場合に、スレーブＬＳＩ２０もしくはＲＯＭ３０からのデータ出力を禁止するためである。よって、出力イネーブル信号ＯＥＢを活性化するタイミングは変更することができず、図９に示すように、スレーブＬＳＩ２０は出力イネーブル信号ＯＥＢが活性化した後の時刻ｔ５からスレーブＬＳＩ２０配下のメモリデータの読み出し動作を開始しなければならなかった。

このように、従来の情報処理装置１では、アドレス信号ＡＤＤＲをラッチするタイミングでは、マスターＬＳＩ１０からのアクセスが読み出し命令であるか、書き込み命令であるかを判定することができず、出力イネーブル信号ＯＥＢもしくは書き込みイネーブル信号ＷＥＢの活性化を待つ必要があった。

このため、マスターＬＳＩ１０からのアクセスにより、スレーブＬＳＩ２０配下のメモリデータが読み出される場合、スレーブＬＳＩ２０から読み出しデータが出力されるまでの内部アクセス時間Ｔａｃｓを含めた長時間のレイテンシが発生していた。このように、マスターＬＳＩからスレーブＬＳＩのアクセスレイテンシは、ＲＯＭやＲＡＭに対するアクセスレイテンシと異なり固定されておらず、しかもマスターＬＳＩからＲＯＭやＲＡＭに対するアクセスレイテンシと比較してかなりの長時間必要であった。このレイテンシが発生する期間中、ＳＲＡＭインターフェイスバス４０がマスターＬＳＩ１０とスレーブＬＳＩ２０とのアクセスのみに占有されてしまっていた。この結果、レイテンシが発生する期間中、マスターＬＳＩ１０がＲＯＭ３０にアクセスして保持データを読み出すことができず、マスターＬＳＩ１０の動作パフォーマンスが低下してしまう問題が発生していた。

しかし、本実施の形態の情報処理装置１００では、図２に示すように時刻ｔ１２のアドレス信号ＡＤＤＲをラッチするタイミングで、マスターＬＳＩ１１０からのアクセスが読み出し命令であるかを判定し、スレーブＬＳＩ１２０配下のメモリデータの読み出し動作を開始している。これは、マスターＬＳＩ１１０からのアクセスが書き込み命令である場合の書き込みイネーブル信号ＷＥＢの活性化タイミングを従来の情報処理装置１よりも早くする制御を行うことで可能としている。具体的には図３のタイミングチャートで示したように、書き込みイネーブル信号ＷＥＢの活性化タイミングを少なくともアドレス信号ＡＤＤＲをラッチするタイミングに遅れることなく行うよう調整している。

このように、書き込みイネーブル信号ＷＥＢの活性化タイミングを調整することにより、アドレス信号ＡＤＤＲをラッチするタイミングでマスターＬＳＩ１１０からのアクセスが読み出し命令であるかの判定を行うことが可能となる。例えば、アドレス信号ＡＤＤＲをラッチするタイミングで、出力イネーブル信号ＯＥＢと書き込みイネーブル信号ＷＥＢが共に非活性化状態となっている場合、マスターＬＳＩ１１０からのアクセスが読み出し命令であると判定できる。一方、アドレス信号ＡＤＤＲをラッチするタイミングで、出力イネーブル信号ＯＥＢは非活性化状態、書き込みイネーブル信号ＷＥＢは活性化状態となっている場合、マスターＬＳＩ１１０からのアクセスが書き込み命令であると判定できる。この結果、スレーブＬＳＩ１２０が、アドレス信号ＡＤＤＲをラッチするタイミングでスレーブＬＳＩ１２０配下のメモリデータの読み出し動作を開始することができる。

ここで、図２と図９のタイミングチャートを比較する。内部アクセス時間Ｔａｃｓは、情報処理装置１と１００で変わりはない。しかし、情報処理装置１００は、マスターＬＳＩ１１０からのアクセスが読み出し命令であるかの判定を、アドレス信号ＡＤＤＲをラッチするタイミング（図２の時刻ｔ１２）で行っている。このため、情報処理装置１００では、スレーブＬＳＩ１２０配下のメモリデータの読み出し動作を、情報処理装置１と比較して図９の時刻ｔ２から時刻ｔ５の期間に相当する時間分短縮することができる。この結果、ＳＲＡＭインターフェイスバス１４０がマスターＬＳＩ１１０とスレーブＬＳＩ１２０とのアクセスのみに占有される時間も削減することができ、マスターＬＳＩ１１０の動作パフォーマンスを上げることが可能となる。

また、既存の信号線を利用しているため、新たな制御信号を加えたり、ＬＳＩの外部端子数や信号線数を増加させることもなく、情報処理装置１００の読み出し動作速度を上げることができる。このため、チップの再設計コストや、端子や配線数増加に伴うチップ面積の増加を伴わずに、情報処理装置１００の処理能力を上げることが可能となっている。

また、上述したように、バス変換回路１２１がモード切替レジスタ１３２を有し、このモード切替レジスタ１３２が保持する値により、図２、図３で示したタイミングチャートの動作（以下、第１の動作モードと称す）と、図９、図１０で示したタイミングチャートの動作（以下、第２の動作モードと称す）とを切り替えるようにすることが可能である。このモード切替レジスタ１３２の値は、マスターＬＳＩ１１０が設定するようにする。なお、当然であるがモード切替レジスタ１３２の設定値に応じて、マスターＬＳＩ１１０が出力する各種信号は、第１、第２の動作モードに対応したものとなるようにする。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。上述した実施の形態１では、マスターＬＳＩ１１０からのアクセスが、同期アクセス用の外部クロックＣＬＫに同期して処理されている例を示したが、本実施の形態２では、外部クロックＣＬＫに非同期の場合の例を説明する。ブロック構成は、図１の情報処理装置１００と同様なため説明は省略する。

図４、図５に本実施の形態２の情報処理装置１００のスレーブＬＳＩ１２０の内部動作を説明するタイミングチャートを示す。まず、図４は、マスターＬＳＩ１１０からのアクセスにより、スレーブＬＳＩ１２０配下のメモリデータが読み出される動作を説明するタイミングチャートである。

チップセレクト信号ＣＳＢは、バス変換回路１２１のスタンバイ状態、通常動作状態を制御する。アドレスバリッド信号ＡＤＶＢは、バス変換回路１２１がＳＲＡＭインターフェイスバス１４０に伝達されるアドレス信号をラッチするタイミングを制御する。出力イネーブル信号ＯＥＢは、スレーブＬＳＩ１２０に対するデータの読み出し動作を制御する信号である。書き込みイネーブル信号ＷＥＢは、スレーブＬＳＩ１２０に対するデータの書き込み動作を制御する信号である。本実施の形態２では、実施の形態１とは異なり、アドレスラッチタイミングを、外部クロックＣＬＫの立ち上がりエッジで行わず、アドレスバリッド信号ＡＤＶＢの立ち上がりエッジで行うものとする。

また、ウェイト信号ＷＡＩＴＢは、バス変換回路１２１から出力され、ＳＲＡＭインターフェイスバス１４０を経てマスターＬＳＩ１１０が受け取る。なお、ウェイト信号ＷＡＩＴＢも負論理信号であるとする。ウェイト信号ＷＡＩＴＢは、スレーブＬＳＩ１２０がビジー状態であることを示す信号である。

図４に示すように、時刻ｔ１１において、マスターＬＳＩ１１０からのチップセレクト信号ＣＳＢがロウレベルに立ち下がる。また、ＳＲＡＭインターフェイスバス１４０には、マスターＬＳＩ１１０から出力されたアドレス信号ＡＤＤＲが伝達されている。時刻ｔ１１に上記チップセレクト信号ＣＳＢがロウレベルとなることから、バス変換回路１２１がスタンバイ状態から通常動作状態となる。

時刻ｔ１２において、アドレスバリッド信号ＡＤＶＢがロウレベルに立ち下がる。そして、時刻ｔ１３において、アドレスバリッド信号ＡＤＶＢがハイレベルに立ち上がる。このアドレスバリッド信号ＡＤＶＢの立ち上がりエッジに応じて、バス変換回路１２１がアドレス信号ＡＤＤＲをラッチする。

また、これと同時にバス変換回路１２１が、出力イネーブル信号ＯＥＢ、書き込みイネーブル信号ＷＥＢの信号レベルをモニターする。そして、出力イネーブル信号ＯＥＢ及び書き込みイネーブル信号ＷＥＢが共にハイレベル（非活性化状態）である場合、マスターＬＳＩ１１０からのアクセスが読み出し命令であると判定し、スレーブＬＳＩ１２０は、上記ラッチしたアドレス信号の値に応じたスレーブＬＳＩ１２０配下のメモリデータの読み出し動作を開始する。このスレーブＬＳＩ１２０配下のメモリデータの読み出し動作は、図９で説明したのと同じ期間のＴａｃｓを必要とするものとする。このため、時刻ｔ１３から内部アクセス時間Ｔａｃｓ後の時刻ｔ１５まで、スレーブＬＳＩ１２０が実施の形態１での説明と同様のスレーブＬＳＩ１２０配下のメモリデータの読み出し動作を行う。そして、スレーブＬＳＩ１２０配下のメモリデータの読み出し動作を行う間、ロウレベルのウェイト信号ＷＡＩＴＢをマスターＬＳＩ１１０に出力する。

時刻ｔ１４で、出力イネーブル信号ＯＥＢが立ち下がる。

時刻ｔ１３から内部アクセス時間Ｔａｃｓ後の時刻ｔ１５に上記スレーブＬＳＩ１２０配下のメモリデータの読み出し動作が完了し、ウェイト信号ＷＡＩＴＢが立ち上がる。そして、スレーブＬＳＩ１２０から読み出しデータＤＡＴＡが、ＳＲＡＭインターフェイスバス１４０に出力される。

時刻ｔ１６で、出力イネーブル信号ＯＥＢがハイレベルに立ち上がり、最後に時刻ｔ１７で、チップセレクト信号ＣＳＢがハイレベルとなる。チップセレクト信号ＣＳＢがハイレベルとなりバス変換回路１２１がスタンバイ状態となり、マスターＬＳＩ１１０からのアクセスによるスレーブＬＳＩ１２０のスレーブＬＳＩ１２０配下のメモリデータが読み出される一連の動作が終了する。なお、図４では、書き込みイネーブル信号ＷＥＢは、常にハイレベルとなっている。

図５は、マスターＬＳＩ１１０からのアクセスにより、書き込みデータＤＡＴＡがスレーブＬＳＩ１２０配下のメモリデータに書き込まれる動作を説明するタイミングチャートである。図５に示すように、時刻ｔ１１において、マスターＬＳＩ１１０からのチップセレクト信号ＣＳＢがロウレベルに立ち下がる。また、ＳＲＡＭインターフェイスバス１４０には、マスターＬＳＩ１１０から出力されたアドレス信号ＡＤＤＲが伝達されている。時刻ｔ１１に上記チップセレクト信号ＣＳＢがロウレベルとなることから、バス変換回路１２１がスタンバイ状態から通常動作状態となる。

時刻ｔ１２において、書き込みイネーブル信号ＷＥＢがロウレベルに立ち下がる。そして、時刻ｔ１３において、アドレスバリッド信号ＡＤＶＢがロウレベルに立ち下がる。更に、時刻ｔ１４において、アドレスバリッド信号ＡＤＶＢがハイレベルに立ち上がる。このアドレスバリッド信号ＡＤＶＢの立ち上がりエッジに応じて、バス変換回路１２１がアドレス信号ＡＤＤＲをラッチする。そして、バス変換回路１２１は、このラッチ動作から所定の期間、ウェイト信号ＷＡＩＴＢをロウレベルとする。

また、これと同時にバス変換回路１２１が、出力イネーブル信号ＯＥＢ、書き込みイネーブル信号ＷＥＢの信号レベルをモニターする。そして、出力イネーブル信号ＯＥＢがハイレベル（非活性化状態）、書き込みイネーブル信号ＷＥＢがロウレベル（活性化状態）である場合、スレーブＬＳＩ１２０は、マスターＬＳＩ１１０からのアクセスが書き込み命令であると判定する。そして、上記ラッチしたアドレス信号の値に応じたスレーブＬＳＩ１２０配下のメモリデータに、書き込みデータを書き込むための書き込み動作を行う。但し、この時点では、書き込みデータがマスターＬＳＩ１１０から出力されていないため書き込み動作を行わず、書き込みデータ待ち状態となる。つまり、時刻ｔ１４では、スレーブＬＳＩ１２０は書き込み動作を行う判定動作までしかすることができない。

時刻ｔ１５にマスターＬＳＩ１１０からＳＲＡＭインターフェイスバス１４０に書き込みデータＤＡＴＡが出力される。そして、時刻ｔ１６に書き込みイネーブル信号ＷＥＢが立ち上がる。この書き込みイネーブル信号ＷＥＢの立ち上がりエッジに同期して、バス変換回路１２１が、書き込みデータＤＡＴＡをラッチする。

時刻ｔ１７で、チップセレクト信号ＣＳＢがハイレベルとなり、バス変換回路１２１がスタンバイ状態となる。その後の時刻１７以降で、スレーブＬＳＩ１２０内部のアクセスが開始され、ラッチしたアドレス信号の値に対して、書き込みデータＤＡＴＡをスレーブＬＳＩ１２０配下のメモリデータに書き込む。なお、図５での書き込み動作では、出力イネーブル信号ＯＥＢは、常にハイレベルとなっている。

以上が、本実施の形態２のマスターＬＳＩ１１０からのアクセスによるスレーブＬＳＩ１２０の読み出し、書き込み動作の説明である。

ここで、従来の情報処理装置１において、マスターＬＳＩ１０からのアクセスが、同期アクセス用の外部クロックＣＬＫに非同期処理されている場合のタイミングチャートを図６、図７に示し、本実施の形態２との違いを説明する。まず、図６は、マスターＬＳＩ１０からのアクセスにより、スレーブＬＳＩ２０配下のメモリデータが読み出される動作を説明するタイミングチャートである。

図６に示すように、時刻ｔ１において、マスターＬＳＩ１０からのチップセレクト信号ＣＳＢがロウレベルに立ち下がる。また、ＳＲＡＭインターフェイスバス４０には、マスターＬＳＩ１０から出力されたアドレス信号ＡＤＤＲが伝達されている。時刻ｔ１に上記チップセレクト信号ＣＳＢがロウレベルとなることから、バス変換回路２１がスタンバイ状態から通常動作状態となる。

時刻ｔ２において、アドレスバリッド信号ＡＤＶＢがロウレベルに立ち下がる。そして、時刻ｔ３において、アドレスバリッド信号ＡＤＶＢがハイレベルに立ち上がる。このアドレスバリッド信号ＡＤＶＢの立ち上がりエッジに応じて、バス変換回路２１がアドレス信号ＡＤＤＲをラッチする。

そして、時刻ｔ４に出力イネーブル信号ＯＥＢがロウレベルに立ち下がる。バス変換回路２１は、ロウレベルの出力イネーブル信号ＯＥＢを受け取ると、マスターＬＳＩ１０からのアクセスが読み出し命令であると判定し、スレーブＬＳＩ２０は上記ラッチしたアドレス信号の値に応じたスレーブＬＳＩ２０配下のメモリデータの読み出し動作を開始する。このスレーブＬＳＩ２０配下のメモリデータの読み出し動作は、図９で説明したのと同じ期間のＴａｃｓを必要とするものとする。このため、時刻ｔ４から内部アクセス時間Ｔａｃｓ後の時刻ｔ５まで、スレーブＬＳＩ２０が実施の形態１での説明と同様のスレーブＬＳＩ２０配下のメモリデータの読み出し動作を行う。そして、スレーブＬＳＩ２０配下のメモリデータの読み出し動作を行う間、ロウレベルのウェイト信号ＷＡＩＴＢをマスターＬＳＩ１０に出力する。

時刻ｔ４から内部アクセス時間Ｔａｃｓ後の時刻ｔ５に上記スレーブＬＳＩ２０配下のメモリデータの読み出し動作が完了し、ウェイト信号ＷＡＩＴＢが立ち上がる。そして、スレーブＬＳＩ２０から読み出しデータＤＡＴＡが、ＳＲＡＭインターフェイスバス４０に出力される。

時刻ｔ６に出力イネーブル信号ＯＥＢがハイレベルに立ち上がり、最後に時刻ｔ７で、出力イネーブル信号ＯＥＢ及びチップセレクト信号ＣＳＢがハイレベルとなる。チップセレクト信号ＣＳＢがハイレベルとなりバス変換回路２１がスタンバイ状態となり、マスターＬＳＩ１０からのアクセスによるスレーブＬＳＩ２０のスレーブＬＳＩ２０配下のメモリデータが読み出される一連の動作が終了する。なお、図６では、書き込みイネーブル信号ＷＥＢは、常にハイレベルとなっている。

図７は、書き込みデータＤＡＴＡがスレーブＬＳＩ２０配下のメモリデータに書き込まれる動作を説明するタイミングチャートである。なお、時刻ｔ３までの動作は、図９と同様であるため説明は省略する。但し、時刻ｔ３でアドレス信号ＡＤＤＲをラッチすると、バス変換回路２１はこのラッチ動作から所定の期間、ウェイト信号ＷＡＩＴＢをロウレベルとする。

時刻ｔ４で、書き込みイネーブル信号ＷＥＢが立ち下がる。スレーブＬＳＩ２０は、ロウレベルの書き込みイネーブル信号ＷＥＢを受け取ると、マスターＬＳＩ１０からのアクセスが書き込み命令であると判定し、上記ラッチしたアドレス信号の値に応じたスレーブＬＳＩ２０配下のメモリデータに、書き込みデータを書き込むための書き込み動作を行う。但し、この時点では、書き込みデータがマスターＬＳＩ１０から出力されていないため書き込み動作を行わず、書き込みデータ待ち状態となる。つまり、時刻ｔ４では、スレーブＬＳＩ２０は書き込み動作を行う判定動作までしかすることができない。

その後、マスターＬＳＩ１０からＳＲＡＭインターフェイスバス４０に書き込みデータＤＡＴＡが出力される。そして、時刻ｔ５に書き込みイネーブル信号ＷＥＢが立ち上がる。この書き込みイネーブル信号ＷＥＢの立ち上がりエッジに同期して、バス変換回路２１が、書き込みデータＤＡＴＡをラッチする。

時刻ｔ６で、チップセレクト信号ＣＳＢがハイレベルとなり、バス変換回路２１がスタンバイ状態となる。その後の時刻６以降で、スレーブＬＳＩ２０内部のアクセスが開始され、ラッチしたアドレス信号の値に対して、書き込みデータＤＡＴＡをスレーブＬＳＩ２０配下のメモリデータに書き込む。なお、図７での書き込み動作では、出力イネーブル信号ＯＥＢは、常にハイレベルとなっている。

ここで、図４と図６のタイミングチャートを比較する。内部アクセス時間Ｔａｃｓは、情報処理装置１と１００で変わりはない。しかし、情報処理装置１００は、マスターＬＳＩ１１０からのアクセスが読み出し命令であるかの判定を、アドレス信号ＡＤＤＲをラッチするタイミング（図４の時刻ｔ１３）で行っている。このため、情報処理装置１００では、スレーブＬＳＩ１２０配下のメモリデータの読み出し動作を、情報処理装置１のスレーブＬＳＩ２０配下のメモリデータの読み出し動作と比較して、図６の時刻ｔ３から時刻ｔ４の期間に相当する時間分短縮することができる。

この結果、マスターＬＳＩ１１０からのアクセスが、同期アクセス用の外部クロックＣＬＫに非同期で処理されているとしても実施の形態１と同様、ＳＲＡＭインターフェイスバス１４０がマスターＬＳＩ１１０とスレーブＬＳＩ１２０とのアクセスのみに占有される時間を削減することができ、マスターＬＳＩ１１０の動作パフォーマンスを上げることが可能となる。また、その他の効果も実施の形態１と同様である。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図３では、書き込みイネーブル信号ＷＥＢがロウレベルに立ち下がるタイミングを、アドレスバリッド信号ＡＤＶＢの立ち下がりタイミングと同じにしているが、少なくともアドレス信号ＡＤＤＲのラッチするタイミングより前であればよい。例えば、図３では時刻ｔ１２より前、更に図５では時刻ｔ１３より前であればよい。これは、本発明では、マスターＬＳＩ１１０からのアクセスが読み出し命令であるか、書き込み命令であるかの判定を、アドレス信号ＡＤＤＲのラッチするタイミングで行っているからである。

また、実施の形態２では、アドレスバリッド信号ＡＤＶＢの立ち上がりエッジ（図４、図５の時刻ｔ１３）で、アドレス信号ＡＤＤＲのラッチ動作、及び、読み出し命令であるか書き込み命令かの判定動作を行っているが、アドレスバリッド信号ＡＤＶＢの立ち下がりエッジ（図４、図５の時刻ｔ１２）で行ってもかまわない。但し、書き込みイネーブル信号ＷＥＢの活性化タイミングは、このアドレスバリッド信号ＡＤＶＢの立ち下がりエッジより前となるようにする。

１００ 情報処理装置
１１０ マスターＬＳＩ
１１１ ＲＡＭ
１１２ 周辺ＬＳＩ
１２０ スレーブＬＳＩ
１２１ バス変換回路
１２２ ＤＭＡ
１２３ プロセッサ
１２４ ＭＥＭＣ
１２５ 周辺回路
１２６ 内部バス
１２７ ＲＡＭ
１３０ ＲＯＭ
１４０ ＳＲＡＭインターフェイスバス

Claims (10)

1. 外部記憶回路が接続され、アドレス線とデータ線が共通であるインターフェイスバスと、
   前記インターフェイスバスに接続され、そのインターフェイスバスに伝達されているアドレス信号のラッチタイミングを制御するラッチ制御信号の活性化時に、そのアドレス信号の値に応じた内部メモリ空間に対し、データの読み出し動作もしくはデータの書き込み動作を行うスレーブコントローラと、
   前記インターフェイスバスに接続され、
   前記アドレス信号と、
   前記ラッチ制御信号と、
   前記スレーブコントローラのデータの読み出し動作時において、アドレス信号のラッチタイミングの所定の期間後に活性化時され、その活性化時に前記内部メモリ空間に対するデータの読み出し動作を判定させるための出力イネーブル信号と、
   前記スレーブコントローラのデータの書き込み動作時において、活性化時に前記スレーブコントローラに前記内部メモリ空間に対するデータの書き込み動作を判定させるための書き込みイネーブル信号と、
   を前記スレーブコントローラに出力するマスターコントローラと、を有し、
   前記マスターコントローラは、前記スレーブコントローラが前記内部メモリ空間に対するデータの書き込み動作を行う場合、前記書き込みイネーブル信号を少なくとも前記スレーブコントローラがアドレス信号をラッチする前に活性化させ、
   前記スレーブコントローラは、アドレス信号をラッチするときに、前記書き込みイネーブル信号が非活性化状態である場合、前記出力イネーブル信号にかかわらず、データの読み出し動作の判定を行う
   情報処理装置。
2. 前記インターフェイスバスは、ＳＲＡＭインターフェイスバスである
   請求項１に記載の情報処理装置。
3. 前記スレーブコントローラは、アドレス信号のラッチ、及び、データの読み出し動作の判定を、前記マスターコントローラからの外部動作クロックに同期して行う
   請求項１または請求項２に記載の情報処理装置。
4. 前記スレーブコントローラは、アドレス信号のラッチ、及び、データの読み出し動作の判定を、前記ラッチ制御信号の非活性化から活性化するタイミング、もしくは、前記ラッチ制御信号の活性化から非活性化するタイミングに同期して行う
   請求項１または請求項２に記載の情報処理装置。
5. 前記スレーブコントローラは、前記マスターコントローラが、保持する値を制御するモード切替レジスタを有し、
   モード切替レジスタの保持する値が第１の状態のとき、前記スレーブコントローラは、アドレス信号をラッチするときに、前記書き込みイネーブル信号が非活性化状態である場合、前記出力イネーブル信号にかかわらず、データの読み出し動作の判定を行い、
   モード切替レジスタの保持する値が第２の状態のとき、前記スレーブコントローラは、出力イネーブル信号が活性化した場合に、データの読み出し動作を判定する
   請求項１〜請求項３のいずれか１項に記載の情報処理装置。
6. 外部記憶回路が接続され、アドレス線とデータ線が共通であるインターフェイスバスと、
   前記インターフェイスバスに接続され、そのインターフェイスバスに伝達されているアドレス信号のラッチタイミングを制御するラッチ制御信号の活性化時に、そのアドレス信号の値に応じた内部メモリ空間に対し、データの読み出し動作もしくはデータの書き込み動作を行うスレーブコントローラと、
   前記インターフェイスバスに接続され、
   前記ラッチ制御信号と、前記スレーブコントローラの前記データの読み出し動作時であって、アドレス信号のラッチタイミングの所定の期間後に活性化時され、その活性化時に前記内部メモリ空間に対するデータの読み出し動作を判定させる出力イネーブル信号と、前記スレーブコントローラの前記データの書き込み動作時であって、活性化時に前記スレーブコントローラが前記内部メモリ空間に対するデータの書き込み動作を判定させる書き込みイネーブル信号と、を前記スレーブコントローラに出力するマスターコントローラと、を有する情報処理装置の制御方法であって、
   前記マスターコントローラが前記スレーブコントローラの前記内部メモリ空間に対するデータの書き込み動作を行わせる場合、前記書き込みイネーブル信号を少なくとも前記スレーブコントローラがアドレス信号をラッチする前に活性化させ、
   前記スレーブコントローラがアドレス信号をラッチするときに、前記書き込みイネーブル信号が非活性化状態である場合、前記出力イネーブル信号にかかわらず、データの読み出し動作の判定を行わせる
   情報処理装置の制御方法。
7. 前記インターフェイスバスは、ＳＲＡＭインターフェイスバスである
   請求項６に記載の情報処理装置。
8. マスターコントローラからの指示に基づいて、所定の処理を行うスレーブコントローラと、
   アドレス線とデータ線が共通であるアドレス・データバスを含み、アドレス信号のラッチタイミングを制御するラッチ制御信号と、前記マスターコントローラがデータ書き込みを要求するための書き込みイネーブル信号及び読み出しを要求するための出力イネーブル信号と、を少なくとも伝送するインターフェイスバスと、を有し、
   前記スレーブコントローラは、前記インターフェイスバスに接続され、前記ラッチ制御信号と前記書き込みイネーブル信号に基づいて、前記マスターコントローラからの読み出しの要求を検出し、前記出力イネーブル信号が活性化される前に前記読み出しの要求に係る処理を開始することを特徴とする
   情報処理装置。
9. 前記マスターコントローラは、前記スレーブコントローラに対してデータの書き込みを要求する場合には、前記書き込みイネーブル信号を前記ラッチ制御信号の活性化より遅れることなく活性化し、
   前記スレーブコントローラは、前記ラッチ制御信号が活性化された際に前記書き込みイネーブル信号が活性化されているか否かを確認し、前記書き込みイネーブル信号が活性化されていない場合には前記マスターコントローラからの読み出しを要求されていることを検出する
   請求項８に記載の情報処理装置。
10. 前記スレーブコントローラは、ローカルのメモリ空間を有し、前記ラッチ制御信号と前記書き込みイネーブル信号に基づいて前記マスターコントローラからの読み出し要求を検出した場合には、前記出力イネーブル信号が活性化される前に前記メモリ空間内の指定されたデータの読み出し動作を開始する
    請求項９に記載の情報処理装置。

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