JP4902640B2

JP4902640B2 - 集積回路、及び集積回路システム

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Publication number: JP4902640B2
Application number: JP2008504994A
Authority: JP
Inventors: 朋彦北村
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-03-10
Filing date: 2007-01-19
Publication date: 2012-03-21
Anticipated expiration: 2027-01-19
Also published as: US20090013144A1; WO2007105376A1; JPWO2007105376A1; EP2006773A9; US8180990B2; EP2006773A4; EP2006773A2

Description

本発明は、メモリの共有に関し、特に、複数の集積回路で外部メモリを共有する技術に関する。

ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)等のメモリを共有する技術が特許文献に開示されている。
特許文献１は、ＣＰＵ(Central Processing Unit)等を備えた複数のデータ処理装置が一つのＳＤＲＡＭを共有してアクセスする場合に、ＳＤＲＡＭにアクセスするデータ処理装置を選択的に切替える技術であり、その切替え時にＳＤＲＡＭへの制御信号が中断されて不定状態となることによるＳＤＲＡＭの誤動作を防止し、各データ処理装置に安定してＳＤＲＡＭへのアクセスを行わせるものである。

特許文献２は、複数のプロセッサが同期式ＤＲＡＭを共有してアクセスする場合に、データバスの使用効率を向上させるための技術であり、各プロセッサがアクセスできるタイムスロットを予め設定し、各プロセッサは設定されたタイムスロットにおいて同期式ＤＲＡＭへアクセスするものである。
また、単一の集積回路に複数のプロセッサ等を搭載し、ＳＤＲＡＭを共有する場合において、これらの各プロセッサ等からアクセス要求が出された際、各プロセッサ等のＳＤＲＡＭへのアクセス順序を予め定めた調停規則に従い、各アクセス要求のコマンドやアドレスを順次ＳＤＲＡＭへ入力する技術が知られている。これは、ＳＤＲＡＭがプロセッサ等から読み出しや書き込みのコマンドやアドレスの入力を受付けてから所定クロック後にデータの読み出し又は書き込みを行うことを考慮し、一つのコマンドやアドレスに対するデータの読み出し又は書き込みが終了するまでに次のコマンドやアドレスを入力することで、データ転送を連続して行うように制御するものであり、データバスの使用効率を向上させることができる。
特開２００４−１０２７７９号公報特開平７−３１１７３０号公報

ところで、近年のデジタル情報機器等は、高機能化及び多機能化が求められており、既存の集積回路に他の機能を付加したい場合がある。
このような場合、効率的及び経済的理由から、新たな機能を付加した集積回路を製造し直すより、新たな機能部分のみの集積回路を製造して既存の集積回路に接続し、既存の集積回路で用いていたＳＤＲＡＭを新たな集積回路に共用させ、単一の集積回路でデータ転送する場合と同様のデータバスの使用効率で、これらの集積回路からのアクセスを制御したいという要望がある。

しかしながら、上述した既存の集積回路は、外部の集積回路を接続することを想定して製造されておらず、上記特許文献の技術を用いて、新たに製造した集積回路によるＳＤＲＡＭのアクセスまで含めて調停したとしても、一方の集積回路からのアクセス要求に係るデータ転送が終了するまでは他方の集積回路のアクセス要求に係るコマンド等を出力できない。

本発明は、上記の状況に鑑みてなされたものであり、複数の集積回路内のプロセッサ等がＳＤＲＡＭ等の記録デバイスを共有する場合に、各プロセッサ等からのアクセス要求を調停し、データ転送効率を従来より向上させるように記録デバイスへアクセスさせる集積回路及び集積回路システムを提供することを目的とする。

上記課題を解決するために、本発明に係る集積回路は、外部の記録装置を共有し、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路を含み、前記複数のマスタ回路のうち、一つのマスタ回路に前記記録装置へ選択的にアクセスさせることにより、前記複数のマスタ回路のアクセスを制御する集積回路チップであって、自チップの外部のマスタ回路からアクセス要求を受付ける入力インタフェースと、前記記録装置にアクセスさせるべく選択した前記複数のマスタ回路のうちの一のマスタ回路のアクセス要求に基づくデータ転送が終了するまでに、前記外部のマスタ回路からのアクセス要求を受付けた場合、当該データ転送中に当該外部のマスタ回路からのアクセス要求に係るアドレスを出力するように、当該アドレスの出力タイミングを決定し、当該外部のマスタ回路に当該決定したタイミングに応じて前記記録装置へアクセスさせるよう制御するアクセス制御回路とを含むことを特徴する。前記記録装置は、ＳＤＲＡＭ(SynchronousDynamic Random Access Memory)であることを特徴とする。

上述の構成によって、本発明に係る集積回路は、実際のデータ転送に先行してアドレス等を出力できるＳＤＲＡＭ等の記録装置においては、同一のＳＤＲＡＭ等の記録装置にアクセスするプロセッサ等のマスタ回路を含む外部の集積回路が接続された場合でも、その外部の集積回路内のマスタ回路が自チップ内にある様に、各マスタ回路からの記録装置へのアクセスを制御することができる。つまり、ＳＤＲＡＭ等の記録装置へのアクセス対象として内部のマスタ回路が選択され、そのマスタ回路のデータ転送終了までに外部のマスタ回路のアクセス要求を受付けた場合、当該内部のマスタ回路のデータ転送に連続して当該外部のマスタ回路のデータ転送を行わせるために、当該データ転送開始より前の内部のマスタ回路のデータ転送中に当該外部のマスタ回路のアクセス要求に係るアドレスを出力するよう当該アドレスの出力タイミング決定する。従って、従来技術の様に一方の集積回路におけるマスタ回路のデータ転送が終了するまで、他方の集積回路におけるマスタ回路のデータ転送に係るアドレスを出力できないということがないため、外部のマスタ回路が自チップ内にある場合と同様のデータ転送を行うことができる。

また、前記集積回路チップは、前記集積回路チップは、前記記録装置へのアドレスの出力タイミングを指示するためのタイミング情報を、自チップの外部に出力する出力インタフェースを有し、前記アクセス制御回路は、前記複数のマスタ回路及び前記外部のマスタ回路からアクセス要求を受け付けた場合に、当該受付けたアクセス要求を発したマスタ回路の中から前記記録装置にアクセスさせるマスタ回路を逐次選択し、前記アドレスの出力タイミングの決定を行う調停回路と、前記複数のマスタ回路のアクセス要求に基づくアクセス用信号を生成するアクセス信号生成回路を含み、前記調停回路は、前記記録装置にアクセスさせるマスタ回路として、前記外部のマスタ回路を選択した場合には、決定した前記アドレスの出力タイミングを指示する前記タイミング情報を前記出力インタフェースから出力し、前記複数のマスタ回路を選択した場合には、当該選択したマスタ回路を示す調停結果情報を前記アクセス信号生成回路へ送出し、前記アクセス信号生成回路は、前記調停結果情報が示すマスタ回路のアクセス要求に基づくアクセス用信号を生成して前記記録装置へ送出することとしてもよい。

この構成によれば、調停回路は、自チップに接続された外部の集積回路に記録装置へアクセスさせる場合には、外部の集積回路には少なくともアドレスの出力タイミングだけを伝達し、アクセス信号生成回路は自チップ内のマスタ回路からのアクセス要求に係るデータ転送だけを制御するため、外部に接続する集積回路が増えた場合でも、集積回路毎にデータ転送に係る処理を分担して行うことができる。

また、本発明に係る集積回路は、外部の記録装置を共有し、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路を含み、前記複数のマスタ回路のうち、一つのマスタ回路に前記記録装置へ選択的にアクセスさせることにより、前記複数のマスタ回路のアクセスを制御する集積回路チップであって、自チップの外部のマスタ回路からアクセス要求を受付ける入力インタフェースと、前記複数のマスタ回路と前記外部のマスタ回路から受付けた各アクセス要求に基づき、所定条件下で、前記複数のマスタ回路のいずれかを選択して前記記録装置にデータ転送を行わせ、続いて前記外部のマスタ回路にデータ転送を行わせるよう決定するとともに、各マスタ回路のデータ転送タイミングより所定時間先行して当該マスタ回路のアクセス要求に係るアドレスの出力タイミングを、いずれかのマスタ回路によるデータ転送が行われる期間と重複するか否かにかかわらず決定し、当該決定した出力タイミングに応じて当該マスタ回路に前記記録装置へアクセスさせるよう制御するアクセス制御回路とを含むことを特徴とする。

所定条件とは、内部のマスタ回路からのアクセス要求に続いて外部のマスタ回路からのアクセス要求を受付け、内部のマスタ回路のアクセス要求に基づくデータ転送を外部のマスタ回路より先に行わせる場合において、後のデータ転送を先のデータ転送終了後できるだけ早く行うという条件である。この構成によれば、上記条件下において、アクセス制御回路は、先のデータ転送期間と後のデータ転送に係るアドレスの出力期間が重複するか否か関係なく、先のデータ転送が行われている間に後のデータ転送に係るアドレスを出力するよう出力タイミングを決定することができるので、内部のマスタ回路と外部のマスタ回路との間で記録装置へアクセスさせる対象が遷移した場合でも、単一の集積回路の場合と同様のデータ転送効率で内部及び外部のマスタ回路にデータ転送を行わせることができる。

また、本発明に係る集積回路は、外部の記録装置を共有し、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路を含み、前記複数のマスタ回路のうち、一つのマスタ回路に前記記録装置へ選択的にアクセスさせることにより、前記複数のマスタ回路のアクセスを制御する集積回路チップであって、自チップの外部へ前記アクセス要求を出力する出力インタフェースと、出力したアクセス要求に係るアドレスの出力タイミングを指示するタイミング情報を外部から受付ける入力インタフェースと、前記複数の各マスタ回路から前記アクセス要求を受付け、所定の規則に従って当該アクセス要求を前記出力インタフェースから逐次外部へ出力し、前記入力インタフェースから前記タイミング情報を受付け、受付けたタイミング情報に基づいて、当該出力したアクセス要求を発したマスタ回路にアクセスを行わせるよう制御するアクセス制御回路とを含むことを特徴とする。

この構成によれば、本発明に係る集積回路は、自チップ内のマスタ回路からのアクセス要求に係るアドレスの出力タイミングを外部から受付けることができる入力インタフェースを備えているため、本発明の集積回路が、自チップ内のマスタ回路からのアクセス要求に対応するアドレスの出力タイミングを出力することができる既存の集積回路と接続された場合には、その集積回路からデータ転送タイミングを受付けてそのタイミングで記録装置にアクセスすることができる。

また、本発明に係る集積回路システムは、外部の記録装置を第一集積回路チップと第二集積回路チップとで共有する集積回路システムであって、前記第一集積回路チップは、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路と、前記第二集積回路チップ内のマスタ回路から前記記録装置にデータ転送するためのアクセス要求を受付ける入力インタフェースと、前記記録装置へのアドレスの出力タイミングを指示するためのタイミング情報を第二集積回路チップに出力する出力インタフェースと、前記記録装置にアクセスさせるべく選択した前記複数のマスタ回路のうちの一のマスタ回路のアクセス要求に基づくデータ転送が終了するまでに、前記第二集積回路チップ内のマスタ回路からのアクセス要求を受付けた場合、当該データ転送中に当該第二集積回路チップのマスタ回路からのアクセス要求に係るアドレスを出力するように、当該アドレスの出力タイミングを決定し、当該第二集積回路チップのマスタ回路に当該決定したタイミングに応じて前記記録装置へアクセスさせるよう制御するアクセス制御回路とを備え、前記第二集積回路チップは、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路と、前記第一集積回路チップへ前記アクセス要求を出力する出力インタフェースと、前記タイミング情報を外部から受付ける入力インタフェースと、前記複数の各マスタ回路から前記アクセス要求を受付け、所定の規則に従って当該アクセス要求を前記出力インタフェースから、逐次、前記第一集積回路チップへ出力し、前記入力インタフェースから前記タイミング情報を受付け、受付けたタイミング情報に基づいて、当該出力したアクセス要求を発したマスタ回路にアクセスを行わせるよう制御するアクセス制御回路とを備えることを特徴とする。

また、本発明に係るデータ処理装置は、第一集積回路チップと第二集積回路チップと記録装置を備えるデータ処理装置であって、前記第一集積回路チップは、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路と、前記第二集積回路チップ内のマスタ回路から前記アクセス要求を受付ける入力インタフェースと、前記記録装置へのアクセスタイミングを指示するためのタイミング情報を第二集積回路チップに出力する出力インタフェースと、前記記録装置にアクセスさせるべく選択した前記複数のマスタ回路のうちの一のマスタ回路のアクセス要求に基づくデータ転送が終了するまでに、前記第二集積回路チップ内のマスタ回路からのアクセス要求を受付けた場合、当該データ転送中に当該第二集積回路チップのマスタ回路からのアクセス要求に係るアドレスを出力するように、当該アドレスの出力タイミングを決定し、当該第二集積回路チップのマスタ回路に当該決定したタイミングに応じて前記記録装置へアクセスさせるよう制御するアクセス制御回路とを備え、前記第二集積回路チップは、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路と、前記第一集積回路チップへ前記アクセス要求を出力する出力インタフェースと、出力したアクセス要求に係るアドレスの出力タイミングを指示するタイミング情報を外部から受付ける入力インタフェースと、前記複数の各マスタ回路から前記アクセス要求を受付け、所定の規則に従って当該アクセス要求を前記出力インタフェースから、逐次、前記第一集積回路チップへ出力し、前記入力インタフェースから前記タイミング情報を受付け、受付けたタイミング情報に基づいて、当該出力したアクセス要求を発したマスタ回路にアクセスを行わせるよう制御するアクセス制御回路とを備えることを特徴とする。

この構成によれば、第一集積回路チップと第二集積回路チップは、第二集積回路チップ内のアクセス要求の受け渡しと、第二集積回路チップにおけるマスタ回路のアクセス要求に係るアドレスの出力タイミングを示すタイミング情報の受け渡しができるように相互に接続されている。そのため、第一集積回路で両チップ内のマスタ回路のアクセス要求を所定の調停規則に従って調停し、両チップ内のマスタ回路によるデータ転送が連続して行われるように各マスタ回路のアクセスタイミングを決定することができる。また、第二集積回路チップは、第一集積回路チップから指示されたタイミングに基づいて自チップ内のマスタ回路にデータ転送させることができ、データ転送処理を集積回路チップ毎に分担して行うことができる。

＜実施の形態＞
＜概要＞
図１は、実施の形態に係る主ＬＳＩ(Large Scale Integration)と副ＬＳＩで構成される集積回路システムの構成図と、主ＬＳＩと副ＬＳＩで共有するＳＤＲＡＭとを示している。

同図の主ＬＳＩ１００と副ＬＳＩ２００は、例えばデジタル情報機器の画像処理等の演算処理を行うデータ処理装置に搭載されるものであり、両ＬＳＩは同一装置内部に搭載されるものである。
また、同図のマスタＡ〜Ｃ及びマスタａ〜ｃは、ＳＤＲＡＭ３００を主記憶として用いるＣＰＵや、画像データ等を同図に示すＳＤＲＡＭ３００に格納するＤＳＰ(DigitalSignal Processor)等であり、主ＬＳＩ１００と副ＬＳＩ２００内の各マスタ回路はＳＤＲＡＭ３００を共有する。

本発明に係る主ＬＳＩ１００及び副ＬＳＩ２００を搭載するデータ処理装置は、各ＬＳＩ内の各マスタ回路からＳＤＲＡＭ３００へのアクセス要求(Read要求、又はWrite要求)が出された場合、主ＬＳＩ１００でこれらのアクセス要求を調停し、ＳＤＲＡＭ３００へのアクセスタイミングを決定する。各ＬＳＩはその調停結果とアクセスタイミングに基づいてＳＤＲＡＭ３００へアクセスを行う。

尚、主ＬＳＩ１００及び副ＬＳＩ２００を搭載するデータ処理装置は、図示しないクロック供給回路を備えており、主ＬＳＩ１００、副ＬＳＩ２００、及びＳＤＲＡＭ３００へクロック信号を供給しているものとする。
＜構成＞
１.ＳＤＲＡＭ３００
ＳＤＲＡＭ３００は、クロック同期型のＤＲＡＭであり、クロック入力端子、アドレス入力端子、データ入出力端子、コマンド入力端子、起動制御等の制御用端子を備えている。ＳＤＲＡＭ３００は、コマンド入力端子に接続されたコマンド信号線、アドレス入力端子に接続されたアドレス信号線、データ入出力端子に接続されたデータ信号線、及び制御用端子に接続された制御信号線により、主ＬＳＩ１００のアクセス信号生成回路１３０及び副ＬＳＩ２００のアクセス信号生成回路２３０と接続されている。

尚、データ信号線はＳＤＲＡＭ３００との間でデータを並列伝送するための複数本の信号線が用意されているものとする。
ＳＤＲＡＭ３００は、主ＬＳＩ１００及び副ＬＳＩ２００からコマンド(Write又はRead)を示すコマンド信号、アドレスを示すアドレス信号、及びデータを示すデータ信号を対応する各端子からクロックに基づくタイミングで受付ける。

また、受付けたコマンド信号で示されるコマンドに応じて、予め設定されたタイミングで、アドレス信号で示されるアドレスに格納されているデータの読出しを行い、又はアドレス信号で示されるアドレスにデータ信号で示されるデータの書き込みを行う。
尚、本実施の形態では、例えば、Readコマンドの場合にはコマンド入力から２クロック後のタイミングでデータの読み出しを開始し、Writeコマンドの場合にはコマンド入力から１クロック後のタイミングでデータの書き込みを開始するものとする。

２. 主ＬＳＩ１００
図１の主ＬＳＩ１００は、マスタＡ１１１、マスタＢ１１２、マスタＣ１１３、調停回路１２０、及びアクセス信号生成回路１３０を備え、ＳＤＲＡＭ３００と接続されており、更に、副ＬＳＩ２００とも接続されている。
以下、各部について説明する。

＜マスタＡ〜Ｃ＞
マスタＡ１１１、マスタＢ１１２、及びマスタＣ１１３のマスタ回路は、上述した様にＣＰＵやＤＳＰ等であり、各々独立してＳＤＲＡＭ３００へデータ転送を行う。
各マスタ回路は、Req-A、Req-B、Req-CのReq信号線、及びAck-A、Ack-B、Ack-CのAck信号線で調停回路１２０と各々接続されており、更に、各マスタ回路は、ＳＤＲＡＭ３００へコマンドを送出するためのCom-A、Com-B、Com-CのCom信号線、ＳＤＲＡＭ３００との間でデータを送受信するためのData-A、Data-B、Data-cのData信号線、及びＳＤＲＡＭ３００のアドレスを指定するためのAdd-A、Add-B、Add-CのAdd信号線でアクセス信号生成回路１３０と接続されている。

各マスタ回路は、データ転送を要求する際、各々のReq信号線を通じて、コマンド及びデータ転送量等の情報を含むアクセス要求を調停回路１２０へ送出する。
また、各マスタ回路は、各々のAck信号線を通じて、送出したアクセス要求に対する応答信号を調停回路１２０から受付ける。各マスタ回路は、送出したアクセス要求に係るコマンド、アドレス、及びデータを、各々のCom信号線、Add信号線、及びData信号線を通じてアクセス信号生成回路１３０へ送出し、続けてデータ転送する必要があれば、調停回路１２０から応答信号を受付けた際に次のアクセス要求を調停回路１２０へ送出する。

＜調停回路１２０＞
調停回路１２０は、上述した様に、各マスタ回路(Ａ〜Ｃ)とReq信号線及びAck信号線で接続され、調停結果を含むアクセスタイミングを伝達するためのタイミング制御信号線でアクセス信号生成回路１３０と接続されている。また、調停回路１２０は、副ＬＳＩ２００からＳＤＲＡＭ３００へのアクセス要求を受付けるための外部Req信号線、及びＳＤＲＡＭ３００へのアクセスタイミングを伝達するためのタイミング制御信号線で副ＬＳＩ２００と接続されている。

尚、主ＬＳＩ１００内のタイミング制御信号線は、マスタ回路(Ａ〜Ｃ)毎にアクセスタイミングを伝達するための信号線を用意しているものとする。
調停回路１２０は、各マスタ回路から各々のReq信号線を通じてアクセス要求を受付け、また、副ＬＳＩ２００からもアクセス要求を受付ける。調停回路１２０は、アクセス要求を示すアクセス要求情報を受付けた順に図示しないバッファへ格納する。

尚、バッファは、本実施の形態では、例えばＦＩＦＯバッファを用い、バッファに格納するアクセス要求情報は、アクセス要求元を識別するための情報と、コマンドの種類と、アクセス要求に係るデータ転送量の情報とを対応づけた情報である。
また、調停回路１２０は、アクセス要求情報をバッファへ格納後、例えばアクセス要求を受付けた順等の予め設計された調停規則に従い、アクセス要求情報に基づいて、マスタ回路(Ａ〜Ｃ)及び副ＬＳＩ２００のいずれか一つをＳＤＲＡＭ３００にデータ転送を行わせる対象として選択する。

更に、調停回路１２０は、バッファに格納したアクセス要求情報のデータ転送量と既定の並列伝送可能なビット数に基づいて、各アクセス要求情報のデータ転送に要するクロックサイクル数を算出する。調停回路１２０は、クロック信号に基づくタイミングと算出したクロックサイクル数とに基づいて、各アクセス要求に係るデータ転送が連続して行なわれるように、逐次選択するマスタ回路又は副ＬＳＩ２００からのコマンド信号及びアドレス信号をＳＤＲＡＭ３００に送出するタイミングを決定する。

つまり、調停回路１２０は、データ転送すべきアクセス要求を発したマスタ回路が内部のマスタ回路か否かを問わず、また、各アクセス要求に基づくデータ転送の終了を判断することなく、各アクセス要求に基づくデータ転送をできるだけ連続して行うために、各データ転送に係るデータ信号の出力中に、当該データ転送の次にデータ転送する対象として選択されたマスタ回路のアクセス要求に係るコマンド信号及びアドレス信号を出力するようにコマンド信号及びアドレス信号の出力タイミングを決定する。

また、調停回路１２０は、そのタイミングを決定した際、選択したマスタ回路が主ＬＳＩ１００におけるマスタ回路であれば、そのマスタ回路に対応するタイミング制御信号線を通じて決定したタイミングを示すタイミング制御信号をアクセス信号生成回路１３０へ送出し、選択したマスタ回路が副ＬＳＩ２００のマスタ回路であれば、副ＬＳＩ２００へ決定したタイミングを示すタイミング制御信号を送出する。

尚、本実施の形態では、調停回路１２０はタイミング制御信号をLOWレベルにして出力することによりアクセス信号生成回路１３０及び副ＬＳＩ２００へアクセスタイミングを伝達するものとする。
＜アクセス信号生成回路１３０＞
アクセス信号生成回路１３０は、上述した様に、各マスタ回路とは、各々のCom信号線、Add信号線及びData信号線で接続され、調停回路１２０とはマスタ回路毎のタイミング制御信号線で接続されており、ＳＤＲＡＭ３００とは、コマンド信号線、アドレス信号線、データ信号線、及び制御信号線で接続されている。

アクセス信号生成回路１３０は、マスタＡ１１１、マスタＢ１１２、及びマスタＣ１１３の各々のCom信号線、Add信号線、及びData信号線を通じて、アクセス要求に係るコマンド、アドレス、及びデータを受付け、図示しないバッファに格納する。アクセス信号生成回路１３０は、格納したコマンド、アドレス、及びデータに基づいてＳＤＲＡＭ３００との間でデータ転送を行うためのアクセス用信号を生成する。

ここで、生成するアクセス用信号は、コマンド、アドレス、データの各々を示す各信号、及びＳＤＲＡＭ３００をアクティブ状態にする制御信号や、書込み中のバースト転送を最後まで行わせるためのNOP(NOOPERATION)等のコマンド信号である。
また、アクセス信号生成回路１３０は、調停回路１２０からLOWレベルのタイミング制御信号を受付けた際、調停結果情報を含むタイミング制御信号で示されるマスタ回路からのコマンドを示すアクセス用信号(以下、「コマンド信号」と言う。)と、アドレスを示すアクセス用信号(以下、「アドレス信号」と言う。)を、コマンド信号線とアドレス信号線を通じてＳＤＲＡＭ３００へ送出する。また、データ書き込み要求の場合には、上述した所定タイミング、コマンド信号を送出から１クロック後のタイミングで、データを示すアクセス用信号(以下、「データ信号」と言う。)をデータ信号線を通じてＳＤＲＡＭ３００へ送出する。

３.副ＬＳＩ２００
同図の副ＬＳＩ２００は、主ＬＳＩ１００と同様に、マスタａ２１１、マスタｂ２１２、マスタｃ２１３、調停回路２２０、及びアクセス信号生成回路２３０を含んで構成されており、ＳＤＲＡＭ３００に接続されている。
＜マスタａ〜ｃ＞
マスタａ〜ｃは、上述したマスタＡ〜Ｃと同様に、ＣＰＵやＤＳＰ等であり、各マスタ回路は、各々のReq信号線(Req-a、Req-b、Req-c)及びAck信号線(Ack-a、Ack-b、Ack-c)で調停回路２２０と接続され、各々のCom信号線(Com-a、Com-b、Com-c)、Add信号線(Add-a、Add-b、Add-c)、及びData信号線(Data-a、Data-b、Data-c)でアクセス信号生成回路２３０と接続されている。

各マスタ回路は、ＳＤＲＡＭ３００へデータ転送する際、各Req信号線を通じて調停回路２２０へアクセス要求を送出し、調停回路２２０から各Ack信号線を通じて応答信号を受付ける。また、各マスタ回路は、調停回路２２０に送出したアクセス要求に係るコマンド、アドレス、及びデータを、各々の信号線を通じてアクセス信号生成回路２３０へ送出する。

＜調停回路２２０＞
調停回路２２０は、上述した様にマスタ回路(ａ〜ｃ)と各々のReq信号線及びAck信号線で接続され、主ＬＳＩ１００とは外部Req信号線及びタイミング制御信号線で接続されている。また、アクセス信号生成回路２３０とはＳＤＲＡＭ３００へデータを転送すべきマスタ回路を示すマスタ特定情報を伝達するための信号線で接続されている。

調停回路２２０は、マスタ回路(ａ〜ｃ)によって送出されたアクセス要求を受付け、受付けた順にアクセス要求情報を図示しないバッファに格納し、例えばアクセス要求を受付けた順等の予め設計された調停規則に従って、ＳＤＲＡＭ３００にデータ転送を行わせるマスタ回路(ａ〜ｃ)を逐次選択する。
また、選択したマスタ回路のアクセス要求情報のコマンド、データ転送量、アドレスを示す情報を主ＬＳＩ１００へ送出するとともに、その選択結果を記憶する。

調停回路２２０は、主ＬＳＩ１００からLOWレベルのタイミング制御信号を受付けた際、記憶している選択結果に基づいてマスタ回路を特定し、アクセス信号生成回路２３０へ特定したマスタ回路を示すマスタ特定情報を送出する。
尚、主ＬＳＩ１００へ複数のアクセス要求を送出する必要がある場合、調停回路２２０は、LOWレベルのタイミング制御信号を受付けた際に、次のアクセス要求を送出するものとする。

＜アクセス信号生成回路２３０＞
アクセス信号生成回路２３０は、上述した様に、各マスタ回路(ａ〜ｃ)とは各Com信号線、Add信号線、Data信号線で接続され、調停回路２２０とはマスタ特定情報を受付けるための信号線で接続されている。また、ＳＤＲＡＭ３００とは、コマンド信号線、アドレス信号線、データ信号線で接続されており、各信号線は上述と同様である。

アクセス信号生成回路２３０は、各マスタ回路(a〜ｃ)からコマンド、アドレス、データを各々のCom信号線、Add信号線、Data信号線を通じて受付け、ＳＤＲＡＭ３００にアクセスするための各アクセス用信号を生成してバッファに格納する。
また、アクセス信号生成回路２３０は、調停回路２２０からマスタ特定情報を受付け、マスタ特定情報で示されるマスタ回路のコマンド及びアドレスの各アクセス用信号を各々の信号線を通じてＳＤＲＡＭ３００へ送出し、コマンドに応じたタイミング、例えばデータ書き込み要求の場合にはコマンド入力から１クロック後のタイミングで、データ信号線を通じてデータ信号をＳＤＲＡＭ３００へ送出する。
＜データ＞
図２(a)は、調停回路１２０が、マスタ回路(Ａ〜Ｃ)から受付けてＦＩＦＯバッファに格納したアクセス要求情報の一例を示しており、同図に示す様に、マスタＡ１１１、マスタＢ１１２、マスタＣ１１３の順にアクセス要求を受付けたことを示している。

アクセス要求情報１０は、受付順１１、Req信号線１２、コマンド１３、転送量１４を対応付けた情報である。
ここで、受付順１１は、調停回路１２０がアクセス要求を受付けた順を説明の便宜上示したものであり、バッファから取り出されたアクセス要求情報はバッファには残らないものとする。

Req信号線１２は、アクセス要求の送出元を識別するための情報であり、アクセス要求を受付けたReq信号線を示している。
また、コマンド１３は、ＳＤＲＡＭ３００に対するデータの読出し又は書込みを示すコマンドである。例えば、データ書込み要求の場合には“Write”で示し、説明の便宜上“WriteＡ”等の様に、マスタ回路を識別する文字を付して表すこととする。

転送量１４は、各マスタ回路がＳＤＲＡＭ３００に転送する必要のあるデータ量を示しており、本実施例ではデータ量の単位はバイトで表すものとする。
尚、本実施形態の場合、並列伝送可能なビット数は１６ビットとする。例えば、４バイトのデータを転送する場合にはデータの転送サイクル数は２となる。
図２(ｂ)は、副ＬＳＩ２００の調停回路２２０が、マスタ回路(ａ〜ｃ)から受付けてバッファに格納したアクセス要求情報の一例を示しており、同図に示す様に、マスタｂ２１２、マスタａ２１１、マスタｃ２１３の順にアクセス要求を受付けたことを示している。

同図のアクセス要求情報２０は、上述した図２(ａ)のアクセス要求情報１０と同様であるため詳細説明を省略する。
図２(ｃ)は、主ＬＳＩ１００の調停回路１２０が、マスタ回路(Ａ〜Ｃ)及び副ＬＳＩ２００から受付けてバッファに格納したアクセス要求情報の一例を示しており、同図に示す様に、マスタＡ１１１、副ＬＳＩ２００、マスタＣ１１３の順にアクセス要求を受付けたことを示している。

同図のアクセス要求情報３０も、上述した図２(ａ)のアクセス要求情報１０と同様であるため詳細説明を省略する。
＜動作＞
以下、上述の構成を備える主ＬＳＩ１００及び副ＬＳＩ２００の動作について図２、図３及び図４を用いて説明する。

尚、本動作例で用いるＳＤＲＡＭ３００は、DDR SDRAM(Double Data Rate Synchronous DRAM)であり、図３及び図４に示すタイミングチャートにおいて、ck及び/ck＊はＳＤＲＡＭ３００が動作するためのクロックであり、/CK＊はCKと同周期で、位相がCKと逆位相の信号であり、ckを実線、/ck＊を点線で示している。また、ＳＤＲＡＭ３００は、データの入出力をクロック(ck)の立ち上がりと立ち下がりの両エッジに同期して制御し、コマンドはクロック(ck)の立ち上がりエッジとクロック(/ck*)の立ち下りエッジの交点のタイミングに同期してラッチするものとする。また、バースト長が４サイクル、データ書込み要求の場合にはWriteコマンド入力から１クロック後にデータの書き込みを開始するものとする。
（１ＬＳＩの動作）
図３は、主ＬＳＩ１００のマスタＡ〜Ｃからのアクセス要求を受付けた調停回路１２０が、アクセス要求に係るＳＤＲＡＭ３００へのデータ転送を制御する時間的変化を示すタイミングチャートである。

これは、図２(ａ)に例示したアクセス要求情報１０に基づいて、主ＬＳＩ１００の調停回路１２０が、マスタＡ〜ＣによるＳＤＲＡＭ３００へのデータ転送を制御した結果を示している。尚、ＳＤＲＡＭ３００は予めアクティブ状態に設定されているものとし、図３のタイミングチャートにおいて、例えば、マスタＡ１１１からのデータ書込み要求に対する各アクセス用信号は、コマンド信号をWRITE-A、アドレス信号をADD-A、データ信号をA0の様に記載する。

以下、調停回路１２０及びアクセス信号生成回路１３０の動作を説明する。
調停回路１２０は、図２(a)のアクセス要求情報１０に示すWrite要求を、マスタＡ〜Ｃの各々のReq信号線を通じて順次受付けてバッファに格納し、Write要求を受付ける毎に、そのWrite要求に係るデータ転送量と並列伝送可能なビット数に基づいてデータ転送に要するサイクル数を算出する。

調停回路１２０は、アクセス要求を受付けたReq信号線からマスタ回路を特定し、特定したマスタ回路からＳＤＲＡＭ３００へコマンド及びアドレスを入力するタイミングを決定し、その決定したタイミングで、調停結果情報を含むタイミング制御信号をアクセス信号生成回路１３０へ送出する。
図２(a)の例では、調停回路１２０は、Req-A信号線を介して最初にアクセス要求を送信したマスタＡを特定する。

調停回路１２０は、マスタＡのデータ転送を開始するために、図３のT1のタイミングで、マスタＡ１１１に対応するタイミング制御信号線を通じてLOWレベルのタイミング制御信号をアクセス信号生成回路１３０へ送出し、アクセス信号生成回路１３０は、タイミング制御信号を受付けると、クロック(ck)の立ち上がりエッジT2のタイミングで、マスタＡ１１１のコマンド信号WRITE-A及びアドレス信号ADD-AをＳＤＲＡＭ３００に入力する。

また、アクセス信号生成回路１３０は、図３に示す様に、コマンド信号WRITE-A及びアドレス信号ADD-Aの入力から１クロック後のT4からクロック(ck)の立ち上がりエッジ及び立ち下がりエッジのタイミングでデータ信号A0，A1をＳＤＲＡＭ３００に入力する。
調停回路１２０は、図２(a)の例において、マスタＡ１１１の次にＳＤＲＡＭ３００にアクセスさせるマスタ回路として、マスタＢ１１２を特定する。

調停回路１２０は、マスタＡ１１１のデータ転送サイクル数が２サイクルなので、マスタＡ１１１のデータ信号の入力が終了するT6の立ち上がりエッジからマスタＢ１１２のデータ信号の入力が開始できるように、T3のタイミングでマスタＢ１１２に対応するタイミング制御信号線を通じてLOWレベルのタイミング制御信号をアクセス信号生成回路１３０へ送出する。

アクセス信号生成回路１３０は、タイミング制御信号を受付けると、クロック(ck)の立ち上がりエッジT4のタイミングでマスタＢ１１２のコマンド信号WRITE-B及びアドレス信号ADD-BをＳＤＲＡＭ３００に入力する。また、アクセス信号生成回路１３０は、次のタイミング制御信号を受付けるまでNOP信号を生成し、クロック(ck)の立ち上がりエッジT6のタイミングでNOP信号をＳＤＲＡＭ３００に入力する。

続いて、アクセス信号生成回路１３０は、マスタＢ１１２のコマンド信号WRITE-B及びアドレス信号ADD-Bを入力から１クロック後のT6からクロック(ck)の立ち上がりエッジ及び立ち下がりエッジのタイミングでデータ信号B0〜B3をＳＤＲＡＭ３００へ入力する。
続いて、調停回路１２０は、図２(a)の例において、マスタＢ１１２の次にＳＤＲＡＭ３００にアクセスさせるマスタ回路として、マスタＣ１１３を特定する。マスタＢ１１２のデータ転送サイクルが4サイクルなので、データ信号の入力が終了するT10のクロック(ck)の立ち上がりエッジで、マスタＣ１１３のデータ信号の送出が開始できるように、T7のタイミングでマスタＣ１１３に対応するタイミング制御信号線を通じてLOWレベルのタイミング制御信号を送出する。

アクセス信号生成回路１３０は、タイミング制御信号を受付けると、クロック(ck)の立ち上がりエッジT8のタイミングで、マスタＣ１１３のコマンド信号WRITE-Cとアドレス信号ADD-CをＳＤＲＡＭ３００に入力する。また、コマンド信号WRITE-Cとアドレス信号ADD-Cの入力から１クロック後のT10からクロック(ck)の立ち上がりエッジ及び立ち下がりエッジのタイミングで、マスタＣ１１３のデータ信号C0、C1をＳＤＲＡＭ３００に入力する。

ＳＤＲＡＭ３００は、上述した各タイミングで入力された各アクセス用信号をクロックに基づくタイミングでラッチする。
（２ＬＳＩの動作）
図４は、主ＬＳＩ１００及び副ＬＳＩ２００のマスタ回路からのアクセス要求を受付けた調停回路１２０が、アクセス要求に係るＳＤＲＡＭ３００へのデータ転送を制御する時間的変化を示すタイミングチャートである。

これは、図２(ｃ)に例示したアクセス要求情報３０に基づいて、主ＬＳＩ１００の調停回路１２０が、主ＬＳＩ１００及び副ＬＳＩ２００の各マスタ回路からＳＤＲＡＭ３００へのデータ転送を制御した結果を示している。
尚、図２(ｂ)に示すアクセス要求情報２０は、上述した様に、副ＬＳＩ２００の調停回路２２０が受付けたアクセス要求を示しており、調停回路２２０は、Reqｂの信号線を通じて最先にアクセス要求を送出したマスタｂ２１２を選択し、コマンド“Writeｂ”と転送量“８バイト”の情報を含むアクセス要求を、外部Req信号線を通じて主ＬＳＩ１００に送出し、更に、マスタｂ２１２を示す選択結果を記憶する。

以下、図４を用いて、主ＬＳＩ１００及び副ＬＳＩ２００の各調停回路とアクセス信号生成回路の動作について説明する。
主ＬＳＩ１００の調停回路１２０は、図２(ｃ)のアクセス要求情報３０で最先にアクセス要求を受付けたマスタＡ１１１を特定する。
調停回路１２０は、上述した１ＬＳＩの場合の動作と同様、図４のT1で、マスタＡ１１１に対応するタイミング制御信号線を通じてLOWレベルのタイミング制御信号をアクセス信号生成回路１３０へ送出し、アクセス信号生成回路１３０は、T2のタイミングでコマンド信号WRITE-Aとアドレス信号ADD-AをＳＤＲＡＭ３００に入力する。

また、アクセス信号生成回路１３０は、コマンド信号WRITE-Aとアドレス信号ADD-Aの入力から1クロック後のT4のクロック(ck)の立ち上がりエッジ及び立ち下がりエッジのタイミングで、データ信号A0，A1をＳＤＲＡＭ３００に入力する。
続いて、調停回路１２０は、図２(c)のアクセス要求情報３０において、次のアクセス要求の送出元を示すReq信号線が“外部Req”であるため、副ＬＳＩ２００をアクセス対象として特定する。

調停回路１２０は、マスタＡ１１１のデータ転送サイクルが2サイクルであるため、その入力が終了するT6のクロック(ck)の立ち上がりエッジから副ＬＳＩ２００のデータを入力できるように、T3のタイミングで、LOWレベルのタイミング制御信号を副ＬＳＩ２００に送出する。
副ＬＳＩ２００の調停回路２２０は、主ＬＳＩ１００からタイミング制御信号を受付けると、記憶している選択結果に基づいてマスタｂ２１２を特定し、マスタｂ２１２を示すマスタ特定情報をアクセス信号生成回路２３０へ送出する。

アクセス信号生成回路２２０は、マスタ特定情報を受付けると、マスタ特定情報で示されるマスタｂ２１２のコマンド信号WRITE-bとアドレス信号ADD-bをクロック(ck)の立ち上がりエッジT4のタイミングでＳＤＲＡＭ３００に入力する。
また、アクセス信号生成回路２３０は、コマンド信号WRITE-bとアドレス信号ADD-bの入力から１クロック後のT6からクロックの立ち上がりエッジ及び立ち下りエッジのタイミングで、マスタｂ２１２のデータb0〜b3をＳＤＲＡＭ３００に入力する。

尚、主ＬＳＩ１００のアクセス信号生成回路１３０は、コマンド信号WRITE-A及びアドレス信号ADD-Aの入力後、クロック(ck)の立ち上がりエッジT4のタイミングで、次のアクセス制御信号が入力されるまでNOP信号をＳＤＲＡＭ３００へ入力する。
続いて、主ＬＳＩ１００の調停回路１２０は、図２(c)のアクセス要求情報３０から、マスタＣ１１３をアクセス対象として特定する。

調停回路１２０は、副ＬＳＩ２００のデータ転送サイクルが4サイクルなので、データ転送が終了するT10のクロック(ck)の立ち上がりエッジからマスタＣ１１３のデータ転送を開始するために、T7のタイミングで、マスタＣ１１３に対応するタイミング制御信号線を通じてLOWレベルのタイミング制御信号をアクセス信号生成回路１３０へ送出する。
アクセス信号生成回路１３０は、タイミング制御信号を受付けるとクロック(ck)の立ち上がりエッジT8のタイミングで、マスタＣ１１３のコマンド信号WRITE-Cとアドレス信号ADD-CをＳＤＲＡＭ３００に入力する。

アクセス信号生成回路１３０は、マスタＣ１１３のコマンド信号WRITE-Cとアドレス信号ADD-Cの入力から１クロック後のT10からクロック(ck)の立ち上がりエッジ及び立ち下がりエッジのタイミングでマスタＣ１１３のデータC0，C1をＳＤＲＡＭ３００へ入力する。
＜考察＞
上述の実施の形態で示した図４の例を、従来技術を用いて実現した場合、図６の様に示される。

図６の場合、主ＬＳＩ１００のマスタＡのアクセス要求に基づくデータ転送が終了するまでは、次にデータ転送すべき副ＬＳＩ２００のマスタｂのアクセス要求に係るコマンド及びアドレス信号をＳＤＲＡＭ３００へ出力しない。そのため、主ＬＳＩ１００と副ＬＳＩ２００の各マスタ回路から出力されたアクセス要求に基づくデータ転送が連続して行われない。

上記実施の形態は、図４に示す様に、主ＬＳＩ１００の調停回路１２０が、自チップ内及び副ＬＳＩ２００のマスタ回路からのアクセス要求を受付けた場合において、自チップのマスタＡのデータ転送終了後、続けて副ＬＳＩ２００のマスタｂのデータ転送を行わせるために、マスタｂのデータ転送タイミングより所定時間前に当該データ転送に係るコマンド及びアドレスを出力するようタイミングを決定しており、マスタｂからマスタＣにアクセス対象が切替った場合も同様である。

このように、ＳＤＲＡＭにアクセスさせる対象として選択された各マスタ回路のデータ転送期間と、当該データ転送に後続してデータ転送させるマスタ回路のアクセス要求に係るコマンドとアドレスの出力期間とが重複しているか否かを問わないため、先のデータ転送と並列して後のデータ転送に係るコマンドとアドレスを出力することができ、結果として、単一の集積回路の場合と同様、ＳＤＲＡＭのアクセス対象として選択された各マスタ回路のデータ転送を連続して行うことができ、従来と比較してデータ転送効率を向上させることができる。

尚、上述した実施の形態では、データ書込みの場合について説明したが、データ読出しの場合も同様である。
＜変形例＞
図５は、上述した実施の形態の変形例に係る集積回路システムの構成図を示している。
上述した実施の形態に係る集積回路システムは、主ＬＳＩ１００側の調停回路が調停結果だけでなく、各アクセス要求のアクセスタイミングを決定し、そのタイミングに基づいて、主ＬＳＩ１００及び副ＬＳＩ２００の各アクセス信号生成回路からＳＤＲＡＭ３００へアクセスするものとして説明したが、本変形例では、各アクセス要求のアクセスタイミングを主ＬＳＩ１００のアクセス信号生成回路で決定し、ＳＤＲＡＭ３００へデータ転送を行う。

以下、本変形例の集積回路システムについて説明する。
本変形例に係る主ＬＳＩ１００の調停回路１２１は、実施の形態と同様に、所定の規則に従って、ＳＤＲＡＭ３００にアクセスさせるマスタ回路又は副ＬＳＩ２００を逐次選択するが、主ＬＳＩ１００のアクセス信号生成回路１３１には選択結果を示す調停結果情報のみを送出し、副ＬＳＩ２００にはアクセス要求を受付けたことを示す応答信号を送出する。

副ＬＳＩ２００の調停回路２２１は、応答信号を受付けた際、実施の形態と同様に、その応答信号に対応するアクセス要求の送出元のマスタ回路(ａ〜ｃ)を特定し、マスタ特定情報をアクセス信号生成回路２３１へ送出する。
アクセス信号生成回路２３１は、マスタ特定情報に示されるマスタ回路のコマンド、アドレス、データの各アクセス用信号を生成し、主ＬＳＩ１００のアクセス信号生成回路１３１へ送出する。

主ＬＳＩ１００のアクセス信号生成回路１３１は、実施の形態と同様に自チップ内のマスタ回路(Ａ〜Ｃ)のアクセス用信号を生成し、生成したアクセス用信号と副ＬＳＩ２００から送出されたアクセス用信号を、調停結果情報に基づき、各アクセス要求に係るデータ転送が連続して行われるようにＳＤＲＡＭ３００へ送出する。
＜補足＞
以上、本発明に係るＬＳＩについて実施形態に基づいて説明したが、以下のように変形することもでき、本発明は上述の実施形態で示したＬＳＩに限られないことは勿論である。

（１）本実施の形態では、調停回路１２０は、アクセス要求を受付けた順にＳＤＲＡＭ３００へアクセスするマスタ回路を特定する調停規則を用いて説明したが、調停規則は、例えば、アクセス要求を優先すべきマスタ回路の優先順位をユーザによって定めた規則であってもよいし、副ＬＳＩ２００から調停規則を示す情報を取得し、その取得した規則に応じてアクセス要求の調停を動的に変化させてもよい。

（２）上述した実施の形態では、アクセス要求を各マスタ回路から受付け、ＳＤＲＡＭ３００にアクセスさせるマスタ回路を特定し、調停回路によって特定されたマスタ回路のコマンド、アドレス、データをＳＤＲＡＭへ送出してアクセスを制御する動作を、調停回路とアクセス信号回路で分担して行うものとして説明したが、これらの動作を１つの回路が行う構成であってもよい。

（３）上述した実施の形態では、主ＬＳＩに1つの副ＬＳＩを接続した場合について説明したが、副ＬＳＩが２個以上ある場合、主ＬＳＩの調停回路は、副ＬＳＩの各々からアクセス要求を受付け、所定の調停規則に従って調停し、調停結果とアクセスタイミングを示すタイミング制御信号を各副ＬＳＩに送出し、各々の副ＬＳＩは、各ＬＳＩ内でアクセス用信号を生成し、タイミング制御信号で示されるタイミングでアクセス用信号をＳＤＲＡＭに送出することとしてもよい。

（４）上述した実施の形態では、主ＬＳＩ１００、副ＬＳＩ２００にクロックを供給するものとして説明したが、主ＬＳＩ１００にクロックを供給し、主ＬＳＩ１００から副ＬＳＩ２００には位相調整のためのクロックを出力し、副ＬＳＩ２００はそのクロックに基づくタイミングでアクセスを行うこととしてもよい。
（５）上述した実施の形態では、調停回路１２０が自チップ内のデータ転送タイミングを決定するものとして説明したが、自チップ内のデータ転送タイミングの決定は、アクセス信号生成回路１３０が行うこととしてもよい。この場合、調停回路１２０は、自チップ内のマスタ回路のアクセスについては、調停結果情報のみをアクセス信号生成回路１３０に送出し、アクセス信号生成回路１３０は調停結果情報で示される順序で、マスタ回路からのコマンド等の信号をクロックに基づくタイミングで送出する。また、調停回路１２０は、アクセス信号生成回路１３０とＳＤＲＡＭ３００の間におけるデータ転送の状況を監視する機能を有し、ＳＤＲＡＭ３００へのデータ転送状況に基づき、自チップ内及び副ＬＳＩ２００のマスタ回路からのアクセス要求に係るデータ転送を連続して行うことができるように、副ＬＳＩ２００のアクセスタイミングを決定し、アクセス制御信号を送出する。

(６)上述した実施の形態では、ＳＤＲＡＭ３００がDDR SDRAMである場合について説明したが、SDR SDRAM(Single Data RateSynchronous DRAM)等の外部クロックに同期して動作するDRAMでもよいし、コマンド入力から所定タイミングでデータ転送を行うクロック同期型の記録デバイスであればこれに限らない。
(７)上述した実施の形態では、主ＬＳＩ１００の調停回路１２０とアクセス信号生成回路１３０とは、マスタ回路(Ａ〜Ｃ)毎のタイミング制御信号線を通じて接続されているものとして説明したが、マスタ回路のアクセスタイミングを伝達することができれば、シリアル伝送でも他のパラレル伝送でもよい。

(８)上述した実施の形態では、主ＬＳＩ１００のアクセス信号生成回路１３０が、タイミング制御信号に基づいて、ＳＤＲＡＭ３００に対する制御信号を出力するものとして説明したが、副ＬＳＩ２００のアクセス信号生成回路２３０からＳＤＲＡＭ３００に対して制御信号を出力してもよい。
(９)上述した実施の形態では、主ＬＳＩ１００及び副ＬＳＩ２００の各マスタ回路は、データ転送量を含めたアクセス要求を調停回路に送出するものとして説明したが、各マスタ回路のデータ転送量が固定長である場合には、各マスタ回路はアクセス要求においてデータ転送量を調停回路に送出しないこととしてもよい。

本発明に係る集積回路システム及び集積回路は、画像処理装置等の情報機器に利用され得る。

実施の形態に係る集積回路システムの構成図を示している。 (ａ)は実施の形態に係る主ＬＳＩ１００だけの場合に、調停回路１２０のバッファに格納したアクセス要求情報の一例を示している。(ｂ)は実施の形態に係る主ＬＳＩ１００と副ＬＳＩ２００からアクセス要求が出された場合の、調停回路２２０のバッファに格納したアクセス要求情報の一例を示しており、(ｃ)は実施の形態に係る主ＬＳＩ１００と副ＬＳＩ２００からアクセス要求が出された場合の、調停回路１２０のバッファに格納したアクセス要求情報の一例を示している。主ＬＳＩ１００からのみアクセス要求を受付けた場合の、データ転送を制御する時間的変化を示すタイミングチャートである。主ＬＳＩ１００及び副ＬＳＩ２００からアクセス要求を受付けた場合の、データ転送を制御する時間的変化を示すタイミングチャートである。実施の形態の変形例に係る集積回路システムの構成図を示している。実施の形態の図４の例を従来技術を用いて表した図である。

符号の説明

１００主ＬＳＩ
１１１マスタＡ
１１２マスタＢ
１１３マスタＣ
１２０、１２１主ＬＳＩの調停回路
１３０、１３１主ＬＳＩのアクセス信号生成回路
２００副ＬＳＩ
２１１マスタａ
２１２マスタｂ
２１３マスタｃ
２２０、２２１副ＬＳＩの調停回路
２３０、２３１副ＬＳＩのアクセス信号生成回路
３００ＳＤＲＡＭ

Claims

外部の記録装置を共有し、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路を含み、前記複数のマスタ回路のうち、一つのマスタ回路に前記記録装置へ選択的にアクセスさせることにより、前記複数のマスタ回路のアクセスを制御する集積回路チップであって、
自チップの外部のマスタ回路からアクセス要求を受付ける入力インタフェースと、
前記記録装置にアクセスさせるべく選択した前記複数のマスタ回路のうちの一のマスタ回路のアクセス要求に基づくデータ転送が終了するまでに、前記外部のマスタ回路からのアクセス要求を受付けた場合、当該データ転送中に当該外部のマスタ回路からのアクセス要求に係るアドレスを出力するように、当該アドレスの出力タイミングを決定し、当該外部のマスタ回路に当該決定したタイミングに応じて前記記録装置へアクセスさせるよう制御するアクセス制御回路とを
を含む集積回路チップ。
前記集積回路チップは、前記記録装置へのアドレスの出力タイミングを指示するためのタイミング情報を、自チップの外部に出力する出力インタフェースを有し、
前記アクセス制御回路は、前記複数のマスタ回路及び前記外部のマスタ回路からアクセス要求を受け付けた場合に、当該受付けたアクセス要求を発したマスタ回路の中から前記記録装置にアクセスさせるマスタ回路を逐次選択し、前記アドレスの出力タイミングの決定を行う調停回路と、前記複数のマスタ回路のアクセス要求に基づくアクセス用信号を生成するアクセス信号生成回路を含み、
前記調停回路は、前記記録装置にアクセスさせるマスタ回路として、前記外部のマスタ回路を選択した場合には、決定した前記アドレスの出力タイミングを指示する前記タイミング情報を前記出力インタフェースから出力し、前記複数のマスタ回路を選択した場合には、当該選択したマスタ回路を示す調停結果情報を前記アクセス信号生成回路へ送出し、
前記アクセス信号生成回路は、前記調停結果情報が示すマスタ回路のアクセス要求に基づくアクセス用信号を生成して前記記録装置へ送出すること
を特徴とする請求項１記載の集積回路チップ。
外部の記録装置を共有し、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路を含み、前記複数のマスタ回路のうち、一つのマスタ回路に前記記録装置へ選択的にアクセスさせることにより、前記複数のマスタ回路のアクセスを制御する集積回路チップであって、
自チップの外部のマスタ回路からアクセス要求を受付ける入力インタフェースと、
前記複数のマスタ回路と前記外部のマスタ回路から受付けた各アクセス要求に基づき、所定条件下で、前記複数のマスタ回路のいずれかを選択して前記記録装置にデータ転送を行わせ、続いて前記外部のマスタ回路にデータ転送を行わせるよう決定するとともに、各マスタ回路のデータ転送タイミングより所定時間先行して当該マスタ回路のアクセス要求に係るアドレスの出力タイミングを、いずれかのマスタ回路によるデータ転送が行われる期間と重複するか否かにかかわらず決定し、当該決定した出力タイミングに応じて当該マスタ回路に前記記録装置へアクセスさせるよう制御するアクセス制御回路とを
を含む集積回路チップ。
外部の記録装置を共有し、前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路を含み、前記複数のマスタ回路のうち、一つのマスタ回路に前記記録装置へ選択的にアクセスさせることにより、前記複数のマスタ回路のアクセスを制御する集積回路チップであって、
自チップの外部へ前記アクセス要求を出力する出力インタフェースと、
出力したアクセス要求に係るアドレスの出力タイミングを指示するタイミング情報を外部から受付ける入力インタフェースと、
前記複数の各マスタ回路から前記アクセス要求を受付け、所定の規則に従って当該アクセス要求を前記出力インタフェースから逐次外部へ出力し、前記入力インタフェースから前記タイミング情報を受付け、受付けたタイミング情報に基づいて、当該出力したアクセス要求を発したマスタ回路にアクセスを行わせるよう制御するアクセス制御回路と
を含む集積回路チップ。
前記記録装置は、ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であることを特徴とする請求項１記載の集積回路チップ。
外部の記録装置を第一集積回路チップと第二集積回路チップとで共有する集積回路システムであって、
前記第一集積回路チップは、
前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路と、
前記第二集積回路チップ内のマスタ回路からアクセス要求を受付ける入力インタフェースと、
前記記録装置へのアドレスの出力タイミングを指示するためのタイミング情報を第二集積回路チップに出力する出力インタフェースと、
前記記録装置にアクセスさせるべく選択した前記複数のマスタ回路のうちの一のマスタ回路のアクセス要求に基づくデータ転送が終了するまでに、前記第二集積回路チップ内のマスタ回路からのアクセス要求を受付けた場合、当該データ転送中に当該第二集積回路チップのマスタ回路からのアクセス要求に係るアドレスを出力するように、当該アドレスの出力タイミングを決定し、当該第二集積回路チップのマスタ回路に当該決定したタイミングに応じて前記記録装置へアクセスさせるよう制御するアクセス制御回路とを備え、
前記第二集積回路チップは、
前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路と、
前記第一集積回路チップへ前記アクセス要求を出力する出力インタフェースと、
前記タイミング情報を外部から受付ける入力インタフェースと、
前記複数の各マスタ回路から前記アクセス要求を受付け、所定の規則に従って当該アクセス要求を前記出力インタフェースから、逐次、前記第一集積回路チップへ出力し、前記入力インタフェースから前記タイミング情報を受付け、受付けたタイミング情報に基づいて、当該出力したアクセス要求を発したマスタ回路にアクセスを行わせるよう制御するアクセス制御回路とを備える
ことを特徴とする集積回路システム。
第一集積回路チップと第二集積回路チップと記録装置を備えるデータ処理装置であって、
前記第一集積回路チップは、
前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路と、
前記第二集積回路チップ内のマスタ回路から前記アクセス要求を受付ける入力インタフェースと、
前記記録装置へのアクセスタイミングを指示するためのタイミング情報を第二集積回路チップに出力する出力インタフェースと、
前記記録装置にアクセスさせるべく選択した前記複数のマスタ回路のうちの一のマスタ回路のアクセス要求に基づくデータ転送が終了するまでに、前記第二集積回路チップ内のマスタ回路からのアクセス要求を受付けた場合、当該データ転送中に当該第二集積回路チップのマスタ回路からのアクセス要求に係るアドレスを出力するように、当該アドレスの出力タイミングを決定し、当該第二集積回路チップのマスタ回路に当該決定したタイミングに応じて前記記録装置へアクセスさせるよう制御するアクセス制御回路とを備え、
前記第二集積回路チップは、
前記記録装置にデータ転送するためのアドレスを含むアクセス要求を発する複数のマスタ回路と、
前記第一集積回路チップへ前記アクセス要求を出力する出力インタフェースと、
出力したアクセス要求に係るアドレスの出力タイミングを指示するタイミング情報を外部から受付ける入力インタフェースと、
前記複数の各マスタ回路から前記アクセス要求を受付け、所定の規則に従って当該アクセス要求を前記出力インタフェースから、逐次、前記第一集積回路チップへ出力し、前記入力インタフェースから前記タイミング情報を受付け、受付けたタイミング情報に基づいて、当該出力したアクセス要求を発したマスタ回路にアクセスを行わせるよう制御するアクセス制御回路とを備える
ことを特徴とするデータ処理装置。