JPH04323755A - Ｄｍａ装置 - Google Patents
Ｄｍａ装置Info
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- JPH04323755A JPH04323755A JP3093887A JP9388791A JPH04323755A JP H04323755 A JPH04323755 A JP H04323755A JP 3093887 A JP3093887 A JP 3093887A JP 9388791 A JP9388791 A JP 9388791A JP H04323755 A JPH04323755 A JP H04323755A
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- dma
- data
- microprocessor
- transfer
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- 238000012544 monitoring process Methods 0.000 claims abstract description 19
- 230000015654 memory Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサ、複
数のメモリ装置を含む装置におけるメモリ間のハードウ
ェアによるデータ転送装置であるＤＭＡ転送装置に関す
るものである。
数のメモリ装置を含む装置におけるメモリ間のハードウ
ェアによるデータ転送装置であるＤＭＡ転送装置に関す
るものである。
【０００２】
【従来の技術】図３は従来のＤＭＡ装置を示すものであ
る。図３において、１はマイクロプロセッサで、２はＤ
ＭＡコントローラ、３はメモリ装置Ａ、４はメモリ装置
Ｂ、５はアドレスバス、６はデータバスである。
る。図３において、１はマイクロプロセッサで、２はＤ
ＭＡコントローラ、３はメモリ装置Ａ、４はメモリ装置
Ｂ、５はアドレスバス、６はデータバスである。
【０００３】以上のように構成された従来のＤＭＡ装置
について、以下その動作を説明する。
について、以下その動作を説明する。
【０００４】メモリ装置Ａのデータをメモリ装置ＢにＤ
ＭＡ転送する場合を考える。初期設定として、ソースデ
ータであるメモリ装置Ａのソースアドレスと、受け側の
メモリ装置Ｂのディスティネーションアドレスの指定を
行なう。次に、ＤＭＡ要求信号（以下ＤＭＡＲＥＱ）が
、ＤＭＡコントローラに入力される。マイクロプロセッ
サからはマイクロプロセッサがアドレスバス５とデータ
バス６をともに使わないタイミングでバスがあいている
ことを示す信号であるＢＵＳＦＲＥＥが出力される。 ＤＭＡＲＥＱが入力された後の１回目のＢＵＳＦＲＥＥ
信号の期間に、メモリ装置Ａである３のデータが、デー
タバス６を用いて、ＤＭＡコントローラ２へ転送される
。次に、２回目のＢＵＳＦＲＥＥ信号の期間に、ＤＭＡ
コントローラ２へ転送された前記データが、データバス
６を用いて、メモリ装置Ｂである４へ転送される。つま
り、ＢＵＳＦＲＥＥ２サイクルで、メモリ装置Ａで３の
データがメモリ装置Ｂである４へ、マイクロプロセッサ
を介することなく直接転送することができる。このとき
、最初のサイクル（メモリ装置Ａである３からＤＭＡコ
ントローラへの転送サイクル）をリードサイクルと呼び
、２回目のサイクル（ＤＭＡコントローラからメモリ装
置Ｂである４への転送サイクル）をライトサイクルと呼
ぶことにする。図４に、従来のＤＭＡ装置のタイミング
チャートを示す。図４で、μＰはマイクロプロセッサの
略である。
ＭＡ転送する場合を考える。初期設定として、ソースデ
ータであるメモリ装置Ａのソースアドレスと、受け側の
メモリ装置Ｂのディスティネーションアドレスの指定を
行なう。次に、ＤＭＡ要求信号（以下ＤＭＡＲＥＱ）が
、ＤＭＡコントローラに入力される。マイクロプロセッ
サからはマイクロプロセッサがアドレスバス５とデータ
バス６をともに使わないタイミングでバスがあいている
ことを示す信号であるＢＵＳＦＲＥＥが出力される。 ＤＭＡＲＥＱが入力された後の１回目のＢＵＳＦＲＥＥ
信号の期間に、メモリ装置Ａである３のデータが、デー
タバス６を用いて、ＤＭＡコントローラ２へ転送される
。次に、２回目のＢＵＳＦＲＥＥ信号の期間に、ＤＭＡ
コントローラ２へ転送された前記データが、データバス
６を用いて、メモリ装置Ｂである４へ転送される。つま
り、ＢＵＳＦＲＥＥ２サイクルで、メモリ装置Ａで３の
データがメモリ装置Ｂである４へ、マイクロプロセッサ
を介することなく直接転送することができる。このとき
、最初のサイクル（メモリ装置Ａである３からＤＭＡコ
ントローラへの転送サイクル）をリードサイクルと呼び
、２回目のサイクル（ＤＭＡコントローラからメモリ装
置Ｂである４への転送サイクル）をライトサイクルと呼
ぶことにする。図４に、従来のＤＭＡ装置のタイミング
チャートを示す。図４で、μＰはマイクロプロセッサの
略である。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、マイクロプロセッサからのＢＵＳＦＲＥ
Ｅ信号を一方的に待つだけであったので、決められた時
間内に必ずデータ転送されることが保証できないという
問題点を有していた。
来の構成では、マイクロプロセッサからのＢＵＳＦＲＥ
Ｅ信号を一方的に待つだけであったので、決められた時
間内に必ずデータ転送されることが保証できないという
問題点を有していた。
【０００６】本発明は上記従来の問題点を解決するもの
で、決められた時間内に必ずデータ転送されることが保
証できるＤＭＡ装置を提供することを目的とする。
で、決められた時間内に必ずデータ転送されることが保
証できるＤＭＡ装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明のＤＭＡ装置は、マイクロプロセッサと複数の
メモリ装置と、前記マイクロプロセッサがアドレスバス
とデータバスを使用しないタイミングに前記メモリ間の
データ転送を前記データバスを用いて行なわせるＤＭＡ
コントローラと、ＤＭＡ転送を監視する監視用タイマか
ら構成されている。
に本発明のＤＭＡ装置は、マイクロプロセッサと複数の
メモリ装置と、前記マイクロプロセッサがアドレスバス
とデータバスを使用しないタイミングに前記メモリ間の
データ転送を前記データバスを用いて行なわせるＤＭＡ
コントローラと、ＤＭＡ転送を監視する監視用タイマか
ら構成されている。
【０００８】
【作用】このようにすれば、ＤＭＡ監視用タイマの値を
設定することにより、決められた時間以上バスがフリー
でない場合マイクロプロセッサにバスをフリーにするよ
うに要求することで決められた時間内に必ずデータ転送
されることが保証できる。
設定することにより、決められた時間以上バスがフリー
でない場合マイクロプロセッサにバスをフリーにするよ
うに要求することで決められた時間内に必ずデータ転送
されることが保証できる。
【０００９】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例におけるＤ
ＭＡ装置のブロック図、図２はその動作波形図である。
しながら説明する。図１は本発明の一実施例におけるＤ
ＭＡ装置のブロック図、図２はその動作波形図である。
【００１０】図１において、１はマイクロプロセッサ、
２はＤＭＡコントローラ、３はメモリ装置Ａ、４はメモ
リ装置Ｂ、５はアドレスバス、６はデータバス、７はＤ
ＭＡ監視用タイマ、８はアンドゲートである。
２はＤＭＡコントローラ、３はメモリ装置Ａ、４はメモ
リ装置Ｂ、５はアドレスバス、６はデータバス、７はＤ
ＭＡ監視用タイマ、８はアンドゲートである。
【００１１】以上のように構成されたＤＭＡ装置につい
て、以下その動作を説明する。まず、メモリ装置Ａのソ
ースアドレスとメモリ装置Ｂのディスティネーションア
ドレスＤＭＡ監視用タイマの初期設定を行なう。ＤＭＡ
ＲＥＱがＤＭＡコントローラ２に入力される。ＤＭＡ転
送中であることを示す信号ＤＭＡＢＵＳＹがアンドゲー
ド８へ入力される。アンドゲート８でマイクロプロセッ
サのシステムクロックのＤＭＡ監視用タイマ７への入力
をＤＭＡＢＵＳＹ信号で許可する。マイクロプロセッサ
がアドレスバス又はデータバスを使っているタイミング
では、ＢＵＳＦＲＥＥは“Ｌ”レベルとなり、ＤＭＡ監
視用タイマはリセットされない。従って、ＤＭＡ監視用
タイマはシステムクロックをカウントし始める。これ以
降の動作はＤＭＡ監視用タイマの出力ＢＵＳＲＥＱのタ
イミングによって以下の３通りに分かれる。 （１） ＢＵＳＲＥＱが出力される前にＢＵＳＦＲＥ
Ｅが２回出力された。 （２） リードサイクル後でライトサイクル前にＢＵ
ＳＲＥＱが出力された。 （３） リードサイクル前にＢＵＳＲＥＱが出力され
た。
て、以下その動作を説明する。まず、メモリ装置Ａのソ
ースアドレスとメモリ装置Ｂのディスティネーションア
ドレスＤＭＡ監視用タイマの初期設定を行なう。ＤＭＡ
ＲＥＱがＤＭＡコントローラ２に入力される。ＤＭＡ転
送中であることを示す信号ＤＭＡＢＵＳＹがアンドゲー
ド８へ入力される。アンドゲート８でマイクロプロセッ
サのシステムクロックのＤＭＡ監視用タイマ７への入力
をＤＭＡＢＵＳＹ信号で許可する。マイクロプロセッサ
がアドレスバス又はデータバスを使っているタイミング
では、ＢＵＳＦＲＥＥは“Ｌ”レベルとなり、ＤＭＡ監
視用タイマはリセットされない。従って、ＤＭＡ監視用
タイマはシステムクロックをカウントし始める。これ以
降の動作はＤＭＡ監視用タイマの出力ＢＵＳＲＥＱのタ
イミングによって以下の３通りに分かれる。 （１） ＢＵＳＲＥＱが出力される前にＢＵＳＦＲＥ
Ｅが２回出力された。 （２） リードサイクル後でライトサイクル前にＢＵ
ＳＲＥＱが出力された。 （３） リードサイクル前にＢＵＳＲＥＱが出力され
た。
【００１２】（１）のとき、ＤＭＡ監視用タイマが出力
を出す前に、ＢＵＳＦＲＥＥが２回あるので、従来例と
同様にリードサイクル、ライトサイクルともに完了し、
メモリ装置Ａのデータがメモリ装置Ｂへ転送される。
を出す前に、ＢＵＳＦＲＥＥが２回あるので、従来例と
同様にリードサイクル、ライトサイクルともに完了し、
メモリ装置Ａのデータがメモリ装置Ｂへ転送される。
【００１３】（２）のとき、リードサイクルまでは、Ｄ
ＭＡ監視用タイマは出力を出さずに実行されるが、ライ
トサイクルが実行される前に、ＤＭＡ監視用タイマから
出力が出される。ＢＵＳＲＥＱ信号はマイクロプロセッ
サに入力される。この信号が入力されるとマイクロプロ
セッサはＢＵＳＦＲＥＥ信号を１回のみ出力する。この
ＢＵＳＦＲＥＥ信号を受けて、ＤＭＡコントローラは、
ＤＭＡライトサイクルを実行する。従ってメモリ装置Ａ
のデータがメモリ装置Ｂへ転送される。
ＭＡ監視用タイマは出力を出さずに実行されるが、ライ
トサイクルが実行される前に、ＤＭＡ監視用タイマから
出力が出される。ＢＵＳＲＥＱ信号はマイクロプロセッ
サに入力される。この信号が入力されるとマイクロプロ
セッサはＢＵＳＦＲＥＥ信号を１回のみ出力する。この
ＢＵＳＦＲＥＥ信号を受けて、ＤＭＡコントローラは、
ＤＭＡライトサイクルを実行する。従ってメモリ装置Ａ
のデータがメモリ装置Ｂへ転送される。
【００１４】（３）のとき、図２に示すように、リード
サイクル（１回目のＢＵＳＦＲＥＥ）より前に、ＤＭＡ
監視用タイマからＢＵＳＲＥＱ信号が出力される。ＢＵ
ＳＲＥＱ信号はマイクロプロセッサに入力され、ＢＵＳ
ＦＲＥＥ信号が２回連続出力される。１回目はリードサ
イクルで、２回目はライトサイクルである。従ってメモ
リ装置Ａのデータがメモリ装置Ｂへ転送される。
サイクル（１回目のＢＵＳＦＲＥＥ）より前に、ＤＭＡ
監視用タイマからＢＵＳＲＥＱ信号が出力される。ＢＵ
ＳＲＥＱ信号はマイクロプロセッサに入力され、ＢＵＳ
ＦＲＥＥ信号が２回連続出力される。１回目はリードサ
イクルで、２回目はライトサイクルである。従ってメモ
リ装置Ａのデータがメモリ装置Ｂへ転送される。
【００１５】以上のように、本実施例によれば、ＤＭＡ
監視用タイマを設けることにより、決められた時間内に
必ずデータ転送されることを保証することができる。
監視用タイマを設けることにより、決められた時間内に
必ずデータ転送されることを保証することができる。
【００１６】
【発明の効果】本発明はＤＭＡ監視用タイマを設けるこ
とにより、決められた時間内に必ずデータ転送されるこ
とを保証でき、さらに、タイマにしたことにより決めら
れた時間を自由に設定できる優れたＤＭＡ装置を実現で
きるものである。
とにより、決められた時間内に必ずデータ転送されるこ
とを保証でき、さらに、タイマにしたことにより決めら
れた時間を自由に設定できる優れたＤＭＡ装置を実現で
きるものである。
【図１】本発明の一実施例におけるＤＭＡ装置のブロッ
ク図
ク図
【図２】同装置の動作時のタイミングチャート
【図３】
従来のＤＭＡ装置のブロック図
従来のＤＭＡ装置のブロック図
【図４】同装置の動作時
のタイミングチャート
のタイミングチャート
１ マイクロプロセッサ
２ ＤＭＡコントローラ
３ メモリ装置Ａ
４ メモリ装置Ｂ
５ アドレスバス
６ データバス
７ ＤＭＡ監視タイマ
８ アンドゲート
Claims (1)
- 【請求項１】マイクロプロセッサと複数のメモリ装置と
、前記マイクロプロセッサがアドレスバスとデータバス
を使用しないタイミングに前記メモリ間のデータ転送を
前記データバスを用いて行なわせるＤＭＡコントローラ
と、ＤＭＡ転送を監視する監視用タイマとを備えている
ことを特徴とするＤＭＡ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093887A JP2624388B2 (ja) | 1991-04-24 | 1991-04-24 | Ｄｍａ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093887A JP2624388B2 (ja) | 1991-04-24 | 1991-04-24 | Ｄｍａ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323755A true JPH04323755A (ja) | 1992-11-12 |
| JP2624388B2 JP2624388B2 (ja) | 1997-06-25 |
Family
ID=14094994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3093887A Expired - Fee Related JP2624388B2 (ja) | 1991-04-24 | 1991-04-24 | Ｄｍａ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624388B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006046972A1 (en) * | 2004-07-14 | 2006-05-04 | International Business Machines Corporation | Apparatus and method for supporting memory management in an offload of network protocol processing |
| WO2007003987A1 (en) * | 2005-06-30 | 2007-01-11 | Freescale Semiconductor, Inc. | Device and method for executing a dma task |
| WO2007003986A1 (en) | 2005-06-30 | 2007-01-11 | Freescale Semiconductor, Inc. | Device and method for controlling an execution of a dma task |
| US7533176B2 (en) | 2004-07-14 | 2009-05-12 | International Business Machines Corporation | Method for supporting connection establishment in an offload of network protocol processing |
| US8572296B2 (en) | 2005-06-30 | 2013-10-29 | Freescale Semiconductor, Inc. | Device and method for arbitrating between direct memory access task requests |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623364A (ja) * | 1985-06-28 | 1987-01-09 | Fujitsu Ltd | バス占有制御方式 |
-
1991
- 1991-04-24 JP JP3093887A patent/JP2624388B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623364A (ja) * | 1985-06-28 | 1987-01-09 | Fujitsu Ltd | バス占有制御方式 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006046972A1 (en) * | 2004-07-14 | 2006-05-04 | International Business Machines Corporation | Apparatus and method for supporting memory management in an offload of network protocol processing |
| US7533176B2 (en) | 2004-07-14 | 2009-05-12 | International Business Machines Corporation | Method for supporting connection establishment in an offload of network protocol processing |
| US7930422B2 (en) | 2004-07-14 | 2011-04-19 | International Business Machines Corporation | Apparatus and method for supporting memory management in an offload of network protocol processing |
| US7962628B2 (en) | 2004-07-14 | 2011-06-14 | International Business Machines Corporation | Apparatus and method for supporting connection establishment in an offload of network protocol processing |
| US8316109B2 (en) | 2004-07-14 | 2012-11-20 | International Business Machines Corporation | Supporting memory management in an offload of network protocol processing |
| US8332531B2 (en) | 2004-07-14 | 2012-12-11 | International Business Machines Corporation | Supporting memory management in an offload of network protocol processing |
| WO2007003987A1 (en) * | 2005-06-30 | 2007-01-11 | Freescale Semiconductor, Inc. | Device and method for executing a dma task |
| WO2007003986A1 (en) | 2005-06-30 | 2007-01-11 | Freescale Semiconductor, Inc. | Device and method for controlling an execution of a dma task |
| US8572296B2 (en) | 2005-06-30 | 2013-10-29 | Freescale Semiconductor, Inc. | Device and method for arbitrating between direct memory access task requests |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2624388B2 (ja) | 1997-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |