JPH02211571A

JPH02211571A - 情報処理装置

Info

Publication number: JPH02211571A
Application number: JP3209989A
Authority: JP
Inventors: Hiroaki Kimura; 浩明木村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-10
Filing date: 1989-02-10
Publication date: 1990-08-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕本発明は複数の中央処理回路を備えた情報処理装置に関
し、特に中央処理回路の間でのデータの転送方式に関す
る。

〔従来の技術〕

複数の中央処理回路を備えた情報処理装置では各中央処
理回路の間でのデータ転送を行う必要性を生ずることが
ある。従来の情報処理装置では、各中央処理回路の間で
のデータ転送方法として、中央処理回路間で同期をとり
ながらデータの転送を行う方法、即ちハンドシェークに
よる方法や、複数の中央処理回路に共通に接続されたメ
モリ（共有メモリ）を利用する方法、等が用いられてい
た。

〔発明が解決しようとする課題〕

しかし、ハンドシェークによるデータ転送方法では、デ
ータ転送を行う中央処理回路の間で同期をとる必要があ
るため、それぞれ独立の周期及びタイミングで動作して
いる中央処理回路間のデータ転送を行うには、データ転
送に要する時間が問題となる。即ち、データ転送を行う
ことにより、中央処理回路の処理に影響を与える問題が
あり、多数のデータを転送するには適さなかった。

また、複数の中央処理回路に共通に接続されたメモリ（
共有メモリ）を用いる場合には、各中央処理回路が独立
にこのメモリにアクセスできるので、各中央処理回路の
処理に対する影響は少ない。

しかし、複数の中央処理回路に対してデータ転送用のメ
モリは一つであり、任意の瞬間にアクセスできる中央処
理回路は一つだけである。したがって、ある一つの中央
処理回路がそのメモリをアクセスしている間は、他の中
央処理回路はアクセスできない。即ち、複数の中央処理
回路が同時にデータ転送を行うことができず、任意の中
央処理回路がそのメモリに接続されているときには、そ
の中央処理回路がそのメモリを切り離すまで、他の中央
処理回路は待たされるという問題がある。

本発明はこれらの問題を解消し、中央処理回路間でのデ
ータ転送を可能にした情報処理装置を提供することを目
的とする。

〔課題を解決するための手段］本発明の情報処理回路は、複数の中央処理回路と、これ
らの複数の中央処理回路の間で相互にデータの授受を行
うデータ転送手段とを備えた情報処理装置において、前
記複数の中央処理回路の各々には、デュアルポートメモ
リ　（Ｄｕａｌ　Ｐｏｒｔ　Ｍｅｍ。

ｒｙ）と、３ステートの出力特性を有するＦＩＦＯ（Ｆ
ｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）バッファを設置
し、そのデュアルポートメモリの一方のバスライン（Ｂ
ｕｓＬｉｎｅ）を対応する中央処理回路のバスラインに
接続し、また前記ＦＩＦＯバッファのデータ入力側を対
応する中央処理回路のバスラインに接続し、前記データ
転送手段は、前記各中央処理回路に接続した前記デュア
ルポートメモリの他方のバスラインを全てのデュアルポ
ートメモリで共通に接続し、その共通バスラインに前記
ＦＩＦＯバッファのデータ出力側を全てのＦ■ＦＯバッ
ファテ共通に接続し、前記複数の中央処理回路の各々が
、各々に接続したデュアルポートメモリに対して出力し
たデータ情報は、各々の中央処理回路に接続した前記Ｆ
ＩＦＯバッファに一時的に保持され、その後データ転送
制御手段からの制御によって、各ＦＩＦＯバッファのデ
ータ出力側から順番に読み出され、前記共通バスライン
に接続された全てのデュアルポートメモリへ同時に書き
込まれる手段を備えたことを特徴とする。

〔作用〕

上述した構成では、複数の中央処理回路は対応するデュ
アルポートメモリに夫々同一のデータを有することにな
る、各中央処理回路として特別なデータ転送が可能とな
る。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は、本発明による情報処理装置の一実施例の要部
ブロック構成図である。

第１図に示す実施例は３個の中央処理回路１〜３、各中
央処理回路の各々に接続されるデュアルポートメモリ１
０，２０．３０と、ＦＩＦＯバッファ１００．２００．
３００、及び、各ＦＩＦＯバッファから全デュアルポー
トメモリへのデータ転送を制御するデータ転送制御回路
１０００から構成される。

各中央処理回路１〜３と各デュアルポートメモリ１０，
２０．３０の一方のバスラインは、内部アドレスバス１
２，２２，３２、内部データバス１１．２１．３１とに
よって接続され、デュアルポートメモリ読み出し制御信
号１３，２３．３３を用いて読み出し制御される。また
、各中央処理回路１〜３と各ＦＩＦＯバッファ　１００
．２００．３００のデータ入力側は、内部アドレスバス
１２，２２゜３２、内部データバス１１，２１．３１と
によって接続され、デュアルポートメモリ書き込み制御
信号１４，２４．３４を用いて書き込み制御される。

一方、データ転送制御回路１０００と各ＦＩＦＯバッフ
ァ１００．２００．３００の間は、外部データ読み出し
制御信号１１０３．１２０３．１３０３．及びＦＩＦＯ
バッファ・エンプティ状態信号１０２．２０２．３０２
によって接続される。また、データ転送制御回路１００
０と各デュアルポートメモリ１０，２０．３０の間は、
外部データ書き込み信号１００４によって接続される。

更に、各デュアルポートメモリ１０，２０．３０の他方
のバスラインと各ＦＩＦＯバッファのデータ出力側とは
、外部アドレスバス１００２と外部データバス１００１
によって共通に接続され、外部データ読み出し制御信号
１１０３．１２０３．１３０３、外部データ書き込み制
御信号１００４を用いて読み出し／書き込み制御される
。

第２図は、データ転送制御回路１０００の制御によるＦ
ＩＦＯバッファ１００．２００．３００とデュアルポー
トメモリ１０，２０．３０の間のデータ転送動作のタイ
ミング回倒を示す。

次に、本実施例の情報処理装置内における各中央処理回
路間のデータ転送の動作について説明する。

先ず、各中央処理回路１〜３と各デュアルポートメモリ
１０，２０，３０、及び各ＦＩＦＯバッファ１００．２
００．３００との間のデータ転送動作について説明する
。各中央処理回路１〜３が自身の対応するデュアルポー
トメモリ１０，２０．３０へデータを書き込む場合、中
央処理回路は通常の中央処理回路−メモリ間の書き込み
動作を実行する。

ただし、中央処理回路１〜３から出力されるデュアルポ
ートメモリ書き込み制御信号１４，２４゜３４は、デュ
アルポートメモリ１０，２０．３０へは入力されず、Ｆ
ＩＦＯバッファ１００．２００゜３００へ各々入力され
る。すなわち、中央処理回路１〜３からデュアルポート
メモリ１０．２０．３０へ書き込まれるべきデータは、
ＦＩＦＯバッファ１００、２００．３００へ書き込まれ
、−時的に保持される。

一方、各中央処理回路１〜３が、自身の対応するデュア
ルポートメモリ１０，２０．３０からデータを読み込む
場合、各中央処理回路１〜３は通常の中央処理回路−メ
モリ間の読み出し動作を実行する。

次に、各ＦＩＦＯバッファ１００．２００．３００から
デュアルポートメモリ１０，２０．３０へのデータ転送
動作について説明する。どの中央処理回路も同様の動作
を実行するので、ここでは中央処理回路１とデュアルポ
ートメモリ１０とＦＩＦＯバッファ１００とを例として
説明する。

中央処理回路ｌが他の中央処理回路２．３へデータを転
送したい場合、中央処理回路１は、デュアルポートメモ
リｌＯの任意のアドレス領域に対してデータの書き込み
動作を実行する。ただし、上述のように、そのアドレス
情報及びデータ情報はＦＩＦＯバッファ１００へ書き込
まれ、−時的に保持される。その後、データ転送制御回
路１０００から、ＦＩＦＯバッファ　１００から出力さ
れるＦＩＦＯバッファ・エンプティ状態信号１０２の状
態によって出力が制御される外部読み出し制御信号１０
２が出力され、前記中央処理回路１から書き込まれてＦ
ＩＦＯバッファに一時的に保持されていたアドレス情報
及びデータ情報が、夫々外部アドレスバス１００２及び
外部データバス１００１上に出力される。

その時、同時に外部書き込み制御信号が出力され、上述
の動作によって外部アドレスバス上に出力されたアドレ
ス情報で指定されるデュアルポートメモリのアドレス領
域へ外部データバス上に出力されたデータ情報が書き込
まれる。

ここで、前記デュアルポートメモリへの書き込み動作は
、全デュアルポートメモリに対して共通に実行されるた
め、前記中央処理回路１から書き込まれたデータ情報は
全デュアルポートメモリの同一のアドレス領域に書き込
まれることになる。

他の中央処理回路２，３は、任意のタイミングで各々に
接続されたデュアルポートメモリ２０．３０からデータ
を読み出すことができ、本動作の目的である中央処理回
路ｌから中央処理回路２．３へのデータ転送が実現され
る。

以上の動作によって、各中央処理回路１〜３は各々同一
のデータを有することとなり、各中央処理回路として特
別なデータ転送のための処理を実行することなくデータ
転送による各中央処理回路の通常の処理への影響を最小
限に抑えて、各中央処理回路間でのデータ転送を実行で
きる。

〔発明の効果〕

以上説明したように本発明の情報処理装置は、各中央処
理回路における中央処理回路間のデータ転送を実行する
ための特別な処理を必要とせず、各中央処理回路の処理
に影響を与えることなしに、中央処理回路間のデータ転
送が可能となる。したがって、本発明は中央処理回路の
有効利用及びこれに伴う情報処理の高速化に大きな効果
がある。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例の要部ブロッ
ク構成図、第２図はデータ転送制御回路１０００の制御
によるＦＩＦＯバッファ１００〜３００とデュアルポー
トメモリ１０〜３０の間のデータ転送動作のタイミング
図である。１．２．３・・・中央処理回路、１０，２０．３０・・
・デュアルポートメモリ、１００．２００．３００・・
・ＰＩＦ０バッファ、１０００・・・データ転送制御回
路、１１゜２１．３１・・・内部データバス、１２，２
２．３２・・・内部アドレスバス、１３，２３．３３・
・・デュアルポートメモリ読み出し制御信号、１４，２
４゜３４・・・デュアルポートメモリ書き込み制御信号
、１０１、２０１．３０１・・・ＦＩＦＯバッファ・フ
ル状態信号、１０２．２０２．３０２・・・ＦＩＦＯバ
ッファ・エンプティ状態信号、１００１・・・外部デー
タバス、１００２・・・外部アドレスバス、１００４・
・・外部データ書き込み信号、１１０３、１２０３．１
３０３・・・外部データ読み出し信号。

Claims

【特許請求の範囲】

１、複数の中央処理回路と、これらの複数の中央処理回
路の間で相互にデータの授受を行うデータ転送手段とを
備えた情報処理装置において、前記複数の中央処理回路
の各々には、デュアルポートメモリと、３ステートの出
力特性を有するＦＩＦＯバッファを設置し、そのデュア
ルポートメモリの一方のバスラインを対応する中央処理
回路のバスラインに接続し、前記ＦＩＦＯバッファのデ
ータ入力側を対応する中央処理回路のバスラインに接続
し、前記データ転送手段は、前記各中央処理回路に接続
した前記デュアルポートメモリの他方のバスラインを全
てのデュアルポートメモリで共通に接続し、その共通バ
スラインに前記ＦＩＦＯバッファのデータ出力側を全て
のＦＩＦＯバッファで共通に接続し、前記複数の中央処
理回路の各々が、各々に接続されたデュアルポートメモ
リに対して出力したデータ情報は、各々の中央処理回路
に接続した前記ＦＩＦＯバッファに一時的に保持され、
その後データ転送制御手段からの制御によって、各ＦＩ
ＦＯバッファのデータ出力側から順番に読み出され、前
記共通バスラインに接続した全てのデュアルポートメモ
リへ同時に書き込まれる手段を備えたことを特徴とする
情報処理装置。