JPH01118950A

JPH01118950A - バス制御方式

Info

Publication number: JPH01118950A
Application number: JP27605987A
Authority: JP
Inventors: Junichi Kihara; 淳一木原; Satoru Igarashi; 哲五十嵐
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-10-31
Filing date: 1987-10-31
Publication date: 1989-05-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、クロック同期式バスを利用した情報転送の
要求先となり得る装置が複数存在するシステムにおける
要求元装置間のバス調停に好適なバス制御方式に関する
。

（従来の技術）従来、第４図に示すように、クロック同期式のバス１０
を介して主記憶装置（ＭＭ）２１或は（他システムとの
間で共有使用される）共有メモリ（ＳＭ）２２などを利
用する装置、例えばプロセッサ２３Ａ〜２３ｃを備えた
システムでは、要求元となるプロセッサ２３Ａ〜２３ｃ
は、要求先となる主記憶装置２１或は共有メモリ２２に
バス１０の（図示せぬアドレスライン並びにデータライ
ンを含む）情報ライン１１を介して要求（要求情報）を
発する１サイクル前に、バス取得要求ライン２４Ａ〜２
４゜にバス取得要求信号ＲＱ　Ａ　−ＲＱ　ｃを出力す
るようになっている。ここで、プロセッサ２３Ａのバス
取得優、先順位が最も高く、以下プロセッサ２３Ｂ、プ
ロセッサ２３ｃの順であるものとすると、プロセッサ２
３＾からの要求信号ＲＱＡはプロセッサ２３Ｂ。

２３ｃ、更にはプロセッサ２３ｃよりバス取得優先順位
が低いプロセッサなどの装＠（図示せず）に供給され、
プロセッサ２３８からの要求信号ＲＱｅ！、ｔプロセッ
サ２３゜、更にはプロセッサ２３ｃよりバス取得優先順
位が低いプロセッサなどの装置（図示せず）に供給され
る。一方、主記憶装置２１．共有メモリ２２は、プロセ
ッサ２３Ａ〜２３０などからバス１０の情報ライン１１
に要求が出されても、その要求を次のサイクルで受付け
られないような場合、例えば要求受付はバッファ（図示
せず）がフル（ＦＬＩＬＬ）状態にある場合などには、
ビジー信号ライン１２．１３にビジー信号ＭＭＢｔＪＳ
Ｙ。

ＳＭＢＵＳＹを出力する。

さて、プロセッサ２３１　　（ｉ　−Ａ、　Ｂ、　Ｃ・
・・）は、主記憶装置２１または共有メモリ２２に対す
る要求のためにバス取得要求信号ＲＱ＋を出力した場合
、まず要求先からのビジー信号を調べ、要求先がビジー
（即ち受付は不可）でなければ、成る時間を待って自身
よりバス取得優先順位の高いプロセッサからのバス取得
要求信号を調べる。そしてプロセッサ２３１は、■要求
元がビジー（即ち受付は不可）でなく、■自身よりバス
取得優先順位の高いプロセッサがバス取得要求状態にな
い場合だけ（プロセッサ２３Ａにおいては■の場合だけ
）、次のサイクルでのバス取得（バス使用権獲得）可を
決定する。もし、要求先がビジーであれば、要求元プロ
セッサ２３１は、バス取得要求信号ＲＱ＋の出力を停止
する。このバス取得要求信号出力停止は、プロセッサ２
３１よりバス取得優先順位が低くても、ビジー状態にな
い要求先に要求を出力しようとしている幾つかのプロセ
ッサが存在する場合に、このプロセッサ間でのバス使用
権決定（バス９奪）を可能とし、次のサイクルにおいて
バス１０が有効に利用できるようにするためである。

ここで、上記した要求先ビジー時の動作について、第５
図のタイミングチャートを参照して具体的に説明する。

まず、サイクル（バスサイクル）Ｔ１においてプロセッ
サ２３Ａ、　２３．から、それぞれ主記憶装置２１．共
有メモリ２２への例えばライト要求出力のために、バス
取得要求信号ＲＱＡ。

ＲＱｅが出力されたものとする。今、このサイクルＴ１
において、主記憶装置２１はビジー状態にあり、共有メ
モリ２２はレディ状態にあるものとすると、主記憶装置
２１からはビジー状態を示す低レベルのビジー信号ＭＭ
ＢＵＳＹが出力され、共有メモリ２２からはレディ状態
を示す高レベルのとジー信号ＳＭＢＬＩＳＹが出力され
る。プロセッサ２３Ａは、ビジー信号ＭＭＢＬＩＳＹに
よって主記憶装置２１がビジー状態（要求受付は不可状
態）にあることを判断すると、バス取得要求信号ＲＱＡ
の出力を停止（即ち信号ＲＱＡを高レベルに）する。

一方、プロセッサ２３８は、ビジー信号ＳＭＢＵＳＹに
よって共有メモリ２２がレディ状態〈要求受付は可状態
）にあることを判断すると、成る時間（ここでは、−旦
低レベルとなった信号ＲＱＡが高レベルとり、更にその
高レベル状態が安定するのに必要な時間）を待って、自
身よりバス取得優先順位の＾いプロセッサ２３Ａからの
バス取得要求信号ＲＱＡを調べ、バス取得が可能である
カニ十かの判定を行なう。この場合、信号ＲＱ。

は高レベルにあるため、プロセッサ２３Ｂは次のサイク
ルＴ２でのバス取得が可能であるものと判定する。そし
てプロセッサ２３．はサイクルＴ２．ｌｊいてバス１０
を取得し、ライト要求（のためのメモリアドレスＡＢ＋
ライトデータＷＤＡ）をバス１０の情報ライン１１（の
アドレスライン、データライン）を介して共有メモリ２
２に出力する。

上記したように第４図の従来システムでは、要求先がビ
ジーの場合には、その要求元プロセッサは、自身よりバ
ス取得優先順位が低く、且つ他のくビジー状態にない）
要求先への要求出力のためにバス取得要求信号を出力し
ている他の要求元プロセッサのバス争奪を可能とするた
めに、バス取得要求信号の出力を停止するようになって
いた。

このため、他の要求元プロセッサの中でバス取得優先順
位が最も高いプロセッサは、バス取得要求信号出力停止
プロセッサより優先順位が低くても、次のサイクルにお
けるバス取得が可能となる。しかし、このためには、要
求先がビジー状態であることを確認した要求元がバス取
得要求信号の出力を停止し、この出力停止状態が安定す
るまでの時間を待ってから、レディ状態にある要求先へ
の要求出力を特徴とする請求元プロセッサ同士のバス争
奪を行なわなければならず、したがってバスサイクルを
短縮することが困難であった。

（発明が解決しようとする問題点）上記したように従来は、ビジー状態にある要求先が存在
する場合に、その要求元よりもバス取得優先順位が低い
要求元からビジー状態にない要求先への要求を優先させ
るためには、要求先がビジーであることを確認した要求
元がバス取得要求信号の出力を停止するのに要する時間
、およびバス取得要求信号出力停止状態が安定するまで
の時間を考慮してバスサイクルを設定しなければならず
、バスサイクルを短縮化すること、即ちバスの高速化を
図ることは極めて困難であるという問題があった。

この発明は上記事情に名みてなされたものでその目的は
、バス効率を低下させずにバスサイクルの高速化が図れ
るバス制御方式を提供することにある。

［発明の構成］（問題点を解決するための手段）この発明は、クロック同期式のバスの使用権を取得する
ことにより同バスを介して目的の要、水先装置へ要求情
報転送を行なう各要求元装置か゛ら、要求情報転送の対
象となる要求先装置別にバス使用権取得を要求するバス
取得要求信号を出力させるようにし、同種のバス取得要
求信号を出力している要求元装置同士で、対応する要求
先装置からの要求先ビジー信号をもとに要求先装置別の
バス争奪を行なうようにしたことを特徴とする。

く作用）上記の構成によれば、同種のバス取得要求信号を出力し
ている要求元装置同士で、要求先ｇ置別のバス争奪が行
なわれるので、バス使用権を短時間で決定することがで
きる。

（実施例）以下、この発明の一実施例を図面を参照して説明する。

なお、第４図と同一部分には同一符号を付して詳細な説
明を省略する。

第１図のシステムにおいて、４１Ａ、　４１．　。

４１゜はバス１０に接続されたプロセッサである。プロ
セッサ４１Ａ〜４１ｃは、主記憶装置（ＭＭ）２１に対
する要求出力のためのバス取得要求時には主記憶装置用
バス取得要求信号Ｍ　Ｍ　ＲＱ　ａ〜Ｍ　Ｍ　ＲＱ　ｃ
を、共有メモリ（ＳＭ）２２に対する要求出力のための
バス取得要求時には共有メモリ用バス取得要求信号ＳＭ
ＲＱＡ−３ＭＲＱＣを、それぞれ出力するようになって
いる。従来は、要求先が主記憶装置２１または共有メモ
リ２２のいずれであるかに無関係に共通のバス取得要求
信号が出力されていたことに注意されたい。プロセッサ
４１Ａ〜４１ｃは、要求先別にバス争奪を行なうように
なっている。このバス争奪におけるプロセッサ４１Ａ〜
４１ｃのバス取得優先順位は、例えばプロセッサ４１Ａ
が最も高く、以下プロセッサ４１９、プロセッサ４１゜
の順である。

４２Ａ、　４３Ａはプロセッサ４１Ａからのバス取得要
求信号Ｍ　Ｍ　ＲＱ　Ａ　、　Ｓ　Ｍ　ＲＱ　Ａをプロ
セッサ４１Ａよりバス取得優先順位が低いプロセッサ（
ここではプロセッサ４１Ｂ、　４１０など）に伝達する
ためのバス取得要求ライン、４２．　、４３．はプロセ
ッサ４１、からのバス取得要求信号ＭＭＲＱａ。

Ｓ　Ｍ　ＲＱ　ｅをプロセッサ４１Ｂよりバス取得優先
順位が低いプロセッサ（ここではプロセッサ４１ｃなど
）に伝達するためのバス取得要求ラインである。

また、４２．　、４３゜はプロセッサ４１ｃからのバス
取得要求信号Ｍ　Ｍ　ＲＱ　ｃ　、　Ｓ　Ｍ　ＲＱ　ｃ
をプロセッサ４１ｏより優先順位が低いプロセッサに伝
達するためのバス取得要求ラインである。

プロセッサ４１Ｂは、第２図に示すバス取得制御回路を
有している。第２図において、５１はバス取得要求信号
Ｍ　Ｍ　ＲＱ　Ａが供給されるインバータ、６１はバス
取得要求信号Ｓ　Ｍ　ＲＱ　Ａが供給されるインバータ
である。５２はインバータ５１の出力信号およびビジー
信号ＭＭＢＵＳＹが供給されるナントゲート、６２はイ
ンバータ６１の出力信号およびビジー信号ＳＭＢＵＳＹ
が供給されるナントゲートである。ナントゲート５２．
６２は、自身（プロセッサ４１Ｂ）よりバス取得優先順
位の高いプロセッサが次のバスサイクルにおいて主記憶
袋＠２１．共有メモリ２２への要求情報転送を行なうこ
とを検出するのに用いられる。５３は主記憶装置２１に
対する要求状態にあることを示すフリップ７０ツブ（以
下、ＭＭ要求Ｆ／Ｆと称する）、６３は共有メモリ２２
に対する要求状態にあることを示すフリップフロップ（
以下、ＳＭ要求Ｆ／Ｆと称する）である。５４はＭＭ要
求Ｆ　／　Ｆ　５３のＱ出力信号のレベルを反転しバス
取得要求信号ＭＭＲＱａとして出力するインバータ、６
４はＳＭ要求Ｆ　／　Ｆ　６３のＱ出力信号のレベルを
反転してバス取得要求信号Ｓ　Ｍ　ＲＱ　ｅとして出力
する出力するインバータである。

５４はナントゲート５２．６２の出力信号、ＭＭ要求Ｆ
　／　Ｆ　５３のＱ出力信号およびビジー信号ＭＭＢＵ
ＳＹが供給されるアンドゲート、６４はナントゲート５
２．６２の出力信号、ＳＭ要求Ｆ　／　Ｆ　６３のＱ出
力信号およびビジー信号ＳＭＢｔＪＳＹが供給されるア
ンドゲートである。７１はアンドゲート５５、６５の出
力信号が供給されるオアゲート、７２はオアゲート７１
の出力信号の状態をバスクロツタ信号ＣＬＫに応じてラ
ッチしてバス１０（の情報ライン１１）への要求情報転
送制御を行なうフリップフロップ（以下、情報転送Ｆ／
Ｆと称する）である。

７３はバス１０の情報ライン１１に出力するためのアド
レス（ＡＢ）を保持する出力レジスタ、７４はバス１０
の情報ライン１１に出力するためのデータ（ＷＤｅ）を
保持する出力レジスタである。この出力レジスタ７３．
７４は、情報転送Ｆ　／　Ｆ　７２のｄ出力信号によっ
て出力制御されるようになっている。

なお、プロセッサ４１Ａ（４１ｃ）のバス取得制御回路
も、第２図のバス制御回路と同様の構成を有しており、
必要があれば第２図においてＭＭＲＱｅ　、ＳＭＲＱｅ
をＭＭＲＱＡ。

Ｓ　Ｍ　ＲＱ　Ａ（Ｍ　Ｍ　ＲＱ　ｃ　、　Ｓ　Ｍ　Ｒ
Ｑ　ｃ　）に、４２８゜４３８を４２Ａ、　４３Ａ（４
２ｃ　、　４３ｃ　）にそれぞれ置換えられたい。但し
、バス取得優先順位が最も高いプロセッサ４１Ａにおい
ては、第２図に示すインバータ５１．　ｅｉ並びにナン
トゲート５２．６２は不要である。また、プロセッサ４
１Ｂよりバス取得優先順位が低いプロセッサ４１ｃにお
いては、バス取得要求信号Ｍ　Ｍ　ＲＱ　Ａ　、　Ｍ　
Ｍ　ＲＱ　ａの各レベル反転信号のＯＲ（オア）出力お
よびビジー信号ＭＭ８ＵＳＹをナントゲート５２に入力し、バス取得要
求信号ＳＭＲＱＡ　、ＳＭＲＱｅの各レベル反転信号の
ＯＲ（オア）出力およびビジー信号ＳＭＢＬＩＳＹをナ
ントゲート６２に入力する必要がある。

次に、この発明の一実施例の動作を、第３図のタイミン
グチャートを参照して説明する。まず、プロセッサ４１
ＡがバスサイクルＴ２における主記憶装置２１への要求
情報（ここではライト要求）転送を必要とし、プロセッ
サ４１Ｂが同じバスサイクルＴ２における共有メモリ２
２への要求情報（ここではライト要求）転送を必要とす
るものとする。

この場合、プロセッサ４１８においては、第２図のＳＭ
要求Ｆ　／　Ｆ　６３が１サイクル前のバスサイクルＴ
１の開始時にセットされ、これによりインバータ６４か
らバス取得要求ライン４３Ｂ上に第３図に示すように低
レベルの（アクティブな）バス取得要求信号ＳＭＲＱｅ
が出力される。同様に、プロセッサ４１Ａにおいては、
第２図のＭＭ及求Ｆ　／　Ｆ　５３に相当するフリップ
７０ツブがセットされ、バス取得要求ライン４２Ａ上に
第３図に示すように低レベルの（アクティブな）バス取
得要求信号Ｍ　Ｍ　ＲＱ　Ａが出力される。また、バス
サイクルＴ１においては、主記憶装置２１からビジー信
号ライン１２上に出力されるビジー信号ＭＭＢＵＳＹは
第３図に示すように低レベルで、主記憶装置２１がビジ
ー状態（要求受付は不可状態）にあることを示し、共有
メモリ２２からビジー信号ライン１３上に出力されるビ
ジー信号ＳＭＢＵＳＹは第３図に示すように高レベルで
、共有メモリ２２がレディ状態（要求受付は可状態）に
あることを示しているものとする。

さて、バス取得要求信号Ｍ　Ｍ　ＲＱ　Ａを出力したプ
ロセッサ４１Ａ１即ち主記憶装置２１に対する要求元で
あるプロセッサ４１Ａにおいては、主記憶装置２１が要
求受付は可状態にあるか否かをビジー信号ライン１２上
のビジー信号ＭＭＢＵＳＹをもとに判定する処理が行な
われる。プロセッサ４１Ａがバス取得要求信号Ｍ　Ｍ　
ＲＱ　Ａを出力したバスサイクルＴ１では、ビジー信号
ＭＭＢｔＪＳＹは低レベルにある。この場合、プロセッ
サ４１Ａは主記Ｉ装置２１が要求受付は不可状態にある
ものと判定し、次のサイクルＴ２におけるバス使用権取
得を放棄する。但しプロセッサ４１Ａは、従来と異なっ
てバス取得要求信号Ｍ　Ｍ　ＲＱ　Ａの出力を第３図に
示すように継続する。

一方、バス取得要求信号Ｓ　Ｍ　ＲＱ　ａを出力したプ
ロセッサ４１Ｂ１即ち共有メモリ２２に対する要求元で
あるプロセッサ４１Ｂにおいては、共有メモリ２２が要
求受付は可状態にあり、且つ自身より上位のプロセッサ
４１Ａが次のバスサイクルでバス１０の使用権を取得す
ることが不可能であるか否かを、とジー信号ライン１３
上のビジー信号ＳＭＢｔＪＳＹ、およびビジー信号ライ
ン１２上のビジー信号ＭＭＢＵＳＹ並びにバス取得要求
ライン４２Ａ。

４３Ａ上のバス取得要求信号ＭＭＲＱＡ。

ＳＭＲＱＡをもとに判定する処理が行なわれる。

プロセッサ４１８がバス取得要求信号ＳＭＲＱｓを出力
したバスサイクルＴ１では、ビジー信号ＳＭＢＵＳＹは
高レベルにあり、ビジー信号ＭＭＢＵＳＹは低レベルに
ある。この場合、プロセッサ４１Ｂは共有メモリ２２が
要求受付は可状態にあり、且つプロセッサ４１Ａが次の
バスサイクルＴ２でバス１０を取得できないことを判定
し、次のバスサイクルＴ２におけるバス使用権を取得す
る。

上記のプロセッサ４１Ｂの動作を、第２図を参照して更
に詳細に説明する。バス取得要求ライン４２Ａ上のバス
取得要求信号Ｍ　Ｍ　ＲＱ　Ａはインバータ５１によっ
てレベル反転されてナントゲート５２の一方の入力に供
給される。ナントゲート５２の他方の入力にはビジー信
号ライン１２上のビジー信号ＭＭＢｔＪＳＹが供給され
る。ナントゲート５２は、バス取得要求信号Ｍ　Ｍ　Ｒ
Ｑ　Ａのレベル反転信号およびビジー信号ＭＭＢＵＳＹ
が共に高レベルの場合だけ、自身（プロセッサ４１Ａ）
よりバス取得優先順位が高いプロセッサ（プロセッサ４
１Ａ）が次のバスサイクルで主記憶装置２１への要求情
報転送を行なうことを示す低レベルの信号を出力する。

バスサイクルＴ１においてはビジー信号ＭＭＢＵＳＹは
低レベルにあり、したがってＴ１におけるナントゲート
５２の出力信号は高レベルとなる。

一方、バス取得要求ライン４３Ａ上のバス取得要求信号
ＳＭＲＱＡはインバータ６１によってレベル反転されて
ナントゲート６２の一方の入力に供給される。ナントゲ
ート６２の他方の入力にはビジー信号ライン１３上のビ
ジー信号ＳＭＢＵＳＹが供給される。ナントゲート６２
は、バス取得要求信号ＳＭＲＱＡのレベル反転信号およ
びビジー信号ＳＭＢＵＳＹが共に高レベルの場合だけ、
自身くプロセッサ４１Ａ）よりバス取得優先順位が高い
プロセッサ（プロセッサ４１Ａ）が次のバスサイクルで
共有メモリ２２への要求情報転送を行なうことを示す低
レベルの信号を出力する。バスサイクルＴ１においては
、バス取得要求信号Ｓ　Ｍ　ＲＱ　Ａのレベル反転信号
は低レベルにあり、したがってＴ１でのナントゲート６
２の出力信号は高レベルとなる。

ナントゲート５２．６２の出力信９号は、ビジー信号Ｍ
ＭＢＵＳＹＳＭＭ要求Ｆ　／　Ｆ　５３のＱ出力信号と
共にアンドゲート５５に供給される。アンドゲート５５
は、これら４つの信号が全て高レベルの場合だけ、即ち
自身（プロセッサ４１Ａ）よりバス取得優先順位が高い
プロセッサ（プロセッサ４１Ａ）が次のバスサイクルで
主記憶装置２１または共有メモリ２２への要求情報転送
を行なうことがなく、且つ主記憶装置２１が要求受付は
可状態にあり、更に自身が主記憶装置２１を特徴とする
請求状態にある場合だけ、次のバスサイクルで主記憶装
置２１への要求情報転送のためのバス使用権取得が可能
であることを示す高レベルの信号を出力する。バスサイ
クルＴ１において、プロセッサ４１Ｂは主記憶装置２１
を特徴とする請求状態になく　（ＭＭ要求Ｆ　／　Ｆ　
５３のＱ出力信号は低レベルにあるため）、したがって
Ｔ１でのアンドゲート５５の出力信号は低レベルとなる
。

ナントゲート５２．６２の出力信号は更に、ビジー信号
ＳＭＢＬＩＳＹ、ＳＭ要求Ｆ　／　Ｆ　６３のＱ出力信
号と共にアンドゲート６５に供給される。アンドゲート
６５は、これら４つの信号が全て高レベルの場合だけ、
即ち自身（プロセッサ４１Ａ）よりバス取得優先順位が
高いプロセッサ（プロセッサ４１Ａ）が次のバスサイク
ルで主記憶装置Ｆ２１または共有メモリ２２への要求情
報転送を行なうことがなく、且つ共有メモリ２２が要求
受付は可状態にあり、更に自身が共有メモリ２２を特徴
とする請求状態にある場合だけ、次のバスサイクルで共
有メモリ２２への要求情報転送のためのバス使用権取得
が可能であることを示す高レベルの信号を出力する。バ
スサイクルＴ１においては、ナントゲート５２．６２の
出力信号、ビジー信号ＳＭＢＵＳＹおよびＳＭ要求Ｆ　
／　Ｆ　６３のＱ出力信号はいずれも高レベルであり、
したがってＴ１でのアンドゲート６５の出力信号は高レ
ベルとなる。

アンドゲート６５の出力信号はアンドゲート５５の出力
信号と共にオアゲート７１に出力される。オアゲート７
１はアンドゲート５５．６５の出力信号をＯＲＬ、、そ
のＯＲ信号を情報転送Ｆ　／　Ｆ　７２に出力する。バ
スサイクルＴ１におけるアンドゲート６５の出力信号は
上記したように高レベルであり、したがってＴ１でのオ
アゲート７１の出力信号は高レベルとなる。オアゲート
７１の出力信号が高レベルである場合、情報転送Ｆ　／
　Ｆ　７２はバスクロック信号ＣＬＫに応じてセットし
、そのｄ出力信号は次のバスサイクルＴ２の開始時に低
レベルに遷移する。情報転送Ｆ　／　Ｆ　７２の低レベ
ルのご出力信号は出力レジスタ７３．７４の出力イネー
ブル端子ＯＥに供給され、これにより例えばＳＭ要求Ｆ
　／　Ｆ　６３のセット時に出力レジスタ７３．７４に
保持されたメモリアドレスＡｓ、ライトデータＷ　Ｄ　
ｅが、第３図に示すようにバスサイクルＴ２においてバ
ス１０の情報ライン１１（における図示せぬアドレスラ
イン。

データライン）に出力される。即ちプロセッサ４１８は
、バスサイクルＴ２においてバス１０を取得し、共有メ
モリ２２への要求情報転送を行なう。

さて、主記憶装置２１が要求受付は不可状態にあるため
にバスサイクルＴ２におけるバス使用権を取得できなか
ったプロセッサ４１Ａは、前記したようにバスサイクル
Ｔ２においてもバス取得要求信号ＭＭＲＱＡの出力を継
続する。今、バスサイクルＴ２において、主記憶装置２
１が要求受付は可状態となり、主記憶装置２１からのビ
ジー信号ＭＭＢＵＳＹが第３図に示すように高レベルと
なったものとする。この場合、バス取得優先順位が最も
高いプロセッサ４１Ａは、高レベルのビジー信号ＭＭＢ
ＬＪＳＹをもとに次のバスサイクルＴ３において主記憶
装置２１への要求情報転送のためのバス使用権の取得が
可能であることを判定する。そしてプロセッサ４１Ａは
、バスサイクルＴ３において、第３図に示すようにバス
１０の情報ライン１１にメモリアドレスＡＡおよびライ
トデータＷ　Ｄ　Ａを有する要求情報を出力する。

［発明の効果］以上詳述したようにこの発明によれば、各要求元からの
バス取得要求信号を要求先別に用意し、要求先別にバス
争奪を行なうようにしたので、たとえバス取得優先順位
の高い要求元装置がビジー状態にある要求先を特徴とす
る請求状態にあっても、その要求元装置よりもバス取得
優先順位が低い要求元からとジー状態にない要求先への
要求を優先させて、且つ即座にバス使用権取得の可否を
決定することができ、したがってクロック同期式バスの
バス効率を低下させずにバスサイクルの時間短縮が図れ
、バスを高速化できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック構成図、第
２図は第１図に示すプロセッサ４１Ｂのバス取得制御回
路のブロック構成図、第３図は動作を説明するためのタ
イミングチャート、第４図は従来例を示すブロック構成
図、第５図は従来のバス制御を説明するためのタイミン
グチャートである。１０・・・バス〈クロック同期式バス）、１１・・・情
報ライン、１２．１３・・・ビジー信号ライン、２１・
・・主記憶装置（要求先装置）、２２・・・共有メモリ
（要求先装置ｆ＞、４１Ａ〜４１゜・・・プロセッサ（
要求元装置）、４２Ａ〜４２．　、４３Ａ〜４３ｃ・・
・・・・・・・バス取得要求ライン、５２．６２・・・
ナントゲート、５５．６５・・・アンドゲート。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】

（１）クロック同期式バスの使用権の決定が、同バスを
用いた要求情報転送動作の１サイクル前に行なわれるシ
ステムにおいて、上記バス上に要求受付け可否を示す固
有の要求先ビジー信号を出力する複数の要求先装置と、
上記バスの使用権を取得することにより上記バスを介し
て上記要求先装置への要求情報転送を行なう複数の要求
元装置であつて、上記要求情報転送の対象となる上記要
求先装置別に上記バスの使用権取得を要求するバス取得
要求信号を出力する複数の要求元装置とを具備し、同種
の上記バス取得要求信号を出力している上記要求元装置
同士で、対応する上記要求先装置からの上記要求先ビジ
ー信号をもとに上記要求先装置別のバス争奪を行なうよ
うにしたことを特徴とするバス制御方式。
（２）同一バスサイクルにおいて、上記バスの使用権の
取得が可能な上記要求元装置が複数存在する場合には、
この複数の要求元装置の中でバス取得優先順位が最も高
い装置が上記バスの使用権を取得することを特徴とする
特許請求の範囲第１項記載のバス制御方式。
（３）上記各要求元装置は、上記要求先装置別に、該当
要求先装置に対応する上記バス取得要求信号が自身より
バス取得優先順位の高い要求元装置から出力されず、且
つ同要求先装置からの上記要求先ビジー信号が受付け可
を示していることを検出する検出手段と、この検出手段
並びに他の要求先装置に対応する検出手段の各検出結果
および上記該当要求先装置からの要求先ビジー信号に応
じて上記バスの使用権取得の可否を決定するバス使用権
決定手段とを備えていることを特徴とする特許請求の範
囲第２項記載のバス制御方式。