JPH0337221B2

JPH0337221B2 -

Info

Publication number: JPH0337221B2
Application number: JP57215549A
Authority: JP
Inventors: Koji Yanagida; Hiroshi Shintani
Original assignee: Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Current assignee: Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Priority date: 1982-12-10
Filing date: 1982-12-10
Publication date: 1991-06-04
Also published as: JPS59106021A

Description

【発明の詳細な説明】本発明はそれぞれに中央処理装置、主記憶装
置、入出力装置が接続されている複数の双方向バ
スをバス結合回路を介して接続することによりバ
ス拡張を行い、各装置がバス間にまたがつてデー
タの転送を行えるようにしたバス構成方式に関す
るものである。

従来の情報処理システムにおいて、入出力バス
を拡張した場合のシステム構成例を第１図に示
す。第１図において１は命令語および各種データ
を記憶する主記憶装置（MM）、２は命令の実行
制御を行う中央処理装置（CPU）、３〜６は入出
力装置（IO）、７，８はCPUと各IO間を接続する
入出力バス（IOB₀，IOB₁）、９は入出力バス０
（IOB₀）７と入出力バス１（IOB₁）８とを結合す
るバス結合回路（BUS CUP）である。一般的な
情報処理システムでは、入出力バスは１本のバス
で十分であるが、入出力装置が多くなつた場合も
しくはバスのケーブル長が制限値以上になつた場
合には電気的条件や速度条件を満足させるために
バス結合回路９を接続して入出力バスの拡張が行
われる。第２図はバス結合回路９の内部構成例を
示したものであり、１０は第１図の入出力バス０
（IOB₀）の一部を構成する双方向のデータ線０
（DATA₀）で通常複数のビツトよりなる。１１
は前記のDATA₀を受信してIOB₁のDATA₁１２
へ再送出する中継用バスドライバーであり、図中
では１ビツトのみのバスドライバーを代表して示
している。

１３は前記のDATA₁１２を受信してIOB₀の
DATA₀１０へ再送出する中継用バスドライバー
であり、図中では１ビツトのみのバスドライバー
を代表して示している。１４は前記のデータ線
０，１の転送方向を規定する制御信号（BSI₀）
で、CPU２より送出される。１５は前記のBSI₀
を受信してIOB₁のBSI₁１９へ再送出するバスド
ライバーである。

また、前記のBSI₀は入出力バス０，１に接続
されている各入出力装置へ送出され、入出力装置
とCPU間のデータ転送方向を規定すると共に、
バス結合回路９内の双方向用バスドライバーの制
御用信号として使用される。１６及び１７はバス
ドライバ１１及び１３の制御端子で、論理“１”
が入力されると入力データの内容が出力データと
して再生送出され、論理“０”が入力されるとバ
スドライバーの出力は入力データに関係なく論理
“０”が出力される。

第２図の例では、BSI₀１４はバスドライバ１
３の制御端子１７及びインバータ回路１８に接続
されている。またインバータ回路１８の出力がバ
スドライバ１１の制御端子１６に接続されてい
る。今、BSI₀が論理“１”の状態であるとする
とバスドライバ１３は制御端子入力が論理“１”
であるためDATA₁１２の内容がバスドライバ１
３によりDATA₀１０へ再生送出される。一方、
バスドライバ１１の制御端子１６には、インバー
タ回路１８によりBSI₀１４の否定論理出力が接
続されているため論理“０”が入力され、バスド
ライバ１１の出力はDATA₀の内容に関係なく論
理“０”が出力される。

なお、DATA₀１０は第１図のCPU２、入出力
装置３〜４のバスドライバ（図示せず）およびバ
ス結合回路９のバスドライバ１３の出力がワイヤ
ード・オアされており、一時期には１装置のバス
ドライバのみが有効状態になり有意の情報を送出
する。他の装置のバスドライバは無効状態となつ
て論理“０”を出力している。通常のTTL回路
構成のバスドライバを使用した場合、論理“０”
は高レベルに、また論理“１”は低レベルに設定
される。同様にDATA₁１２はバス結合回路９の
バスドライバ１１及び入出力装置５〜６のバスド
ライバの出力がワイヤード・オアされている。

従つて、前述したようにBSI₀１４が論理“１”
の場合、バスドライバ１１の出力は論理“０”
（高レベル）が出力されるが、ワイヤード・オア
の電気特性により入出力装置５〜６のいずれかの
装置のバスドライバがDATA₁１２へ論理“１”
（低レベル）を出力していればDATA₁１２の値
は論理“１”（低レベル）になり、また前記入出
力装置のバスドライバがDATA₁１２へ論理
“０”（高レベル）を出力していればDATA₁１２
の値は論理“０”に確定する。即ち、DATA₁１
２の内容は前記の入出力装置のドライバの出力の
内容が保たれることになる。一方、DATA₀１０
には前述した動作内容によりバスドライバ１３の
出力によりDATA₁１２の内容が出力される。

この時、DATA₀１０に接続されている各装置
のバスドライバの出力が論理“０”を出力するよ
うに制御されているため、DATA₀１０の値はバ
スドライバ１３の出力即ち、DATA₁１２の内容
に確定する。また、前記BSI₀１４が論理“０”
の場合は同様の制御内容によりDATA₀１０の内
容がDATA₁１２へ送出される。

次に、第２図の２０はCPU２から送出される
アドレス送出信号（ADO₀）で、DATA₀１０の
内容が入出力装置アドレスであることを指定す
る。２１は前記のADO₀２０を受信しADO₁２２
へ再送出するバスドライバである。２３は第１図
の入出力装置５〜６の各装置より送出される応答
信号（RPI₁）である。２４は前記のRPI₁２３を
受信し、RPI₀２５へ再送出するバスドライバで
ある。

また、該RPI₀２５には第１図の入出力装置３
〜４より送出される応答信号も接続され、CPU
２により受信される。以上第２図によりバス結合
回路９の概略説明を行つたが、実際にはバス結合
回路９には前述した信号の他に各種の制御信号が
収容されバスドライバが設けられるが第２図では
省略している。

つぎに、第１図のCPU２と入出力装置６間で
の情報転送例についてその動作概要を説明する。
第３図は上記の情報転送時における転送シーケン
スを示したもので、第３図のａはCPU２から入
出力装置６へのアドレス情報を送出する場合の転
送シーケンスを示し、ｂは入出力装置６からデー
タをCPU２へ読取る場合の転送シーケンスを示
す。最初に、第３図ａを用いてCPU２から入出
力装置６へデータ転送（図中の例ではアドレス情
報の転送を示す。）する場合について説明する。
まず、CPU２のDATA送出用バスドライバ（図
示せず）により送出すべきデータ３１（第３図ａ
では入出力装置アドレス（IOA）及び入出力装置
内のレジスタ番号（IOR）が転送する場合を示し
ている。）をDATA₀１０へ送出する。ついで
CPU２は前記の送出データがDATA₀１０上で確
定する時間（一般には入出力バスインタフエース
の規定として決められた値）T₁後にADO₀２０へ
第３図の３２で示すタイミングで論理“１”を送
出し、DATA₀１０の内容がアドレス情報である
ことを指定する。この場合CPU２からのデータ
送出であるため前記のBSI₀１４は論理“０”が
送出される。（第３図ａでは図示されず。）したが
つて前述した如くCPU２から送出された情報３
１はDATA₀１０上を伝播しバス結合回路９を経
てDATA₁１２へ再送出される。第３図ではある
遅延時間（DATA₀１０上の伝播遅延時間とバス
ドライバ１１の動作時間の和の時間以下同様であ
る。）後のタイミング３３で示している。また、
ADO₀の信号３２は、第２図のバスドライバ２１
によりADO₁２２上に再送出される。第３図で
は、ある遅延時間後のタイミング３４で示してい
る。

以上説明した動作により入出力バスIOB₀７と
IOB₁８に前記の各信号がCPU２から送出された
状態になる。一方、入出力バスIOB₀７とIOB₁８
に接続されている入出力装置３〜６はADO₀２０
もしくはADO₁２２の内容が論理“１”状態を受
信し、DATA₀１０もしくはDATA₁１２上の前
記入出力装置アドレス（IOA）情報と自己の入出
力装置アドレスとを比較し、一致した入出力装置
はDATA₀１０もしくはDATA₁１２上の情報を
内部レジスタ（図示せず）へ記憶する。以後は入
出力装置６がCPU２から送出された前記IOAと
自己の入出力装置アドレスが一致した場合につい
て説明する。入出力装置６は前記のDATA₁１２
上の情報を正常に受信した場合、応答信号を第３
図の３５で示すタイミングでRPI₁２３上へ送出
する。該RPI₁２３の応答信号は第２図に示すバ
ス結合回路９のドライバ２４によりRPI₀２５へ
再送出される。該信号を第３図ではタイミング３
６で示している。つぎに、CPU２はRPI₀上の応
答信号３６を受信すると指定した入出力装置で送
出情報が正常に受信されたものと見做して、以前
にDATA₀１０およびADO₀２０へ送出していた
第３図の信号３１および３２の送出を終了する。
これらの信号の終了状態は前述した方法によりバ
ス結合回路９のバスドライバ１１およびバスドラ
イバ２１によりDATA₁１２およびADO₁２２へ
伝播される。入出力装置６はADO₁２２が論理
“０”になつたことを確認した後応答信号３５の
送出を終了する。

以上説明した動作によりCPU２から入出力装
置６への情報転送シーケンスを終了する。つぎ
に、入出力装置６からCPU２へ情報転送する場
合の転送シーケンスを第３図ｂにより説明する。
なお、この場合入出力装置６の選択及び入出力動
作指定は前述した第３図ａの転送シーケンスによ
り終了しているものとする。まず、CPU２から
データの読取りを指定するための読取り指示信号
を第３図ｂの３７に示すタイミングでBSI₀１４
へ論理“１”信号を送出する。該信号はバス結合
回路９のバスドライバ１５によりBSI₁１９へ第
３図ｂの３８に示すタイミングで再送出される。
また、前記読取り指示信号３７によりバス結合回
路９のバスドライバ１３を有効状態にすると共
に、他のバスドライバ１１を無効状態にし、
DATA₁１２の内容がバスドライバ１３を経由し
てDATA₀１０へ伝播される状態に設定する。つ
いで、入出力装置６はBSI₁１９上の前記読取り
信号３８を受信した後、前もつて指定されたデー
タをDATA₁１２上へ第３図ｂの３９のタイミン
グで送出する。該データは前述した方法によりバ
スドライバ１３を経由してDATA₀１０上へ第３
図ｂの４０のタイミングで伝播される。つぎに入
出力装置６は前記のデータ３９の一定時間後応答
信号をRPI₁２３上へ第３図ｂの４１のタイミン
グで送出する。該信号４１はバスドライバ２４に
よりRPI₀２５へ応答信号４２として再送出され
る。CPU２は前記応答信号４２を受信すると共
にDATA₀１０上のデータ４０の内容を受信した
後、以前より送出していた読取り指示信号３７の
送出を終了するためDATA₀１０上のデータは無
効状態（論理“０”）になる。また、入出力装置
６はBSI₁１９の信号が終了したことを検出する
ことによりCPU２がデータを受信したことを認
識し以前に送出したデータ３９および応答信号４
１の送出を終了する。

上記の一連の動作によりCPU２による入出力
装置６からのデータ読取り動作を終了する。

以上は、従来の入出力バスのバス結合回路によ
るバス拡張方式の実施例について説明したもので
あるが、この方法では双方向伝送される信号（第
２図ではDATA₀１０およびDATA₁１２に相当）
の伝送方向の制御は入出力バスを構成する信号の
一部（第２図ではBSI₀１４に相当）を使用して
行つていた。前述した実施例では読取り指示信号
（BSI₀）１４で行つていたが該信号はCPUのみで
バスの使用権を決定し、非同期に送出されるもの
であるため、マルチプロセツサシステム等のよう
に複数のCPUが別々のバスに接続された場合
（例えば第１図のIOB₀８にもCPUが接続された場
合）にはバス結合回路の双方向バスドライバーの
方向性が決まらず対処できないという欠点があつ
た。

本発明は従来の技術の上記欠点を改善するもの
でその目的は任意のバス上の任意の位置に任意の
装置を接続することができるようにしたバス構成
方式を提供することにあり、バス使用権決定回路
を設け、該装置においてバスに接続された各装置
からのバス使用要求信号をもとにバス使用許可信
号を該当装置へ送出すると共に、該バス使用許可
信号によりバス結合回路における信号の伝送方向
を決定することを特徴とする。

以下図面により実施例を説明する。

第４図は本発明の第１の実施例におけるシステ
ム構成例であつて、５０〜５１は装置間の情報伝
送に使用される内部バス０（IBUS₀）及び内部バ
ス１（IBUS₁）、５２〜５３は中央処理装置０
（CPU₀）及び中央処理装置１（CPU₁）、５４〜５
５は主記憶装置０（MM₀）及び主記憶装置１
（MM₁）、５６〜５７は入出力装置０（IO₀）及び
入出力装置１（IO₁）、５８はIBUS₀５０とIBUS₁
５１を結合するバス結合回路（BUS CUP）、５
９は各装置からのバス使用要求信号（BRQ）を
受け付け、あらかじめ決められている優先順位に
従つてバス使用を許す装置を決定し、その装置に
対してバス使用許可信号（BAK）を送出すると
共に前記BUS CPU５８内の信号伝送方向を制御
するためのバス伝送方向制御信号（BRIR）７２
〜７３を送出するバス使用権決定回路（BUS
ABT）、６０〜６５は各装置からBUS ABT５９
に送出されるバス使用要求信号（BRQ）、６６〜
７１はBUS ABT５９から各装置へ送出される
バス使用許可信号（BAK）である。

第５図は本発明の第１の実施例におけるバス結
合回路（BUS CUP）５８およびバス使用権決定
回路（BUS ABT）５９の回路構成例であつて、
８０〜８４、９４〜９５はインバータ回路、８５
〜９０はアンド（論理積）ゲート、９１は、複数
のバスIBUS₀、IBUS₁のいずれに接続された装置
にバズ使用が許可されたかを示す状態すなわちバ
ス使用許可信号BAKの状態を示すためのオア
（論理和）ゲートである。ここで、オアゲート９
１にはIBUS₀に接続されている装置に対するバス
使用許可信号BAKのみが接続するが、オアゲー
ト９１の出力が“０”のときにもう一方の
IBUS1に接続したいずれかの装置にバス使用許
可がされているものとみなす。９２〜９３は、こ
のようにバス使用許可信号BAKの状態により決
まるバス伝送方向制御信号BDIR７２〜７３を送
出するフリツプフロツプ（FF）であり、FF９２
の出力をFF９３の入力端子Ｄの入力としていて
それぞれＩ相クロツクCLK（）と相クロツク
CLK（）に制御されるものである。ここでＩ相
クロツクCLK（）は、IBUS₀５０又はCBUS₁５
１に接続された各装置が送信側装置としてデータ
を送出するときのタイミングクロツクとなり、
相クロツクCLK（）は、前記各装置が受信側装
置として応答をIBUS₀５０又はCBUS₁５１に返
送するタイミングクロツクとして機能する。これ
ら相クロツクCLK（）と相クロツクCLK
（）は、その発生タイミングが固定的であり、
一定のタイミングで発生し互いに一定の位相関係
を保つように、情報処理システム内の任意の一箇
所より発生され、各装置、各回路において共通に
使用される。さらに、９６〜９９は、フリツプフ
ロツプFF９２，９３のそれぞれの出力で制御さ
れるバス情報の中継用バスドライバーであり、フ
リツプフロツプFF９２，９３より各々出力され
る出力バス伝送方向制御信号BDIR７２〜７３
で、相クロツクCLK（）、相クロツクCLK
（）に同期してBUSCUP５８の方向性を切換え
るものである。

第６図は本発明の第１の実施例における制御信
号のタイミング関係を示したものである。第７図
に本発明の第１の実施例におけるバス上を伝送さ
れる内容を示す。

次に第４図〜第７図により本発明の第１の実施
例における動作を詳細に説明する。最初に、第４
図のCPU₀５２がMM₁５５からデータを読み取る
場合について説明する。まず、CPU₀５２はバス
の使用要求をCPU₀・BRQ６０を通してBUS
ABT５９へ第６図１１０のタイミングで送出す
る。なお、各装置のバス使用要求信号BRQ（な
お、第５図及び第６図の信号名では要求元装置名
が添字されている。）は相クロツクに同期して
送出される。BUS ABT５９において、CPU₀・
BRQ６０はアンドゲート８９(5)に接続される。
この時、より優先度の高い装置MM₀，MM₁，
IO₀及びIO₁のいずれの装置からのバス使用要求
も無い場合（各装置のバス使用要求信号６２〜６
５がいずれも“０”の状態）は、アンドゲート８
９の他の入力線８９−(1)〜(4)は各々インバータ８
０〜８３の出力に接続されているため論理“１”
が入力されており、アンドゲート８９の出力であ
るバス使用許可信号CPU₀BAK６６には“１”が
第６図１１１のように出力される。また、アンド
ゲート８９の出力はオアゲート９１(3)の入力に接
続され“１”を与えるためのオアゲート９１の出
力線には“１”が出力され、該信号はFF９２の
入力端子Ｄの入力信号として“１”が入力され
る。この状態で相クロツクがFF９２のクロツ
ク端子Ｃに入力されると、第６図の１１２のタイ
ミングでFF９２は“１”にセツトされる。さら
に、FF９２の出力端子ＱはFF９３の入力端子Ｄ
に接続されているため“１”が入力される。この
状態で相クロツクがFF９３のクロツク端子Ｃ
に入力されると、第６図の１１３のタイミングで
FF９３は“１”にセツトされる。

一方、CPU₀はBUS ABT５９のCPU₀・BAK
６６により前記の１１１のバス使用許可信号を受
信すると、次の相クロツクから１サイクルの
間、第６図の１１４のタイミングでDATA情報
（第７図の１５０〜１５５の情報）をIBUS₀５０
に送出する。この場合、IBUS₀５０のDATA部
１００（第５図）にはメモリアドレス関連情報と
して、データフラグ１５０はDATA線上の内容
が有効であることを示すために“１”が、受信装
置指定１５１はMM₁指定、送信装置指定１５２
はCPU₀指定、制御情報１５３は読み取り動作指
定、アドレス情報１５４はMM₁内のメモリアド
レス指定、データ情報１５５は任意の値（一般に
はオールゼロ）が各々送出される。

上記のDATA情報は第５図のDATA線１００
を介して、BUS CUP５８の中継用バスドライバ
ー９６に伝送される。（第５図では１個のドライ
バーのみを代表して図示している。）この時、前
述したFF９２の出力“１”信号はドライバー１
０４を経由して信号線７２を通して前記中継用バ
スドライバー９６の制御端子Ｃに入力されている
ため、前記のIBUS₀のDATA線１００の内容は
IBUS₁のDATA線１０１へ送出される。一方、
中継用バスドライバー９７の制御端子Ｃには、前
記FF９２の出力がドライバー１０４、信号線７
２を経由して伝送された後インバータ回路９５に
より“０”に反転して入力されるため、中継用バ
スドライバ９７は無効状態になりDATA線１０
１の情報はDATA線１００へは伝播されない。

前述した制御内容によりCPU₀５２から送出さ
れたDATA情報はIBUS₀５０及びIBUS₁５１の
DATA線１００及び１０１に伝送される。つぎ
に、IBUS₀５０及びIBUS₁５１に接続されている
装置は前記によりDATA線１００又は１０１上
に送出されている受信装置指定情報１５１の内容
が自装置を指定している場合は、DATA線上の
他の情報１５２〜１５５を入力すると共に制御情
報１５３で指定された動作の実行可否を判定す
る。この場合、一般的にはバスのパリテイエラ
ー、動作中、無効オーダ等を判定する。本実施例
ではMM₁５５が上記の一連の動作を実施する。
即ち、動作指示を受けたMM₁５５は上記の判定
動作を行つた後、指定動作が実行可能な場合、
相クロツクでDATA線１０１上の情報１５２〜
１５５を内部レジスタ（図示せず）にセツトする
と共に前記の判定結果を状態情報１５７として応
答フラグ１５６（＝“１”）と共に相クロツクに
同期して第６図の１１５のタイミングで１サイク
ルで１サイクルの間RLY線１０３へ送出する。
なお、指定動作が実行不可能な場合、前記の判定
結果のみを状態情報１５７として応答フラグ１５
６と共に前記と同様にRLY線１０３へ送出する。

一方、BUS CUP５８のRLY線中継用バスド
ライバ９８（第５図では１個のドライバーのみを
図示している。）の制御端子Ｃには、BUS ABT
５９のBDIR（）FF９３の出力（この時FF９３
は前記動作により“１”がセツトされている。）
がバツフア１０５及び信号線７３を経由して接続
されているため、RLY線１０３の内容はバスド
ライバー９８によりRLY線１０２へ中継される。
また、バスドライバー９９の制御端子Ｃには信号
線７３がインバータ回路９４を経て接続されてい
るため“０”信号が入力され、バスドライバー９
９は無効状態になりRLY線１０２の内容はRLY
線１０３には中継されない。

上記動作によりMM₁５５から送出された応答
情報（応答フラグ、状態情報）はRLY線１０３、
バスドライバー９８及びRLY線１０２を経由し
てCPU₀５２に伝送される。CPU₀５２は前記応
答情報によりMM₁５５がDATA情報を正常に受
信し、指定動作を開始出来るか否かを知ることが
できる。

つぎに、前記動作によりDATA情報を受信し
たMM₁５５は制御情報１５３（本実施例では読
み取り動作指定）及びアドレス情報１５４の指定
に従つて記憶内容の読み取り動作を行う。MM₁
５５は前記動作終了後、前記の読み取りデータを
CP₀５２へ送出するために、バス使用要求線
MM₁・BRQ６３を通してBUS ABT５９に対し
てバス使用要求信号を第６図の１１６のタイミン
グで送出する。前記のMM₁・BRQ６３はBUS
ABT５９のアンドゲート８６の入力端子２に接
続されているため、この時MM₀５４からのバス
使用要求が出されていなければ、MM₀・BRQ６
２は“０”信号であり、インバータ回路８０によ
り“１”信号が送出されアンドゲート８６の入力
端子１に入力されているため、アンドゲート８６
の出力は“１”信号が出力され、該信号は
MM₁・BAK線６９を通してMM₁５５へバス使
用許可信号として第６図の１１７のタイミングで
伝送される。この場合、MM₁５５はIBUS₁５１
に接続されている装置であるため、アンドゲート
８６の出力はオアゲート９１の入力端子には接続
されていない。また、オアゲート９１の入力端子
１はアンドゲート８５の出力に接続されているこ
とから、MM₀５４からのバス使用要求が出され
ていなければMM₀・BRQ６２は“０”であるた
めアンドゲート８５の出力は“０”となり、オア
ゲート９１の入力端子１の入力信号は“０”とな
る。一方、オアゲート９１の他の入力端子２及び
３は各々アンドゲート８７及びアンドゲート８９
の出力に接続されているが、前記２つのアンドゲ
ート８７，８９の１つの入力にはインバータ回路
８１の出力が接続されているため、“０”信号が
入力される（この時、インバータ回路８１の入力
は“１”信号であるため）ことになり、該アンド
ゲート８７，８９の出力は“０”信号になる。前
記の結果、オアゲート９１の全入力信号が“０”
信号のため該オアゲート９１の出力からは“０”
信号が出力され、該信号がBDIR（）FF９２の
入力信号となることから、BDIR（）FF９２は
次の相クロツクが入力した時点で“０”にセツ
トされる。（第６図の１１８；図中の破線は“０”
状態を示す。）BDIR（）FF９２の出力信号は
ドライバー１０４及び信号線７２を経由して
BUS CUP５８内の中継用バスドライバー９６の
制御端子Ｃの入力となるため、該バスドライバー
９６は無効状態となりDATA線１００の内容は
DATA線１０１へは中継されない。一方、バス
ドライバ９７の制御端子Ｃにはインバータ回路９
５によりアンドゲート１０４の出力の否定信号と
して入力されるため“１”信号が入力され、該バ
スドライバ９７は有効状態となりDATA線１０
１の内容をDATA線１００へ中継する状態に設
定される。この時、前記のMM₁・BAK信号１１
７を受信したMM₁５５はDATA情報を相クロ
ツクに同期して第図６の１２０のタイミングで
DATA線１０１へ１サイクルの間（次の１相ク
ロツクまでの間）送出する。この場合のDATA
情報としては、データフラグ１５０として“１”
信号が、受信装置指定１５１としてCPU₀指定
（MM₁が以前にCPU₀から受信した送信装置指定
情報１５２の内容が使用される。）が、送信装置
指定１５２としてMM₁指定が、制御情報１５３
として動作結果報告指定が、アドレス情報１５４
としてはエラー情報（正常に動作が実行された場
合はオールゼロが、また動作実行中にエラーが検
出された場合はエラー内容が設定される。）が、
さらにデータ情報１５５としては読み取りデータ
が送出される。

前述した動作によりMM₁５５から送出された
前記DATA線１０１、BUS CUP５８のバスド
ライバー９７及びびDATA線１００を径由して
CPU₀５２に伝送される。CPU₀５２は前記
DATA線１００上の受信装置指定情報１５１に
おいてCPU₀指定が行われていることを検出する
ことにより、次の相クロツクにより（第６図１
２１のタイミング）他のDATA情報１５２〜１
５５を内部レジスタにセツトすると共に、第６図
の１２２のタイミングで受信動作に関する状態情
報１５７を応答フラグ１５６と共にRLY線１０
２に送出する。一方、BUS ABT５９内のBDIR
（）FF９３の入力端子Ｄには前記のBDIR（）
FF９２の“０”出力信号が入力されるため、次
の相クロツクでBDIR（）FF９３は“０”に
セツトされる。（第６図の１１９のタイミング：
図では破線により“０”状態を示す。）該BDIR
（）FF９３の出力はドライバー１０５、信号線
７３を経由してBUS CUP５８内のバスドライバ
ー９８の制御端子Ｃに接続され“０”信号が入力
されるため該バスドライバー９８は無効状態にな
りRLY線１０３の内容はRLY線１０２へ中継さ
れない。また、該BDIR（）FF９３の出力はド
ライバー１０５、信号線７３及びインバータ回路
９４を経由してバスドライバー９９の制御端子Ｃ
に接続されているため、“１”信号が該制御端子
Ｃに入力され該バスドライバ９９は有効状態にな
り、RLY線１０２の内容をRLY線１０３へ中継
する状態に設定される。これらの前記動作によ
り、CPU₀５２から送出された状態情報１５７及
び応答フラグ１５６はRLY線１０２、BUS
CUP５８のバスドライバ９９及びRLY線１０３
を経由してMM₁５５へ伝送される。

前述した一連の動作によりCPU₀５２による
MM₁５５からのメモリデータの読み取り動作が
実行される。なお、本実施例においては、IBUS₀
５０とIBUS₁５１の異なるバスに接続された
CPU₀５２とMM₁５５間の動作について動作説明
を行つたが、他の種類の装置間におけるデータ転
送も同様に行われる。なお、同一バス（IBUS₀５
０またはIBUS５１）内の２装置間のデータ転送
においても、前述したBUS ABT５９の一連の
動作によりBUS CUP５８の中継用バスドライバ
ー９６〜９９は制御されるが、BUS ABT５９
よりバス使用許可信号を受信した１台の装置のみ
がデータ送出を行い、他の装置は“０”信号を送
出する（一般的なバス構成法であるため説明は省
略する。）ため、動作中の装置が接続されている
以外のバスからのデータは“０”信号が中継され
る。したがつて、同一バス内に接続された２装置
間のデータ転送は正常に行うことができる。第６
図ｂに示した各信号タイミングはIO₀５６がMM₀
５４へデータ転送を行う場合において、CPU₁５
３からのバス使用要求とIO₀５６によるバス使用
要求が同時に発生して、IO₀５６のバス使用要求
がBUS ABT５９により優先的に受付けられ、
CPU₁５３からのバス使用要求の受付けが１サイ
クル遅延した場合を示している。第５図において
IO₀・BRQ６４とCPU₁・BRQ６１とが同一のタ
イミングでBUS ABT５９に送出されてきた場
合、アンドゲート９０の入力端子(3)にはIO₀・
BRQ６４（“１”信号）がインバータ回路８２を
経て入力されるため“０”信号が入力されアンド
ゲート９０の出力（CPU₁・BAK６７）は“０”
信号となりCPU₁５３からのバス使用要求は受付
けられず、IO₀５６からのバス使用要求IO₀・
BRQ６４が“０”信号になるまで待合せ状態に
なり次のサイクル（第７図の１２３のタイミン
グ）で受け付けられる。他の動作は前述のCPU₀
５２とMM₁５５間のデータ転送の場合と同様に
行われる。

なお、本実施例では記述しなかつたバス使用許
可信号（BAK）は装置対応に個別に送出するこ
となく、エンコードして装置番号の形で送出する
ことによりバス使用許可信号線の数を減らすこと
も容易に実現することが可能である。

以上説明したように、第１の実施例では各装置
からの個別のバス使用要求（BRQ）信号をBUS
ABT５９で受信し、あらかじめ決定されている
優先順位に従つてバス使用許可装置を優先決定回
路（インバータ回路８０〜８４、アンドゲート８
５〜９０）により決定し、バス使用許可信号
（BAK）を個別のバス使用許可信号線６６〜７１
によりバス使用許可装置に対して送出することと
共に、該バス使用許可信号をもとに、該使用許可
装置が接続されるバス位置に従つて、BUS CUP
５８の中継用バスドライバー９６〜９９の中継方
向をバスドライバー制御信号BDIR（）７２、
BDIR（）７３により制御するため、バス結合
回路の制御のために特別な信号を新たに設けるこ
となしに、装置の種類に関係なく、任意のバス位
置に接続された任意の装置間でデータ転送を行う
ことできる利点がある。

第１の実施例では装置間のデータ転送について
説明したが、第８図に示す如く、CPU、MM、
IO等により構成される処理システム（CP）１６
０〜１６３を共通バス０（CBUS₀）１６４及び共
通バス１（CBUS₁）１６５へ共通バスアダプタ
（CBADP）１６６〜１６９を介して接続するこ
とにより、マルチプロセツサシステにおけるバス
拡張を実現することができる。即ち、CP間のデ
ータ転送又はCPと共通主記憶装置（CMM₀，
１）、共通入出力装置（CIO₀，１）との間でデー
タ転送を行う場合、各CPのCBADPから第１の
実施例と同様にバス使用要求信号をバス使用要求
線（BRQ）を介してBUS ABT１７０へ送出し、
該BUS ABT１７０からバス使用許可信号をバ
ス使用許可信号線（BAK）を介して受信した後
共通バスへ必要なデータを送出することにより、
BUS ABT１７０、BUS CUP１７１、CBUS₀
１６４、CBUS₁１６５が第１の実施例（但し、
第１の実施例のIBUSはCBUSとなる。）と同様の
機能を実現するため、任意の装置間でデータ転送
を行うことができる。

本実施例のようにマルチプロセツサシステムに
おいてはシステムを構成する装置数が多くなり、
実装スペース及び各バスに接続される装置が大き
くなるため、バスの電気的条件（バス長、バス接
続負荷数等）を満足させることが難しくなると共
に、各バスに接続される装置の種類も増加する。

然るに、本発明を用いて共通バスを拡張するこ
とにより前記の問題であるところのバスに対する
電気条件が改善でき、かつ任意の種類の装置又は
システムを任意のバス位置に接続することができ
る効果が生じる。

第１及び第２の実施例においては１個のBUS
CUPにより２組のバス間を結合させる例である
が、第９図の如くBUS CUPを２個以上設け（第
９図では２個の場合のみを示す。）ることにより
バスの数を３組以上に増加させることも可能であ
る。

この場合、第５図のBUS ABT５９のバス方
向制御回路（BDIR FF９２，９３、ドライバー
１０４，１０５）を２組み準備しBUS CUP₀、
BUS CUP₁の中継用バスドライバーの制御信号
を作成する。まずBUS₀１８０に接続された装置
１８１，１８２等に対するバス使用許可信号
（BAK：図示せず）をオアゲート（図示せず：第
５図の９１相当）の入力とし、該オアゲートの出
力をBUS CUP₀１８３制御用バス方向制御回路
の入力信号とする。次にBUS₀１８０及びBUS₁
１８５に接続された装置１８１，１８２，１８
６，１８７等に対するバス使用許可信号を前記と
同様にオアゲート（図示せず）の入力とし、該オ
アゲートの出力をBUS CUP₁１８４制御用バス
方向制御回路の入力信号とする。また、BUS
CUP₀１８３、BUS CUP₁１８４の構成は第５図
のBUS CUP５８と同一である。

今、BUS₀１８０に接続された装置１８１又は
１８２からデータを送出する場合、BUS ABT
１９１からバス使用許可信号が前記のバス使用要
求装置１８１又は１８２へ送出されると、前記の
オアゲート及びバス方向制御回路の構成により
BUS CUP₀１８３及びBUS CUP₁１８４へバス
ドライバー制御信号（BDIR（），（））１９２
〜１９５に“１”が送出され（タイミングは第６
図に準じる。）、DATA線の場合、BDIR（）１
９２，１９４によりBUS CUP₀１８３ではBUS₀
１８０の内容をBUS₁１８５へ、またBUS CUP₁
１８４ではBUS₁１８５の内容をBUS₂１８８へ
中継するようにバスドライバー（図示せず）が設
定される。従つて、BUS₀１８０に接続された装
置から送出されたデータはBUS₀１８０→BUS
CUP₀１８３→BUS₁１８５→BUS CUP₁１８４
→BUS₂１８８のルートによりシステム内の全装
置に送出される。さらに、BDIR（）１９３，
１９５によりRLY線はBUS CUP₀１８３では
BUS₁１８５の内容をBUS₀１８０へ、またBUS
CUP₁１８４ではBUS₂１８８の内容をBUS₁１８
５へ中継するようにバスドライバー（図示せず）
が設定される。従つて受信装置からの応答情報は
前記と反対方向のルートによりBUS₀１８０に接
続された装置で受信することが可能となる。

一方、BUS₂１８８に接続された装置からデー
タ送出する場合は前述したバス方向制御回路の構
成によりBUS ABT１９１からのバスドライバ
ー制御信号１９２〜１９５は全て“０”信号が
BUS CUP１８３，１８４に送出されるため、前
述したBUS₀１８０に接続された装置からデータ
を送出する場合と逆のルート設定が行われること
になり、BUS₂１８８に接続された装置から任意
の他の装置に対するデータ転送が可能になる。

つぎに、BUS₁１８５に接続された装置からデ
ータを送出する場合は、前記のバス方向制御回路
の構成によりBUS CUP₁１８４に対するバスド
ライバー制御信号１９４，１９５のみへ“１”信
号が送出されるため、DATA線はBUS CUP₀１
８３において、BUS₁１８５の内容がBUS₀１８
０へ、またBUS CUP₁１８４においてBUS₁１８
５の内容がBUS₂１８８へ中継されるように設定
される。一方、RLY線はBUS₀１８０の内容が
BUS₁１８５へ、またBUS₂１８８の内容がBUS₁
１８５へ中継されるように設定される。従つて、
BUS₁に接続された装置からの他の任意の装置に
対するデータ転送も可能になる。

本実施例で示した如く、BUS CUP及びBUS
ABT内のバス方向制御回路の個数を増加させる
ことにより、複雑な回路構成をとることなく３組
以上のバスを結合させて大規模システムのバスを
実現することが可能である。

本発明はバスに接続された装置から個別に送出
されるバス使用要求信号により該装置の接続位置
を認識し、バス使用許可信号によりバス結合回路
の中継用バスドライバーの制御信号を作成するた
め、特別な信号を設けることなく複数のバスが必
要となる大規模システムにおけるバス制御に利用
することができる。又バスの拡張が極めて容易で
ある。

【図面の簡単な説明】

第１図は従来の実施例におけるシステム構成
図、第２図は従来の実施例におけるバス結合回路
の構成図、第３図ａ及びｂは従来の実施例におけ
る制御信号のタイムチヤート図、第４図は本発明
の第１の実施例のシステム構成図、第５図は第１
の実施例におけるバス結合回路（BUS CUP）及
びバス使用権決定回路（BUS ABT）の構成図、
第６図は第１の実施例における制御信号のタイム
チヤート図、第７図は第１の実施例における装置
からバスに送出される情報内容図、第８図は本発
明の第２の実施例のシステム構成図、第９図は本
発明の第３の実施例のシステム構成図である。５０，５１…内部バス、５２，５３…中央処理
装置、５４，５５…主記憶装置、５６，５７…入
出力装置、５８…バス結合回路、５９…バス使用
権決定回路。

Claims

【特許請求の範囲】

１複数の双方向バスがバス結合回路により結合
され、かつ各々の双方向バスには少なくとも１個
の中央処理装置、主記憶装置、入出力からなる装
置群が接続され、前記双方向バスとバス結合回路
を介して前記各装置の間のデータの授受を行う情
報処理システムにおいて、バス使用に関する各装
置の優先順位の決定と前記バス結合回路の方向性
を決定するバス使用権決定回路が前記各装置及び
バス結合回路に接続され、各装置はデータを送信
する際バス使用要求信号ををバス使用権決定回路
に送出し、バス使用権決定回路は各装置の予じめ
定められる優先順位に従つて、バス使用要求信号
を送出した装置のうち最高優先順位の装置にバス
使用許可信号を送出し、バス使用権決定回路は、
送信側装置から受信側装置へのデータは送信側装
置が接続されている双方向バスから他の双方向バ
スへ送出する方向に、また受信側装置から送信側
装置への応答は送信側装置が接続されている双方
向バスへ他の双方向バスから返送する方向となる
ように、前記バス結合回路の方向性を切換える信
号を前記バス使用許可信号をもとに作成するごと
く構成され、複数の双方向バスの装置の間でデー
タの授受を行うことを特徴とするバス構成方式。