JPH06149749A - 複数プロセッサ間におけるデータ転送方式 - Google Patents
複数プロセッサ間におけるデータ転送方式Info
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- JPH06149749A JPH06149749A JP4328516A JP32851692A JPH06149749A JP H06149749 A JPH06149749 A JP H06149749A JP 4328516 A JP4328516 A JP 4328516A JP 32851692 A JP32851692 A JP 32851692A JP H06149749 A JPH06149749 A JP H06149749A
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- Japan
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- processor
- processors
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Abstract
(57)【要約】
【目的】 複数のプロセッサが共有バスを介して接続さ
れるシステムにおいて、各プロセッサ間の同期を採るこ
となく、高速にデータ転送ができる複数プロセッサ間に
おけるデータ転送方式を提供する。 【構成】 プロセッサ１ａからプロセッサ１ｂに転送す
る場合、プロセッサ１ａよりＦＩＦＯメモリ３ａにプロ
セッサ１ｂのアドレス，送出すべきデータ，終結フラグ
よりなるデータブロックが書き込まれる。ＤＭＡ要求信
号発生回路５ａは、ＤＭＡ要求信号を送出する。ＤＭＡ
Ｃ２はＤＭＡ許可信号およびアドレスサイクル信号７を
出力する。アドレス比較器８ｂは自プロセッサ１ｂのア
ドレスと共有バス４上のアドレスを比較し、アドレス一
致信号を出力する。ＦＩＦＯ制御回路１０ｂは共有バス
４上のデータブロックをＦＩＦＯメモリ３ｂに書き込ま
せる。これによりプロセッサ１ｂはプロセッサ１ａと同
期をとることなく、しかも転送中は拘束されることなく
負荷が軽減され、高速データ転送ができる。
れるシステムにおいて、各プロセッサ間の同期を採るこ
となく、高速にデータ転送ができる複数プロセッサ間に
おけるデータ転送方式を提供する。 【構成】 プロセッサ１ａからプロセッサ１ｂに転送す
る場合、プロセッサ１ａよりＦＩＦＯメモリ３ａにプロ
セッサ１ｂのアドレス，送出すべきデータ，終結フラグ
よりなるデータブロックが書き込まれる。ＤＭＡ要求信
号発生回路５ａは、ＤＭＡ要求信号を送出する。ＤＭＡ
Ｃ２はＤＭＡ許可信号およびアドレスサイクル信号７を
出力する。アドレス比較器８ｂは自プロセッサ１ｂのア
ドレスと共有バス４上のアドレスを比較し、アドレス一
致信号を出力する。ＦＩＦＯ制御回路１０ｂは共有バス
４上のデータブロックをＦＩＦＯメモリ３ｂに書き込ま
せる。これによりプロセッサ１ｂはプロセッサ１ａと同
期をとることなく、しかも転送中は拘束されることなく
負荷が軽減され、高速データ転送ができる。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサを有
するシステムにおけるプロセッサ間データ転送方式、さ
らに詳しくいえば、ＤＭＡ（ダイレクトメモリアクセ
ス）コントローラを用いたデータ転送において、非同期
で高速にデータ転送を行えるように改善を施した複数プ
ロセッサ間におけるデータ転送方式に関する。
するシステムにおけるプロセッサ間データ転送方式、さ
らに詳しくいえば、ＤＭＡ（ダイレクトメモリアクセ
ス）コントローラを用いたデータ転送において、非同期
で高速にデータ転送を行えるように改善を施した複数プ
ロセッサ間におけるデータ転送方式に関する。
【０００２】
【従来の技術】従来、複数のプロセッサ間で行うデータ
転送方式には、データレジスタを用いる方式、共有メモ
リを用いる方式およびシリアル通信によって行う方式が
あった。前者のデータレジスタを用いる方式は、パラレ
ルポートを用い各プロセッサがコマンドによって宣言を
してデータ転送を行うものであり、一例として特開平３
−１３２８５７にその内容が開示されている。これは、
データレジスタをデータ送信側ＣＰＵと受信側ＣＰＵと
の間にバスラインを介して接続し、データレジスタは送
信側ＣＰＵのデータをラッチして受信側ＣＰＵが読み取
ることができる状態にセットする。そして、送信フラグ
レジスタは送信側ＣＰＵの処理フラグを送信側ＣＰＵの
データ書込信号によってリセットし、受信側ＣＰＵのデ
ータ読取信号によってセットする。また、受信フラグレ
ジスタは受信側ＣＰＵの処理フラグを受信側ＣＰＵのデ
ータ読取開始時、リセットされているときにセットし、
これにより複数のＣＰＵ間においてデータレジスタを介
して相互にデータを高速に行うようにしたものである。
中者の共有メモリを用いる方式は、各プロセッサが共有
メモリを介してデータ転送を行うもので、メモリ参照の
たびにバス調停が発生する可能性があるものである。後
者のシリアル通信による方式は、プロセッサのデータ幅
に対し、一本のラインによってシリアルに伝送するもの
である。
転送方式には、データレジスタを用いる方式、共有メモ
リを用いる方式およびシリアル通信によって行う方式が
あった。前者のデータレジスタを用いる方式は、パラレ
ルポートを用い各プロセッサがコマンドによって宣言を
してデータ転送を行うものであり、一例として特開平３
−１３２８５７にその内容が開示されている。これは、
データレジスタをデータ送信側ＣＰＵと受信側ＣＰＵと
の間にバスラインを介して接続し、データレジスタは送
信側ＣＰＵのデータをラッチして受信側ＣＰＵが読み取
ることができる状態にセットする。そして、送信フラグ
レジスタは送信側ＣＰＵの処理フラグを送信側ＣＰＵの
データ書込信号によってリセットし、受信側ＣＰＵのデ
ータ読取信号によってセットする。また、受信フラグレ
ジスタは受信側ＣＰＵの処理フラグを受信側ＣＰＵのデ
ータ読取開始時、リセットされているときにセットし、
これにより複数のＣＰＵ間においてデータレジスタを介
して相互にデータを高速に行うようにしたものである。
中者の共有メモリを用いる方式は、各プロセッサが共有
メモリを介してデータ転送を行うもので、メモリ参照の
たびにバス調停が発生する可能性があるものである。後
者のシリアル通信による方式は、プロセッサのデータ幅
に対し、一本のラインによってシリアルに伝送するもの
である。
【０００３】
【発明が解決しようとする課題】上記従来例はいずれも
高速性に欠けるという欠点があった。例えば、前者のデ
ュアルポートランダムアクセスメモリを用いた方式で
は、同一アドレスのデータを複数個のプロセッサがアク
セスにいった場合、そのメモリ内でバス調停時間が発生
することがあり、かかる場合に転送速度が遅くなる。ま
た、中者の共有メモリを用いる方式では、共有メモリを
参照しにいく度にバス調停が発生する可能性があり、し
かもＣＰＵ間の同期を採らなければデータの同一性が保
持できなくなるという欠点がある。さらに後者のシリア
ル伝送方式では、１本のシリアル伝送ラインでデータの
伝送を行うので非常に低速になってしまうという欠点が
ある。本発明の目的は、上記各方式の欠点を解決するも
ので、各プロセッサ間の同期を採ることなく、高速にデ
ータ転送ができる複数プロセッサ間におけるデータ転送
方式を提供することにある。
高速性に欠けるという欠点があった。例えば、前者のデ
ュアルポートランダムアクセスメモリを用いた方式で
は、同一アドレスのデータを複数個のプロセッサがアク
セスにいった場合、そのメモリ内でバス調停時間が発生
することがあり、かかる場合に転送速度が遅くなる。ま
た、中者の共有メモリを用いる方式では、共有メモリを
参照しにいく度にバス調停が発生する可能性があり、し
かもＣＰＵ間の同期を採らなければデータの同一性が保
持できなくなるという欠点がある。さらに後者のシリア
ル伝送方式では、１本のシリアル伝送ラインでデータの
伝送を行うので非常に低速になってしまうという欠点が
ある。本発明の目的は、上記各方式の欠点を解決するも
ので、各プロセッサ間の同期を採ることなく、高速にデ
ータ転送ができる複数プロセッサ間におけるデータ転送
方式を提供することにある。
【０００４】
【課題を解決するための手段】前記目的を達成するため
に本発明による複数プロセッサ間におけるデータ転送方
式は、共有バスを介して複数のプロセッサ間のデータ転
送を行うデータ転送方式において、プロセッサと前記共
有バスの間に接続されたＦＩＦＯメモリと、プロセッサ
より前記ＦＩＦＯメモリにデータが書き込まれたときＤ
ＭＡ要求信号を出力するＤＭＡ要求信号発生手段と、自
プロセッサに付与されたアドレスと、前記共有バスより
送られてくるアドレスをアドレスサイクルを示す信号に
より比較するアドレス比較手段とを各プロセッサ対応に
設け、前記いずれかのプロセッサのＤＭＡ要求信号発生
手段よりＤＭＡ要求信号を受けたとき、アドレスサイク
ルを示す信号をすべての前記アドレス比較手段に送出す
るＤＭＡ制御手段を設け、各プロセッサがそれぞれのＦ
ＩＦＯメモリに書き込むデータブロックを、アクセスす
べきプロセッサのアドレスおよび送信すべきデータをそ
の順に配置してなるデータ構造とし、送信プロセッサが
自体のＦＩＦＯメモリに送信すべきデータブロックを書
き込むことにより、前記共有バスにデータブロックを乗
せ、データブロック中のアドレスがいずれかのアドレス
比較手段に設定されているアドレスと一致した場合、そ
のプロセサ対応のＦＩＦＯメモリに前記データブロック
を書込むことにより、データ転送を行うように構成され
ている。
に本発明による複数プロセッサ間におけるデータ転送方
式は、共有バスを介して複数のプロセッサ間のデータ転
送を行うデータ転送方式において、プロセッサと前記共
有バスの間に接続されたＦＩＦＯメモリと、プロセッサ
より前記ＦＩＦＯメモリにデータが書き込まれたときＤ
ＭＡ要求信号を出力するＤＭＡ要求信号発生手段と、自
プロセッサに付与されたアドレスと、前記共有バスより
送られてくるアドレスをアドレスサイクルを示す信号に
より比較するアドレス比較手段とを各プロセッサ対応に
設け、前記いずれかのプロセッサのＤＭＡ要求信号発生
手段よりＤＭＡ要求信号を受けたとき、アドレスサイク
ルを示す信号をすべての前記アドレス比較手段に送出す
るＤＭＡ制御手段を設け、各プロセッサがそれぞれのＦ
ＩＦＯメモリに書き込むデータブロックを、アクセスす
べきプロセッサのアドレスおよび送信すべきデータをそ
の順に配置してなるデータ構造とし、送信プロセッサが
自体のＦＩＦＯメモリに送信すべきデータブロックを書
き込むことにより、前記共有バスにデータブロックを乗
せ、データブロック中のアドレスがいずれかのアドレス
比較手段に設定されているアドレスと一致した場合、そ
のプロセサ対応のＦＩＦＯメモリに前記データブロック
を書込むことにより、データ転送を行うように構成され
ている。
【０００５】
【実施例】以下、図面等を参照して本発明をさらに詳し
く説明する。図１は本発明による複数プロセッサ間にお
けるデータ転送方式の実施例を示す回路ブロック図であ
る。この実施例は３つのプロセッサ１ａ，１ｂおよび１
ｃと共有バス４で構成されるシステムである。プロセッ
サ１ａはＦＩＦＯメモリ３ａを介して共有バス４に接続
されている。ＦＩＦＯメモリ３ａはプロセッサ１ａから
のデータが書き込まれ、共有バス４に読み出される。こ
のＦＩＦＯメモリ３ａにＤＭＡ要求信号発生回路５ａが
併設されている。ＤＭＡ要求信号発生回路５ａはＦＩＦ
Ｏメモリ３ａにデータが書き込まれると、ＤＭＡ要求信
号６ａを発生する。アドレス比較器８ａは予めプロセッ
サ１ａのアドレスが設定されており、ＤＭＡ許可信号９
ａが発生している期間中に、アドレスサイクル信号７が
入力すると、共有バス４に乗せられているアドレスとプ
ロセッサ１ａのアドレスとを比較し、アドレスが一致し
た場合はアドレス一致信号を出力する。
く説明する。図１は本発明による複数プロセッサ間にお
けるデータ転送方式の実施例を示す回路ブロック図であ
る。この実施例は３つのプロセッサ１ａ，１ｂおよび１
ｃと共有バス４で構成されるシステムである。プロセッ
サ１ａはＦＩＦＯメモリ３ａを介して共有バス４に接続
されている。ＦＩＦＯメモリ３ａはプロセッサ１ａから
のデータが書き込まれ、共有バス４に読み出される。こ
のＦＩＦＯメモリ３ａにＤＭＡ要求信号発生回路５ａが
併設されている。ＤＭＡ要求信号発生回路５ａはＦＩＦ
Ｏメモリ３ａにデータが書き込まれると、ＤＭＡ要求信
号６ａを発生する。アドレス比較器８ａは予めプロセッ
サ１ａのアドレスが設定されており、ＤＭＡ許可信号９
ａが発生している期間中に、アドレスサイクル信号７が
入力すると、共有バス４に乗せられているアドレスとプ
ロセッサ１ａのアドレスとを比較し、アドレスが一致し
た場合はアドレス一致信号を出力する。
【０００６】ＦＩＦＯ制御回路１０ａはＦＩＦＯメモリ
３ａを制御するもので、アドレス比較器８ａがアドレス
一致信号を出力すると、共有バス４に乗せられているデ
ータをＦＩＦＯメモリ３ａに書き込む。ＦＩＦＯメモリ
３ｂ，３ｃ，ＤＭＡ要求信号発生回路５ｂ，５ｃ，アド
レス比較器８ｂ，８ｃおよびＦＩＦＯ制御回路１０ｂ，
１０ｃもプロセサ１ａに対応する各回路３ａ，５ａ，８
ａおよび１０ａと同じように構成されている。ＤＭＡコ
ントローラ２は、共有バス４に接続されており、ＤＭＡ
要求信号発生回路５ａ，５ｂおよび５ｃからそれぞれＤ
ＭＡ要求信号６ａ，６ｂおよび６ｃが入力できるように
構成されている。また、アドレス比較器８ａ，８ｂおよ
び８ｃに対しアドレスサイクル信号７を送出するととも
にＤＭＡ許可信号９ａ，９ｂおよび９ｃを出力する。
３ａを制御するもので、アドレス比較器８ａがアドレス
一致信号を出力すると、共有バス４に乗せられているデ
ータをＦＩＦＯメモリ３ａに書き込む。ＦＩＦＯメモリ
３ｂ，３ｃ，ＤＭＡ要求信号発生回路５ｂ，５ｃ，アド
レス比較器８ｂ，８ｃおよびＦＩＦＯ制御回路１０ｂ，
１０ｃもプロセサ１ａに対応する各回路３ａ，５ａ，８
ａおよび１０ａと同じように構成されている。ＤＭＡコ
ントローラ２は、共有バス４に接続されており、ＤＭＡ
要求信号発生回路５ａ，５ｂおよび５ｃからそれぞれＤ
ＭＡ要求信号６ａ，６ｂおよび６ｃが入力できるように
構成されている。また、アドレス比較器８ａ，８ｂおよ
び８ｃに対しアドレスサイクル信号７を送出するととも
にＤＭＡ許可信号９ａ，９ｂおよび９ｃを出力する。
【０００７】図２はプロセッサ１ａ，１ｂおよび１ｃが
それぞれＦＩＦＯメモリに出力するデータブロックの構
造を示す図である。データブロック１１は先頭部にアド
レス部１１ａが、そのつぎにデータ部１１ｂが、最後部
に終結フラグ部１１ｃが配置されて構成される。
それぞれＦＩＦＯメモリに出力するデータブロックの構
造を示す図である。データブロック１１は先頭部にアド
レス部１１ａが、そのつぎにデータ部１１ｂが、最後部
に終結フラグ部１１ｃが配置されて構成される。
【０００８】図３は図１のシステム動作時の各回路部の
入出力を示すタイミングチャートで、プロセッサ１ａが
プロセッサ１ｂに対しデータ転送する場合を示してい
る。以下、この転送シーケンスに沿って動作を説明す
る。プロセッサ１ａは転送先アドレスＢ（プロセッサ１
ｂに対する），データ１，２，３および４，終結フラグ
をこの順に出力する。ＦＩＦＯメモリ３ａは１サイクル
遅れて、最初に転送先アドレスＢを書込み、ついでデー
タ１，２，３および４を書込み、さらに終結フラグを書
き込む。ＦＩＦＯメモリ３ａにデータが書き込まれる
と、ＤＭＡ要求信号回路５ａはＤＭＡ要求信号６ａをＤ
ＭＡコントローラ２に送出する。
入出力を示すタイミングチャートで、プロセッサ１ａが
プロセッサ１ｂに対しデータ転送する場合を示してい
る。以下、この転送シーケンスに沿って動作を説明す
る。プロセッサ１ａは転送先アドレスＢ（プロセッサ１
ｂに対する），データ１，２，３および４，終結フラグ
をこの順に出力する。ＦＩＦＯメモリ３ａは１サイクル
遅れて、最初に転送先アドレスＢを書込み、ついでデー
タ１，２，３および４を書込み、さらに終結フラグを書
き込む。ＦＩＦＯメモリ３ａにデータが書き込まれる
と、ＤＭＡ要求信号回路５ａはＤＭＡ要求信号６ａをＤ
ＭＡコントローラ２に送出する。
【０００９】ＤＭＡコントローラ２はＤＭＡ要求信号６
ａを受け付けると、ＤＭＡ許可信号９ｂ，９ｃを出力す
るとともにアドレスサイクル信号７を出力する。これに
並行してＦＩＦＯメモリ３ａから１サイクル遅れてデー
タブロックが読み出され共有バス４に乗せられる。ＤＭ
Ａ許可信号９ｂを受けたアドレス比較器８ｂはアドレス
サイクル信号によって自体のプロセッサのアドレスと共
有バス４に乗せられているアドレスＢとの比較を行う。
同様にＤＭＡ許可信号９ｃを受けたアドレス比較器８ｃ
も同様にアドレスの比較を行う。
ａを受け付けると、ＤＭＡ許可信号９ｂ，９ｃを出力す
るとともにアドレスサイクル信号７を出力する。これに
並行してＦＩＦＯメモリ３ａから１サイクル遅れてデー
タブロックが読み出され共有バス４に乗せられる。ＤＭ
Ａ許可信号９ｂを受けたアドレス比較器８ｂはアドレス
サイクル信号によって自体のプロセッサのアドレスと共
有バス４に乗せられているアドレスＢとの比較を行う。
同様にＤＭＡ許可信号９ｃを受けたアドレス比較器８ｃ
も同様にアドレスの比較を行う。
【００１０】上記比較の結果、アドレス比較器８ｃはア
ドレスが異なるので、アドレス一致信号を出力しない。
アドレス比較器８ｂはアドレスが一致するので、ＦＩＦ
Ｏ制御回路１０ｂにアドレス一致信号を出力する。ＦＩ
ＦＯ制御回路１０ｂはアドレス一致信号を受けると、Ｆ
ＩＦＯメモリ３ｂを制御し共有バス４上のデータ１，
２，３および４を書き込む。ＤＭＡコントローラ２は終
結フラグ部のＥＯＤ（End of Data)コードを認識するこ
とによりＤＭＡ転送を終了させる。この後プロセッサ１
ｂはＦＩＦＯメモリ３ｂからデータを読み出す。なお、
複数のプロセッサから同時にＤＭＡ要求があった場合
は、ＤＭＡコントローラ２がその調停を行い１つのプロ
セッサからのデータ転送が終結後、つぎのプロセッサの
データ転送を行う。上述のように複数のプロセッサが同
時にアクセス要求した場合、調停の時間が発生するが、
従来例と異なり、送信側プロセッサにはその調停時間が
ないように見かけ上見える。すなわち、送信側プロセッ
サは自ＦＩＦＯメモリに転送すべくデータを書き込むこ
とにより、１つのデータ転送は終了し、他の処理の動
作、例えば他プロセッサへのデータ転送や自プロセッサ
内のローカル処理等に移ることができ、各プロセッサか
らは調停時間が発生していないように見える。
ドレスが異なるので、アドレス一致信号を出力しない。
アドレス比較器８ｂはアドレスが一致するので、ＦＩＦ
Ｏ制御回路１０ｂにアドレス一致信号を出力する。ＦＩ
ＦＯ制御回路１０ｂはアドレス一致信号を受けると、Ｆ
ＩＦＯメモリ３ｂを制御し共有バス４上のデータ１，
２，３および４を書き込む。ＤＭＡコントローラ２は終
結フラグ部のＥＯＤ（End of Data)コードを認識するこ
とによりＤＭＡ転送を終了させる。この後プロセッサ１
ｂはＦＩＦＯメモリ３ｂからデータを読み出す。なお、
複数のプロセッサから同時にＤＭＡ要求があった場合
は、ＤＭＡコントローラ２がその調停を行い１つのプロ
セッサからのデータ転送が終結後、つぎのプロセッサの
データ転送を行う。上述のように複数のプロセッサが同
時にアクセス要求した場合、調停の時間が発生するが、
従来例と異なり、送信側プロセッサにはその調停時間が
ないように見かけ上見える。すなわち、送信側プロセッ
サは自ＦＩＦＯメモリに転送すべくデータを書き込むこ
とにより、１つのデータ転送は終了し、他の処理の動
作、例えば他プロセッサへのデータ転送や自プロセッサ
内のローカル処理等に移ることができ、各プロセッサか
らは調停時間が発生していないように見える。
【００１１】
【発明の効果】以上、詳しく説明したように本発明によ
れば、複数個のプロセッサが共有バスに接続されたシス
テムにおいて、データ転送を非同期で行え、各プロセッ
サにおける負荷が軽減化し、高速なデータ転送が可能に
なるという効果がある。
れば、複数個のプロセッサが共有バスに接続されたシス
テムにおいて、データ転送を非同期で行え、各プロセッ
サにおける負荷が軽減化し、高速なデータ転送が可能に
なるという効果がある。
【図１】本発明による複数プロセッサ間におけるデータ
転送方式の実施例を示す回路ブロック図である。
転送方式の実施例を示す回路ブロック図である。
【図２】プロセッサ間で転送するデータの構造を示す図
である。
である。
【図３】図１の各部の入出力の一例を示すタイミング図
である。
である。
１ａ，１ｂ，１ｃ プロセッサ ２ ＤＭＡＣ（ダイレクトメモリアクセスコントロー
ラ） ３ａ，３ｂ，３ｃ ＦＩＦＯメモリ ４ 共有バス ５ａ，５ｂ，５ｃ ＤＭＡ要求信号発生回路 ６ａ，６ｂ，６ｃ ＤＭＡ要求信号 ８ａ，８ｂ，８ｃ アドレス比較器 ９ａ，９ｂ，９ｃ ＤＭＡ許可信号 １０ａ，１０ｂ，１０ｃ ＦＩＦＯ制御回路
ラ） ３ａ，３ｂ，３ｃ ＦＩＦＯメモリ ４ 共有バス ５ａ，５ｂ，５ｃ ＤＭＡ要求信号発生回路 ６ａ，６ｂ，６ｃ ＤＭＡ要求信号 ８ａ，８ｂ，８ｃ アドレス比較器 ９ａ，９ｂ，９ｃ ＤＭＡ許可信号 １０ａ，１０ｂ，１０ｃ ＦＩＦＯ制御回路
Claims (1)
- 【請求項１】 共有バスを介して複数のプロセッサ間の
データ転送を行うデータ転送方式において、 プロセッサと前記共有バスの間に接続されたＦＩＦＯメ
モリと、 プロセッサより前記ＦＩＦＯメモリにデータが書き込ま
れたときＤＭＡ要求信号を出力するＤＭＡ要求信号発生
手段と、 自プロセッサに付与されたアドレスと、前記共有バスよ
り送られてくるアドレスをアドレスサイクルを示す信号
により比較するアドレス比較手段と、 を各プロセッサ対応に設け、 前記いずれかのプロセッサのＤＭＡ要求信号発生手段よ
りＤＭＡ要求信号を受けたとき、アドレスサイクルを示
す信号をすべての前記アドレス比較手段に送出するＤＭ
Ａ制御手段を設け、 各プロセッサがそれぞれのＦＩＦＯメモリに書き込むデ
ータブロックを、転送先プロセッサのアドレスおよび送
信すべきデータをその順に配置してなるデータ構造と
し、 送信プロセッサが自体のＦＩＦＯメモリに前記データブ
ロックを書き込むことにより、前記共有バスにデータブ
ロックを乗せ、データブロック中のアドレスがいずれか
のアドレス比較手段に設定されているアドレスと一致し
た場合、そのプロセッサ対応のＦＩＦＯメモリに前記デ
ータブロックを書込むことにより、データ転送を行うこ
とを特徴とする複数プロセッサ間におけるデータ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4328516A JPH06149749A (ja) | 1992-11-13 | 1992-11-13 | 複数プロセッサ間におけるデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4328516A JPH06149749A (ja) | 1992-11-13 | 1992-11-13 | 複数プロセッサ間におけるデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149749A true JPH06149749A (ja) | 1994-05-31 |
Family
ID=18211155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4328516A Pending JPH06149749A (ja) | 1992-11-13 | 1992-11-13 | 複数プロセッサ間におけるデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149749A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071054A (ja) * | 2006-09-13 | 2008-03-27 | Ricoh Co Ltd | データ転送制御方法、データ処理装置及び画像処理装置 |
| US8200934B2 (en) | 2006-10-06 | 2012-06-12 | Hitachi, Ltd. | Data transfer unit in multi-core processor |
-
1992
- 1992-11-13 JP JP4328516A patent/JPH06149749A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071054A (ja) * | 2006-09-13 | 2008-03-27 | Ricoh Co Ltd | データ転送制御方法、データ処理装置及び画像処理装置 |
| US8200934B2 (en) | 2006-10-06 | 2012-06-12 | Hitachi, Ltd. | Data transfer unit in multi-core processor |
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